Serial Attached SCSI (SAS) Initiator IP Core

info@asics.ws www.asics.ws Page 1 of 2

 I I N T R OD U C T IO NN TR O D UC T IO N

The SAS Initiator Controller IP Core provides an interface to high­speed serial link replacements for the parallel SCSI attachment of mass storage devices.  Maximum supported bandwidth is 48 Gbps. The serial link employs multiple high­speed gigabit transceivers.  

 F F E A T U R E SE A T U R E S

The SAS Initiator IP Core includes the followingfeatures:

• SAS & SATA Speed Negotiation and OOB

• SATA 1.5, 3.0 and 6.0 Gbps support

• SAS 1.5, 3.0, 6.0 and 12.0 Gbps support

• Native 32  bit PHY interface 

• Rate Tolerance Management

• Data and Idle scrambling

• Frame assembly and decoding

• Power Management

• Configurable,   1   quad,   2   dual   or   4   singlenarrow, or 1 quad or 2 dual wide ports

• Automatic Identify and Reset Management

• Automatic Connection Control

• Support of SMP, SSP, SATA protocols

• Multi­channel   S/G   DMA   support   with   on­demand processing

• 256 bit DATA stream

• Multiple simultaneous connections per device

• Sustained 48 GBps bandwidth

• Up to 32 internal transmit buffers

• Up to 32 internal receive buffers

• Xilinx Transceiver based PHY

 A A R C H I T E C T U R ER C H I T E C T U R E

This high performance implementation of a SASInitiator   support   every   mandated   featureoutlined   by   the   latest   SAS   Specification.   Theimplementation is highly configurable,

P r o d u c t   O v e r v i e wP r o d u c t   O v e r v i e w

RegisterFile (MAL)

AXI LightI/F

STPSupport

SSPSupport

SMPSupport

AXI/DMAStreamingInterface

Transport LayerSOC Interface

PhysicalPHY

Port Layer

Link Layer 0

Po

rt C

on

tro

l

Link Layer 1

Link Layer 2

Link Layer 3

PhysicalPHY

PhysicalPHY

PhysicalPHY

   

 S S I Z EI Z E  A A N DN D  S S P E E DP E E D

Sample Synthesis results for SAS Initiator IP Core. The goal was smallest and fastest implementation. 

TechnologyTechnology Gate CountGate Count FmaxFmax

Xilinx Virtex 7 GTX/GTH 22K LUTs, 64 BRAMs 175 MHz

These synthesis results are provided for reference only. Shown is a typical implementation with twoports.

info@asics.ws www.asics.ws Page 2 of 2

P r o d u c t   O v e r v i e wP r o d u c t   O v e r v i e w

to provide the most flexibility and satisfy everyneed.

The   design   is   cleanly   partitioned   in   to   thefundamental function blocks of a SAS Initiator:

• PHY (SERDES)

• PHY Layer

• Port Layer

• Link Layer

◦ SSP

◦ SMP

◦ SATA

• Transport Layer

• AXI Interface

We include a FPGA based PHY, or  the IP Corecan interface to a standard SAS PHY from a 3rd

party. The FPGA based PHY is targeted for Xilinx

series 7 devices, with GTX and GTH transceivers.Our PHY includes all functions required to bringup the link all the way to 12G.

The   SoC   interface   consists   of   a   AXI   Lightinterface to access internal registers, and a AXI4.0 Streaming interface for data transfers.

We have successfully tested this IP Core with thefollowing SAS SSDs:

• HGST 200GB SAS­12G SSD

• Seagate 200GB SAS­12G SSD

• Toshiba 200GB SAS­12G SSD

• Micron 100GB SAS­6G SSD

• Talos (OCZ) 200GB SAS­6G SSD

Revision  1.0 January 13, 2015 RU