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KSZ8795CLX5 ポート 10/100 マネージド Ethernet スイッチ

ギガビット GMII/RGMII および MII/RMIIインターフェイス内蔵

注意 : この日本語版文書は参考資料としてご利用ください。最新情報は必ずオリジナルの英語版をご参照願います。

代表的応用例

• IEEE 802.3準拠MAC (Ethernet/IP、Profinet、MODBUSTCP 等 ) を使う産業用 Ethernet アプリケーション

• VoIP 電話

• セットトップボックス、ゲーム機器

• 車載

• 産業用制御

• IPTV POF• 4xLAN ポートをフルワイヤ速度で使う SOHO/ 家庭

向けゲートウェイ

• ブロードバンドゲートウェイ / ファイヤウォール /VPN

• 内蔵 DSL/ ケーブルモデム

• 無線 LAN アクセスポイント + ゲートウェイ

• スタンドアロン 10/100 スイッチ

• ネットワーク接続の計測および制御システム

特長

• マネジメント能力

- 10/100BASE-T/TX スイッチシステムの全機能を内蔵 - スイッチエンジン、フレームバッファ管理、アドレスルックアップテーブル、キュー管理、MIB カウンタ、MAC (Media Access Controller)、PHY トランシーバを含む

- ノンブロッキングのストアアンドフォワードスイッチ構成 - 1024 エントリのフォワーディングテーブルを使った高速パケット配信

- ポートミラーリング / モニタリング / スニフィング : 任意のポートに対する Ingressおよび /またはEgress トラフィック

- MIB カウンタにより完全準拠の統計値を収集( ポートあたり 36 カウンタ )

- MIB カウンタでは、ポートベースのフラッシュ /フリーズコマンドをハードウェアでサポート

- 診断向けにリモート、PHY、MAC モードの各種ループバックをサポート

- トポロジ管理とリング / リニアリカバリ向けにRSTP (Rapid Spanning Tree) をサポート

• 信頼性の高い PHY ポート

- 10BASE-T と 100BASE-TXF をサポートする 4 つの IEEE 802.3/802.3u 準拠 Ethernet トランシーバを内蔵

- 802.1az EEE をサポート

- 差動ペア向け内蔵終端抵抗と内部バイアスによる低消費電力

- HP Auto MDI/MDI-Xクロスオーバーサポート (アプリケーションでのストレートケーブルとクロスケーブルの識別は不要 )

• MAC および GMAC ポート

- 4x MACユニット (MAC1～MAC4)と 1xGMACユニット (GMAC5) を内蔵

- ポート 5 GMAC5 ( アップリンク ) 向けに GMI、RGMII、MII、RMII インターフェイスをサポート

- 2 K バイトの巨大パケットをサポート

- ポート 5 で Tail Tagging モード (FCS の前に 1 バイト追加 ) をサポート

- パケットを受信する Ingress ポートとその優先度をシステムに通知

- RMII (Reduced Media Independent Interface)をサポート - 50 MHz 参照クロック出力

- MII (Media Independent Interface) をサポート - ポート 5 での PHY または MAC モード

- LinkMD® ケーブル診断機能 - ケーブルの切断、短絡、長さの検出

• 高度なスイッチ機能

- ノンブロッキングストア /フォワードスイッチ構成による高速パケット通信 - 1024 エントリのフォワーディングテーブルを使用

- 64 KB のフレームバッファ RAM- 最大 128個のアクティブVLANグループをサポー

トする IEEE 802.1q VLAN - フルレンジ (4096 個 )の VLAN ID を使用

- ポートベース (Egress)で IEEE 802.1p/Qタグを挿入 / 削除

- ポートベースの VLAN ID タグオプション

- IEEE 802.3/802.3u 規格に完全準拠

- IEEE 802.3x 全二重強制モードオプションと半二重コリジョンフロー制御

- IEEE 802.1w RSP (Rapid Scanning Tree) プロトコルをサポート

2016 Microchip Technology Inc. DS00002112A_JP - p. 1

KSZ8795CLX
- マルチキャストパケットフィルタリング向けの
IGMP v1/v2/v3 スヌープ

- QoS/CoSパケット優先順位付けサポート : 802.1p- DiffServ方式の 802.1p優先度フィールド (4通りの優先度 ) をポートベースで割り当て可能

- IPv4/IPv6 QoS をサポート

- IPV6 MLD (Multicast Listener Discovery)スヌープ

- Ingress および Egress ポートのレート制限をポートベースで設定可能

- ジッタフリーでパケットベースのレート制限をサポート

- ポート 5 で Tail Tagging モード (FCS の前に 1 バイト追加 ) をサポート - パケットを受信するIngress ポートをプロセッサに通知

- パーセンテージ制御によるブロードキャストストーム保護 - グローバルおよびポートベース

- 1Kエントリのフォワーディングテーブル - 64 KBフレームバッファを使用

- IEEE 802.1P 向け動的パケットマッピングによる 4 つの優先度キュー - IPV4 TOS (DIFFSERV)、IPv6 トラフィッククラス等

- AMD のマジックパケットを使って WoL をサポート

- VLAN およびアドレスフィルタリング

- 802.1x ポートベースセキュリティ、認証、ACL(Access Control Lists) を介する MAC ベース認証をサポート

- ポートベースおよびルールベースのACLを提供する事でレイヤ 2 MAC SA/DA アドレス、レイヤ 3IP アドレスと IP マスク、レイヤ 4 TCP/UDP ポート番号、IP プロトコル、TCP フラグ、ポートセキュリティフィルタリングの補償をサポート

- ビットレート (bps)およびパケットレート (pps)に基づく Ingress および Egress レート制限

• コンフィグレーションレジスタへのアクセス

- 高速 SPI (4 線式、最大 50 MHz) インターフェイスによる全ての内部レジスタへのアクセス

- MIIM (MDC/MDIO 2 線式 ) インターフェイスによる全てのPHYレジスタへのアクセス - IEEE 802.3仕様の Clause 22.2.4.5 に従う

- I/Oピンストラップ機能 - リセット中に I/Oピンから特定レジスタビットを設定可能

- 実行中に制御レジスタを設定可能

• 電源と電源管理

- デバイス全体のソフトウェアパワーダウン - 全てのレジスタ値は保存されず、ストラップイン値はパワーダウン解除後に再ストラップ

- ポートベースのソフトウェアパワーダウン

- EDPD (Energy Detect Power-Down) - ケーブル切り離し時に PHY トランシーバを無効化

- IEEE P802.3az Energy Efficient Ethernet (EEE)をサポート - ケーブルを接続したままでも LPI ステート中にトランシーバの消費電力を削減可能

- 動的クロックツリー制御 - 未使用領域のクロック動作を削減

- 追加のトランスは不要 - 追加の消費電力が生じない低消費電力設計

- 電圧 : 外部 LDO 電源の使用

- アナログ VDDAT : 3.3 V または 2.5 V- VDDIO は 3.3 V、2.5 V、1.8 V をサポート

- アナログおよびデジタルコア電源向けの低電圧(1.2 V) 電源

- 設定可能パケット制御による WoL のサポート

• その他の特長

- 単一の参照クロック (25 MHz +50 ppm)- 2 個の LED によるインジケータ - リンク、アク

ティビティ、全二重 / 半二重、10/100 速度を表示

• パッケージと環境 - 商業用温度レンジ : 0 ～ +70 - 産業用温度レンジ : -40 ～ +85 - 80 ピン LQFP 鉛フリー (RoHS 準拠 ) パッケージ

- HBM (Human Body Model) ESD 耐圧 : 5 kV- 低消費電力の 0.065 µm CMOS テクノロジ


KSZ8795CLX

大切なお客様へ

Microchip 社は、大切なお客様に Microchip 社製品を適切にご使用頂くために、最高品質の文書を提供する事を

心掛けています。このため、お客様のニーズにより的確にお応えできるよう継続的に文書の改善に努め、更新版をリリースする際に内容の見直しと充実を図って参ります。本書に関してご質問またはご意見がございましたら、マーケティングコミュニケーション部宛てにメールでご

連絡ください。メールの宛先は [email protected] です。皆様からのご意見をお待ちしております。

最新のデータシート本書の最新版を入手するには、弊社ウェブサイトにご登録ください。

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エラッタ

現行のデバイスに対して、データシートとの動作上の微妙な相違点と推奨回避策を説明したエラッタシートを発行する場合があります。弊社はデバイスや文書に関する問題を認識した時点でエラッタを発行します。エラッタには該当するシリコンと文書のリビジョンを明記しています。

お使いのデバイス向けにエラッタシートが発行されているかどうかは以下で確認できます。

•Microchip 社のウェブサイト : http://www.microchip.com•Microchip 社営業所 ( 本書の最後のページに記載 )お問い合わせの際は、お使いのデバイス、シリコンとデータシートのリビジョン ( 文書番号含む ) をお知らせください。

お客様向け通知システム弊社ウェブサイト (www.microchip.com) でご登録になったお客様には、弊社の全製品に関する最新情報をお届けします。


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KSZ8795CLX

DS00002112A_JP - p. 4 2016 Microchip Technology Inc.

目次

1.0 はじめに ......................................................................................................................................................................................... 52.0 ピンの説明と設定 .......................................................................................................................................................................... 63.0 機能説明 ....................................................................................................................................................................................... 134.0 デバイスレジスタ ........................................................................................................................................................................ 465.0 動作特性 ..................................................................................................................................................................................... 1126.0 電気的特性 .................................................................................................................................................................................. 1137.0 タイミング図............................................................................................................................................................................... 1158.0 リセット回路............................................................................................................................................................................... 1259.0 パルストランスの選定 ................................................................................................................................................................ 12610.0 参照クロック水晶振動子の選定................................................................................................................................................ 12611.0 パッケージ情報 ......................................................................................................................................................................... 127補遺 A: 改訂履歴 ............................................................................................................................................................................... 128Microchip 社のウェブサイト ............................................................................................................................................................. 129お客様向け変更通知サービス ........................................................................................................................................................... 129製品識別システム ............................................................................................................................................................................. 130お客様サポート .................................................................................................................................................................................. 132


KSZ8795CLX

1.0 はじめに

1.1 概要

KSZ8795CLX は、システムコストを削減するための豊富な機能を内蔵した 5 ポートのレイヤ 2 スイッチです。本デバイスは、4 つの 10/100 Mbps 銅線ポートと 1 つの 10/100/1000 Mbps ギガビットアップリンクポートを必要とする省コスト性のアプリケーション向けに設計されています。KSZ8795CLX は小型パッケージで提供され、内部バイアスによって消費電力を最小限に抑えると共に、終端抵抗を内蔵しています。その豊富な機能セットには強化された電源管理、プログラマブルなレート制限と優先度、タグ付き / ポートベース VLAN、ポートベースセキュリティと ACL ルールベースのパケットフィルタリング、4 つのキューによる QoS (Quality-of-Service)、マネジメントインターフェイス、拡張 MIB カウンタ、高帯域幅メモリ、ノンブロッキングサポートによる共有メモリベースのスイッチ構造が含まれます。従来の Ethernet と新たな Fast Ethernet および Gigabit Ethernet アプリケーションの両方に効果的に対応するため、KSZ8795CLX は各種の CPU データインターフェイスをサポートします (Port 5 GMAC は GMII、RGMII、MII、RMII モード向けに設定可能です )。業界をリードする Ethernet アナログおよびデジタル技術に基づき、KSZ8795CLX の機能はホスト処理負荷を軽減すると共に回路全体を合理化するよう設計されています。

• 4x 内蔵 10/100BASE-T/TX MAC/PHY• 1x 内蔵 10/100/1000BASE-T/TX GMAC (GMII、RGMII、MII、RMII インターフェイスを選択可能 )• 小型の 80 ピン LQFP パッケージ

• エネルギ効率環境要件を満たす豊富な電源管理機能 (Energy Efficient Ethernet (EEE)、PME、Wake-on-LAN (WoL) を含む )

KSZ8795CLX は 2 種類のマネジメントインターフェイスモード (SPI と MIIM) のみサポートします。SPI モードは全てのレジスタにアクセスし、MIIM モードは MDC/MDIO インターフェイスを介して全ての PHY レジスタにアクセスします。

図 1-1: 機能ブロック図

AUTO MDI/MDIX

AUTO MDI/MDIX

AUTO MDI/MDIX

AUTO MDI/MDIX

SW5-GMII/RGMII/MII/RMII

MDC, MDI/O FOR MIIM

CONTROL REG SPI I/F

LED0 [4:1]

LED1 [4:1]

KSZ8795

10/100T/TX

EEE PHY1

10/100T/TX

EEE PHY2

10/100T/TX

EEE PHY3

10/100T/TX

EEE PHY4

LED I/F

10/100MAC 1

10/100MAC 2

10/100MAC 3

10/100MAC 4

10/100/1000GMAC 5

SPI

CONTROLREGISTERS

1K LOOK-UPENGINE

QUEUEMANAGEMENT

BUFFERMANAGEMENT

FRAMEBUFFER

MIBCOUNTERS

FIFO, FLO

W C

ON

TRO

L, VLA

NTA

GG

ING

, PR

IOR

ITY

KSZ8795CLX

2.0 ピンの説明と設定

図 2-1: 80 ピン LQFP のピン配置図 ( 上面 )

XO

XI

GN

DA

ISE

TV

DD

AT33

ATS

TN

CV

DD

12D

RS

T_N

GN

DD

VD

DIO

SP

IS_N

SD

A_M

DIO

SC

L_M

DC

SP

IQLE

D1_

0LE

D1_

1LE

D2_

0LE

D2_

1G

ND

D

GN

DA

NC

INTR

_NLE

D3_

1LE

D3_

0V

DD

12D

GN

DD

LED

4_1

TXE

N5/

TXD

S5_

CTL

TXD

5_0

LED

4_0

TXD

5_1

GN

DD

VD

DIO

TXD

5_2

TXD

5_3

TXE

R5

TXD

5_4

TXD

5_5

TXD

5_6

6059585756555453525150494847464544434241

RXD5_7RXD5_6RXD5_5RXD5_4PMEREFCLKOCOL5CRS5RXER5RXDV5/CRSDV5/RXD5_CTLRXD5_3RXD5_2VDDIOGNDDRXD5_1RXD5_0RXC5/GRXC5TXC5/REFCLKI5/GTXC5VDD12DTXD5_7

6162636465666768697071727374757677787980

21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

1234567891011121314151617181920

VDD12AVDDAT33

GNDARXP1RXM1TXP1TXM1RXP2RXM2TXP2TXM2

VDDAT33RXP3RXM3TXP3TXM3RXP4RXM4TXP4TXM4

KSZ8795

(TOP VIEW)


KSZ8795CLX

表 2-1: 信号 - KSZ8795CLX

ピン番号ピン名タイプ

Note 2-1 ポート概要

1 VDD12A P — 1.2 V コア電源

2 VDDAT P — 3.3 V または 2.5 V アナログ電源

3 GNDA GND — アナロググランド

4 RXP1 I 1 ポート 1 PHY 受信信号 + ( 差動 )

5 RXM1 I 1 ポート 1 PHY 受信信号 - ( 差動 )

6 TXP1 O 1 ポート 1 PHY 送信信号 + ( 差動 )

7 TXM1 O 1 ポート 1 PHY 送信信号 - ( 差動 )





12 VDDAT P 3.3 V または 2.5 V アナログ電源










22 NC NC — 未接続

23 INTR_N Opu — 割り込み : アクティブ LOWこのピンはオープンドレイン出力ピンです。Note: このピンを使う場合、外付けプルアップ抵抗が必要です。

24 LED3_1 Ipu/O 3 ポート 3 LED インジケータ 1: 詳細はグローバルレジスタ 11のビット [5:4]を参照してください。ストラップオプション : LED3[1:0] によって選択されたスイッチポート 5 GMAC5 インターフェイスのモード00 = SW5-MII 向け MII01 = SW5-RMII 向け RMII10 = SW5-GMII 向け GMII11 = SW5-RGMII 向け RGMII ( 既定値 )

25 LED3_0 Ipu/O 3 ポート 3 LED インジケータ 0: 詳細はグローバルレジスタ 11のビット [5:4]を参照してください。ストラップオプション : LED3_1 参照


KSZ8795CLX

26 VDD12D P — 1.2 V コア電源

27 GNDD GND — デジタルグランド

28 LED4_1 Ipu/O 4 ポート 4 LED インジケータ 1:詳細はグローバルレジスタ 11のビット [5:4]を参照してください。

29 TXEN5/TXD5_CTL

Ipd 5 GMII/MII/RMII: ポート 5 スイッチ送信イネーブル RGMII: 送信データ制御

30 TXD5_0 Ipd 5 GMII/RGMII/MII/RMII: ポート 5 スイッチ送信ビット [0]

31 LED4_0 Ipu/O 4 ポート 4 LED インジケータ 0:詳細はグローバルレジスタ 11のビット [5:4]を参照してください。

32 TXD5_1 Ipd 5 GMII/RGMII/MII/RMII: ポート 5 スイッチ送信ビット [1]


34 VDDIO P — デジタル I/O 回路向け 3.3 V、2.5 V、1.8 V デジタル VDD

35 TXD5_2 Ipd 5 GMII/RGMII/MII: ポート 5 スイッチ送信ビット [2]RMII: 未接続

36 TXD5_3 Ipd 5 GMII/RGMII/MII: ポート 5 スイッチ送信ビット [3]RMII: 未接続

37 TXER5 Ipd 5 GMII/MII: ポート 5 スイッチ送信エラー : RGMII/RMII: 未接続

38 TXD5_4 Ipd 5 GMII: ポート 5 スイッチ送信ビット [4]RGMII/MII/RMII: 未接続





43 TXC5/REFCLKI/

GTXC5

I/O 5 ポート 5 スイッチ GMAC5 クロックピン : MII: 2.5/25 MHz クロック、PHY モードは出力、MAC モードは入力RMII: ノーマルモードにおける 50 MHz クロック受信のための入力GMII: 送信用 125 MHz クロック入力RGMII: 125 MHz クロック入力、送信用に立ち下がりエッジと立ち上がりエッジでデータをラッチ

44 RXC5/GRXC5

I/O 5 ポート 5 スイッチ GMAC5 クロックピン :MII: 2.5/25 MHz クロック、PHY モードは出力、MAC モードは入力RMII: クロックモードでの送受信用 50 MHz 参照クロック出力GMII: 受信用 125 MHz クロック出力RGMII: 125 MHz クロック出力、受信用に立ち下がりエッジと立ち上がりエッジでデータをラッチ

表 2-1: 信号 - KSZ8795CLX ( 続き )




KSZ8795CLX

45 RXD5_0 Ipd/O 5 GMII/RGMII/MII/RMII: ポート 5 スイッチ受信ビット [0]

46 RXD5_1 Ipd/O 5 GMII/RGMII/MII/RMII: ポート 5 スイッチ受信ビット [1]



49 RXD5_2 Ipd/O 5 GMII/RGMII/MII: ポート 5 スイッチ受信ビット [2] RMII: 未接続

50 RXD5_3 Ipd/O 5 GMII/RGMII/MII: ポート 5 スイッチ受信ビット [3] RMII: 未接続

51 RXDV5/CRSDV5/

RXD5_CTL

Ipd/O 5 GMII/MII: RXDV5 は、ポート 5 スイッチ GMII/MII 受信データ有効用です。 RMII: CRSDV5 は、ポート Port 5 RMII キャリア検出 / 受信データ有効出力用です。RGMII: RXD5_CTL は、ポート 5 RGMII 受信データ制御用です。

52 RXER5 Ipd/O 5 GMII/MII: ポート 5 スイッチ受信エラー RGMII/RMII: 未接続

53 CRS5 Ipd/O 5 GMII/MII: ポート 5 スイッチ MII モードキャリア検出RGMII/RMII: 未接続

54 COL5 Ipd/O 5 GMII/MII: ポート 5 スイッチ MII コリジョン検出RGMII/RMII: 未接続

55 REFCLKO Ipu/O — 25 MHz クロック出力 ( オプション )ストラップピン LED2_0とグローバルレジスタ 11のビット [1]により制御します。このオプションは既定値により有効です( 使わない場合は無効にする事を推奨 )。

56 PME_N I/O — 電源管理イベントこの出力信号は、復帰フレームが検出された結果としてWoLイベントが検出された事を示します。KSZ8795CLX は、低消費電力モードから復帰するようシステムに要求します。アサートの極性は設定可能です ( 既定値の極性はアクティブ LOW)。

57 RXD5_4 Ipd/O 5 GMII: ポート 5 スイッチ受信ビット [4]RGMII/MI/RMII: 未接続

58 RXD5_5 Ipd/O 5 GMII: ポート 5 スイッチ受信ビット [5]RGMII/MII/RMII: 未接続




表 2-1: 信号 - KSZ8795CLX ( 続き )




KSZ8795CLX

62 LED2_1 Ipu/O 2 ポート 2 LED インジケータ 1: 詳細はグローバルレジスタ 11のビット [5:4]を参照してください。ストラップオプション : ポート 5 GMII/MII および RMII モード選択ポート 5 が GMII/MII モードの場合 : PU = GMII/MII は GMAC/MAC モード ( 既定値 )PD = GMII/MII は GPHY/PHY モードNote: GMAC5 GMII を GPHY モードに設定した場合、CRS およびCOLピンは入力から出力に変更されます。MIIをPHYモードに設定した場合、CRS/COL/RXC/TXC ピンは入力から出力に変更されます。

ポート 5 が RMII モードの場合 : PU = RMII はクロックモード - 25MHz OSC クロックを使用し、ピン RXC5 から 50 MHz RMII クロックを提供PD = RMIIはノーマルモード - ポート5 RMIIのTXC5/REFCLKI5ピンは外部 50 MHz クロックを受信Note: ポート5は、このストラップピンまたはレジスタ86 (0x56)のビット [7] に基づいて、RMII モードで内部または外部クロックを使う事もできます。

63 LED2_0 Ipu/O 2 ポート 2 LED インジケータ 0: 詳細はグローバルレジスタ 11のビット [5:4]を参照してください。ストラップオプション : REFCLKO イネーブルPU = REFCLK_O (25 MHz) は有効 ( 既定値 )PD = REFCLK_O は無効Note: システムに追加の25 MHzクロックを提供しない場合、この 25 MHz クロックは無効にする事を推奨します。

64 LED1_1 Ipu/O 1 ポート 1 LED インジケータ 1: 詳細はグローバルレジスタ 11のビット [5:4]を参照してください。ストラップオプション : PLL クロック源選択PU = ポート 5 RMII ノーマルモード中であっても XI/XO ピンからの 25 MHz クロックを使うPD = ポート 5 RMII ノーマルモード中は TXC5 ピンからの外部クロックを使うNote: ポート 5 RMII ノーマルモード中に受信するクロックのジッタが大きい場合、25 MHz 水晶振動子 / オシレータをスイッチのクロック源として選択できます。

65 LED1_0 Ipu/O 1 ポート 1 LED インジケータ 0: 詳細はグローバルレジスタ 11のビット [5:4]を参照してください。ストラップオプション : GMII/RGMII の速度選択PU = GMII/RGMII の速度は 1Gbps ( 既定値 )PD = GMII/RGMII の速度は 10/100MbpsNote: 内部レジスタを使って設定する事もできます。

66 SPIQ Ipd/O 全て SPI スレーブモードでの SPI シリアルデータ出力ストラップオプション : シリアルバスコンフィグレーションPD = SPI スレーブモード PU = MDC/MDIO モードNote: 外付けのプルアップまたはプルダウン抵抗が必要です。

67 SCL_MDC Ipu 全て SPIまたはMDC/MDIOインターフェイス向けのクロック入力 : SPI スレーブモードでは最大 50 MHz のクロック入力MDC/MDIOではMIIMアクセス用に最大25 MHzのクロック入力

表 2-1: 信号 - KSZ8795CLX ( 続き )




KSZ8795CLX

Note 2-1 P = 電源、GND = グランド、I = 入力、O = 出力I/O = 双方向 ( 入出力 )Ipu = 入力 ( 内部プルアップ付き )Ipd = 入力 ( 内部プルダウン付き )Ipd/O = リセット中は入力 ( 内部プルダウン付き )、それ以外の場合は出力ピンIpu/O = リセット中は入力 ( 内部プルアップ付き )、それ以外の場合は出力ピンOTRI = トライステートの出力PU = ストラップピンプルアップPD = ストラップピンプルダウンNC = この製品では未接続またはグランドに接続

KSZ8795CLX はマネージドスイッチとして機能でき、ストラップインピンを使ってデバイスを各種のモードに設定できます。ストラップインピンは、外付けプルアップ / プルダウン抵抗を使って設定します。これにより、パワーダウンリセットまたはウォームリセット中にこれらのピンで HIGH 状態または LOW 状態がサンプリングされるようにします。ストラップインピンの機能について以下の表で説明します。

68 SDA_MDIO Ipu/O 全て SPI または MDC/MDIO インターフェイス向けのデータ : SPI スレーブモードでのシリアルデータ入力MDC/MDIO インターフェイスデータ入出力

69 SPIS_N Ipu 全て SPI スレーブモードチップセレクト ( アクティブ LOW): SPI スレーブモードで SPI データ伝送を開始します。SPIS_Nが HIGH の時、KSZ8795CLX は非選択になり、SPIQ はハイインピーダンス状態に保持されます。HIGH から LOW への遷移により、SPI データ転送がトリガされます。このピンはアクティブ LOW です。



72 RST_N Ipu — リセット : このアクティブ LOW 信号は、デバイス内のハードウェアをリセットします。第 2 章内のタイミング要件を参照してください。


74 NC NC — 未接続

75 ATST NC — 未接続工場テストピン

76 VDDAT P — 3.3 V または 2.5 V アナログ電源

77 ISET — 送信出力電流設定 : このピンは、PHY 送信出力電流を設定します。このピンは、12.4 kΩ (1%)の抵抗を介してGNDに接続する必要があります。


79 XI I — 水晶振動子クロック入力 / オシレータ入力 : 25 MHz 水晶振動子を使う場合、この入力を水晶振動子回路の一端に接続します。3.3 V オシレータを使う場合、この入力はオシレータからの入力として使います。水晶振動子またはオシレータの許容誤差は±50 ppmである事が必要です。

80 XO O — 水晶振動子クロック出力 : 25 MHz 水晶振動子を使う場合、この出力を水晶振動子回路の一端に接続します。

表 2-1: 信号 - KSZ8795CLX ( 続き )




KSZ8795CLX

Note 2-1 Ipd/O = リセット中は入力 ( 内部プルダウン付き )、それ以外の場合は出力ピンIpu/O = リセット中は入力 ( 内部プルアップ付き )、それ以外の場合は出力ピン

表 2-2: ストラップインオプション - KSZ8795CLX


(Note 2-1) 概要

24、25 LED3[1,0] Ipu/O

スイッチポート 5 GMAC5 インターフェイスモード選択 : ストラップオプション : 00 = SW5-MII 向け MII01 = SW5-RMII 向け RMII10 = SW5-GMII 向け GMII11 = SW5-RGMII 向け RGMII ( 既定値 )

62 LED2_1 Ipu/O

ポート 5 GMII/MII および RMII モード選択 : ストラップオプション : Port 5 が GMII/MII モードの場合 : PU = GMII/MII は GMAC/MAC モード ( 既定値 )PD = GMII/MII は GPHY/PHY モードNote: GMAC5 GMIIをGPHYモードに設定した場合、CRSおよびCOLピンは入力から出力に変更されます。GMAC5 GMII を PHY モードに設定した場合、CRS/COL/RXC/TXC ピンは入力から出力に変更されます。

ポート 5 が RMII モードの場合 : PU = RMII はクロックモード - 25 MHz OSC クロックを使用し、ピンRXC5 から 50 MHz RMII クロックを提供PD = RMII はノーマルモード - ポート 5 RMII の TXC5/REFCLKI5 ピンは外部 50 MHz クロックを受信Note: ポート 5 は、このストラップピンまたはレジスタ 86 (0x56) のビット [7] に基づいて、RMII モードで内部または外部クロックを使う事もできます。

63 LED2_0 Ipu/O REFCLKO イネーブル : ストラップオプション : PU = REFCLK_O (25 MHz) は有効 ( 既定値 )PD = REFCLK_O は無効

64 LED1_1 Ipu/O PLL クロック源選択 : ストラップオプション : PU = ポート 5 RMII ノーマルモード中であっても、XI/XO ピンからの25 MHz クロックを使うPD = ポート 5 RMII ノーマルモード中は TXC5 ピンからの外部クロックを使うNote: ポート5 RMIIノーマルモード中に受信するクロックのジッタが大きい場合、25 MHz 水晶振動子 / オシレータをスイッチのクロック源として選択できます。

65 LED1_0 Ipu/O ポート 5 ギガビット選択 : ストラップオプション : PU = GMII/RGMII モードで 1 Gbps ( 既定値 )PD = GMII/RGMII モードで 10/100 MbpsNote: 内部レジスタを使って設定する事もできます。

66 SPIQ Ipd/O シリアルバスコンフィグレーションストラップオプション : PD = SPI スレーブモード ( 既定値 )PU = MDC/MDIO モードNote: 外付けのプルアップまたはプルダウン抵抗が必要です。RGMII インターフェイスにアップリンクポートを使う場合、SPI モードを推奨します ( レジスタ 86 (0x56) のビット [4:3] を RGMII v2.0 向けに設定 )。MDC/MDIO モードはこの機能を設定できません。


KSZ8795CLX

3.0 機能説明

KSZ8795CLX は 4 つの 10/100 物理層トランシーバと 4 つの MAC (Media Access Contorol) ユニットに加え、Layer2 マネージドスイッチを内蔵した 1 つの GMAC (Gigabit Media Access Control) ユニットを備えています。本デバイスは 2 通りのモードで動作します。第 1 のモードではスタンドアロンの 4 ポートスイッチとして動作し、第 2 のモードでは GMII/RGMII/MII/RMII 対応のギガビット MII (Media Independent Interface) を介する第 5 のポートを提供し、5 ポートスイッチとして動作します。これは、内蔵ブロードバンドルータを実装する際に役立ちます。

KSZ8795CLX は、マネージドモードを維持するための柔軟性を備えています。マネージドモードでは、ホストプロセッサが SPI バスまたは MDC/MDIO インターフェイスを介して KSZ8795CLX を完全に制御します。

メディア側では、KSZ8795CLX は AutoMDI/MDI-X により全てのポートで IEEE 802.3 10BASE-T および 100BASE-TX をサポートします。KSZ8795CLX は完全マネージドの 5 ポートスイッチとして使える他、SW-GMII/RGMII/MII/RMII インターフェイスを介してマイクロコントローラに接続する事で、幅広い環境に組み込む事ができます。物理的な信号送受信は、特許取得済みのアナログ回路と DSP 技術により強化されています。DSP により回路の効率が向上し、消費電力の削減とダイサイズの縮小が可能になります。

KSZ8995/KS8895 から KSZ8795CLX への改良点には、インターフェイスオプション (GMII、RGMII 等 ) の追加、省電力機能 (IEEE 802.1az Energy Efficient Ethernet (EEE) 等 )、MLD スヌーピング、WoL (Wake-on-LAN)、ポートセキュリティのためのポートベース ACL フィルタリング、強化された QoS (Quality-of-Service) 優先度、ラピッドスパニングツリー、IGMP スヌーピング、ポートミラーリングサポート、柔軟なレート制限機能が含まれます。

3.1 物理層 (PHY)

3.1.1 100BASE-TX 送信

100BASE-TX 送信機能はパラレルからシリアルへの変換、4B/5B コーディング、スクランブリング、NRZ から NRZI への変換、MLT3 エンコード / 送信を実行します。回路はパラレル - シリアル変換で始まります。これは MAC からの MIIデータを 125 MHz シリアルビットストリームに変換します。次に、データおよび制御ストリームが 4B/5B コーディングに変換され、その後にスクランブラが続きます。シリアルに変換されたデータは NRZ から NRZI フォーマットへ変換された後に、MLT3 電流出力で送信されます。出力電流は、外付け 12.4 kΩ (1%) 抵抗によって 1:1 の変圧比に設定されます。これは 4 ns (typ.) の立ち上がり / 立ち下がり時間を有し、振幅バランス、オーバーシュート、タイミングジッタに関する ANSI TP-PMD 規格に適合します。波形整形した 10BASE-T 出力も 100BASE-TX トランスミッタに組み込まれています。

3.1.2 100BASE-TX 受信

100BASE-TX レシーバ機能は適応型イコライズ、DC リカバリ、MLT3 から NRZI への変換、データ / クロックリカバリ、NRZI から NRZ への変換、デスクランブル、4B/5B デコード、シリアルからパラレルへの変換を実行します。受信側は、ツイストペアケーブルの符号間干渉 (ISI) を補償するためのイコライザフィルタで始まります。振幅損失と位相歪みはケーブル長によって変化するため、性能を最適化するためにイコライザは特性を調整する必要があります。本回路の可変イコライザは、受信信号強度を既知のケーブル特性に対して比較する事で初期の推定を行い、最適に自己調整します。この処理を継続的に実行する事で、温度等の環境条件の変化に対して自己調整できます。

イコライザで処理された信号は DC リカバリおよびデータ変換ブロックを経由します。DC リカバリ回路は、BaselineWander の影響を補償する事でダイナミックレンジを向上させます。差動データ変換回路は、MLT3 フォーマットをNRZI へ変換し戻します。スライスするしきい値も適応型です。

クロックリカバリ回路は、NRZI 信号のエッジから 125 MHz クロックを抽出します。この復元されたクロックを使って、NRZI 信号を NRZ フォーマットへ変換します。この信号はデスクランブラを経由して 4B/5B デコーダへ伝送されます。最後に、NRZ シリアルデータが MII フォーマットへ変換され、MAC への入力データとして提供されます。

3.1.3 PLL クロックシンクロナイザ

KSZ8795CLX はシステムのタイミング用に 125 MHz、83 MHz、41 MHz、25 MHz、10 MHz クロックを生成します。内部クロックは、外付け 25 MHz 水晶振動子またはオシレータから生成します。

3.1.4 スクランブラ / デスクランブラ (100BASE-TX のみ )スクランブラの目的は、信号のパワースペクトルを拡散させて電磁干渉 (EMI) と Baseline Wander を低減させる事です。データは、11 ビット幅の線形帰還シフトレジスタ (LFSR) を使ってスクランブルします。これは 2047 ビットの非反復配列を生成します。レシーバは、トランスミッタと同じ配列を使って、受信データストリームをデスクランブルします。


KSZ8795CLX
3.1.5 10BASE-T 送信
10BASE-T 出力ドライバは 100BASE-T ドライバに組み込まれており、同じパルストランスを使って 10BASE-T 送信を実行できます。それらは内部で波形整形され、2.3 V (typ.) の振幅で出力へプリエンファシスされます。全て「1」のマンチェスタエンコード信号で駆動した場合、高調波成分は基本周波数成分の -27 dB を下回ります。

3.1.6 10BASE-T 受信

受信側では、入力バッファとレベル検出スケルチ回路を使います。差動入力レシーバ回路と PLL は、デコーディング機能を実行します。マンチェスタエンコーディングされたデータストリームは、クロック信号と NRZ データに分離されます。スケルチ回路は、400 mV 未満の低レベル信号または幅の短いパルスを取り除く事で、RXP または RXM入力ノイズによるデコーダの誤トリガを防ぎます。入力がスケルチリミットを超えると、PLL は受信信号を追跡し、KSZ8795CLX はデータフレームをデコードします。レシーバクロックは、アイドル期間中 ( データを受信してから次のデータを受信するまでの間 ) に動作を維持します。

3.1.7 AutoMDI/MDI-X クロスオーバー検出

同類デバイス同士の接続にストレートケーブルが使えるようにするため、KSZ8795CLXはHP AutoMDI/MDI-Xと IEEE802.3u 標準 AutoMDI/MDI-X クロスオーバー検出をサポートします。HP AutoMDI/MDI-X が既定値です。この自動検出機能はリモート送受信ペアを検出し、KSZ8795CLX に送受信ペアを正しく割り当てます。この機能は、エンドユーザがケーブルのタイプに気を使う必要がなくなるので非常に便利です。また、追加のアップリンクコンフィグレーション接続を節約できます。クロスオーバー自動検出機能は、ポート制御レジスタまたは MIIM PHY レジスタを使って無効にできます。IEEE 802.3u 標準 MDI/MDI-X の定義を表 3-1 に示します。

3.1.7.1 ストレートケーブル

ストレートケーブルは MDI デバイスを MDI-X デバイスに ( または MDIーX デバイスを MDI デバイスに ) 接続します。図 3-1 に、NIC カード (MDI) とスイッチまたはハブ (MDI-X) の間の標準的なストレートケーブル接続を示します。

表 3-1:　MDI/MDI-X ピンの定義

MDI MDI-X

RJ-45 ピン信号 RJ-45 ピン信号

1 TD+ 1 RD+2 TD- 2 RD-3 RD+ 3 TD+6 RD- 6 TD-

図 3-1:　標準的なストレートケーブル接続


KSZ8795CLX
3.1.7.2 クロスオーバーケーブル
クロスオーバーケーブルは、MDI デバイス同士または MDI-X デバイス同士を接続する場合に使います。2 つのスイッチまたはハブ (2 つの MDI-X デバイス ) の間を接続する標準的なクロスオーバーケーブル接続を図 3-2 に示します。

3.1.8 オートネゴシエーション

KSZ8795CLX は、802.3 コミッティーが定義するオートネゴシエーションプロトコルに準拠しています。オートネゴシエーションにより、UTP ( シールドなしツイストペア ) で接続されたリンクパートナー同士は、互いに共通する最速の動作モードを選択できます。リンクパートナー同士は互いに自分の機能を宣言し合い、自分の機能とパートナーから受信した機能を比較します。そして、双方で共通する最速の通信速度と全二重 / 半二重の組み合わせを動作モードとして選択します。オートネゴシエーションはポート向けにのみサポートされます。

以下に、動作モード ( 速度と全二重 / 半二重の組み合わせ ) を、速度の高い順番に示します。

• 100BASE-TX/ 全二重

• 100BASE-TX/ 半二重 • 10BASE-T/ 全二重 • 10BASE-T/ 半二重オートネゴシエーションが非サポートである場合、または KSZ8795CLX のリンクパートナーがオートネゴシエーションをバイパスするよう設定されている場合、KSZ8795CLX はレシーバでの信号を観察する事によって動作モードを設定します。これはパラレル検出と呼びます。これにより KSZ8795CLX は、オートネゴシエーションのアドバタイズプロトコルが存在しない場合に固定された信号プロトコルをリッスンする事によってリンクを確立できます。オートネゴシエーションのリンクアッププロセスを図 3-3 に示します。

図 3-2:　標準的なクロスオーバーケーブル接続

RECEIVE PAIR RECEIVE PAIR

TRANSMIT PAIR

1

2

3

4

5

6

7

8

1

2

3

4

5

6

7

8

TRANSMIT PAIR

CROSSOVERCABLE

10/100 ETHERNETMEDIA DEPENDENT INTERFACE

10/100 ETHERNETMEDIA DEPENDENT INTERFACE

MODULAR CONNECTOR (RJ-45) HUB

(REPEATER OR SWITCH)

MODULAR CONNECTOR (RJ-45) HUB

(REPEATER OR SWITCH)


KSZ8795CLX

3.1.9 LinkMD® ケーブル診断

LinkMD 機能は、Time Domain Reflectometry (TDR) を使って、ケーブルの一般的な問題 ( 断線、短絡、インピーダンス不整合等 ) を解析します。

LinkMD は、既知の振幅と幅を持つパルスを MDI および MDI-X ペアに送信し、反射してくる信号の波形を解析します。パルスのタイミングを計測する事により、ケーブルの問題箇所までの距離が求まります ( 最大距離は 200　m、精度は 2 m)。内部回路は、ユーザが読み取り可能なデジタル形式で TDR 情報を出力します。

Note: ケーブル診断機能は、カッパー接続に対してのみ有効です。

3.1.9.1 アクセス

LinkMD は、ポート 1/2/3/4 に対応する PHY 特殊制御 / ステータスレジスタ 26/42/58/74 と LinkMD 結果レジスタ 27/43/59/75 にアクセスする事により開始します。これと併せて、ポート 1/2/3/4 に対応するポート制御 10 レジスタにより、AutoMDI/MDI-X を無効にする必要があります。

あるいは、MIIM PHY レジスタ 0 および 1d を使って LinkMD にアクセスする事もできます。

3.1.9.2 使い方

レジスタ 26、27、29 を使ってポート 1 で LinkMD を使うための手順を以下に記載します。

1. レジスタ 29 のビット [2] に「1」を書き込む事で、AutoMDI/MDI-X を無効にします。これにより、LinkMD パルスの送信に使う差動ペアの手動制御が可能になります。

2. レジスタ 26 のビット [4] に「1」を書き込む事で、ケーブル診断テストを開始します。このイネーブルビットは自動的にクリアされます。

3. レジスタ26のビット [4]が「0」に戻る (ケーブル診断テストが完了した事を示す )まで待機 (ポーリング )します。

4. レジスタ 26 のビット [6:5] に格納されたケーブル診断テスト結果を読み出します。結果は以下のように示されます。

図 3-3:　オートネゴシエーションとパラレル動作


KSZ8795CLX
00 = 正常 ( テスト結果は有効 ) 01 = ケーブルの断線を検出した ( テスト結果は有効 ) 10 = ケーブルの短絡を検出した ( テスト結果は有効 ) 11 = ケーブル診断テストに失敗した ( テスト結果は無効 )
「11」( テスト結果は無効 ) は、KSZ8795CLX がリンクパートナーをシャットダウンできない場合に発生します。この場合、KSZ8795CLX は、検出した信号が自分が生成した信号の反射なのか、それとも別のソースからの信号なのか判別できないため、テストはできません。

5. 問題箇所までの距離は、レジスタ 26 のビット [0] とレジスタ 27 のビット [7:0] を連結した値に定数 (0.4) を乗算する事により求めます。この距離は以下の式により計算します。

D ( ケーブルの問題箇所までの距離、単位は m) = 0.4 x ( レジスタ 26/ ビット [0]: レジスタ 27/ ビット [7:0])レジスタ 26/ ビット [0] とレジスタ 27/ ビット [7:0] を連結した値は、0.4 を乗算する前に十進数に変換する必要があります。

ケーブルの条件が異なる場合 ( 伝播速度が通常とは大きく異なるケーブル等 )、定数 (0.4) を校正する事ができます。

ポート 2/3/4 で LinkMD を使う場合も、MIIM PHY レジスタの使い方は上記と同じです。

3.1.9.3 LinkMD の例

MDI-X モードに固定して、ポート 1/2/3 で LinkMD をモードで使うための手順を以下に示します。

//MDI/MDI-X を無効にして MDI-X モードに設定します。

//「w」はレジスタに書き込む事を表します。「r」はレジスタから読み出す事を表します。

w 1d 04w 2d 04w 3d 04w 4d 04

// インダイレクトレジスタにより、内部レジスタを一時的に設定 (LinkMD 向けに調整 ) します。

w 6e a0w 6f 4dw a0 80

// ポート 1/2/3/4 で LinkMD によるケーブル診断を有効にします。

w 1a 10w 2a 10w 3a 10w 4a 10

// ポート制御レジスタ 8 のビット [4] が「0」に戻るまで待機します ( このビットは自動的にクリアされます )。// 診断結果を読み出します。

r 1ar 1br 2ar 2br 3ar 3br 4ar 4b

// 例えばポート 1 の場合、結果の解析はレジスタ 0x1a および 0x1b の値に基づきます。

// レジスタ 0x1a のビット [6-5] は、断線または短絡検出用です。

//レジスタ0x1aのビット [0]とレジスタ0x1bのビット [7-0]を連結する事でCDT_Fault_Count [8-0]を形成します。

// 問題箇所への距離は概ね 0.4 x (CDT_Fault_Count [8-0]) です。


KSZ8795CLX
3.1.10 内部終端抵抗と内部バイアス
KSZ8795CLX は全てのポートと RX/TX 差動ペアに内部終端抵抗を備えているため、外付け終端抵抗は不要です。内部終端抵抗と内部バイアスの組み合わせにより、複数のスイッチ用に外付けのバイアス回路と終端抵抗を使う場合に比べてプリント基板面積を節約できると共に、消費電力を削減できます ( 変圧器が電力を消費しないため )。変圧器のセンタータップをアナログ電源に接続する必要はありません。

3.2 MAC (Media Access Controller) の動作

KSZ8795CLX は、互換性を最大限に高めるため、IEEE 802.3 規格に厳密に準拠しています。

3.2.1 IPG (Inter-Packet Gap)フレームの送信に成功すると、2 つの連続する MTXEN の間で 96 ビット時間の IPG が計測されます。現在のパケットでコリジョンが発生している場合、MCRS から次の MTXEN までの間で 96 ビット時間の IPG が計測されます。

3.2.2 Backoff アルゴリズム

KSZ8795CLX は IEEE 802.3 に従う Binary exponential backoff アルゴリズムと、オプションの「aggressive mode」のBackoff を実装します。16 回のコリジョンが発した後に、パケットはレジスタ 3 内のデバイスコンフィグレーションに応じて破棄されます。

3.2.3 Late Collision送信の 512 ビット時間より後で送信パケットにコリジョンが発生すると、パケットは破棄されます。

3.2.4 Illegal FrameKSZ8795CLX は、64 バイト未満のフレームを破棄します。レジスタ 4 により、最大 1536 バイトのフレームを許容するよう設定できます。特殊なアプリケーションの場合、レジスタ 3 のビット [6] により、KSZ8795CLX が最大 2K バイトのフレームを許容するよう設定する事もできます。KSZ8795CLX は VLAN タグをサポートするため、これらのタグが存在する場合は最大サイズが調整されます。

3.2.5 フロー制御

KSZ8795CLX は、送信側と受信側の両方で標準 802.3x フロー制御フレームをサポートします。

受信側の場合、KSZ8795CLX がポーズ制御フレームを受信すると、ポーズ制御フレーム内で指定されたタイマ期間が終了するまで、KSZ8795CLX は次の通常フレームを送信しません。このタイマ期間が終了する前に次のポーズフレームを受信した場合、タイマはこのポーズフレーム内の新しい値を使って更新されます。このフロー制御期間中は、フロー制御パケットだけが KSZ8795CLX から送信されます。

送信側の場合、KSZ8795CLX はインテリジェントで効率的な方法を使ってフロー制御を呼び出すタイミングを決定します。フロー制御は、利用可能なシステムリソース ( バッファ、送信キュー、受信キュー等 ) に基づきます。

KSZ8795CLX のフロー制御は、destination ポートのリソースがビジーであるパケットを受信したポートを制御します。KSZ8795CLX は、IEEE 802.3x で定義されている最大ポーズ時間を格納したフロー制御フレーム (XOFF) を発行します。リソースが解放されると、KSZ8795CLX は、0 のポーズ時間を格納した別のフロー制御フレーム (XON) を送信する事で、フロー制御を OFF にします ( ポートへの送信を ON にします )。フロー制御の余計な ON/OFF を防ぐため、ヒステリシス機能も提供されます。

KSZ8795CLX フローは、受信キューがフルになると全てのポートを制御します。

3.2.6 半二重 Back PressureKSZ8795CLX は、半二重 Back Pressure オプションも提供します ( これは IEEE 802.3 規格のオプションではありません )。このオプションの有効化 / 無効化条件は、全二重モードと同じです。Back Pressure が必要な場合、KSZ8795CLXはプリアンブルを送信する事で、他のステーションの送信を延期します ( キャリア検知延期 )。IEEE 802.3 規格の定義に従ってジャバーと余計な延期を防ぐため、特定期間の後に、KSZ8795CLX はキャリア検知を中断します。そして、パケットを破棄した後に速やかにキャリア検知を再開する事で、他のステーションの送信を抑止します。キャリア検知を短期間だけ休止する事で、他のステーションがパケットを送信する事を防ぎ、それらのステーションをキャリア検知延期状態に保ちます。Back Pressure 状態中に送信する必要のあるパケットがポート上にある場合、キャリア検知型 Back Pressure は中断され、それらのパケットが代わりに送信されます。送信するパケットがなくなると、キャリア検知型 Back Pressure はスイッチリソースが解放されるまで再びアクティブになります。コリジョンが発生すると、Binary exponential backoff アルゴリズムはスキップされ、キャリア検知が直ちに生成されます。これにより、


KSZ8795CLX
さらなるコリジョンが発生する機会を減らし、キャリア検知を継続してパケットの受信を防ぎます。これにより、さらなるコリジョン発生する機会を減らし、キャリア検知を継続してパケットの受信を防ぎます。10BASE-T または100BASE-TX 半二重モードでのパケットの喪失を確実に防ぐため、ユーザは以下を有効にする必要があります。
• Aggressive backoff ( レジスタ 3、ビット [0])• No excessive collision drop ( レジスタ 4，ビット [3])• Back pressure ( レジスタ 4、ビット [5])これらのビットは、既定値としてセットされません (IEEE 標準機能ではないため )。

3.2.7 ブロードキャストストーム (Broadcast Storm) 保護

KSZ8795CLX は、スイッチシステムがあまりにも多数のブロードキャストパケットを受信してしまう事を防ぐため、インテリジェントなオプションを備えています。通常ブロードキャストパケットはソースポートを除く全てのポートに転送されるため、スイッチリソース(帯域幅と送信キュー内の利用可能スペース)を過大に消費します。KSZ8795CLXは、ストーム制御に「マルチキャストパケット」を含めるためのオプションを備えています。ブロードキャストストームのレートパラメータはグローバルに設定され、ポートごとに有効または無効にできます。このレートは、100BTでは 50 ms (0.05 s)、10BT では 500 ms (0.5 s) のインターバルに基づきます。各インターバルの開始時にカウンタは0 にクリアされ、レート制限機能がそのインターバル中のバイト数をカウントし始めます。レートはレジスタ 6 および 7 で定義します。レジスタ 6 および 7 の既定値設定は 0x4A (10 進数の 74) です。これは 1% のレートに等しく、以下のように計算されます。

148.80 ( フレーム /s) x 50 ms (0.05 s)/ インターバル x 1% = 74 フレーム / インターバル ( 概数 ) = 0x4A

3.3 スイッチコア

3.3.1 アドレスルックアップ

内部ルックアップテーブルは MAC アドレスと、それらに対応する情報を保存します。このテーブルは 1K のユニキャストアドレステーブルとスイッチング情報を格納します。KSZ8795CLX は 1K のアドレスを学習し、自分自身をハッシュベースのルックアップテーブルから識別する能力を有します。しかし、動作環境と確率によっては、全数のアドレスを学習できない場合があります。

3.3.2 学習

以下の条件が満たされる場合、内部ルックアップエンジンはテーブルを新しいエントリで更新します。

• 受信パケットのソースアドレス (SA) がルックアップテーブル内に存在しない。

• 受信パケットは有効である ( パケットには受信エラーがなく、適正な長さを持つ )。ルックアップテーブルエンジンは、条件を満たした SA をポート番号とタイムスタンプと一緒にテーブルに挿入します。テーブルがフルの場合、テーブルの最後のエントリを削除して新しいエントリの格納場所を確保します。

3.3.3 マイグレーション (Migration)内部ルックアップテーブルエンジンは、ステーションの移動も監視します。これが発生した場合、ルックアップテーブルエンジンはテーブルを更新します。マイグレーションは、以下の条件が成立した時に発生します。

• 受信パケットの SA はテーブル内に存在するが、対応するソースポート情報が異なる。

• 受信パケットは有効である ( パケットは受信エラーがなく、適正な長さを持つ )。ルックアップテーブルエンジンは、新しいソースポート情報を使ってテーブル内の既存レコードを更新します。

3.3.4 エージング (Aging)ルックアップテーブルエンジンは、一致する SA が現れるたびにレコードのタイムスタンプ情報を更新します。タイムスタンプはエージング処理で使われます。レコードが決められた期間内に更新されなかった場合、ルックアップテーブルエンジンはテーブルからそのレコードを削除します。ルックアップテーブルエンジンは、エージング処理を絶えず実行して古くなったレコードを削除します。エージング周期は 300 s (±75 s) です。この機能は、レジスタ 3のビット [2] を使って有効または無効にできます。

3.3.5 フォワーディング (Forwarding)KSZ8795CLX は、図 3-4 のフローチャートに示すアルゴリズムを使ってパケットを転送します。図 3-4 は、フォワーディングアルゴリズムのステージ 1 を示しています。サーチエンジンは VLAN ID、静的テーブル、destination アドレスの動的テーブルを検索し、「port to forward 1」 (PTF1) に到ります。PTF1 はスパニングツリー (spanning tree)、IGMP スヌービング、ポートミラーリング、ポート VLAN 処理によってさらに変更され、「port to forward 2」(PTF2)に到ります。図 3-4 フォワーディング処理では、認証 (Authentication) と ACL が最高優先度を持ちます。ACL 結果はフォワーディング処理の結果を上書きします。この時点でパケットが送信されます。


KSZ8795CLX
KSZ8795CLX は以下のパケットを転送しません。
• エラーパケット - これにはフレーミングエラー、フレームチェックシーケンス (FCS) エラー、アラインメントエラー、不正サイズパケットエラーが含まれます。

• IEEE802.3x PAUSE フレーム - KSZ8795CLX はこれらのパケットを阻止し、全二重フロー制御を適切に実行します。

•「ローカル」パケット - destination アドレス (DA) の検索に基づき、ルックアップテーブルからの destinationポートがパケットの送信元のポートに一致する場合、そのパケットは「ローカル」として定義されます。

3.3.6 スイッチングエンジン

KSZ8795CLX は、MAC のパケットバッファとの間でデータを双方向に転送するための高性能スイッチングエンジンを備えています。これはストアおよびフォワードモードで動作し、効率的なスイッチング方式によって総レイテンシを低減します。KSZ8795CLX は 64 kB のフレームバッファを内蔵しています。このリソースは、5 つのポートの全てによって共有されます。全部で 512 のバッファが利用できます。各バッファのサイズは 128 バイトです。

3.4 電源と電源管理

KSZ8795CLX には 3.3 V のアナログ電源が必要です。外付けの 1.2 V LDO により、アナログおよびデジタルロジックコアに必要な 1.2 V 電源を提供します。各種 I/O は 1.8、2.5、3.3 V で動作できます。表 3-2 に、各種の電圧オプションとデバイスの要件を示します。

図 3-4:　destination アドレスのルックアップと解決アルゴリズムのフローチャート

表 3-2:　KSZ8795CLX の電圧オプションと要件

電源信号名デバイスピン要件

VDDAT 2、12、76 デバイス内のトランシーバのアナログブロックへの 3.3 V または2.5 V 電源入力

VDDIO 34、48、70 I/O 回路への電源 (1.8/2.5/3.3 V を選択可能 )。これらの電源入力ピンは、デバイスの I/O 回路への給電用です。


KSZ8795CLX

KSZ8795CLX は、低消費電力ステート中に拡張電源管理機能をサポートします。これは、デバイスのアイドル時に低消費電力を維持するためのエネルギ検出機能を備えます。電源管理機能には各種の動作モードがあります。それらのモードは、レジスタ 14 のビット [4:3] とポート制御 10 レジスタのビット [3] を使って以下のように制御します。

• レジスタ 14/ ビット [4:3] = 00 : 通常動作モード

• レジスタ 14/ ビット [4:3] = 01 : エネルギ検出モード

• レジスタ 14/ ビット [4:3] = 10 : ソフトパワーダウンモード

• レジスタ 14/ ビット [4:3] = 11 : 予約済み

ポート制御 10 レジスタ 29/45/61/77 のビット [3] = 1 は、ポートベースのパワーダウンモード用です。表 3-3 に、4 つの電源管理モードでの内部機能ブロックのステータスを示します。

3.4.1 通常動作モード

これは、デバイス起動後またはハードウェアリセット後の既定値設定です ( レジスタ 14 のビット [4:3] = 00)。KSZ8795CLX が通常モードで動作している場合、全ての PLL クロックが動作し、PHY と MAC は ON であり、ホストインターフェイスは CPU 読み書きのための準備が完了しています。通常動作モード中に、ホスト CPU はレジスタ 14 のビット [4:3] を設定する事で、動作モードを通常モードから 3 つある電源管理動作モードのいずれかへ変更できます。

3.4.2 エネルギ検出モード

エネルギ検出モードを使うと、KSZ8795CLX ポートがアクティブなリンクパートナーに接続されていない時に、通常動作モードよりも消費電力を節約できます。このモードでは、ケーブルが接続されていない時のデバイスの消費電力が通常よりも減少します。ケーブルが接続されていない時、デバイスは自動的にエネルギ検出モード内の低消費電力ステートに移行できます。このモードでは、デバイスは幅 120 ns のパルスを 1 s 周期で送信し続けます。ケーブルが接続されるか接続先がリンクの確立を試みた事によってアクティビティが再開すると、デバイスは自動的に起動してエネルギ検出モード内の通常電力ステートで動作します。

エネルギ検出モードは、2 つのステート ( 通常電力ステートと低消費電力ステートで ) 構成されます。低消費電力ステート中は、デバイスはレシーバのエネルギ検出回路を除く全ての回路を無効にする事によって消費電力を削減します。エネルギ検出モードに移行するには、レジスタ 14 のビット [4:3] を「01」に設定します。このモードでは、KSZ8795CLX はケーブルのエネルギを監視します。ケーブル上でエネルギが検出されない状態がレジスタ 15 のビット [7:0] で設定されたスリープ移行時間よりも長く続くと、KSZ8795CLX は低消費電力ステートに移行します。低消費電力ステートに移行した後も、KSZ8795CLX はケーブルエネルギの監視を続けます。エネルギがケーブルから検出されると、デバイスは通常電力ステートに移行します。通常電力ステートでは、デバイスはケーブルを介してパケットを送受信できます。

3.4.3 ソフトパワーダウンモード

ソフトパワーダウンモードに移行するには、レジスタ 14 のビット [4:3] を「10」に設定します。KSZ8795CLX がこのモードで動作している時、全ての PLL クロックは無効になり、全ての PHY および MAC は OFF になります。ダミーのホストアクセスがあると、デバイスはソフトダウンモードから復帰して通常動作モードに移行します。この際、内部リセットが発生して全ての内部レジスタが既定値に設定されます。

VDD12A 1 フィルタ処理された 1.2 V コア電源入力。これらのピンは、内部のアナログおよびデジタルコアに 1.2 V を供給します。VDD12D 26、42、73

GNDA 3、21、78 アナロググランド

GNDD 27、33、47、61、71 デジタルグランド

表 3-3:　内部機能ブロックのステータス

KSZ8795CLX の機能ブロック

電源管理モード

通常モードエネルギ検出モードソフトパワーダウンモード

内部 PLL クロック有効無効無効

TX/RX PHY 有効 RX でエネルギ検出無効

MAC 有効無効無効

ホストインターフェイス有効無効無効

表 3-2:　KSZ8795CLX の電圧オプションと要件 ( 続き )電源信号名デバイスピン要件


KSZ8795CLX
3.4.4 ポートベースパワーダウンモード
KSZ8795CLX はポートごとのパワーダウンモードも提供します。このモードでは、消費電力を節約するために未使用の PHY ポートをパワーダウンできます。これには、ポート制御 10 レジスタのビット [3] または MIIM PHY レジスタ 0 のビット [11] を使います。

3.4.5 Energy Efficient Ethernet (EEE)各種の省電力モード ( ハードウェアパワーダウン、ソフトウェアパワーダウン、エネルギ検出モード ) に加えて、KSZ8795CLX は Energy Efficient Ethernet (EEE) 機能 (IEEE P802.3az、March 2010 による定義 ) をサポートする事で、省電力機能を拡張します。KSZ8795CLX は 10BASE-T と 100BASE-TX の EEE 機能をサポートします。100BASE-TX の場合、同一リンク上の EEE 動作は非対称です ( つまり、片方向は低消費電力アイドル (LPI) ステートになり、もう片方向でパケット転送アクティビティが可能です )。他の省電力モードと異なり、EEE はリンクを維持したまま省電力化が図れます。EEE 仕様に基づき、EEE による省電力機能は PHY レベルで実行されます。KSZ8795CLX は、デバイスが低消費電力アイドルフェイズ中である時に未使用のクロックを可能な限りシャットダウンする事により、PHY レベルのみならず MAC およびスイッチレベルでも消費電力を削減します。

KSZ8795CLX は、10 Mbps および 100 Mbps インターフェイス向けの 802.3az IEEE 規格をサポートします。LPI モード中の動作をサポートするため、EEE 機能はスイッチ、MAC、PHY を組み合わせます。LPI モードが有効な場合、リンクの両端のシステムはリンク使用率が低い期間中の消費電力を削減できます。 EEEE は、リンクステータスの変更もフレームの破棄および破損も生じる事なく低消費電力モードへの移行とそこからの復帰を管理するためのプロトコルを提供します。低消費電力モードへの移行およびそこからの復帰は、遷移時間が十分に小さく保たれるため、上層のプロトコルおよびアプリケーションに対して透過的です。リンクパートナーがEEE をサポートしているかどうか判別し、双方にとって最善のパラメータを選択するため、EEE はリンクパートナー間で機能に関する情報を互いに交換するための手段を規定しています。

KSZ8795CLX は 100BASE-TX PHY EEE に加えて、10 Mbps モードの送信振幅要件を削減する事で省電力化を可能にする 10BASE-T もサポートします。

図 3-5:　IEEE 送受信信号パス

Idle

Quite

TRANSMIT PATH

SWITCH

ISSUE ORTERMINATE LPI

REQUEST

MAP LPI REQUEST TOLPI MII PATTERN

PCS(PHY LAYER)

IDLE

/DATA

WA

KE

UP

QU

IET/S

LEE

P

QU

IET

SLE

EP

/RE

FRE

SH

QU

IET

SLE

EP

IDLE

DATA

MAC

RECEIVE PATH

CONTROL/STATUSSIGNALS

LPI STATUSSIGNALS

MAP LPI/P/ AND QUIETSTATE TO LPI MII

PATTERN

Idle

Quite

PCS(PHY LAYER)

IDLE

/DATA

WA

KE

UP

QU

IET/S

LEE

P

QU

IET

SLE

EP

/RE

FRE

SH

QU

IET

SLE

EP

IDLE

DATA

MACCLOCK CONTROL

STATUS REGISTERTEST CONTROL


KSZ8795CLX
3.4.5.1 LPI 信号
LPI 信号により、スイッチは PHY( およびリンクパートナー ) に対して、データストリームの中断が予期されるという事を知らせる事ができます。そしてスイッチは、正常な操作を再開する追加の時間を必要とする省電力モードに入るために、この情報を用いる事ができます。また、LPI 信号は、リンクパートナーがそのような情報を送信した時にスイッチに知らせる働きもします。LPI 信号の定義は、簡素化した全二重動作 ( キャリア検知延期を使用 ) 向けに MACを使います。これは全二重動作を提供しますが、PHY が LPI モード中である場合に送信を延期させるため、キャリア検知信号を使います。リンクパートナーへ LPI 要求を送信するタイミングはスイッチが決定します。この要求は、MAC MII インターフェイスを介して PHY へ送信されます。また、リンクパートナーが LPI を送信している場合、その事がスイッチに知らされます (MAC インターフェイス上の LPI アクティベーションの通知 (LPI インジケーション ))。スイッチが LPI の送信を決定する条件と、リンクパートナーから LPI を受信した時のスイッチの動作は、インプリメントセクションにて定められています。

3.4.5.2 LPI のアサート

LPI がアサートされなければ、通常のトラフィックトランザクションが MII インターフェイス上で継続されます。LPI要求がアサートされると、LPI アサート機能は MII 上でエンコードされた「Assert LPI」の送信を開始し、MAC による通常トラフィックの送信を停止させます。LPI 要求がディアサートされると、LPI アサート機能は MII 上で通常のインターフレームエンコーディングの送信を再開します。MAC は、一定の遅延後に送信を再開できます。この遅延は、通常動作の準備をするための時間をリンクパートナーに提供します。図 3-6 に、2 つのアクティブな DATA/IDLE 間のEEE LPI を示します。

3.4.5.3 LPI の検出

受信 MII 上に「Assert LPI」エンコーディングが存在しない場合、LPI 検出機能は受信 MII 信号を通常の条件としてマッピングします。LPI の開始は、受信 MII 上で通常のインターフレームエンコーディングから「Assert LPI」エンコーディングへ遷移する事によって示されます。LPI が開始すると、LPI 検出機能はインターフェイス上でアイドルを示し続け、LP_IDLE 指示をアサートします。LPI の終了は、受信 MII 上で「Assert LPI」エンコーディングが他のエンコーディングへ遷移する事によって示されます。LPI が終了すると、LP_IDLE 指示がディアサートされ、通常のデコーディング動作が再開します。

3.4.5.4 PHY LPI 送信動作

PHY は、MII 上で「Assert LPI」エンコーディングの開始を検出するとリンクパートナーに SLEEP を送信し、ローカルトランスミッタが LPI に移行中である事を示します。SLEEP が送信されると、EEE 機能は PHY トランスミッタに QUIET へ移行するよう要求します。LPI 要求は、リンクの一端から他端へ渡され、PHY リンクが低消費電力モードに移行しない場合でも、システムエネルギを削減できます。ローカル PHY の送信機能は周期的に有効になって REFRESH 信号を送信します。リンクパートナーは、この信号を使って適応型フィルタとタイミング回路を更新します。これにより、リンクの整合性が保たれます。この QUIET-REFRESH サイクルは、MII 上で通常のインターフレームエンコーディングを受信するまで続きます。PHY 内の送信機能は、定義された期間 ( 時間 ) の復帰信号を送信する事により、これをリンクパートナーに知らせます。その後 PHYは通常動作ステートに移行します。LPI モードへの移行または LPI モードからの復帰中にデータフレームの喪失または破損は生じません。 100BT/ 全二重 EEE 動作では、リンクを維持するために REFRESH 送信を使います。また、省電力のために QUIET期間を使います。約 20～ 22 ms周期で 200～ 220 µsのREFRESH信号をリンクバートナーへ送信します。 REFRESH送信と QUIET 期間を図 3-6 に示します。


KSZ8795CLX

3.4.5.5 PHY LPI 受信動作

受信時に、リンクパートナーから SLEEP 信号 ( リンクパートナーが間もなく LPI モードへ移行するという事を示す信号 ) を受信すると、LPI モードへの移行がトリガされます。リンクパートナーは SLEEP 信号を送信した後に送信を停止します。レシーバが SLEEP 信号を検出すると、ローカル PHY は MII 上で「Assert LPI」を示します。これにより、ローカルレシーバは一部の機能を無効にする事で消費電力を削減できます。リンクパートナーは、ローカル PHYによって使われる REFRESH 信号を周期的に送信します。この QUIET-REFRESH サイクルは、リンクパートナーが通常動作モードへの復帰を開始する (LPIアサート機能によって制御される定義された期間のWAKE信号を送信する )まで続きます。これにより、ローカルレシーバは通常動作に向けて準備し、MII 上で「Assert LPI」エンコーディングから通常のインターフレームエンコーディングへ移行する事ができます。システムが指定するリカバリ時間の後に、リンクは通常動作のデータレートをサポートします。

3.4.5.6 EEE 機能のネゴシエーション

EEE 機能は、オートネゴシエーションステージ中に宣言します。オートネゴシエーションにより、リンクしたデバイスは、リンクの他端のデバイスがサポートする機能を検出し、双方で共通する機能を判別して、相互に通信できるよう設定できます。オートネゴシエーションは、パワーアップまたはリセット時に実行されます。また、リンクフェイルが発生したり、ユーザーの介入によってマネジメントがコマンドを発行した場合にも実行されます。

オートネゴシエーション中は、双方のリンクパートナーがそれぞれの EEE 機能を示します。EEE は、オートネゴシエーション中にローカルデバイスとリンクパートナーの PHY が互いに共通に持つ EEE 機能を宣言した場合にのみサポートされます。EEE がサポートされない場合、全ての EEE 機能は無効となり、LPI クライアントは LPI をアサートしません。ネゴシエートされた PHY タイプ向けに両方のリンクパートナーが EEE をサポートしている場合、EEE 機能はどちらかの方向にだけ使う事ができます。

3.4.6 Wake-On-LAN (WOL)Wake-on-LAN (WoL) を使うと、ネットワークメッセージによってコンピュータを起動または復帰させる事ができます。通常、メッセージは同じローカルエリアネットワーク上の別のコンピュータが実行するプログラムによって送信されます。復帰フレームイベントは、意味のあるデータがネットワーク経由でシステムに提供された時にシステムを復帰させるために使います。意味のあるデータの例には、Magic Packet™ の受信やリモートアドミニストレータからのマネジメント要求、あるいは単純にローカルシステムに直接向けられたネットワークトラフィックがあります。KSZ8795CLX の設定により、復帰フレームを検出した時に割り込み信号 (INTR_N) または電源管理イベント (PME) 信号をアサートしてホストに知らせる事ができます。PME は PME インダイレクトレジスタにより制御します。

KSZ8795CLX MAC は、以下の復帰イベントの検出をサポートします。 • 定義値によるエネルギ信号の検出 : PME インダイレクトレジスタの中のポート PME 制御ステータスレジスタ

ビット [0] • ネットワークリンクステートでのリンクアップの検出 : PMEインダイレクトレジスタの中のポートPME制御ス

テータスレジスタビット [1]

図 3-6:　トラフィックアクティビティと EEE LPI 動作

ACTIVE LOW POWER ACTIVE

Tw_PHY

Tw_SYSTEM

QUIET QUIET QUIET

Ts Tq Tr

DATA

/ID

LE

DATA

/ID

LE

IDLE

WA

KE

RE

FRE

SH

RE

FRE

SH

SLE

EP

Ts = THE PERIOD OF TIME THAT THE PHY TRANSMITS THE SLEEP SIGNAL BEFORE TURNING ALL TRANSMITTERS OFF, 200 ≤ Ts ≤ 220 USED IN 100BASE-TX.Tq = THE PERIOD OF TIME THAT THE PHY REMAINS QUIET BEFORE SENDING THE REFRESH SIGNAL, 20_000 ≤ Tq ≤ 22_000 USED IN 100BASE-TX.Tr = DURATION OF THE REFRESH SIGNAL, 200 ≤ Tr ≤ 220 USED IN 100BASE-TX.


KSZ8795CLX
• マジックパケットの受信 : PME インダイレクトレジスタの中のポート PME 制御ステータスレジスタビット [2]ここに記載していないタイプの復帰イベントもあります。それらは、製造メーカーが選択して独自の方法で実装できます。
3.4.6.1 エナジー機能

エナジー機能は、プリコンフィグレーションされた期間より長く連続的にケーブル上に信号がない事を検出します。特に、ケーブル上に信号が検出された場合には、ノーマルパワー状態に戻せます。

3.4.6.2 リンクアップの検出

リンクステータス WAKE イベントは、ネットワークの接続ステータスにおけるリンクアップを示すために使えます。

3.4.6.3 マジックパケット

マジックパケットは、全て「1」の 6 バイト (FF FF FF FF FF FF) に続けてターゲットコンピュータの 48 ビット DAMAC アドレスを 16 回繰り返したデータパターンがペイロードのどこかに含まれているようなブロードキャストフレームです。マジックパケットでは上記の文字列だけがスキャンされます ( 本当のプロトコルスタックによって構文解析されるのではない )。マジックパケットは任意のネットワークおよびトランスポートレイヤプロトコルとして送信されます。

マジックパケットは、LAN 上でスリープ中またはパワーオフ中の PC をリモートで復帰させるために使います。このために、特別な情報のパケット ( マジックパケットフレームと呼ぶ ) をネットワーク上のノードへ送信します。この特別なフレームを受信可能な PC は、スリープへ移行すると LAN コントローラ内でマジックパケット RX モードを有効にします。そして LAN コントローラは、マジックパケットフレームを受信した時に復帰するようシステムに指令します。PME インダイレクトレジスタの中のポート PME 制御マスクレジスタのビット [2] でマジックパケット検出機能が有効にされると、KSZ8795CLX はそのノードのアドレスが指定された全ての受信フレームをスキャンして特別なデータシーケンス ( マジックパケットフレームである事をコントローラに示すデータシーケンス ) が含まれていないか調べます。マジックパケットフレームは、選択されている LAN テクノロジの基本要件も満たす必要があります。基本要件とはソースアドレス (SA) や destination アドレス (DA) であり、これらは受信ステーションの IEEE MAC アドレスやマルチキャストまたはブロードキャストアドレスおよび CRC です。特別なシーケンスは、このノードの MAC アドレスを途切れる事なく 16 回繰り返したデータで構成されます。このシーケンスは、パケット内のどこに置かれていても構いませんが、同期ストリームの後である事が必要です。同期ストリームは 6 バイトの 0xFF として定義されます。16 回繰り返される IEEE アドレスがマシンのアドレスと一致した ( つまり復帰が要求された ) 場合、デバイスはブロードキャストフレームも受け入れます。マジックパケットの例ネットワーク上のあるノードの IEEE アドレスが 11h、22h、33h、44h、55h、66h である場合、LAN コントローラは以下のデータシーケンスをスキャンします (Ethernet フレームであると想定 ): DA - SA - TYPE - FF FF FF FF FF FF - 11 22 33 44 55 66 -11 22 33 44 55 66-11 22 33 44 55 66 - 11 22 33 44 55 66 -11 22 33 44 55 66 - 11 22 33 44 55 66 - 11 22 33 44 55 66 - 11 22 33 44 55 66 - 11 22 33 44 55 66 -11 22 33 44 55 66- 11 22 33 44 55 66 - 11 22 33 44 55 66 - 11 22 33 44 55 66 - 11 22 3344 55 66 - 11 22 33 44 55 66 - 11 22 33 44 55 66-MISC-CRC.

マジックパケットフレームには、この他に制約はありません。例えば、このシーケンスは TCP/IP パケットまたは IPXパケット内にあっても構いません。フレームは、ブリッジしてもネットワークを横断しても、フレームの destinationのノードを復帰させる機能には影響を受けません。スキャンが上記の特別なシーケンスを見つけなかった場合、そのフレームは破棄され、その後のアクションは発生しません。しかし、KSZ8795CLX がこのデータシーケンスを見つけた場合、PC の電源管理回路に対してシステムを復帰させるよう指令します (PME ピンをアサート )。

3.4.7 割り込み (INT_N/PME_N)INT_N は、KSZ8795CLX 割り込みステータスレジスタ内のステータスが更新されたという事を外部コントローラに知らせるために使う割り込み信号です。レジスタ 125 のビット [3:0] は、INT_N 信号をアサートする条件を有効または無効にするための割り込みマスク制御ビットです。レジスタ 124 のビット [3:0] は、発生した割り込み条件を示すための割り込みステータスビットです。この割り込みステータスビットは、レジスタ 124 内のそれらのビットの読み出し後にクリアされます。 PME_N は、KSZ8795CLX 割り込みステータスレジスタ内のステータスが更新されたという事を外部コントローラに知らせるために使うオプションの PME 割り込み信号です。レジスタ 125 のビット [4] は、PME_N 信号をアサートする条件を有効または無効にするための PME マスク制御ビットです。レジスタ 124 のビット [4] は、発生した PME 割り込み条件を示すための PME 割り込みステータスビットです。PME 割り込みステータスビット [4] は、レジスタ 124内のこのビットの読み出し後にクリアされます。また、 INT_N および PME_N 割り込みピンを使う事で、ステータスの変化を検出するためにプロセッサがスイッチをポーリングする必要はなくなります。


KSZ8795CLX
3.5 インターフェイスKSZ8795CLX は各種のインターフェイスを内蔵するため、標準的なネットワーク環境だけでなくベンダー固有の環境にも適応可能です。利用可能なインターフェイスをまとめて表 3-4 に示します。各インターフェイスの詳細は、その後で説明します。
3.5.1 コンフィグレーションインターフェイス

3.5.1.1 SPI スレーブシリアルバスコンフィグレーション

KSZ8795CLX は SPI スレーブデバイスとして動作する事もできます。SPI を介して機能セットの全てにアクセスできます。機能セットには「VLAN」、「IGMP スヌーピング」、「MIB カウンタ」等が含まれます。外部の SPI マスタデバイスは、データシートに記載された全てのレジスタにランダムにアクセスできます。SPI モードでは、インダイレクトレジスタとテーブルを含む全てのコンフィグレーションを設定できます。KSZ8795 の既定値は「start switch」モード ( レジスタ 1 のビット [0] = 「1」) です。スイッチを無効にするにはレジスタ 1 のビット [0] に「0」を書き込みます。

2 つの標準 SPI コマンド (00000011: READ DATA、00000010: WRITE DATA) がサポートされます。コンフィグレーション時間を短縮するため、KSZ8795CLX は連続した読み書きもサポートします。KSZ8795CLX に対する 1 バイトの読み書きアクセスの後に、SPI スレーブ選択信号 (SPIS_N) が LOW に駆動されたままであれば、内部アドレスカウンタが自動的にインクリメントします。最初のバイトを読み出した後に SPIS_N が LOW を維持している場合、次のアドレスにある次のバイトが SPIQ 上でシフトアウトされます。最初のバイトを書き込んだ後に SPIS_N が LOW を維持している場合、マスタ出力 / スレーブ入力 (SPID) ライン上のビットが次のアドレスに書き込まれます。SPIS_N を HIGH にアサートすると読み書き動作は終了します。SPIS_N 信号を HIGH にアサートした後は、次のコマンドとアドレスを発行する前に再び LOW にする必要があります。アドレスカウンタは、最高アドレスに達した後に 0 へ戻ります。従って、1 つのコマンドとアドレスを発行する事でレジスタセットの全体を読み書きできます。KSZ8795CLX は、最大 50 MHz のSPI バスをサポート可能です。内部カウンタのオーバーフローを防ぐため、高性能 SPI マスタの使用を推奨します。

KSZ8795CLX SPI の使い方 : 1. 基板上で KSZ8795CLX ピンを表 3-5 に従って接続します。

2. プルダウン抵抗付きのSPIQピンをプルダウンする事により、シリアル通信をSPIスレーブモードに設定します。 3. 図 3-7 に示す標準 SPI データ書き込みサイクルまたは図 3-8 に示す SPI 連続書き込みにより、コンフィグレー

ションデータをレジスタに書き込みます。SDA によるデータ入力は、SCL クロックの立ち上がりエッジに同期してレジスタに書き込まれるという事に注意が必要です。

4. 図 3-7 に示す標準 SPI データ読み出しサイクルまたは図 3-8 に示す SPI 連続読み出しにより、レジスタを読み出してコンフィグレーションを確認できます。読み出しデータは、SCL クロックの立ち下がりエッジに同期してレジスタから SPIQ に出力されるという事に注意が必要です。

表 3-4:　利用可能インターフェイス

インターフェイス

タイプ用途アクセスする

レジスタ

SPI コンフィグレーション、レジスタアクセス

[スレーブシリアルバスとして ] - 外部CPUまたはコントローラは、このインターフェイスを介して全ての内部レジスタを読み書きできます。

全て

MIIM コンフィグレーション、レジスタアクセス

MDC/MDIO 対応の CPU またはコントローラは、4 つの PHYレジスタを読み書きできます。

PHY のみ

GMII データフロー標準GMIIタイミングを使うポート5 GMACへのインターフェイスです。

N/A

MII データフロー標準 MII タイミングを使うポート 5 GMAC へのインターフェイスです。

N/A

RGMII データフロー高速な Reduced GMII タイミングを使うポート 5 GMAC へのインターフェイスです。

N/A

RMII データフロー高速な Reduced MII タイミングを使うポート 5 GMAC へのインターフェイスです。

N/A

表 3-5:　SPI 接続

KSZ8795CLX 信号名マイクロプロセッサ信号の説明

SPIS_N (S_CS) SPI スレーブ選択

SCL (S_CLK) SPI クロック

SDA (S_DI) マスタ出力 / スレーブ入力

SPIQ (S_DO) マスタ入力 / スレーブ出力


KSZ8795CLX

図 3-7:　SPI アクセスタイミング

図 3-8:　SPI 連続アクセスタイミング

0 1 0 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 TR D7 D6 D5 D4 D3 D2 D1 D0

S_CS

S_CLK

S_DI

S_DOWrite

CommandWrite Address Write Data

A) SPI Write Cycle

0 1 1 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 TR

D7 D6 D5 D4 D3 D2 D1 D0

S_CS

S_CLK

S_DI

S_DORead

CommandRead Address Read Data

B) SPI Read Cycle

S_CS

S_CLK

S_DI

S_DO

S_CS

S_CLK

S_DI

S_DO

WRITE COMMAND

WRITE ADDRESS

WRITEDATA

A) SPI WRITE CYCLE

READ COMMAND

READ ADDRESS

READDATA

B) SPI READ CYCLE

0 1 0 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 TR D7 D6 D5 D4 D3 D2 D1 D0

S_CS

S_CLK

S_DI

S_DOWrite

CommandWrite Address Write Byte 1

A) SPI Multiple Write Cycle

0 1 1 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 TR

D7 D6 D5 D4 D3 D2 D1 D0

S_CS

S_CLK

S_DI

S_DORead

CommandRead Address Read Byte 1

B) SPI Multiple Read Cycle

D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

S_CS

S_CLK

S_DI

Write Byte 2 Write Byte N

D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

S_CS

S_CLK

S_DO

Read Byte 2 Read Byte N

S_CS

S_CLK

S_DI

S_DOWRITE

COMMANDWRITE

ADDRESSWRITEBYTE 1

A) SPI MULTIPLE WRITE CYCLE

READ COMMAND

READ ADDRESS

READBYTE 1

B) SPI MULTIPLE READ CYCLE

WRITEBYTE 2

WRITEBYTE N

READBYTE 2

READBYTE N

S_CS

S_CLK

S_DI

S_DO

S_CS

S_CLK

S_DI

S_CS

S_CLK

S_DO


KSZ8795CLX
3.5.1.2 MIIM (MII Management) インターフェイス
KSZ8795CLX は IEEE 802.3 MII Management (MIIM) インターフェイス (MDIO: Management Data Input/Output インターフェイスとも呼ぶ ) をサポートします。このインターフェイスにより、上位層デバイスから KSZ8795CLX のステートを監視および制御できます。MDC/MDIO 対応の外部デバイスを使って PHY ステータスの読み出しと PHY の設定を行います。MIIM インターフェイスの詳細は、IEEE 802.3u 仕様書に記載されています。

MIIM インターフェイスは以下により構成されます。

• データライン (MDIO) とクロックライン (MDC) を組み込むための物理接続

• 上記物理接続の全体にわたって機能する専用プロトコル - これにより外部コントローラは KSZ8795CLX デバイスと通信する事ができます。

• 8 個の 16 ビットレジスタ ( ポートごとの標準 MIIM レジスタ 0 ～ 5h、1dh、1fh) へのアクセス

MIIM インターフェイス MDC/MDIO は、最大 25 MHz の MDC クロックで動作可能です。

表 3-6 に、MIIM インターフェイスのフレームフォーマットを示します。

Note 3-1 プリアンブル - 32 個の「1」で構成されます。フレーム開始 - フレーム開始は「01」パターンによって示されます。このパターンにより、既定値の論理ライン状態「1」を一度「0」にしてから「1」に戻します。読み / 書きオペコード - 読み出しトランザクションのオペコードは「10」です。書き込みトランザクションのオペコードは「01」です。 PHY アドレスビット [4:0] - PHY アドレスは 5 ビットであり、32 個の一意 PHY アドレスを指定できます。最初に送受信される PHY アドレスビットは、アドレスの MSB です。REG アドレスビット [4:0] - レジスタ (REG) アドレスは 5 ビットであり、各 PHY 内で 32 個のレジスタをアドレス指定できます。最初に送受信されるレジスタアドレスビットは、アドレスの MSB です。TA (Turnaround) - ターンアラウンド時間は、フレームのレジスタアドレスフィールドとデータフィールドの間に挿入される 2 ビットのタイムスペースです。これにより、読み出しトランザクション中の競合を防ぎます。読み出しトランザクションの場合、TA の最初のビット時間中にマスタと PHY の両方がハイインピーダンス状態を保つ必要があります。PHY は、読み出しトランザクションの TA の 2 番目のビット時間中に「0」ビットを駆動する必要があります。書き込みトランザクション中は、マスタは TA の最初のビット時間中に「1」ビットを駆動し、2 番目のビット時間中に「0」ビットを駆動する必要があります。データビット [15:0] - データフィールドは 16 ビットです。最初に送受信するデータビットは、アドレス指定されたレジスタのビット [15] です。

各トランザクションの開始時に、マスタデバイスは MDIO 上で 32 個の連続した論理「1」ビットを送信し、MDC 上で対応する 32 サイクルをクロックとして送信します。そうする事で、同期を確立するためのパターンをデバイスに提供します。デバイスは、MDIO 上で 32 個の連続する「1」のビットを MDC 上の対応する 32 サイクルで検出した後にのみ、トランザクションに対する応答を開始します。 MIIM インターフェイスは、KSZ8795CLX 内の全てのコンフィグレーションレジスタにはアクセスできず、標準 MIIMレジスタにのみアクセスできます (MIIM レジスタの項目参照 )。他方、SPI インターフェイスを使うと、全てのレジスタ (KSZ8795CLX 機能セットの全て ) にアクセスできます。

3.5.2 スイッチポート 5 GMAC インターフェイス

KSZ8795CLX の GMAC5 インターフェイスは、4 種類のインターフェイスプロトコル (GMII/MII/RGMII/RMII) をサポートし、1 組の入力 / 出力信号を共有します。このインターフェイスの目的は、GMAC/MAC サブレイヤと GPHY/PHY 間に簡潔かつ低コストで実装が容易な相互接続を提供する事です。これらのインターフェイス上のデータは、IEEE Ethernet 規格を使ってフレーム化されます。つまり、データはプリアンブル、フレーム開始デリミッタ、Ethernetヘッダ、プロトコル固有データ、巡回冗長検査 (CRC) チェックサムで構成されます。

GMII/MII/RGMII/RMII インターフェイスの送受信信号を表 3-7 に示します。

表 3-6:　MIIM インターフェイスのフレームフォーマット (Note 3-1)

プリアンブルフレーム開始

読み / 書きオペコード

PHYアドレスビット[4:0]

REGアドレスビット[4:0]

TA データビット [15:0] アイドル

読み出し 32 個の「1」 01 10 AAAAA RRRRR Z0 DDDDDDDD_DDDDDDDD Z書き込み 32 個の「1」 01 01 AAAAA RRRRR 10 DDDDDDDD_DDDDDDDD Z


KSZ8795CLX

3.5.2.1 標準 GMII/MII インターフェイス

MII および GMII に関しては、本インターフェイスは 10/100 Mbps および 1000 Mbps 動作をサポート可能です。データとデリミッタは、参照クロックに同期します。本インターフェイスは、独立した 4/8 ビット幅の送信 / 受信データパスを提供し、信号レベル (2 つのメディアステータス信号が提供される ) を使います。CRS はキャリアの存在を示し、COL はコリジョンの発生を示します。MII は半二重および全二重動作の両方を提供し、全二重動作は GMII 向けに使います。 GMII は MII に基づきます。GMII では、MII 信号名がそのまま使われ、ほとんどの信号の機能も同じですが、1000 Mbps動作向けに追加の信号の組み合わせが定義されます。GMII は 1000 Mbps 動作だけをサポートします。10 Mbps および 100 Mbps 動作は MII インターフェイスによりサポートされます。 MII は、各方向で 4 ビットワード ( ニブル ) を使ってデータを転送し、2.5/25 MHz クロックを使う事で 10/100 Mbpsの速度を達成します。GMII は、各方向で 8 ビットワード ( ニブル ) を使ってデータを転送し、125 MHz のクロックを使う事で 1000 Mbps の速度を達成します。

3.5.2.2 RGMII (Reduced Gigabit Media Independent Interface)RGMII は、IEEE802.3u MII および IEEE802.3z GMII の代わりに使えるよう設計されています。基本的な目的は、GMACと GPHY 間の接続に必要なピン数を対費用効果が高くてテクノロジに依存しない方法で削減する事です。この目的を達成するため、データパスと全ての関連する制御信号を削減し、制御信号を互いに多重化し、クロックの両方のエッジを使います。ギガビット動作の場合、クロックは 125 MHz で動作し、立ち上がりエッジと立ち下がりエッジでデータをラッチします。

3.5.2.3 RMII (Reduced Media Independent Interface)RMII は少ピン型の MII (Media Independent Interface) を規定します。KSZ8795CLX はポート 5 GMAC5 上で RMII をサポートし、以下の主要特性を提供します。

• 10 Mbps と 100 Mbps のデータレートをサポートする

• シングル 50 MHz 参照クロック（内部用 / 外部用）: 内部モードの場合、デバイスは RXC5 から対向側の RMII インターフェイスのクロック入力ピンへ参照クロックを供給します。外部モードの場合、デバイスは外部オシレータまたは対向側の RMII インターフェイスから 50 MHz 参照クロックを受けます。

• 2 ビット幅 (bi-bit) の独立した送受信データパスを提供する

3.5.2.4 ポート 5 GMAC5 SW5-MII インターフェイス

表 3-8 に、以下の 2 通りの接続方法を示します。

1. 外部 MAC を SW5-MII PHY モードで接続する

2. 外部 PHY を SW5-MII MAC モードで接続する

ストラップピン 62 LED2_1 により、MAC モードと PHY モードのどちらかを選択します。

表 3-7:　GMII/RGMII/MII/RMII の信号

方向タイプ GMII RGMII MII RMII

入力 ( 出力 ) GTXC GTXC TXC REFCLKI入力 TXER — TXER —入力 TXEN TXD_CTL TXEN TXEN

入力 ( 出力 ) COL — COL —入力 TXD[7:0] TXD[3:0] TXD[3:0] TXD[1:0]

入力 ( 出力 ) GRXC GRXC RXC RXC出力 RXER — RXER RXER出力 RXDV RXD_CTL RXDV CRS_DV

入力 ( 出力 ) CRS — CRS —出力 RXD[7:0] RXD[3:0] RXD[3:0] RXD[1:0]


KSZ8795CLX

MII インターフェイスは、MAC モードまたは PHY モードのどちらかで動作します。これらのインターフェイスはニブル幅のデータインターフェイスであるため、ネットワークビットレート ( エンコードせず ) の 1/4 のレートで動作します。送信側の場合、データが有効である時または送信中にエラーが発生した時に、追加の信号によってその事が示されます。同様に受信側では、物理レイヤエラーが発生せずにデータが有効である時に、インジケータがその事を知らせます。半二重動作の場合、COL 信号により、送信中にコリジョンが発生した事が示されます。

Note: 通常、MRXER は物理レイヤデバイスからの受信エラーを示し、MTXER は MAC デバイスからの送信エラーを示します。これらの信号は、このコンフィグレーションには適しません。外部 MAC を使う PHY モード動作では、KSZ8795CLX に接続するデバイスが MRXER ピンを有する場合、そのピンは LOW に固定できます。外部 PHY を使う MAC モード動作では、KSZ8795CLX に接続するデバイスが MTXER ピンを有する場合、そのピンは LOW に固定できます。

3.5.2.5 ポート 5 GMAC5 SW5-GMII インターフェイス

表 3-9 に、外部の GMAC または GPHY に接続する場合の 2 通りの GMII 接続方法を示します。

1. 外部 GMAC を SW5-GMII GPHY モードで接続する

2. 外部 GPHY を SW5-GMII GMAC モードで接続する

ストラップピン 62 LED2_1 により、GMAC モードと GPHY モードのどちらかを選択します。

表 3-8:　Port 5 SW5-MII の接続

MAC-to-MAC 接続KSZ8795CLX SW5-MII PHY モード

概要

MAC-to-PHY 接続KSZ8795CLX SW5-MII PHY モード

外部 MACKSZ8795CLXSW5-MII 信号

タイプ外部 PHYKSZ8795CLXSW5-MII 信号

タイプ

MTXEN TXEN5 入力 Transmit Enable

MTXEN RXDV5 出力

MTXER TXER5 入力 Transmit Error MTXER RXER5 出力

MTXD[3:0] TXD5[3:0] 入力 Transmit Data Bit[3:0]

MTXD[3:0] RXD5[3:0] 出力

MTXC TXC5 出力 Transmit Clock MTXC RXC5 入力

MCOL COL5 出力 Collision Detection

MCOL COL5 入力

MCRS CRS5 出力 Carrier Sense MCRS CRS5 入力

MRXDV RXDV5 出力 Receive Data Valid

MRXDV TXEN5 入力

MRXER RXER5 出力 Receive Error MRXER TXER5 入力

MRXD[3:0] RXD5[3:0] 出力 Receive Data Bit[3:0]

MRXD[3:0] TXD5[3:0] 入力

MRXC RXC5 出力 Receive Clock MRXC TXC5 入力

表 3-9:　Port 5 SW5-GMII の接続

GMAC-to-GMAC 接続KSZ8795CLX SW5-GMII GPHY モード

概要

GMAC-to-GPHY 接続KSZ8795CLX SW5-GMII GMAC モード

外部 GMACKSZ8795CLX

SW5-GMII 信号タイプ外部 GPHY

KSZ8795CLX SW5-GMII 信号

タイプ

MRXDV TXEN5 入力 Transmit Enable

MTXEN RXDV5 出力

MRXER TXER5 入力 Transmit Error MTXER RXER5 出力

MRXD[7:0] TXD5[7:0] 入力 Transmit Data Bit [7:0]

MTXD[7:0] RXD5[7:0] 出力

MGRXC GTXC5 入力 Transmit Clock MGTXC GRXC5 出力

MCOL COL5 出力 Collision Detection

MCOL COL5 入力


KSZ8795CLX

ポート 5 GMAC5 SW5-GMII インターフェイスは最大 1000 Mbps で動作します。1 Gbps モードでは、GMII は全二重のみサポートします。GMII インターフェイスは、各方向で 8 ビットデータです。送信側では、データが有効である時または送信中にエラーが発生した時に、追加の信号によってその事が示されます。同様に、受信側では、物理レイヤエラーが発生せずにデータが有効である時に、インジケータがその事を知らせます。10/100 Mbps モードの半二重動作の場合、COL 信号信号により、送信中にコリジョンが発生した事が示されます。

3.5.2.6 ポート 5 GMAC5 SW5-RGMII インターフェイス

表 3-10 に、外部の GMAC または GPHY に接続する場合の RGMII によるピン数を削減した接続方法を示します。

RGMII インターフェイスは最大 1000 Mbps の速度で動作します。追加の送信および受信信号により、方向が異なるデータ転送を制御します。この RGMII インターフェイスは RGMII Rev 2.0 をサポートし、レジスタ 86 (0x56) を使って Ingress および Egress クロック遅延を調整できます。

RGMII の場合、パートナーとの接続を正しく設定するには、レジスタ 86 (0x56) のビット [4:3] を適切に設定する必要があります。表 3-11 に設定の一覧を示します。

MCRS CRS5 出力 Carrier Sense MCRS CRS5 入力

MRXEN RXDV5 出力 Receive Data Valid

MRXDV TXEN5 入力

MTXER RXER5 出力 Receive Error MRXER TXER5 入力

MRXD[7:0] RXD5[7:0] 出力 Receive Data Bits[7:0]

MRXD[7:0] TXD5[7:0] 入力

MGTXC GRXC5 出力 Receive Clock MGRXC GTXC5 入力

表 3-10:　Port 5 SW5-RGMII の接続

KSZ8795CLX SW5-RGMII 接続

概要外部 GMAC/GPHY

KSZ8795CLX SW5-RGMII信号

タイプ

MRX_CTL TXD5_CTL 入力 Transmit ControlMRXD[3:0] TXD5[3:0] 入力 Transmit Data Bit[3:0]MRX_CLK GTX5_CLK 入力 Transmit ClockMTX_CLK RXD5_CTL 出力 Receive ControlMTXD[3:0] RXD5[3:0] 出力 Receive Data Bit[3:0]

MGTX_CLK GRXC5 出力 Receive Clock

表 3-11:　接続パートナーとの Port 5 SW5-RGMII クロック遅延設定

KSZ8795CLXレジスタ86/ ビット [4:3] 設定

RGMIIクロックモード( 受信と送信 )

KSZ8795CLXレジスタ 86 (0x56)

KSZ8795CLX RGMIIクロック遅延 /スルー

設定

接続パートナーRGMII クロック設定

(Note 3-1)Bit[4:3] = 11 Mode Ingress クロック入力 Bit[4] = 1 Delay No Delay

Egress クロック出力

Bit[3] = 1 Delay No Delay

Bit[4:3] = 10 Mode Ingress クロック入力 Bit[4] = 1 Delay No DelayEgress クロック

出力

Bit[3] = 1 No Delay Delay

表 3-9:　Port 5 SW5-GMII の接続 ( 続き )GMAC-to-GMAC 接続

KSZ8795CLX SW5-GMII GPHY モード概要

GMAC-to-GPHY 接続KSZ8795CLX SW5-GMII GMAC モード

外部 GMACKSZ8795CLX

SW5-GMII 信号タイプ外部 GPHY

KSZ8795CLX SW5-GMII 信号

タイプ


KSZ8795CLX

Note 3-1 RGMII を備えたプロセッサまたは外部 GPHY との接続、あるいは KSZ8795CLX 同士の接続

例えば、2 つの KSZ8795 デバイス同士を接続する場合、一方のデバイスのビット [4:3] が「11」であれば、他方のビット [4:3] は「00」に設定する必要があります。一方のデバイスのビット [4:3] が「01」であれば、他方のビット [4:3] も

「01」に設定する必要があります。

RGMII モードは、ストラップインピン LED3 [1:0] = 「11」( 既定値 ) またはレジスタ 86 (0x56) のビット [1:0] = 「11」( 既定値 ) により設定します。速度は、ストラップインピン LED1_0 またはレジスタ 86 (0x56) のビット [6] により選択します。既定値の速度は 1 Gbps ( ビット [6] = 「1」) です ( ビット [6] = 「0」は RGMII モードの 10/100 Mbps です )。KSZ8795CLX では、1 Gbps モードでの RGMII タイミングを基板レベルで最適化するために、レジスタ 86 のビット[4:3] を使ってクロック遅延を調整でき、レジスタ 164 のビット [6:4] を使って駆動強度を調整できます。

3.5.2.7 ポート 5 GMAC5 SW5-RMII インターフェイス

RMII は使用ピン数を削減した MII を規定します。KSZ8795CLX は、ポート 5 上で RMII インターフェイスをサポートし、以下の主要特性を提供します。

• 10 Mbps と 100 Mbps のデータレートをサポートする

• シングル 50 MHz 参照クロック（内部用 / 外部用）: 内部モードの場合、デバイスは RXC5 から対向側の RMII インターフェイスのクロック入力ピンへ供給します。外部モードの場合、デバイスは外部オシレータまたは対向側の RMII インターフェイスから 50 MHz 参照クロックを受けます。

• シングル 50 MHz 参照クロック（内部用 / 外部用）: 内部モードの場合、ポート 5 RMII がクロックモードに設定されていれば、デバイスは RXC5 ピンから対向側のRMII インターフェイス用クロック入力ピンに参照クロックを供給します。外部モードの場合、デバイスがノーマルモードに設定されていれば、デバイスは外部オシレータまたは対向側のRMII インターフェイスから TXC5/REFCLKI5 ピンを介して 50 MHz 参照クロックを受けます。

• 2 ビット幅 (bi-bit) の独立した送受信データパスを提供する

SW5-RMII ( ポート 5 GMAC5 RMII) 信号接続の詳細は表 3-12 を参照してください。

デバイスがノーマルモードにストラップされた時、参照クロックは TXC5/REFCLKI5 ピンから供給され、デバイスのクロック源として使われます。デバイスのクロック源は、ストラップピン LED1_1 の設定により、TXC5/REFCLKI5ピンまたは外部 25 MHz 水晶振動子 / オシレータクロック (XI/XO ピンに接続 ) のどちらかを選択できます。内部モードで内部 50 MHz クロックを SW5-RMII 参照クロックとして使う場合、ストラップピン LED2_1 またはポートレジスタ 86 のビット [7] を使って、KSZ8795CLX ポート 5 をクロックモードに設定します。KSZ8795CLX のクロックモードは、50 MHz の参照クロックをポート 5 RMII インターフェイスに提供します。

外部モードで外部 50 MHz クロック源を SW5-RMII 参照クロックとして使う場合、ストラップピン LED2_1 またはポートレジスタ 86 のビット [7] を使って、KSZ8795CLX ポート 5 をノーマルモードに設定します。KSZ8795CLX のノーマルモードは、TXC5/REFCLKI5 ピンで外部クロック源から 50 MHz 参照クロックを受信した時に動作を開始します。

Bit[4:3] = 01 Mode Ingress クロック入力 Bit[4] = 0 (default) No Delay DelayEgress クロック

出力

Bit[3] = 0 (default) Delay No Delay

Bit[4:3] = 00 Mode Ingress クロック入力 Bit[4] = 0 No Delay DelayEgress クロック

出力

Bit[3] = 0 No Delay Delay

表 3-11:　接続パートナーとの Port 5 SW5-RGMII クロック遅延設定 ( 続き )

KSZ8795CLXレジスタ86/ ビット [4:3] 設定

RGMIIクロックモード( 受信と送信 )

KSZ8795CLXレジスタ 86 (0x56)

KSZ8795CLX RGMIIクロック遅延 /スルー

設定

接続パートナーRGMII クロック設定

(Note 3-1)


KSZ8795CLX

3.6 アドバンスト機能

3.6.1 QoS 優先度サポート

KSZ8795CLX は、VoIP やビデオ会議等のアプリケーション向けに、QoS (quality-of-service) を提供します。KSZ8795CLX は、ポートごとに 1/2/4 つの優先度キューを提供します。この設定にはポート制御 13 レジスタのビット [1] とポート制御 0 レジスタのビット [0] を使います。キューは以下のように 1/2/4 つに分割されます。

• [ ポート制御 9 レジスタ / ビット [1]、ポート制御 0 レジスタ / ビット [0]] = 00: 1 つの出力キュー ( 既定値 )• [ ポート制御 9 レジスタ / ビット [1]、ポート制御 0 レジスタ / ビット [0]] = 01: Egress ポートは 2 通りの優先度

の送信キューに分割可能

• [ ポート制御 9 レジスタ / ビット [1]、ポート制御 0 レジスタ / ビット [0]] = 10: Egress ポートは 4 通りの優先度の送信キューに分割可能

4 優先度送信キューは、KSZ8795CLX の新機能です。Queue 3 が最高優先度キューであり、Queue 0 が最低優先度キューです。ポート制御 9 レジスタのビット [1] とポート制御 0 レジスタのビット [0] により、ポート 1/2/3/4/5 の送信キューの分割を別々に有効にします。ポートの送信キューを分割しない場合、高優先度と低優先度のパケットは送信キュー内で同じ優先度を持ちます。オプションにより、常に高優先度パケットを最初に転送するのか、それとも 4 優先度キューに対し設定可能な重み付けされた公平なキューイングを使うのか選択できます ( 重み付けは、ポート制御 14/15/16/17 レジスタのビット [6:0]で設定 ( 既定値は 8/4/2/1))。 2 キューコンフィグレーションを選択するには、レジスタ 130 のビット [7:6] (Prio_2Q[1:0]) を使います。これらのビットはレジスタ 128、129 または TOS/DiffServ からの IEEE 802.1p の 2 ビット結果をマッピングするために使います ( レジスタ 144 ～ 159 (4 キュー用 ) から 2 キューモード ( 高 / 低 2 つの優先度 ) にマッピング )。詳細はレジスタ 130 のビット [7:6] を参照してください。

3.6.1.1 ポートベースの優先度

ポートベース優先度により、各 Ingress ポートは優先度 0 ～ 3 の受信ポートとして分類されます。優先度 3 の受信ポートで受信した全てのパケットは高優先度として分類され、対応する送信キューが分割されていれば高優先度送信キューへ送信されます。ポート制御 0 レジスタのビット [4:3] は、ポート 1/2/3/4/5 のそれぞれのポートベース優先度を有効にするために使います。

表 3-12:　Port 5 SW5-RMII の接続

SW5-RMII MAC-to-MAC 接続(PHY モード )

概要

SW5-RMII MAC-to-PHY 接続(MAC モード )

外部 MACKSZ8795CLX

SW5-RMII 信号タイプ外部 PHY

KSZ8795CLX SW5-RMII 信号

タイプ

REF_CLKI RXC5 クロックモード50 MHz 出力

参照クロック 50 MHz REFCLKI5 ノーマルモード50 MHz 入力

CRS_DV RXDV5/CRSDV5 出力

Carrier Sense/Receive Data

ValidCRS_DV TXEN5 入力

— — — Receive Error RXER TXER5 入力

RXD[1:0] RXD5[1:0] 出力Receive Data

Bit[1:0] RXD[1:0] TXD5[1:0] 入力

TX_EN TXEN5 入力Transmit Data

Enable TX_EN RXDV5/CRSDV5 Output

TXD[1:0] TXD5[1:0] 入力Transmit Data

Bit[1:0] TXD[1:0] RXD[1:0] 出力

50 MHz REFCLKI5 ノーマルモード50 MHz 入力

参照クロック REF_CLKI RXC5 クロックモード50 MHz 出力


KSZ8795CLX
3.6.1.2 802.1p ベースの優先度
802.1p ベース優先度の場合、KSZ8795CLX は Ingress ( 受信 ) パケットがタグを含んでいるかどうか調べます。タグがある場合、VLAN タグ内の 3 ビット優先度フィールドを取得し、レジスタ 128 および 129 で指定された「prioritymapping」値と比較します。レジスタ 128 および 129 はどちらも 3 ビット優先度フィールド (0 ～ 7 の値 ) を 2 ビット結果 (0 ～ 3 の優先度 ) にマッピングできます。「priority mapping」値は設定可能です。

図 3-9 に、802.1p 優先度フィールドがどのように 802.1Q VLAN タグに埋め込まれるのか示します。

802.1p ベースの優先度は、ポート制御 0 レジスタのビット [5] により、ポート 1/2/3/4/5 のそれぞれで有効にします。

KSZ8795CLX は、各 Egress ポートで優先度タグ付きフレームのヘッダを挿入または削除するためのオプションを提供します。このヘッダは 2 バイトの VLAN プロトコル ID (VPID) と 2 バイトのタグ制御情報フィールド (TCI) で構成されます。このヘッダは IEEE 802.1Q VLAN タグとも呼びます。

タグの挿入は、ポート制御 0 レジスタのビット [2] で有効にします。また、ポート制御 8 レジスタにより、どのソースポート (Ingress ポート ) PVID が Egress ポートで挿入可能なのかを、ポート 1/2/3/4/5 のそれぞれで選択します。Egress ポートでは、タグなしパケットに Ingress ポートの既定値タグが追加されます。既定値タグは、ポート制御 3および 4 制御レジスタで設定します ( ポート 1/2/3/4/5 のそれぞれで設定 )。KSZ8795CLX は、既にタグが付いたパケットにタグを追加しません。

タグの削除は、ポート制御 0 レジスタのビット [1] で有効にします ( ポート 1/2/3/4/5 のそれぞれで設定 )。Egress ポートでは、タグ付きパケットの 802.1Q VLAN タグが削除されます。KSZ8795CLX は、タグなしパケットを変更しません。

CRC は、タグ挿入とタグ削除の両方で計算されます。

802.1q 優先度フィールドの再マッピングは、ポート制御 2 レジスタのビット [7] によって、どの様な Ingress ポートでも KSZ8795CLX が「User Priority Ceiling」を設定する事を可能にする QoS 機能です。Ingress パケットの優先度フィールドが Ingress ポートの既定値タグの優先度フィールドよりも高い優先度値を持つ場合、パケットの優先度フィールドは既定値タグの優先度フィールドで置き換えられます。

3.6.1.3 DiffServ ベースの優先度

DiffServ ベースの優先度は、4.3「アドバンスト制御レジスタ」内の ToS レジスタ ( レジスタ 144 ～ 159) を使います。ToS 優先度制御レジスタは、IP ヘッダ内の 6 ビット ToS フィールドからのパケット優先度を決定するために、完全にデコードされた 128 ビット DSCP (Differentiated Services Code Point) レジスタを実装します。ToS フィールドの最上位 6 ビットが完全にデコードされると、DSCP に対する 64 コードポイントが得られます。これらを DSCP レジスタ内の対応するビットと比較する事で、優先度が決まります。

3.6.2 スパニングツリーのサポート

ポート 5 はスパニングツリーをサポートする専用のポートです。

その他のポート ( ポート 1 ～ 4) はレジスタ 18、34、50、66 内の「transmit enable」、「receive enable」、「learningdisable」レジスタ設定により、5 つのスパニングツリーステートの中の 1 つに設定できます ( ポート 1/2/3/4 のそれぞれで設定 )。以下では、5 つのスパニングツリーステートに対するポート設定とソフトウェアアクションについて説明します。

図 3-9:　802.1p 優先度フィールドのフォーマット


KSZ8795CLX
KSZ8795CLX は CST (Common Spanning Tree) をサポートします。スパニングツリーをサポートするため、ホストポート ( ポート 5) はプロセッサ向けに使われます。その他のポートは、ポート制御 2 レジスタ内の「transmit enable」、
「receive enable」、「learning disable」レジスタ設定により、5 つのスパニングツリーステートの中の 1 つに設定できます。表 3-13 に、5 つのスパニングツリーステートのそれぞれに対するポート設定とソフトウェアアクションを示します。

表 3-13:　スパニングツリーのポート設定とソフトウェアアクション

Disable ステートポート設定ソフトウェアアクション

ポートはパケットを転送も受信もしません。学習は無効です。

「Transmit enable = 0、 Receive enable = 0、 Learning disable = 1」

プロセッサはポートへパケットを送信しません。スイッチは特定のパケット (「overriding」ビットがセットされた静的テーブル内の一部のエントリと一致するパケット )をプロセッサへ送信する場合がありますが、プロセッサはそれらのパケットを破棄します。Note: プロセッサは MII インターフェイス経由でポート 5 に接続されます。このステートでは、ポートでのアドレス学習は無効です。

Blocking ステートポート設定ソフトウェアアクション

プロセッサに対するパケットのみ転送されます。学習は無効です。


このステートでは、プロセッサはポートへパケットを送信しません。プロセッサは、受信する必要のあるエントリ ( 例 : BPDU パケット )を静的 MAC テーブルに書き込みます。スイッチがそれらの特別なパケットをプロセッサへ転送するよう、「overriding」ビットもセットする必要があります。このステートでは、ポートでのアドレス学習は無効です。

Listening ステートポート設定ソフトウェアアクション

プロセッサへのパケットとプロセッサからのパケットのみが転送されます。学習は無効です。


プロセッサは、受信する必要のあるエントリ ( 例 : BPDU パケット )を静的 MAC テーブルに書き込みます。スイッチがそれらの特別なパケットをプロセッサへ転送するよう、「overriding」ビットをセットする必要があります。このステートでは、プロセッサはパケットをポートへ送信できます ( 詳細は 3.6.4「Tail Tagging モード」参照 )。このステートでは、ポートでのアドレス学習は無効です。

Learning ステートポート設定ソフトウェアアクション

プロセッサへのパケットとプロセッサからのパケットのみが転送されます。学習は有効です。


プロセッサは、受信する必要のあるエントリ ( 例 : BPDU パケット )を静的 MAC テーブルに書き込みます。スイッチがそれらの特別なパケットをプロセッサへ転送するよう、「overriding」ビットをセットする必要があります。このステートでは、プロセッサはパケットをポートへ送信できます ( 詳細は 3.6.4「Tail Tagging モード」参照 )。このステートでは、ポートでのアドレス学習は有効です。

Forwardingステートポート設定ソフトウェアアクション

通常、パケットを転送および受信します。学習は有効です。




KSZ8795CLX
3.6.3 RST (Rapid Spanning Tree) のサポート
RSTP 向けに各ポートに割り当てられる動作ステートは Discarding、Learning、Forwarding の 3 つです。Discardingステート中のポートは、アクティブなトポロジに参加せず、MAC アドレスを学習しません。Learning ステート中のポートは MAC アドレスを学習しますが、ユーザトラフィックを転送しません。Forwarding ステート中のポートは、データ転送と MAC 学習の両方に完全に参加します。RSTP は BPDU の 1 つのタイプ (RSTP BPDU と呼ぶ ) だけを使います。それらは STP コンフィグレーション BPDU に似ていますが、タイプフィールドは RSTP では「version 2」に設定されるのに対し、STP では「version 0」に設定されるという点と、フラグフィールドが追加の情報を格納するという点で異なります。

3.6.4 Tail Tagging モード

ポート 5 インターフェイスだけが Tail タグを扱います。ポート 5 インターフェイスは SW5-GMII、RGMII、MII、RMIIインターフェイスのいずれかによってプロセッサに接続します。1バイトのTailタグは、ポート5上でソース/destinationポートを示すために使われます。Tail タグバイト内のビット [3:0] だけが destination 向けに使われます。その他のビットは使われません。Tail タグ機能は、レジスタ 12 のビット [1] をセットする事により有効にします。

表 3-14:　RST のポート設定とソフトウェアアクション

Disable ステートポート設定ソフトウェアアクション

ステートには STPの 3 つのステート(Disable、Blocking、Listening) が含まれます。

「Transmit enable = 0、 Receive enable = 0、Learning disable = 1」

プロセッサはポートへパケットを送信しません。スイッチは特定のパケット (「overriding bit」がセットされた静的テーブル内の一部のエントリと一致するパケット )をプロセッサへ送信する場合がありますが、プロセッサはそれらのパケットを破棄します。ポートの学習機能が無効 (learning disable = 「1」) の場合、レジスタ 1 のビット [5] とビット [4] をセットすると、動的 MAC テーブルと静的 MAC テーブル内のポート関連エントリは直ちにフラッシュされます。Note: プロセッサは MII インターフェイス経由でポート 5 に接続されます。このステートでは、ポートでのアドレス学習は無効です。

Learning ステートポート設定ソフトウェアアクション

プロセッサへのパケットとプロセッサからのパケットのみが転送されます。学習は有効です。

「Transmit enable = 0、Receive enable = 0、Learning disable = 0」


Forwardingステートポート設定ソフトウェアアクション

パケットを普通に転送および受信します。学習は有効です。

「Transmit enable = 1、Receive enable = 1、Learning disable = 0」


図 3-10:　Tail タグフレームフォーマット


KSZ8795CLX

3.6.5 IGMP のサポート

レイヤ 2 での IGMP (Internet Group Management Protocol) のサポートには 2 つの部分があります。第 1 の部分はIGMP スヌーピングです。第 2 の部分は、登録されたポートへの IGMP パケットの返送です。これらについて以下で説明します。

3.6.5.1 IGMP スヌーピング KSZ8795CLX は IGMP パケットをトラップし、それらをプロセッサ ( ポート 5 SW5-RGMII/MII/RMII) にのみ転送します。IGMP パケットは、IP バージョン = 0x4/ プロトコルバージョン番号 = 0x2 により、IP パケット (Ethernet IP パケットまたは IEEE 802.3 SNAP IP パケットのどちらか ) として識別されます。IGMP スヌーピングは、レジスタ 5 のビット [6] を「1」にセットする事で有効になります。

3.6.5.2 登録されたポートへの IGMP パケットの返送ホストは、受信した IGMP パケットに対して応答する際に、元の IGMPIngress ポートを認識し、IGMP パケットをこのポートにのみ返送する必要があります。これにより、IGMP パケットが全てのポートへ送信されて性能が低下する事を防ぎます。

Tail タグモードを有効にすると、ホストは Tail タグビット [1:0] から、IGMP パケットを受信したポートを認識します。ホストは、Tail タグ内のビット [3:0] を設定する事により、レスポンス IGMP パケットをこの登録されたポートへ返送する事ができます。Tail タグモードは、レジスタ 12 のビット [1] をセットする事により有効にします。

3.6.6 IPv6 MLD スヌーピング KSZ8795CLX は IPv6 MLD (Multicast Listener Discovery) パケットをトラップし、それらをプロセッサ ( ポート 5) にのみ転送します。MLD スヌーピングは、レジスタ 164 のビット [2] (MLD スヌーピングイネーブル ) とレジスタ 164のビット [3] (MLD オプション ) により制御します。 MLD スヌーピングを有効にすると、KSZ8795CLX は以下の条件の全てを満たすパケットをトラップします。 • IPv6 マルチキャストパケット • Hop count limit = 1 • IPv6 next header = 1 または 58 ( または 0 かつ hop-by-hop next header = 1 または 58 の場合 )

MLD オプションビットを「1」にセットした場合、KSZ8795CLX は以下の追加条件でパケットをトラップします。 - IPv6 next header = 43、44、50、51、60 のいずれか ( または 0 かつ hop-by-hop next header = 43、44、50、

51、60 のいずれかの場合 )

表 3-15:　Tail タグのルール

Port 5 への Ingress ( ホストから KSZ8795CLX へ )

Bit [3:0] destination0,0,0,0 予約済み

0,0,0,1 ポート 1 ( ポート 1 へ直接転送 )0,0,1,0 ポート 2 ( ポート 2 へ直接転送 )0,1,0,0 ポート 3 ( ポート 3 へ直接転送 )1,0,0,0 ポート 4 ( ポート 4 へ直接転送 )1,1,1,1 ポート 1/2/3/4 ( ポート 1/2/3/4 へ直接転送 )

Bit [7:4] —0,0,0,0 destination ポートでキュー 0 を使用

0,0,0,1 destination ポートでキュー 1 を使用



0,1,x,x 全てのパケットを bit[3:0] の指定するポートへ送信

1,x,x,x ビット [6:0] は通常通りに無視 ( アドレスルックアップ )Port 5 からの Egress (KSZ8795CLX から Host へ )

Bit [1:0] ソース

0,0 ポート 1 ( ポート 1 からのパケット )0,1 ポート 2 ( ポート 2 からのパケット )1,0 ポート 3 ( ポート 3 からのパケット )1,1 ポート 4 ( ポート 4 からのパケット )


KSZ8795CLX
MLD スヌーピングの場合、どのポートで MLD パケットを受信したのかプロセッサが認識できるよう、Tail タグモードも有効にする必要がありあます。Tail タグモードは、レジスタ 12 のビット [1] をセットする事により有効にします。
3.6.7 ポートミラーリングのサポート

KSZ8795CLX は、以下のように「ポートミラーリング」をサポートします。

3.6.7.1 「受信専用」ポートミラーリング

ポートで受信する全てのパケットをスニファポート上でミラーリングします。例えば、ポート 1 を「RX スニフ」として設定し、ポート 5 を「スニファポート」として設定します。そして、ポート 1 で受信したパケットを内部ルックアップ後にポート 4 に転送するよう設定したとします。この場合、KSZ8795CLX はそのパケットをポート 4 とポート5の両方に転送します。オプションにより、KSZ8795CLXは「不良」受信パケットでもポート5へ転送する事ができます。

3.6.7.2 「送信専用」ポートミラーリング

ポートで送信する全てのパケットをスニファポート上でミラーリングします。例えば、ポート 1 を「TX スニフ」として設定し、ポート 5 を「スニファポート」として設定します。そして、どのポートで受信したパケットも内部ルックアップ後にポート 1 に転送するよう設定したとします。この場合、KSZ8795CLX はそのパケットをポート 1 とポート 5 の両方に転送します。

3.6.7.3 「送受信」2 ポートミラーリング

ポート A で受信され「かつ」ポート B で送信される全てのパケットをスニファポート上でミラーリングします。この「AND」機能を有効にするには、レジスタ 5 のビット [0] を「1」にセットします。例えば、ポート 1 を「RX スニフ」、ポート 2 を「TX スニフ」、ポート 5 を「スニファポート」として設定します。そして、ポート 1 で受信したパケットを内部ルックアップ後にポート 4 に転送するよう設定したとします。この場合、KSZ8795CLX はパケットをポート 4にのみ転送します。なぜなら、これは「AND」条件を満たさないからです。ポート 1 で受信したパケットを内部ルックアップ後にポート 2 に転送するよう設定した場合、KSZ8795CLX はそのパケットをポート 2 とポート 5 の両方に転送します。

複数のポートを「RX スニフ」または「TX スニフ」として選択できます。任意のポートを「スニファポート」として選択できます。これらの各ポートの機能は、ポート制御 1 レジスタで選択できます。

3.6.8 VLAN のサポート KSZ8795CLX は 128 個のアクティブ VLAN と IEEE 802.1q で規定されている 4096 個の VID をサポートします。KSZ8795CLX は 128 エントリの VLAN テーブルを提供します。これは 4096 個の VID に対応し、最大 128 個のアクティブ VLAN のアドレスルックアップのために FID (7 ビット ) へ変換します。グローバルレジスタ 5 の制御 3 ビット [7] で 802.1q が有効になっている場合、タグなしまたは NULL の VID タグが付いたパケットを受信すると、Ingressポート VID がルックアップ用に使われます。VLAN モードでは、ルックアッププロセスは VLAN テーブルのルックアップから始まり、VID が有効かどうかを判定します。VID が有効ではない場合、パケットは破棄され、そのアドレスは学習されません。VID が有効な場合、静的 MAC テーブルまたは動的 MAC テーブルにより、さらなるルックアップのために FID が取得されます。destination ポートを決定するために FID+DA が使われます。 VLAN テーブルがルックアップ動作を終了した後の静的および動的 MAC テーブルにおける DA および FID+DA の各種状況に対応するアクションを表 3-16 に示します。FID+SA は学習のために使います。また、表 3-17 に、VLAN テーブルが静的MACテーブル内で有効なエントリが見つからずにルックアップを終了した場合の動的MACテーブルでの学習を示します。

表 3-16:　VLAN モードにおける FID+DA ルックアップ

静的MACテーブルでDAは見つかっ

たか ?

FID フラグを使うか ?

FID は一致したか ?

動的MACテーブルでFID+DAは見つ

かったか ?アクション

No Don’t Care Don’t Care No VLAN テーブルのビット [11:7] で定義されているメーンバーシップポートへのブロードキャスト

No Don’t Care Don’t Care Yes 動的 MAC アドレステーブルのビット[58:56] で定義されている destinationポートへの送信

Yes 0 Don’t Care Don’t Care 静的 MAC アドレステーブルのビット[52:48] で定義されている destinationポート ( 複数可 ) への送信

Yes 1 No No VLAN テーブルのビット [11:7] で定義されているメーンバーシップポートへのブロードキャスト


KSZ8795CLX

KSZ8795CLX はアドバンスト VLAN 機能もサポートします。これにはポート制御 2 レジスタのビット [6:5] で定義される「VLAN ingress filtering」と「discard non PVID」が含まれます。これらの機能はポートごとに制御できます。

3.6.9 レート制限のサポートKSZ8795CLX は、bps (bit per second) と pps (packet per second) の両方に基づいて、ハードウェアレート制限を細かいステップで調整できます。レートリミットが 1 Mbps 未満の場合、100BT または 10BT のレートステップ (bps) は64 Kbps であり、1000 のレートステップは 640 Kbps です。レートリミットが 1 Mbps より大きい場合、100BT または 10BT のレートステップ (bps) は 1 Mbps であり、1000 のレートステップは 10 Mbps です。レートリミットが 1 Mbps 未満の場合、100BT または 10BT のレートステップ (pps) は 128 pps ( 最初のステップは64 pps) であり、1000 のレートステップ (pps) は 1280 pps ( 最初のステップは 640 pps) です。レートリミットが 1 Mbpsより大きい場合、100BT または 10BT のレートステップ (pps) は 1.92 Kpps であり、1000 のレートステップは 19.2 Kppsです ( 表 3-18)。 ppsリミットは、各pps設定に対するbpsレートによって制限されます。その関係は表3-18の2列目に記載しています。

Yes 1 No Yes 動的 MAC アドレステーブルのビット[58:56] で定義されている destinationポートへの送信

Yes 1 Yes Don’t Care 静的 MAC アドレステーブルのビット[52:48] で定義されている destinationポート ( 複数可 ) への送信

表 3-17:　VLAN モードにおける FID+SA ルックアップ

動的 MAC テーブルでFID+SA は見つかったか ? アクション

No FID+SA は動的 MAC テーブルへと学習されます。

Yes タイムスタンプが更新されます。

表 3-18:　レートリミットのための 10/100/1000 Mbps レート選択

アイテムbps による pps

の制限 (Egress のみ )

10 Mbps 100 Mbps 1000 Mbps

7d’0 7d’0 19.2 Kpps 10 Mbps 19.2 Kpps 100 Mbps 1.92 Mpps 1000 Mbps7d’1 - 7d’10

7d’3, 6, (8x)10 1.92 Kppsx code

1Mbpsx code

1.92 Kppsx code

1Mbpsx code

19.2 Kppsx code

10 Mbpsx code

7d’11 - 7d’100

7d’11 - 7d’100 — 10 Mbps 1.92 Kppsx code

1Mbpsx code

19.2 Kppsx code

10 Mbpsx code

7d’101 7d’102 64 pps 64 Kbps 64 pps 64 Kbps 640 pps 640 Kbps7d’102 7d’104 128 pps 128 Kbps 128 pps 128 Kbps 1280 pps 1280 Kbps7d’103 7d’108 256 pps 192 Kbps 256 pps 192 Kbps 2560 pps 1920 Kbps7d’104 7d’112 384 pps 256 Kbps 384 pps 256 Kbps 3840 pps 2560 Kbps7d’105 7d’001 512 pps 320 Kbps 512 pps 320 Kbps 5120 pps 3200 Kbps7d’106 7d’001 640 pps 384 Kbps 640 pps 384 Kbps 6400 pps 3840 Kbps7d’107 7d’001 768 pps 448 Kbps 768 pps 448 Kbps 7680 pps 4480 Kbps7d’108 7d’002 896 pps 512 Kbps 896 pps 512 Kbps 8960 pps 5120 Kbps7d’109 7d’002 1024 pps 576 Kbps 1024 pps 576 Kbps 10240 pps 5760 Kbps7d’110 7d’002 1152 pps 640 Kbps 1152 pps 640 Kbps 11520 pps 6400 Kbps7d’111 7d’002 1280 pps 704 Kbps 1280 pps 704 Kbps 12800 pps 7040 Kbps7d’112 7d’002 1408 pps 768 Kbps 1408 pps 768 Kbps 14080 pps 7680 Kbps7d’113 7d’003 1536 pps 832 Kbps 1536 pps 832 Kbps 15360 pps 8320 Kbps7d’114 7d’003 1664 pps 896 Kbps 1664 pps 896 Kbps 16640 pps 8960 Kbps7d’115 7d’003 1792 pps 969 Kbps 1792 pps 969 Kbps 17920 pps 9690 Kbps

表 3-16:　VLAN モードにおける FID+DA ルックアップ ( 続き )静的MACテーブルでDAは見つかっ

たか ?

FID フラグを使うか ?

FID は一致したか ?

動的MACテーブルでFID+DAは見つ

かったか ?アクション


KSZ8795CLX
レートリミットは、ポートごとに、受信側と送信側で別々に設定します。10BASE-T の場合、10 Mbps を超えるレート設定は、レートに制限がない事を意味します。各ポートの各優先度に対するデータ受信レートは、Ingress レート制御レジスタによって制限できます。各ポートの各優先度に対するデータ送信レートは、Egress レート制御レジスタによって制限できます。bps モードの場合、各フレームのサイズには、データフィールド ( パケット DA から FCS まで ) に加えて最小限の IFG (Interframe Gap) またはプリアンブルバイトをオプションで含める事ができます。
3.6.9.1 Ingress レートリミット

Ingress レートリミット向けに、KSZ8795CLX はフレームのタイプを選択するためのオプションを提供します。これは、ポートレートリミット制御レジスタのビット [3:2] を使って、全てのフレームタイプ ( マルチキャスト、ブロードキャスト、flooded ユニキャスト ) から選択できます。KSZ8795CLX は、選択されたタイプのフレームからデータレートをカウントします。データレートが指定されたレートリミットを超えると、パケットは Ingress ポートで破棄されます。あるいは、ポートレートリミット制御レジスタのビット [4] で Ingress レートリミットフロー制御が有効にされている場合、パケットは破棄されずにフロー制御が働きます。この Ingress レートリミットはポートベース、802.1p、DiffServ ベースの優先度をサポートします。ポートベースの優先度は、0 ～ 3 の固定優先度です。これは、ポート制御 0 レジスタのビット [4:3] で選択します。802.1p および DiffServ ベースの優先度は、レジスタ 128 および129 の既定値によって優先度 0 ～ 3 に割り当てる事ができます。Ingress レートリミットでは、2 キューまたは 4 キューモードを使っている場合に、レジスタ 135 グローバル制御 19 のビット [3] をセットする事で、キューベースのレートリミットを有効にします。全ての関連する Ingress および Egress ポートは、ポート制御 9 および制御 0 レジスタによって、2 キューまたは 4 キューモードに分割する必要があります。4 キューモードは、ポート Ingress リミット制御1 ～ 4 レジスタのビット [6:0] により、優先度 0 ～ 3 に対して Q0 ～ Q3 を使います。2 キューモードは、ポート Ingressリミット制御 1 ～ 2 レジスタのビット [6:0] により、優先度 0 ～ 1 に対して Q0 ～ Q1 使います。802.1p および DiffServのパケットにおける優先度 (0 ～ 3) の割り当ては、レジスタ 128 および 129 を使って変更できます。

3.6.9.2 Egress レートリミット

Egress レートリミットでは、出力トラフィックのシェーピングのために、各出力優先度キューに対してリーキーバケット (leaky bucket) アルゴリズムを適用します。インターフレームギャップをフレームごとにストレッチする事で、円滑でバーストのない Egress トラフィックを生成します。各出力優先度キューのスループットは、Egress レートリミット制御レジスタに従ってデータレート選択テーブルが指定する Egress レートによって制限されます。

いずれかの Egress キューが、指定された Egress レートスループットを超えるトラフィックを受信した場合、パケットは出力キューとパケットメモリ内に蓄積されます。キューまたはポートのメモリを使い果たすと、パケットの破棄またはフロー制御がトリガされます。過密の結果として、実際の Egress レートは Ingress 端でのフロー制御 / 破棄によって影響され、指定された Egress レートより少し低下する場合があります。Egress レートリミットはポートベース、802.1p、DiffServ ベースの優先度をサポートします。ポートベース優先度は 0 ～ 3 の固定優先度であり、ポート制御 0 レジスタのビット [4:3] で選択します。802.1p および DiffServ ベースの優先度は、レジスタ 128 および 129 の既定値によって優先度 0 ～ 3 に割り当てる事ができます。Egress レートリミットでは、2 キューまたは 4 キューモードを使っている場合、レジスタ 135 グローバル制御 19 のビット [3] をセットする事で、キューベースのレートリミットを有効にします。全ての関連する Ingress および Egress ポートは、ポート制御 9 および制御 0 レジスタによって、2 キューまたは 4 キューモードに分割する必要があります。4 キューモードは、ポート Egress リミット制御 1 ～ 4 レジスタのビット [6:0] により、優先度 0 ～ 3 に対して Q0 ～ Q3 を使います。2 キューモードは、ポート Egress リミット制御 1 ～ 2 レジスタのビット [6:0] により、優先度 0 ～ 1 に対して Q0 ～ Q1 を使います。802.1p および DiffServのパケットにおける優先度 (0 ～ 3) の割り当ては、レジスタ 128 および 129 を使って変更できます。

Egress レートが制限される場合、Egress ポートレートリミット向けにはポートあたり 1 つのキューだけを使います。優先度パケットは、データレート選択テーブル ( 表 3-18 参照 ) に基づきます。Egress レートリミットが Egress ポートレートリミット向けにポートあたり複数個のキューを使う場合、最高優先度パケットにはデータレート選択テーブルのレートリミット値をそのまま適用します。その他の低優先度パケットのレートは、最高優先度レートに基づいて8:4:2:1 ( 既定値 ) のレシオで制限されます。送信キュー優先度レシオは設定可能です。

混雑を軽減するため、Egress 帯域幅を Ingress 帯域幅より大きくする事を推奨します。


KSZ8795CLX
3.6.9.3 送信キュー優先度レシオの設定
Egress ポートの送信キュー0 ～ 3 における既定値の優先度レシオは 8:4:2:1 です。この優先度レシオはポート制御 10、11、12、13 レジスタで設定できます。送信キューで送信レートがレシオリミットを超えると、送信レートはポート制御 10、11、12、13 レジスタの送信キュー 0 ～ 3 レシオによって制限されます。最高優先度キューは制限されません。その他の優先度のキューは、送信キューレシオに基づいて制限されます。

3.6.10 VLAN とアドレスフィルタリング

VoIP (Voice over Internet Protocol) 等のアプリケーションでスイッチのクオリティを悪化させる可能性のある特定種類のパケットを防ぐため、スイッチは以下の MAC アドレスと VLAN ID を持つパケットをフィルタリングおよびマッピングするためのメカニズムを提供します。 • セルフアドレスパケット

• 未知のユニキャストパケット

• 未知のマルチキャストパケット

• 未知の VID パケット

• 未知の IP マルチキャストパケットスイッチ自身が生成したパケットは、グローバル制御 18 レジスタのビット [6] でセルフアドレスフィルタを有効にする事によって除外できます。セルフアドレスフィルタは、Egress ポート上のパケットをフィルタリングします。セルフ MAC アドレスは、レジスタ 104 ～ 109 MAC アドレスレジスタ 0 ～ 5 で割り当てます。未知のユニキャストパケットのフィルタリングは、グローバル制御レジスタ 15 のビット [5] で有効にし、ビット [4:0]で転送のためのポートマップを指定します。未知のマルチキャストパケットのフィルタリングは、グローバル制御レジスタ 16 のビット [5] で有効にし、ビット[4:0] で転送ポートマップを指定します。

未知の VID パケットのフィルタリングは、グローバル制御レジスタ 17 のビット [5] で有効にし、ビット [4:0] で転送ポートマップを指定します。未知の IP マルチキャストパケットのフィルタリングは、グローバル制御レジスタ 18 のビット [5] で有効にし、ビット [4:0] で転送ポートマップを指定します。

上記のフィルタ処理はグローバルベースです。

3.6.11 802.1X ポートベースセキュリティ

IEEE 802.1x はポートベースの認証プロトコルです。EAPOL は、通常、認証プロセスによって未制御ポートとして使われるプロトコルです。特別な EAPOL フレームを受信して抽出する事で、マイクロプロセッサ (CPU) は Ingress および Egress ポートによるパケットの転送を制御できます。ユーザポートが別のポート ( 認証 ) からのサービスを必要とする場合、認証による承認を得る必要があります。KSZ8795CLX は、フレームの destination アドレスを確認する事によって EAPOL フレームを検出します。destination アドレスは IEEE 802.1x で定義されているマルチキャストアドレス (01-80-C2-00-00-03) またはプログラマブルな予約済みマルチキャストアドレスドメイン内で使われるアドレス ( オフセットは -00-03) である事が必要です。EAPOL フレームが検出されると CPU へ転送され、CPU はそのフレームを認証サーバへ送信できます。最終的に、CPU は MAC_Source アドレスに基づいて要求元が承認されるかどうかと、フレームが受理さるか破棄されるかを決定します。 KSZ8795CLX が認証として設定された場合、スイッチのポートは認証用に設定する必要があります。認証によるポートの認証では、クライアントが起動するかポートに接続されると、認証ポートが EAP (Extensible AuthenticationProtocol) PDU をサプリカントに送信する事で、サプリカントの ID を要求します。この時点で、スイッチ上のポートは物理的なスタンドポイントから接続されます。しかし 802.1X プロセスはそのポートを認証せず、フレームはサプリカント上のポートからスイッチング構造に渡されません。スイッチに接続された PC がスイッチから受け取ったEAP PDU を理解しなかった場合、PC は ID を送信する事ができず、ポートは未承認のままです。この状態では、ポートはユーザトラフィックを一切渡しません。そのポートは無効も同然です。クライアント PC が 802.1X EAP を実行している場合、PC は設定された自身の ID を使ってリクエストに応答します。これは、ユーザ名とパスワードの組み合わせか、認証コードです。

スイッチの後に、認証は PC ( サプリカント ) から ID を受け取ります。すると KSZ8795CLX は、ID 情報を認証サーバ (RADIUS サーバ ) に渡します。RADIUS サーバは ID 情報を検証し、成功または失敗メッセージをスイッチに返します。成功メッセージが返された場合、ポートは承認され、ユーザトラフィックはそのポートを通過する事ができます ( アクセスデバイスへ接続されたスイッチポートと同様 )。失敗メッセージが返された場合、ポートは未承認のままであり、使われません。サーバから応答がない場合も、ポートは未承認のままであり、トラフィックを渡しません。


KSZ8795CLX
3.6.11.1 認証レジスタとプログラミングモデル
ポート認証制御レジスタはポートベースの認証を定義します。これらのレジスタにより、ポートごとの認証を設定できます。KSZ8795CLX は IEEE 802.1x 機能を実装するために 3 つのモードを提供します。各モードは、ポート認証レジスタ内の適切なビットをセットする事により選択できます。

モード制御ビット AUTHENCIATION_MODE = 00 (pass モード ) の場合、強制認証が有効になります。ポートは常に認証され、サプリカントまたは認証サーバからのメッセージを必要としません。これは、別のスイッチ ( またはルータ、サーバ ) へ接続した場合または 802.1X をサポートしないクライアントへ接続した場合の典型的な状況です。ACLが有効な場合、ACL ルールに適合しない全てのパケットが渡され、適合するパケットには ACL アクションが適用されます。

ブロックモード (AUTHENCIATION_MODE = 01) は、標準のポートベース認証モードです。このモードのポートは、EAP パケットをサプリカントへ送信し、認証サーバからポジティブな応答を受信しない限り認証されません。認証される前は、受信する全てのパケットに対してトラフィックはブロックされます。認証されると、ソフトウェアは passモードへ切り換えて全ての受信パケットを許容します。このモードでは、受信パケットのソースアドレスはチェックされません。EAP アドレスを含め、予約済みマルチキャストアドレス全体のフォワーディングマップは、認証の前でも後でも転送が許可されるようルックアップテーブル内で設定する必要があります。ACL が有効な場合、ACL ルールに適合しないパケットはブロックされます。

第 3 のモードはトラップモード (AUTHENTICATION_MODE = 11'b) です。このモードでは、全てのパケットが CPUポートへ送信されます。ACL が有効な場合、不適合のパケットは破棄されずに CPU へ転送されます。これら全ての機能は、ポート制御 5 レジスタを使ってポートごとに選択できます。このレジスタのビット [2] で ACL を有効にし、ビット [1:0] でモードを選択します。

3.6.12 ACL フィルタリング

ACL (Access Control Lists) を生成する事で、プロトコルに非依存の ACL フィルタリング (Layer 2 MAC、Layer 3 IP、Layer 4 TCP/UDP のいずれか ) を実行できます。これらは ACL ルールテーブルに基づいて受信 Ethernet パケットをフィルタリングします。この機能により、スイッチは Ethernet ヘッダ内のソース MAC アドレス、IP ヘッダ内の IPアドレス、TCP ヘッダ内のポート番号とプロトコルに基づいて、ユーザトラフィックをフィルタ処理できます。この機能は、MAC テーブルと ACL ルールテーブルを使って実行できます。静的テーブル内のエントリを使って処理されるマルチキャストフィルタリングに加えて、ACL は経由する全てのネットワークプロトコル向けに設定でき、パケットがスイッチを通過する際にそれらのプロトコルのパケットをフィルタ処理できます。ACL は、特定のトラフィックがネットワークを通過する事を防ぐ事ができます。

3.6.12.1 ACL (Access Control Lists) KSZ8795CLX は、ルールベースの ACL ルールテーブルを提供します。ACL ルールテーブルは、アクセス制御エントリの順番付きのリストです。各エントリは、スイッチ構造へのパケットのアクセスを許可または拒否するための特定のルール ( 一連の一致条件とアクションルール ) を指定します。許可または拒否の意味は、ACL が使われる文脈によって異なります。パケットがインターフェイス上で受信された時、スイッチは適用される全ての ACL とパケット内のフィールドを比較し、リスト内で指定されている条件に基づいて、そのパケットが転送のために必要な許可を持っているかどうか確認します。フィルタは、パケットを 1 つずつ ACL エントリと照合します。通常は、1 つのルールによって、ルータがパケットを許容するか拒否するかが決まります。しかし、ルールをカスケードする事で、受信パケットに対してより信頼性の高い ( より厳しい ) 要件を適用できます。これにより、スイッチは、パケットの Layer2 ヘッダ内のソース /destination/MAC アドレス、Layer 3 ヘッダ内のソースおよび destination IP アドレス、Layer 4 ヘッダ内のポート番号とプロトコルに基づいて、Ingress トラフィックをフィルタ処理できます。各リストは以下の 3 つの部分で構成されます。

• Matching フィールド

• Action フィールド

• Processing フィールド

Matching フィールドは各パケットが照合するルールを指定し、Action フィールドはルールとの照合に成功した場合に実行するアクションを指定します。図 3-11 に、ACL のフォーマットと各フィールドの説明を示します。


KSZ8795CLX

Matching フィールド

• MD [1:0]: MODE ACL には 3 通りの動作モードが定義されています。Mode 0 は現在のルールリストを無効にします。Mode 1 はLayer 2 MAC ヘッダフィルタリングのためのルールです。Mode 2 は Layer 3 IP アドレスフィルタリング用に使います。モード 3 は Layer 4 TCP ポート番号 / プロトコルフィルタリングを実行します。モード 0 を選択した場合、アクションは何も発生しません。

• ENB [1:0]: ENABLE現在のリスト内の各種ルールを有効にします。

- MD = 01 の場合ENB = 00 の場合、Action フィールド内の PM、P、PRE、RP、MM から成るビットフィールド (11 ビット )は、Matching フィールド内の MAC アドレスと TYPE に一致するパケットのカウント値を指定します。カウントの単位は、FORWARD ビットフィールドの MSB で定義されます (0: µs、1: ms)。FORWARD ビットの MSB の次のビットは、カウント終了時の割り込み生成に使うアルゴリズムを指定します。このビットが「0」の場合、11 ビットカウンタには ACL リストからのカウント値が書き込まれ、単位時間ごとのカウントダウンを開始します。割り込みはカウントダウンが 0 に達した時に ( つまり、カウント値によって指定された期間中に次の適合パケットを受信しなかった場合に ) 生成されます。このビットが「1」の場合、カウンタは適合パケットを受信するたびにインクリメントし、ターミナルカウントが ACL リスト内のカウント値に達した時点で割り込みが生成されます。カウントはその後リセットします。

- ENB = 01 の場合MAC アドレスビットフィールドが照合されます。ENB = 10 の場合、MAC TYPE ビットフィールドが照合されます。ENB = 11 の場合、MAC アドレスとタイプの両方がリスト内のこれらのビットフィールドと照合されます。

図 3-11:　ACL のフォーマット


KSZ8795CLX
- MD = 10 の場合、
ENB = 01 の場合、IP アドレスおよびマスクまたは IP プロトコルが照合されます。ENB = 10 の場合、ソースおよび destination アドレスが比較されます。破棄するか転送するかの決断は EQ ビットの設定に基づきます。

- MD = 11 の場合、ENB = 00 の場合、プロトコルの比較が有効です。 ENB = 01 の場合、TCP アドレスの比較が有効です。 ENB = 10 の場合、UDP アドレスの比較が有効です。ENB = 11 の場合、TCP のシーケンス番号の比較が有効です。

• S/D: Source or Destination Select- 0 の場合、destination アドレス / ポートを比較用に使います。1 の場合、ソースを選択します。

• E/Q: Comparison Algorithm- 0 の場合、等しくないかどうか比較します。1 の場合、等しいかどうか比較します。

• MAC アドレス [47:0]- MAC ソースまたは destination アドレス

• TYPE [15:0]- MAC のどちらかのタイプ

• IP アドレス [31:0]- IP ソースまたは destination アドレス

• IP マスク [31:0]- グループアドレスフィルタリングのための IP アドレスマスク

• MAX ポート [15:0]、MIN ポート [15:0]/ シーケンス番号 [31:0]- TCP ポート番号またはシーケンス番号比較のレンジ

• PC [1:0]: Port Comparison- 00 の場合、比較は無効です。01 の場合、MAX または MIN のどちらかを比較します。10 の場合、ポート番

号が MAX ～ MIN のレンジ内に入るかどうか比較します。11 の場合、ポート番号がレンジ外かどうか比較します。

• PRO [7:0]- 比較する IP プロトコル

• FME: Flag Match Enable- =1 の場合、TCP FLAG 比較が有効です。

• FLAG [5:0]- 比較する TCP フラグ

Action フィールド

• PM [1:0]: Priority Mode- 00 の場合、優先度を選択しません。優先度は QoS/Classification を使って決定されます。01 の場合、P ビッ

トフィールド内の優先度が QoS より大きければ、P ビットフィールド内の優先度が使われます。10 の場合、P ビットフィールド内の優先度が QoS より小さければ、P ビットフィールド内の優先度が使われます。11 の場合、P ビットフィールド内の優先度が QoS によって指定された優先度に代わって使われます。

• P [2:0]: Priority- 優先度

• RPE: Remark Priority Enable - 0 の場合、リマーキングは要求されません。1 の場合、タグ付きパケット内の VLAN 優先度ビットはリスト

内の RP ビットフィールドによって置き換えられます。 • RP [2:0]: Remarked priority

- リマークする優先度 • MM [1:0]: Map Mode

- 00 の場合、フォワーディング再マッピングは不要です。01 の場合、FORWORD 内のフォワーディングマップとルックアップテーブルからのフォワーディングマップの間の論理和 (OR) を取ります。10 の場合、FORWORD 内のフォワーディングマップとルックアップテーブルからのフォワーディングマップの間の論理積 (AND) を取ります。11 の場合、FORWORD 内のフォワーディングマップがルックアップテーブルからのフォワーディングマップを置き換えます。

• FORWARD Bits[4:0]: Forwarding Port(s) - 各ビットは、1 つのポートのフォワーディングの決定を示します。


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Processing フィールド
• FRN Bits[3:0]: First Rule Number- ルールセットに含まれる16エントリの内のどのエントリをActionフィールドに割り当てるのか指定します。

• RULESET ビット [15:0]: Rule Set- 照合されるルールのグループです。ポートごとに、2 つのルール設定レジスタを使って、16 エントリのルー

ルをルールセットに割り当てる事ができます。ルールテーブルは、ルールのカスケードを許容します。RTB内に 16 個のエントリが存在します。各エントリはそれ単独でルールとして使う事も、他のエントリとカスケードしてルールセットを形成する事もできます。受信パケットとルールセットを照合した結果は、ルールセットに含まれる各ルールを照合した全ての結果の論理積 (AND) として得られます。ルールセットのアクションは、FRN フィールドで指定されている最初のルールのアクションによって決まります。優先度の高いルールほど、小さなインデックス番号を持ちます。ルール 0 が最高優先度のルールであり、ルール 15 が最低優先度のルールです。モードビットが 2’b00 に設定されている場合、ACL ルールのテーブルエントリは無効です。ルールセット (RULESET) は、受信パケットに対する各種ルールの照合結果を選択するために使います。これらの選択された照合結果の論理積 (AND) により、フレームがマッチするかどうかが決まります。同じアクションを持つ異なるルールセットの条件は、フレームフィールドとの比較用に論理和 (OR) が取られます。CPU は、互いに論理和が取られるそれらのルールセットに対して同じアクションをプログラミングします。複数のルールセットが適合した場合、異なるアクションを持つ異なるルールセットは調停されるか、各ルールセットの FRN (First Rule Number) に基づいて選択されます。ルールテーブルでは、優先度の高いルールほどテーブルの先頭側に置かれます ( 小さなインデックス番号を持ちます )。適合した複数のルールセットのアクションが同じであっても異なっていても関係なく、ハードウェアは常にそれらのルールセットの FRN を比較する事で、最終的なルールセットとアクションを決定します。

3.6.12.2 ACL による DoS アタックの防止

ACL は、ルール設定に基づいて、以下の DoS (Denial of Service) アタックタイプの検出 / 保護機能を提供します。これらには、DoS パケットのタイプごとに破棄するかどうかを設定できます。例 1 MD = 10、ENABLE = 10 の場合、EQ ビットを「1」にセットする事で、IPv4/IPv6 において同じソースおよび destinationIP アドレスを持つパケットの破棄または転送を決定できます。例 2MD = 11/ENABLE = 01/10 の場合、EQ ビットを「1」にセットすると、IPv4/IPv6 において同じソースおよび destinationTCP/UDP ポートを持つパケットの破棄または転送を決定できます。例 3 MD = 11/ENABLE = 11/ シーケンス番号 = 0/FME = 1/FMSK = 00101001/FLAG = xx1x1xx1 の場合、EQ ビットを「1」にセットすると、TCP シーケンス番号 = 0/ フラグビット URG = 1/PSH = 1/FIN = 1 を持つ全てのパケットを破棄または転送します。例 4 MD = 11/ENABLE = 01/MAX Port = 1024/MIN Port = 0/FME = 1/FMSK = 00010010/FLAG = xxx0xx1x の場合、EQ ビットを「1」にセットすると、TCP シーケンス番号 ≤ 1024/ フラグビット URG = 0/SYN = 1 を持つ全てのパケットを破棄または転送します。 ACL 関連のレジスタは以下の通りです。

• レジスタ 110 (0x6E)、レジスタ 111 (0x6F)、ACL ルールテーブル


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4.0 デバイスレジスタ

KSZ8795CLX はデバイスの機能を管理するためのレジスタを豊富に備えています。これらのレジスタには MIIM または SPI インターフェイスを介してアクセスします。図 4-1 に、これらのインターフェイスを介するアクセスの概要を示します。図には各インターフェイスから見たアドレスレンジを示しています。

バスに接続した CPU から SPI インターフェイスを介して 0x00 ～ 0xFF の連続したアドレス空間内の全てのアドレスにアクセスできます。この連続アドレス空間内の機能の割り当てを表 4-1 に示します。

図 4-1: インターフェイスとレジスタマッピング

表 4-1: アドレス空間における機能領域のマッピング

レジスタ位置デバイス領域概要

0x00 ～ 0xFF スイッチ制御と設定スイッチ、MAC、PHY の全般的な機能を制御します。

0x6E ～ 0x6F インダイレクト制御レジスタ間接アドレス指定によってデバイス内の以下の領域にアクセスするために使います。- MIB (Management Information Base) カウンタ- 静的 MAC アドレステーブル- 動的 MAC アドレステーブル- VLAN テーブル- PME インダイレクトレジスタ- ACL インダイレクトレジスタ- EEE インダイレクトレジスタ

0x70 ～ 0x78 インダイレクトアクセスレジスタ間接アドレス指定によってデバイス内の以下の 4 つの領域にアクセスするために使います。- MIB (Management Information Base) カウンタ- 静的 MAC アドレステーブル- 動的 MAC アドレステーブル- VLAN テーブル

0xA0 インダイレクトバイトアクセスレジスタ

以下にアクセスするために使います。- PME インダイレクトレジスタ- ACL インダイレクトレジスタ- EEE インダイレクトレジスタ

SWITCH CONFIG REGISTERS00 0xFF

REGAD 0-5, 1D, 1F

MIIM REGISTERS

00h - FFhSPI

PHYAD 1, 2, 3, 4

17h - 4Fh

PHY BLOCK


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4.1 レジスタマップ

0x17 ～ 0x4F PHY1 ～ PHY4 MIIM レジスタ ( それらのポートレジスタのアドレス

レンジへのマッピング )

IEEE 802.3 仕様で指定されているのと同じ PHY レジスタです。

表 4-2: ダイレクトレジスタ

アドレス内容

0x00 ～ 0x01 ファミリ ID、チップ ID、リビジョン ID、スタートスイッチレジスタ

0x02 ～ 0x0D グローバル制御レジスタ 0 ～ 110x0E ～ 0x0F グローバルパワーダウンマネジメント制御レジスタ

0x10 ～ 0x14 ポート 1 制御レジスタ 0 ～ 40x15 ポート 1 認証制御レジスタ

0x16 ～ 0x18 ポート 1 予約済み ( 工場検査用レジスタ )0x19 ～ 0x1F ポート 1 制御 / ステータスレジスタ






0x46 ～ 0x48 ポート 4 予約済み ( 工場検査用レジスタ )0x49-0x4F ポート 4 制御 / ステータスレジスタ

0x50 ～ 0x54 ポート 5 制御レジスタ 0 ～ 40x56 ～ 0x58 ポート 5 予約済み ( 工場検査用レジスタ )0x59 ～ 0x5F ポート 5 制御 / ステータスレジスタ

0x60 ～ 0x67 予約済み ( 工場検査用レジスタ )0x68 ～ 0x6D MAC アドレスレジスタ

0x6E ～ 0x6F インダイレクトアクセス制御レジスタ

0x70 ～ 0x78 インダイレクトデータレジスタ

0x79 ～ 0x7B 予約済み ( 工場検査用レジスタ )0x7C ～ 0x7D グローバル割り込み / マスクレジスタ

0x7E ～ 0x7F ACL 割り込みステータス / 制御レジスタ

0x80 ～ 0x87 グローバル制御レジスタ 12 ～ 190x88 スイッチセルフテスト制御レジスタ

0x89 ～ 0x8F QM グローバル制御レジスタ

0x90 ～ 0x9F グローバル TOS 優先度制御レジスタ 0 ～ 150xA0 グローバルインダイレクトバイトレジスタ

0xA0 ～ 0xAF 予約済み ( 工場検査用レジスタ )0xB0 ～ 0xBE ポート 1 制御レジスタ

表 4-1: アドレス空間における機能領域のマッピング ( 続き )レジスタ位置デバイス領域概要


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0xBF 予約済み ( 工場検査用レジスタ ): Transmit Queue Remap Base レジスタ

0xC0 ～ 0xCE ポート 2 制御レジスタ

0xCF 予約済み ( 工場検査用レジスタ )0xD0 ～ 0xDE ポート 3 制御レジスタ

0xDF 予約済み ( 工場検査用レジスタ )0xE0 ～ 0xEE ポート 4 制御レジスタ

0xEF 予約済み ( 工場検査用レジスタ )0xF0 ～ 0xFE ポート 5 制御レジスタ

0xFF 予約済み ( 工場検査用レジスタ )表 4-3: グローバルレジスタ

アドレス名称概要モード既定値

レジスタ 0 (0x00): チップ ID07 - 0 ファミリ ID チップファミリ RO 0x87

レジスタ 1 (0x01): チップ ID1/ スイッチ起動

7 - 4 Chip ID 0x9 = 8795 RO 0x93 - 1 Revision ID — RO 0x0

0 Start Switch 1 = チップのスイッチ機能を開始する0 = チップのスイッチ機能を停止する

R/W 1

レジスタ 2 (0x02): グローバル制御 07 New Back-Off Enable UNH 向けの新しい Back-Off アルゴリズムの有効化

1 = 有効にする0 = 無効にする

R/W 0

6 Global Soft Reset Enable グローバルソフトウェアリセットの有効化 1 = 全ての FSM とデータパスのリセットを有効にする ( レジスタの設定はリセットしない )0 = リセットを無効にする

Note: トラフィックでパケットが転送中であった場合、このリセットによってパケットの受信は停止します。全てのレジスタは設定値を保持します。

R/W 0

5 Flush Dynamic MAC Table

RSTP 向けに動的 MAC テーブル全体をフラッシュします。このビットは自動的にクリアされます(SC)。 1 = 動的 MAC テーブルのフラッシュ動作をトリガする 0 = 通常動作

Note: 学習機能が無効にされているポートに関連する全てのエントリがフラッシュされます。テーブルを完全にフラッシュするには、全てのポートの学習機能を無効にする必要があります。

R/W(SC)

0

表 4-2: ダイレクトレジスタ ( 続き )アドレス内容


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4 Flush Static MAC Table RSTP 向けに静的 MAC テーブル内のマッチしたエントリをフラッシュします。1 = 静的 MAC テーブルのフラッシュ動作をトリガする 0 = 通常動作

Note: マッチしたエントリとは、1 つのポートとMAC アドレス ( ユニキャスト ) を格納したフォワーディングポートフィールド内のエントリです。結果として、このポートの学習機能は無効になります。ポートごとに、複数のエントリをマッチしたエントリと見なす事ができます。

R/W(SC)

0

3 予約済み N/A ( 変更不可 ) RO 12 予約済み N/A ( 変更不可 ) RO 11 UNH Mode 1 = スイッチは T/L フィールドが 0x8808 のパケッ

トまたは DA = 01-80-C2-00-00-01 のパケットを破棄する0 = スイッチは「フロー制御」パケットを破棄する

R/W 0

0 Link Change Age 1 = 「リンクあり」から「リンクなし」へのリンク変化によってアドレステーブルのエージングを高速 (<800 µs) にするエージングサイクルが完了すると、エージングロジックは通常速度 (300±75 s) に戻ります。

Note: いずれかのポートが切り離されると、全てのアドレスが自動的にエージングされます。

R/W 0

レジスタ 3 (0x03): グローバル制御 17 予約済み N/A ( 変更不可 ) RO 06 2KB Packet Support 1 = 2 KB パケットをサポートする

0 = 2 KB パケットをサポートしないR/W 0

5 IEEE 802.3x Transmit Flow Control Disable

0 = AN 結果に基づく送信フロー制御を有効にする 1 = AN 結果に関係なく送信フロー制御は有効にしない

R/W 0

4 IEEE 802.3x Receive Flow Control Disable

0 = AN 結果に基づく受信フロー制御を有効にする 1 = AN 結果に関係なく受信フロー制御は有効にしない

Note: ビット [5] とビット [4] の既定値は同じピンによって制御されますが、別々に書き込む事ができます。

R/W 0

3 Frame Length Field Check

1 = IEEE パケットのフレーム長フィールドをチェックする実際の長さがマッチしない場合、パケットは破棄されます (L/T <1500 の場合 )。

R/W 0

2 Aging Enable 1 = デバイス内のエージング機能を有効にする0 = エージング機能を無効にする

R/W 1

1 Fast-Age Enable 1 = 高速エージング (800 µs) を有効にする R/W 00 Aggressive Back-Off

Enable 1 = 性能向上のために半二重モード中にAggressive Back-OffBack-Off アルゴリズムを有効にするこれは IEEE 標準機能ではありません。

R/W 0

表 4-3: グローバルレジスタ ( 続き )アドレス名称概要モード既定値


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レジスタ 4 (0x04): グローバル制御 2 7 Unicast Port-VLAN

Mismatch Discard この機能はポート VLAN 向けに使います ( ポート制御 1 レジスタの説明参照 )。 1 = 全てのパケットは VLAN 境界を越える事ができない 0 = ユニキャストパケット ( 未知 / マルチキャスト /ブロードキャスト以外のパケット ) は VLAN 境界を越える事ができる

Note: ミラーリングを有効にして他のポートへミラーリングされた場合、シングル destination パケットは破棄されます。

R/W 1

6 Multicast Storm Protection Disable

1 = 「ブロードキャストストーム保護」にマルチキャストパケットを含めないDA = FFFFFFFFFFFF のパケットだけが制限されます。0 = 「ブロードキャストストーム保護」に DA = FFFFFFFFFFFF かつ DA[40] = 1 のパケットを含める

R/W 1

5 Back Pressure Mode

1 = キャリア検出に基づく Back Pressure を選択する0 = コリジョンに基づく Back Pressure を選択する

R/W 1

4 Flow Control and Back Pressure Fair Mode

1 = フェアモードを選択するフロー制御ポートと非フロー制御ポートが同じdestination ポートにデータを送信した時、非フロー制御ポートからのパケットが破棄されます。これにより、ポートのフロー制御が延長される事を防ぎます。0 = フロー制御ポートと非フロー制御ポートが同じdestination ポートにデータを送信した時、フロー制御ポートはフロー制御されるこれはフロー制御ポートにとって「フェア ( 公平 )」ではありません。

R/W 1

3 No Excessive Collision Drop

1 = コリジョンが 16 回以上発生してもスイッチはパケットを破棄しない0 = コリジョンが 16 回以上発生するとスイッチはパケットを破棄する

R/W 0

2 予約済み N/A ( 変更不可 ) RO 01 Legal

Maximum Packet Size Check Disable

1 = 最大 1536 バイトのパケットサイズを許容する0 = タグ付きパケット (CPU からポート 1 ～ 4 へのSTPID 付きパケットは含まず ) は最大 1522 バイトまで許容し、タグなしパケットは最大 1518 バイトまで許容する指定された値より大きなパケットは全て破棄されます。

R/W 0

0 予約済み N/A RO 0レジスタ 5 (0x05): グローバル制御 3

7 802.1q VLAN Enable 1 = 802.1q VLAN モードを有効にするVLAN テーブルは動作前に設定する必要があります。 0 = 802.1q VLAN を無効にする

R/W 0

6 IGMP Snoop Enable on Switch Port 5 SW5-GMII/

RGMII/MII/RMII Interface

1 = IGMP スヌープを有効にする全ての IGMP パケットは、スイッチポート 5 GMII/RGMII/MII/RMII インターフェイスを介してプロセッサに転送されます。0 = IGMP スヌープを無効にする

R/W 0

5 - 1 予約済み N/A ( 変更不可 ) RO 00000



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0 Sniff Mode Select 1 = Rx AND Tx スニフを有効にする (source ポートと destination ポートの両方がマッチする事が必要 ) 0 = Rx OR Tx スニフを有効にする (source ポートまたは destination ポートのどちらかがマッチする事が必要 )

Note: 既定値は Rx のみのスニフを実装するために使います。

R/W 0

レジスタ 6 (0x06): グローバル制御 47 Switch SW5-MII/RMII

Back Pressure Enable 1 = スイッチ MII/RMII インターフェイスで半二重Back Pressure を有効にする 0 = スイッチ MII/RMII インターフェイスで Back Pressure を無効にする

R/W 0

6 Switch SW5-MII/RMII Half-Duplex Mode

1 = MII/RMII インターフェイスで半二重モードを有効にする 0 = MII/RMII インターフェイスで全二重モードを有効にする

R/W 0

5 Switch SW5-MII/RMII Flow Control Enable

1 = スイッチ MII/RMII インターフェイスで全二重フロー制御を有効にする 0 = スイッチ MII/RMII インターフェイスで全二重フロー制御を無効にする

R/W 0

4 Switch SW5-MII/RMII Speed

1 = スイッチ SW5-MII/RMII を 10 Mbps モードにする 0 = スイッチ SW5-MII/RMII を 100 Mbps モードにする

R/W 0

3 Null VID Replacement 1 = Null の VID をポート VID (12 ビット ) で置き換える 0 = Null の VID を置き換えない

R/W 0

2 - 0 Broadcast Storm Protection Rate Bit[10:8]

このレジスタと次のレジスタ 7 の組み合わせにより、プリセットされた期間内に入力ポート上で許容するパケットデータの 64 バイトブロックの数を指定します。期間は 100BT の場合に 50 ms、10 BTの場合に 500 ms です。既定値は 1% です。

R/W 000

レジスタ 7 (0x07): グローバル制御 57 - 0 Broadcast Storm

Protection Rate Bits[7:0] このレジスタと前のレジスタ 6 の組み合わせにより、プリセットされた期間内に入力ポート上で許容するパケットデータの 64 バイトブロックの数を指定します。期間は 100BT の場合に 50 ms、10 BTの場合に 500 ms です。既定値は 1% です。

Note: 148,800 フレーム /s × 50 ms/ インターバル × 1% = 74 フレーム / インターバル ( 概数 ) = 0x4A

R/W 0x4A

レジスタ 8 (0x08): グローバル制御 6 MIB 制御

7 Flush Counter 1 = 有効なポートの全ての MIB カウンタを 0 にリセットするこのビットは、動作終了後に自動的にクリアされます。0 = MIB カウンタはリセットしない

R/W (SC) 0

6 Freeze Counter 1 = 有効なポートはカウントを停止する 0 = 有効なポートはカウントを停止しない

R/W 0

5 予約済み N/A ( 変更不可 ) RO 04 - 0 Control Enable 1 = 各ポートのフラッシュとフリーズを有効にする

Bit[4]: ポート 5 用Bit[3]: ポート 4 用Bit[2]: ポート 3 用Bit[1]: ポート 2 用Bit[0]: ポート 1 用0 = ブラッシュとフリーズを無効にする

R/W 0



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レジスタ 9 (0x09): グローバル制御 77 - 0 Factory

TestingN/A ( 変更不可 ) RO 0x40

レジスタ 10 (0x0A): グローバル制御 87 - 0 Factory

TestingN/A ( 変更不可 ) RO 0x00

レジスタ 11 (0x0B): グローバル制御 97 予約済み N/A ( 変更不可 ) RO 06 Port 5 SW5- RMII

Reference Clock Edge Select

SW5- RMII 参照クロックのデータサンプリングエッジを選択します。1 = REFCLK の立ち下がりエッジでデータをサンプリングする0 = REFCLK の立ち上がりエッジでデータをサンプリングする

R/W 0

5 - 4 LED Mode ポートのアクティビティ / ステータスを示すためのプログラマブル LED 出力 ( 制御レジスタの 2 ビットを使用 )。出力が LOW の時に LED は ON ( アクティブ ) であり、出力が HIGH の時に LED は OFF ( 非アクティブ ) です。

LINK = LED ON、ACT = LED 点滅、 LINK/ACT = LED ON/ 点滅速度 = LED ON (100BT)、LED OFF (10BT)、LED 点滅 (1000BT 向けに予約済み )全二重 / 半二重 = LED ON ( 全二重 )、LED OFF ( 半二重 )

R/W 00

3 予約済み N/A ( 変更不可 ) RO 02 予約済み N/A ( 変更不可 ) RO 01 REFCLKO Enable 1 = REFCLKO ピンのクロック出力を有効にする

0 = REFCLKO ピンのクロック出力を無効にする

ストラップインオプション : LED2_0PU = REFCLK_O (25 MHz) は有効 ( 既定値 )PD = REFCLK_O は無効

Note: これは追加のクロックです。システムが 25 MHz クロックを必要とする場合、このクロック源によってオシレータを節約できます。システムが25 MHz クロックを必要としない場合、このクロック源は無効にする必要があります。

R/W 0

0 SPI Read Sampling Clock Edge Select

SPI データ読み出しのサンプリングをトリガするSPI クロックエッジを選択します。1 = SPIクロックの立ち上がりエッジでトリガする ( 高速 SPI 向け )0 = SPI クロックの立ち下がりエッジでトリガする

R/W 0

レジスタ 12 (0x0C): グローバル制御 107 - 6 予約済み予約済み RO 015 - 2 予約済み N/A ( 変更不可 ) RO 0001



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4.2 ポートレジスタ

以下のレジスタは、ポートごとに割り当てられた機能を有効にするために使います。レジスタビットの割り当ては全てのポートで同じですが、各ポートのアドレスが異なります。

1 Tail Tag Enable Tail タグ機能はポート 5 にのみ適用されます。1 = FCS の直前に 1 バイトのデータを挿入する0 = データを挿入しない

R/W 0

0 Pass Flow Control Packet

1 = スイッチは 802.3x「フロー制御」パケットをフィルタ処理しない0 = スイッチは 802.3x「フロー制御」パケットをフィルタ処理する

R/W 0

レジスタ 13 (0x0D): グローバル制御 117 - 0 Factory

Testing N/A ( 変更不可 ) RO 00000000

レジスタ 14 (0x0E): パワーダウンマネジメント制御 17 - 6 予約済み N/A ( 変更不可 ) RO 00

5 PLL Power-Down Pll パワーダウンの有効化1 = 有効にする0 = 無効にする

Note: PLL パワーダウンはエナジー機能モード(EDPD モード ) 中に発生します。

R/W 0

4 - 3 Power Management Mode Select

電源管理モードの選択00 = 通常モード (D0)01 = エナジー機能モード (D2)10 = ソフトパワーダウンモード (D3)11 = 予約済み

Note: 「RC」は読み出し後クリア (Read Clear) を意味します。

R/W(RC)

00

2 - 0 予約済み N/A ( 変更不可 ) RO 000レジスタ 15 (0x0F): パワーダウンマネジメント制御 2

7 - 0 Go_Sleep_Time [7:0] エナジー機能が有効な場合、エネルギイベントが検出されない状態が決められた最小期間より長く持続した後に、デバイスは低消費電力ステートに移行します。この値は、その最小期間を制御するために使います。設定単位は 20 ms です。go_sleep 時間の既定値は 1.6 s です (80 Dec × 20 ms)。

R/W 01010000

表 4-4: ポートレジスタ


レジスタ 16 (0x10): ポート 1 制御 0レジスタ 32 (0x20): ポート 2 制御 0レジスタ 48 (0x30): ポート 3 制御 0レジスタ 64 (0x40): ポート 4 制御 0レジスタ 80 (0x50): ポート 5 制御 0

7 Broadcast Storm Protection Enable

1 = ポート上の Ingress パケットに対するブロードキャストストーム保護を有効にする 0 = ブロードキャストストーム保護を無効にする

R/W 0



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6 DiffServ Priority Classification Enable

1 = ポート上の Ingress パケットに対する DiffServ優先度分類を有効にする 0 = DiffServ 機能を無効にする

R/W 0

5 802.1p Priority Classification Enable

1 = ポート上の Ingress パケットに対する 802.1p優先度分類を有効にする 0 = ポート上の Ingress パケットに対する 802.1p優先度分類を無効にする

R/W 0

4 - 3 Port-Based Priority Classification Enable

00 = 「Diffserv」または「802.1p」優先度分類が無効であるか分類に失敗した場合、ポート上のIngress パケットは優先度 0 キューとして分類する01 = 「Diffserv」または「802.1p」優先度分類が無効であるか分類に失敗した場合、ポート上のIngress パケットは優先度 1 キューとして分類する10 = 「Diffserv」または「802.1p」優先度分類が無効であるか分類に失敗した場合、ポート上のIngress パケットは優先度 2 キューとして分類する11 = 「Diffserv」または「802.1p」優先度分類が無効であるか分類に失敗した場合、ポート上のIngress パケットは優先度 3 キューとして分類する

Note: 「DiffServ」、「802.1p」、「ポートベース」優先度は同時に有効にできます。802.1p と DSCP の論理和 (OR) 結果がポート優先度を上書きします。

R/W 00

2 Tag insertion 1 = ポート上にパケットを出力する時、スイッチは受信したパケットに 802.1q タグが付いていなければそのパケットに 802.1q タグを追加する既にタグが付いているパケットにはタグを追加しません。追加されるタグは Ingress ポートの「ポートVID」です。 0 = タグの追加を無効にする

R/W 0

1 Tag Removal 1 = ポート上にパケットを出力する時、スイッチは受信したパケットに 802.1q タグが付いていればそのパケットから 802.1q タグを削除するタグなしで受信したパケットは変更しません。 0 = タグの削除を無効にする

R/W 0

0 Two Queues Split Enable レジスタ 16/32/48/64/80 のこのビット [0] は、レジスタ 177/193/209/225/241 のビット [1] と組み合わせてポート 1 ～ 5 向けに使います。これにより、 1/2/4 分割のキューを選択します。ポート 1 の場合、レジスタ 177 のビット [1] とレジスタ 16 のビット [0] を使って以下を設定します。11 = 予約済み10 = ポート出力キューを 4 つの優先度キューに分割する、または、802.1p が有効であれば優先度 0 - 3 モードにマッピングする01 = ポート出力キューを 2 つの優先度キューに分割する、または、802.1p が有効であれば優先度 0 - 3 モードにマッピングする00 = ポート出力キューは分割しないパケットが高優先度または低優先度に分類されていても、同じ優先度として扱います。

R/W 0

表 4-4: ポートレジスタ ( 続き )アドレス名称概要モード既定値


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7 Sniffer Port 1 = ポートをスニファポートとして指定し、監視されるパケットを送信する0 = ポートを通常ポートとして使う

R/W 0

6 Receive Sniff 1 = ポートで受信する全てのパケットを「監視されたパケット」としてマーキングし、指定された「スニファポート」へ転送する 0 = 受信の監視はしない

R/W 0

5 Transmit Sniff 1 = ポートから送信する全てのパケットを「監視されたパケット」としてマーキングし、指定された「スニファポート」へ転送する 0 = 送信の監視はしない

R/W 0

4 - 0 Port VLAN Membership ポートの VLAN メンバーシップを定義します。 Bit[4]: ポート 5 用 Bit[3]: ポート 4 用Bit[2]: ポート 3 用 Bit[1]: ポート 2 用Bit[0]: ポート 1 用ポートはメンバーシップ内でのみ通信できます。「1」はそのポートをメンバーシップに含め、「0」はメンバーシップから除外します。

R/W 0x1f


7 User Priority Ceiling 1 = パケットの「User Priority」フィールドがポート制御 3 レジスタ内の「User Priority」よりも大きい場合、パケットの「User Priority」フィールドをポート制御 3 レジスタの「User Priority」フィールドで置き換える0 = パケットの「User Priority」フィールドをポート制御 3 レジスタの「User Priority」フィールドで置き換えない

R/W 0

6 Ingress VLAN Filtering 1 = パケットの VLAN テーブルビット [11:7] 内のVID ポートメンバーシップが Ingress ポートを含まない場合、スイッチはそのパケットを破棄する0 = Ingress VLAN のフィルタ処理はしない

R/W 0

5 Discard Non-PVID Packets

1 = パケットの VID が Ingress ポートの既定値 VIDとマッチしない場合、スイッチはそのパケットを破棄する0 = パケットは破棄しない

R/W 0

4 Force Flow Control 1 = オートネゴシエーションの結果に関係なくポートで Rx AND Tx フロー制御を有効にする 0 = オートネゴシエーションの結果に基づいてフロー制御を有効にする ( 既定値 )

R/W 0

3 Back Pressure Enable 1 = ポートの半二重 Back Pressure を有効にする 0 = ポートの半二重 Back Pressure を無効にする

R/W 0

2 Transmit Enable 1 = ポートでのパケット送信を有効にする 0 = ポートでのパケット送信を無効にする

R/W 1



KSZ8795CLX

1 Receive Enable 1 = ポートでのパケット受信を有効にする 0 = ポートでのパケット受信を無効にする

R/W 1

0 Learning Disable 1 = スイッチアドレス学習機能を無効にする 0 = スイッチアドレス学習機能を有効にする

R/W 0


7 - 0 Default Tag [15:8] ポートの既定値タグは以下を格納します。7- 5: User Priority 4: CFI 3 - 0: VID[11:8]

R/W 0


7 - 0 Default Tag [7:0] ポート 1 の既定値タグは以下を格納します。 7 - 0: VID[7:0]

R/W 1

レジスタ 19 と 20 ( および他のポートに対応する 2 つのレジスタ ) は以下の 2 つの目的で使います。- タグなし Ingress パケットに対応する Egress パケットにタグを付けるために使う- タグなしまたは Null-VID タグ付き Ingress パケットの既定値 VID としてアドレスルックアップ用に使う


7 - 3 予約済み N/A ( 変更不可 ) RO 000002 ACL Enable 1 = ACL を有効にする

0 = ACL を無効にする

R/W 0

1 - 0 AUTHENTICATION_MODE

これらのビットはポートベースの認証を制御します。 00、10 = 認証を無効にする (ACL が有効でも無効でも全てのトラフィックを許可する 01 = 認証を有効にする (ACL が有効でも無効でも全てのトラフィックをブロックする )11 = 認証を有効にする (ACL が有効な場合は全てのトラフィックを CPU ポートへトラップし、ACL が無効な場合にのみトラフィックをポート 5 CPUポートへトラップする )

R/W 00

レジスタ 22 (0x16): 予約済みレジスタ 38 (0x26): 予約済みレジスタ 54 (0x36): 予約済みレジスタ 70 (0x46): 予約済みレジスタ 86 (0x56): ポート 5 インターフェイス制御 6

7 RMII_CLK_SEL ポート 5 SW5-RMII モードの選択1 = RMII は内部クロックを使う ( クロックモード )0 = RMII は外部クロックを使う ( ノーマルモード )

ストラップインオプション : LED2_1PU = SW5-RMII はクロックモード中 ( 既定値 )PD = SW5-RMII はノーマルモード中

Note: このピンは内部プルアップを備えています。

R/W 1



KSZ8795CLX

6 Is_1Gbps 1 = GMII/RGMII モードでポート 5 向けに 1 Gbps を選択する0 = GMII/RGMII モードでポート 5 向けに 10/100 Mbps を選択するストラップインオプション : LED1_0PU = SW5-GMII/RGMII モードで 1 Gbps ( 既定値 )PD = SW5-GMII/RGMII モードで 10/100 Mbps

Note: このピンは内部プルアップを備えています。レジスタ 6: グローバル制御 4 のビット [4] を使って10/100 Mbps モードでの速度を 10 または 100 Mbpsに設定します。

R/W 1

5 予約済み N/A ( 変更不可 ) RO 14 RGMII Internal Delay (ID)

Ingress Enable Ingress RGMII-ID モードを有効にします。 1 = Ingress RGMII-ID を有効にするIngress クロック入力に内部遅延を追加します。 0 = 遅延を追加しないdata スキューへの clock だけに適用します。 Note: RGMII 接続パートナーの送信 data への clockスキューがプリント基板上で遅延を挿入せず標準仕様 ±0.5 ns である場合、bit[4] を 1 にセットします。これによって ingress 遅延を有効にする事で、要求される 1 ～ 2.6 ns の入力スキューを満たす事ができます（プリント基板レイアウトでは clock と dataのトレースの長さを等しくする必要があります）。

R/W 0

3 RGMII Internal Delay (ID) Egress Enable

Egress RGMII-ID モードを有効にします。 1 = Egress RGMII-ID を有効にするEgressクロック入力に内部遅延を追加します。 0 = 遅延を追加しないクロック - データ間スキューだけを適用します。 Note: ビット [3] を「1」にセットした場合、RGMII 送信クロックは内部 Egress 遅延を追加する事で、受信側に対して最小 1 ns のデータ - クロック間スキューを追加します。受信側で内部遅延を追加するかどうかは、受信側の受信タイミング要件によって決まります ( 外部でクロックにスキューを追加する必要がない場合、プリント基板上のクロックとデータのトレースの長さを同じにする必要があります )。

R/W 1

2 GMII/MII Mode Select ポート 5 GMAC5 SW5-GMII/MII モードの選択1 = GMII/MIIをGMAC/MACモードにする (既定値 ) 0 = GMII/MII を GPHY/PHY モードにする

ストラップインオプション : LED2_1PU = GMII/MII を GMAC/MAC モードにする ( 既定値 )PD = GMII/MII を GPHY/PHY モードにする

Note: GMAC5 SW5-GMII を GPHY モードに設定した場合、CRS および COL ピンが入力から出力に変更されます。 GMAC5 SW5-GMII を PHY モードに設定した場合、CRS/COL/RXC/TXC ピンが入力から出力に変更されます。

R/W 1



KSZ8795CLX

1 - 0 Interface Mode Select

Note: これはポート 5 SW5-GMII/RGMII/MII/RMII 向けに使います。

これらのビットにより、スイッチポート 5 (SW5)向けインターフェイスのタイプとモードを選択します。ポート 5 モードの選択 : 00 = MII 01 = RMII 10 = GMII11 = RGMII

ストラップインオプション : LED3[1:0]00 = MII01 = RMII10 = GMII11 = RGMII ( 既定値 )

Note: これらのピンは内部プルアップ抵抗を備えています。

R/W 11

レジスタ 23 (0x17): ポート 1 制御 7レジスタ 39 (0x27): ポート 2 制御 7レジスタ 55 (0x37): ポート 3 制御 7レジスタ 71 (0x47): ポート 4 制御 7レジスタ 87 (0x57): 予約済み

(Note 4-1)

7 - 6 予約済み N/A ( 変更不可 ) RO 005 - 4 Advertised_Flow_Control

_Capabilityこれらビットは、KSZ8795CLX が IEEE Clause31および Annex31B の規定に従ってオプションのMAC 制御サブレイヤと PAUSE 機能の両方をレートと媒体に関係なく全二重動作向けに実装している事を示します。 00 = PAUSE なし 01 = 対称 PAUSE 10 = リンクパートナーに向かう非対称 PAUSE 11 = 対称 PAUSE とローカルデバイスに向かう非対称 PAUSE の両方

ビット [5] は非対称 PAUSE をサポートするかどうかを示します。ビット [5] がセットされている時、ビット [4] の値はリンクを通過するフロー向けにサポートされる PAUSE フレームの方向を示します。非対称 PAUSE を設定した場合、IEEE Annex 31Bの定義に従って PAUSE 受信機能と PAUSE 送信機能を別々に有効にします。

R/W 11

3 Advertised 100BT Full-Duplex Capability

1 = 100BT 全二重機能を宣言する 0 = リンクパートナーに対して 100BT 全二重機能を宣言しない

R/W 1

2 Advertised 100BT Half-Duplex Capability

1 = 100BT 半二重機能を宣言する 0 = リンクパートナーに対して 100BT 半二重機能を宣言しない

R/W 1

1 Advertised 10BT Full-Duplex Capability

1 = 10BT 全二重機能を宣言する 0 = リンクパートナーに対して 10BT 全二重機能を宣言しない

R/W 1

0 Advertised 10BT Half-Duplex Capability

1 = 10BT 半二重機能を宣言する 0 = リンクパートナーに対して 10BT 半二重機能を宣言しない

R/W 1



KSZ8795CLX

レジスタ 24 (0x18): ポート 1 ステータス 0レジスタ 40 (0x28): ポート 2 ステータス 0レジスタ 56 (0x38): ポート 3 ステータス 0レジスタ 72 (0x48): ポート 4 ステータス 0レジスタ 88 (0x58): 予約済み

7 - 6 予約済み N/A ( 変更不可 ) RO 00005-4 Partner_Flow_Control_C

apableこれらのビットは、リンクパートナーが IEEE のClause31 および Annex 31B の規定に従ってオプションの MAC 制御サブレイヤと PAUSE 機能の両方をレートと媒体に関係なく全二重動作向けに実装しているという事を示します。 00 = PAUSE なし 01 = 対称 PAUSE 10 = リンクパートナーに向かう非対称 PAUSE 11 = 対称 PAUSE とローカルデバイスに向かう非対称 PAUSE の両方

RO 00

3 Partner 100BT Full-Duplex Capability

1 = リンクパートナーは 100BT 全二重機能をサポートする 0 = リンクパートナーは 100BT 全二重機能をサポートしない

RO 0

2 Partner 100BT Half-Duplex Capability

1 = リンクパートナーは 100BT 半二重機能をサポートする 0 = リンクパートナーは 100BT 半二重機能をサポートしない

RO 0

1 Partner 10BT Full-Duplex Capability

1 = リンクパートナーは 10BT 全二重機能をサポートする0 = リンクパートナーは 10BT 全二重機能をサポートしない

RO 0

0 Partner 10BT Half-Duplex Capability

1 = リンクパートナーは 10BT 半二重機能をサポートする 0 = リンクパートナーは 10BT 半二重機能をサポートしない

RO 0

レジスタ 25 (0x19): ポート 1 ステータス 1 (Note 4-1)レジスタ 41 (0x29): ポート 2 ステータス 1レジスタ 57 (0x39): ポート 3 ステータス 1レジスタ 73 (0x49): ポート 4 ステータス 1レジスタ 89 (0x59): 予約済み

7 HP_MDIX 1 = HP AutoMDI/MDI-X モード0 = Microchip AutoMDI/MDI-X モード

R/W 1

6 Factory Testing N/A ( 変更不可 ) RO 05 Polrvs 1 = 極性は反転している

0 = 極性は反転していない

RO 0

4 Transmit Flow Control Enable

1 = 送信フロー制御機能はアクティブ0 = 送信フロー制御機能は非アクティブ

RO 0

3 Receive Flow Control Enable

1 = 受信フロー制御機能はアクティブ0 = 受信フロー制御機能は非アクティブ

RO 0

2 Operation Speed 1 = リンク速度は 100 Mbps0 = リンク速度は 10 Mbps

RO 0

1 Operation Duplex 1 = リンクは全二重0 = リンクは半二重

RO 0

0 予約済み N/A ( 変更不可 ) RO 0



KSZ8795CLX

レジスタ 26 (0x1A): ポート 1 PHY 制御 8 (Note 4-1)レジスタ 42 (0x2A): ポート 2 PHY 制御 8レジスタ 58 (0x3A): ポート 3 PHY 制御 8レジスタ 74 (0x4A): ポート 4 PHY 制御 8レジスタ 90 (0x5A): 予約済み

7 CDT 10M Short

Note: CDT はケーブル診断テスト (Cable Diagnostic Test) を意味します。

1 = 10 m より近くで短絡している RO 0

6 - 5 CDT_Result 00 = 正常01 = ケーブルの断線を検出した10 = ケーブルの短絡11 = ケーブル診断テストに失敗した

RO 00

4 CDT_Enable 1 = ケーブル診断テストを有効にするこのビットは、ケーブル診断テスト (CDT) の完了後に自動的にクリアされます。0 = 有効にした場合、診断テストが完了した事を示す

R/W(SC)

0

3 Force_Link 1 = リンクパスを強制する0 = 通常動作

R/W 0

2 Pwrsave 1 = 省電力機能を有効にする0 = 省電力機能を無効にする

R/W 0

1 Remote Loopback 1 = リモートループバックを実行するポート 1 の例 : ポート 1 ( レジスタ 26 のビット [1] = 「1」)開始 : RXP1/RXM1 ( ポート 1)ループバック : ポート 1 の PHY の PMD/PMA終了 : TXP1/TXM1 ( ポート 1) レジスタ 42/58/74 のビット [1] = 「1」により、ポート 2/3/4 のリモートループバックを実行0 = 通常動作

R/W 0

0 CDT_Fault_Count[8] CDT フォルトカウントのビット [8] 異常箇所までの距離 = 約 0.4 m × CDT_Fault_Count[8:0]

RO 0

レジスタ 27 (0x1B): ポート 1 LinkMD 結果レジスタ 43 (0x2B): ポート 2 LinkMD 結果レジスタ 59 (0x3B): ポート 3 LinkMD 結果レジスタ 75 (0x3B): ポート 4 LinkMD 結果レジスタ 91 (0x5B): 予約済み

7 - 0 CDT_Fault_Count[7:0] CDT フォルトカウントのビット [7:0]

異常箇所までの距離 = 約 0.4 m × CDT_Fault_Count[8:0]

RO 0x00



KSZ8795CLX

レジスタ 28 (0x1C): ポート 1 制御 9レジスタ 44 (0x2C): ポート 2 制御 9レジスタ 60 (0x3C): ポート 3 制御 9レジスタ 76 (0x4C): ポート 4 制御 9レジスタ 92 (0x5C): 予約済み

(Note 4-1)

7 Disable Auto-Negotiation 1 = オートネゴシエーションを無効にする速度と全二重 / 半二重は、同じレジスタのビット[6:5] によって決まります。 0 = オートネゴシエーションを有効にする

R/W 0

6 Forced Speed 1 = オートネゴシエーションが無効 ( ビット [7] = 「1」) の場合に速度を 100BT に固定する 0 = オートネゴシエーションが無効 ( ビット [7] = 「1」) の場合に速度を 10BT に固定する

R/W 1

5 Forced Duplex 1 = オートネゴシエーションが無効 ( または有効であっても失敗した ) 場合に全二重方式に固定する 0 = オートネゴシエーションが無効 ( または有効であっても失敗した ) 場合に半二重方式に固定する ( 既定値 )

R/W 0

4 - 0 予約済み N/A ( 変更不可 ) RO 0x1fレジスタ 29 (0x1D): ポート 1 制御 10レジスタ 45 (0x2D): ポート 2 制御 10レジスタ 61 (0x3D): ポート 3 制御 10レジスタ 77 (0x4D): ポート 4 制御 10レジスタ 93 (0x5D): 予約済み

(Note 4-1)

7 LED Off 1 = 全てのポートの LED (LEDx_2/LEDx_1/LEDx_0ピン、「x」はポート番号 ) を OFF にするこのビットを「1」にセットした場合、これらのピンは HIGH に駆動されます。0 = 通常動作

R/W 0

6 TXIDS 1 = ポートのトランスミッタを無効にする 0 = 通常動作

R/W 0

5 Restart AN 1 = オートネゴシエーションを再開する0 = 通常動作

R/W(SC)

0

4 予約済み N/A ( 変更不可 ) RO 03 Power Down 1 = パワーダウン

0 = 通常動作 R/W 0

2 Disable Auto MDI/MDI-X 1 = AutoMDI/MDI-X 機能を無効にする 0 = AutoMDI/MDI-X 機能を有効にする

R/W 0

1 Forced MDI 1 = AutoMDI/MDIX が無効な場合に PHY を MDIモードに固定する 0 = AutoMDI/MDIX が無効な場合に PHY を MDI-Xモードに固定する

R/W 0

0 MAC Loopback 1 = MAC ループバックを実行するループバックパスは以下の通りです。例 : ポート 1 MAC ループバック ( レジスタ 29 のビット[0]) を「1」にセットし、ポート 2 をモニタポートとして使います。パケットが転送されます )開始 : ポート 2 が受信 ( ポート 3/4/5 からパケットの受信を開始する事もできます ) ループバック : ポート 1 の MAC 終了 : ポート 2 が送信 ( ポート 3/4/5 で終了する事もできます )レジスタ 45/61/77/93 のビット [0] を「1」にセットする事で、それぞれポート 2/3/4/5 での MAC ループバックを実行します。0 = 通常動作

R/W 0



KSZ8795CLX

Note 4-1 ポート制御 7 ～ 11/ ポートステータス 1 ～ 3 レジスタの内容には、標準 MIIM レジスタを介して MDC/MDIO インターフェイスによりアクセスできます。

レジスタ 30 (0x1E): ポート 1 ステータス 2 (Note 4-1)レジスタ 46 (0x2E): ポート 2 ステータス 2レジスタ 62 (0x3E): ポート 3 ステータス 2レジスタ 78 (0x4E): ポート 4 ステータス 2レジスタ 94 (0x5E): 予約済み

7 MDIX Status 1 = MDI 0 = MDI-X

RO 0

6 Auto-Negotiation Done 1 = オートネゴシエーションは完了した 0 = オートネゴシエーションは完了していない

RO 0

5 Link Good 1 = リンクは良好 0 = リンクは良好ではない

RO 0

4 - 0 予約済み N/A ( 変更不可 ) RO 00000レジスタ 31 (0x1F): ポート 1 制御 11/ ステータス 3レジスタ 47 (0x2F): ポート 2 制御 11/ ステータス 3レジスタ 63 (0x3F): ポート 3 制御 11/ ステータス 3レジスタ 79 (0x4F): ポート 4 制御 11/ ステータス 3レジスタ 95 (0x5F): 予約済み

(Note 4-1)

7 PHY Loopback 1 = PHY ループバックを実行するループバックパスは以下の通りです。例 -ポート 1 PHY ループバック ( レジスタ 31 のビット[7]) を「1」にセットします。ポート 2 をモニタポートとして使います。パケットが転送されます )開始 : ポート 2 が受信 ( ポート 3/4/5 から開始する事もできます )ループバック : ポート 1 の PHY の PMD/PMA終了 : ポート 2 が送信 ( ポート 3/4/5 で終了する事もできます )レジスタ 47/63/79/95 のビット [7] を「1」にセットする事で、それぞれポート 2/3/4/5 での PHY ループバックを実行します。0 = 通常動作

R/W 0

6 予約済み N/A ( 変更不可 ) RO 05 PHY Isolate 1 = PHY を内部 MII および TX+/TX- から電気的に分

離する 0 = 通常動作

R/W 0

4 Soft Reset 1 = PHY ソフトリセットこのビットは自動的にクリアされます。0 = 通常動作

R/W(SC)

0

3 Force Link 1 = PHY でリンクを強制する0 = 通常動作

R/W 0

2 - 0 Port Operation Mode Indication

ポート動作モードの現在の状態を示します。000 = 予約済み001 = オートネゴシエーション中010 = 10BASE-T 半二重011 = 100BASE-TX 半二重100 = 予約済み101 = 10BASE-T 全二重110 = 100BASE-TX 全二重111 = 予約済み

RO 001



KSZ8795CLX
4.3 アドバンスト制御レジスタ
レジスタ 104 ～ 109 は、スイッチングエンジンの MAC アドレスを定義します。48 ビットアドレスを MAC PAUSE制御フレーム内のソースアドレスとして使います。

レジスタ 110 および 111 は静的 MAC アドレステーブル、VLAN テーブル、動的アドレステーブル、PME レジスタ、ACL テーブル、EEE レジスタ、MIB カウンタに対するデータの読み書き用に使います。

表 4-5: アドバンスト制御レジスタ 104 ～ 109アドレス名称概要モード既定値

レジスタ 104 (0x68): MAC アドレス 07 - 0 MACA[47:40] — R/W 0x00

レジスタ 105 (0x69): MAC アドレス 17 - 0 MACA[39:32] — R/W 0x10

レジスタ 106 (0x6A): MAC アドレス 2 7 - 0 MACA[31:24] — R/W 0xA1

レジスタ 107 (0x6B): MAC アドレス 37 - 0 MACA[23:16] — R/W 0xff

レジスタ 108 (0x6C): MAC アドレス 47 - 0 MACA[15:8] — R/W 0xff

レジスタ 109 (0x6D): MAC アドレス 57 - 0 MACA[7:0] — R/W 0xff


レジスタ 110 (0x6E): インダイレクトアクセス制御 07 - 5 EEE/ACL/

PME Indirect Register Function Select

000 = ビット [3:2] で選択したテーブルに対してインダイレクトモードを使うこれらのビットが「000」ではない場合、ビット[3:2] はアドレスビットの最上位に追加されます ( アドレスの 2 MSB として使用 )。 001 = グローバルおよびポートベース EEE レジスタを選択するポートカウントはインダイレクトアドレスの 4 MSBで指定され、8 ビットレジスタポインタはインダイレクトアドレスの 8 LSB で指定されます。 010 = ポートベース ACL レジスタを選択するポートカウントはインダイレクトアドレスの 4 MSBで指定され、レジスタポインタはインダイレクトアドレスの 8 LSB で指定されます。011 = 予約済み 100 = PME 制御レジスタを選択する 101 = LinkMD ケーブル診断機能を使う (「LinkMDケーブル診断」の項目参照 )

R/W 000

4 Read High Write Low

1 = 読み出しサイクル 0 = 書き込みサイクル

R/W 0


KSZ8795CLX

Note 4-1 レジスタ 111 への書き込みによってコマンドがトリガされます。読み / 書きどちらのアクセスかはレジスタ 110 のビット [4] によって決まります。

インダイレクトデータレジスタ 112 ～ 120 は静的テーブル、VLAN、動的テーブル、PME、EEE、ACL、MIB カウンタ向けに使います。

3 - 2 Table Select or

Indirect Address [11:10]

ビット [6:5] = 00 の場合 : 00 = 静的 MAC アドレステーブルを選択する 01 = VLAN テーブルを選択する 10 = 動的アドレステーブルを選択する 11 = MIB カウンタを選択するビット [6:5] が「00」ではない場合、これらのビットはインダイレクトアドレスの 2 MSB ( ビット[11:10]) として使われます。その場合、インダイレクトアドレスのビット [11:8] はポートアドレスとして使われ、ビット [7:0] はレジスタアドレスとして使われます。

Note: 1. レジスタ 110 のビット [3:0] は、インダイレクトアドレスの 4 MSB ( ビット [11:8]) として使われます。この 4 ビットは、ポートインダイレクトレジスタ向けにも使われます。0000 = グローバルインダイレクトレジスタ0001 = ポート 1 インダイレクトレジスタ0010 = ポート 2 インダイレクトレジスタ0011 = ポート 3 インダイレクトレジスタ0100 = ポート 4 インダイレクトレジスタ0101 = ポート 5 インダイレクトレジスタ2. レジスタ 111 のビット [7:0] は、間接レジスタアドレス空間を保つために間接アドレスの 8LSB として使われます。

R/W 00

1 - 0 Indirect Address [9:8]

インダイレクトアドレスのビット [9:8] R/W 00

レジスタ 111 (0x6F): インダイレクトアクセス制御 1 (Note 4-1)7 ～ 0 Indirect

Address [7:0]インダイレクトアドレスのビット [7:0] R/W 00000000


レジスタ 112 (0x70): インダイレクトデータ 87 - 0 Indirect Data

[71:64]インダイレクトデータのビット [71:64] R/W 00000000



レジスタ 114 (0x72): インダイレクトデータ 6 7 - 0 Indirect Data






表 4-6: アドバンスト制御レジスタ 110 ～ 111 ( 続き )アドレス名称概要モード既定値


KSZ8795CLX

以下のインダイレクトバイトレジスタは、PME/ACL/EEE インダイレクトレジスタへのアクセス用にのみ使うダイレクトレジスタです。インダイレクトバイトレジスタ 160 (0XA0) は全ての PME/EEE/ACL インダイレクトレジスタに対する読み書き用に使います。









表 4-8: アドバンスト制御レジスタ 160、124 ～ 127アドレス名称概要モード既定値

Register 160 (0xA0): インダイレクトバイトレジスタ (PME/EEE/ACL レジスタ向けに使用 )7 - 0 Indirect

Byte[7:0]インダイレクトアクセスのバイトデータ R/W 00000000

レジスタ 124 (0x7C): 割り込みステータス

7 - 5 予約済み N/A ( 変更不可 ) RO 0004 PME

Interrupt Status

1 = PME 割り込み要求 0 = 通常

Note: このビットは PME 制御レジスタを反映し、PME 制御レジスタへの書き込みによってクリアされます。このビットは PME がアサートされた時にセットされます。このビットは「1」を書き込むとクリアされます (WC)。

RO 0

3 Port 4 Interrupt Status

1 = ポート 4 割り込み要求0 = 通常

Note: このビットはポート 4 でのリンク変更によってセットされます。このビットは「1」を書き込むとクリアされます (WC)。

R/WC 0




R/WC 0




R/WC 0




R/WC 0



KSZ8795CLX

レジスタ 128 および 129 は 802.1p 優先度フィールド 0 ～ 7 からスイッチの 4 つの優先度キュー0 ～ 3 へのマッピング用に使います。0x3 は最高優先度 ( 優先度 3) のキューであり、0x0 は最低優先度 ( 優先度 0) のキューです。

レジスタ 125 (0x7D): 割り込みマスク

7 - 5 予約済み N/A ( 変更不可 ) RO 0004 PME

Interrupt Mask

1 = PME 割り込みを有効にする0 = 通常

R/W 0

3 Port 4 Interrupt

Mask

1 = ポート 4 割り込みを有効にする0 = 通常

R/W 0

2 Port 3 Interrupt

Mask


R/W 0

1 Port 2 Interrupt

Mask


R/W 0

0 Port 1 Interrupt

Mask


R/W 0

レジスタ 126 (0x7E): ACL 割り込みステータス

7 - 5 予約済み N/A ( 変更不可 ) RO 0004 - 0 ACL_INT_

STATUSACL 割り込みステータス ( 各ポートに 1 ビットずつ割り当て )1 = ACL 割り込みを検出した0 = ACL 割り込みは検出していない

RO 00000

レジスタ 127 (0x7F): ACL 割り込み制御

7 - 5 予約済み N/A ( 変更不可 ) RO 0004 - 0 ACL_INT_

ENABLEACL 割り込みイネーブル ( 各ポートに 1 ビットずつ割り当て )1 = ACL 割り込みを有効にする0 = ACL 割り込みを無効にする

R/W 00000


レジスタ 128 (0x80): グローバル制御 127 - 6 Tag_0x3 IEEE 802.1p マッピング - このフィールドの値は、

フレームの IEEE 802.1p タグの値が 0x3 である場合にそのフレームの優先度として使われます。

R/W 0x1

5 - 4 Tag_0x2 IEEE 802.1p マッピング - このフィールドの値は、フレームの IEEE 802.1p タグの値が 0x2 である場合にそのフレームの優先度として使われます。

R/W 0x1

3 - 2 Tag_0x1 IEEE 802.1p マッピング - このフィールドの値は、フレームの IEEE 802.1p タグの値が 0x1 である持つ場合にそのフレームの優先度として使われます。

R/W 0x0

1 - 0 Tag_0x0 IEEE 802.1p マッピング - このフィールドの値は、フレームの IEEE 802.1p タグの値が 0x0 である場合にフレームの優先度として使われます。

R/W 0x0

レジスタ 129 (0x81): グローバル制御 137 - 6 Tag_0x7 IEEE 802.1p マッピング - このフィールドの値は、

フレームの IEEE 802.1p タグの値 0x7 である場合にそのフレームの優先度として使われます。

R/W 0x3

表 4-8: アドバンスト制御レジスタ 160、124 ～ 127 ( 続き )アドレス名称概要モード既定値


KSZ8795CLX

5 - 4 Tag_0x6 IEEE 802.1p マッピング - このフィールドの値は、フレームの IEEE 802.1p タグの値 0x6 である場合にそのフレームの優先度として使われます。

R/W 0x3


R/W 0x2


R/W 0x2


レジスタ 130 (0x82): グローバル制御 147 - 6 Pri_2Q[1:0] 2 キューコンフィグレーションが選択されている

場合、これらの Pri_2Q[1:0] ビットは、レジスタ128/129 からの IEEE 802.1p またはレジスタ 144 ～159 マッピング (4 キュー用 ) からの TOS/DiffServの 2 ビット結果を 2 キュー低 / 高優先度にマッピングするために使います。

IEEE 802.1p または TOS/DiffServ の 2 ビット結果 00 (0) = 低優先度キューにマッピングする01 (1) = Prio_2Q[0] を低 / 高優先度キューにマッピングする10 (2) = Prio_2Q[1] を低 / 高優先度キューにマッピングする11 (3) = 高優先度キューにマッピングする

Pri_2Q[1:0]: 00 = 結果 0/1/2 を低優先度にし、結果 3 を高優先度にする01 = 非サポート ( 使用禁止 )10 = 結果 0/1 を低優先度にし、結果 2/3 を高優先度にする ( 既定値 )11 = 結果 0 を低優先度にし、結果 1/2/3 を高優先度にする

R/W 10

5 - 0 予約済み N/A ( 変更不可 ) RO 001000レジスタ 131 (0x83): グローバル制御 15

7 - 6 予約済み N/A ( 変更不可 ) RO 105 Unknown

Unicast Packet

Forward

1 = 未知のユニキャストパケットの転送のサポートを有効にする0 = 無効にする

R/W 0

4 - 0 Unknown Unicast Packet

Forward Port Pap

00000 = 未知のユニキャストパケットは転送しない00001 = 未知のユニキャストパケットはポート 1へ転送する00011 = 未知のユニキャストパケットはポート 1/2へ転送する00111 = 未知のユニキャストパケットはポート 1/2/3 へ転送する01111 = 未知のユニキャストパケットはポート 1/2/3/4 へ転送する11111 = 未知のユニキャストパケットは全てのポートへブロードキャストする

R/W 00000

レジスタ 132 (0x84): グローバル制御 167 - 6 予約済み N/A ( 変更不可 ) RO 01



KSZ8795CLX

5 Unknown Multicast Packet

Forward (IPマルチキャストパケットは含まず )

1 = 未知のマルチキャストパケットの転送のサポートを有効にする0 = 無効にする

R/W 0

4 -0 Unknown Multicast Packet

Forward Port Map

00000 = 未知のマルチキャストパケットは転送しない00001 = 未知のマルチキャストパケットはポート 1 へ転送する00011 = 未知のマルチキャストパケットはポート1/2 へ転送する00111 = 未知のマルチキャストパケットはポート 1/2/3 へ転送する01111 = 未知のマルチキャストパケットはポート 1/2/3/4 へ転送する11111 = 未知のマルチキャストパケットは全てのポートへブロードキャストする

R/W 00000

レジスタ 133 (0x85): グローバル制御 177 - 6 予約済み N/A ( 変更不可 ) RO 00

5 Unknown VID Packet

Forward

1 = 未知の VID パケットの転送のサポートを有効にする0 = 無効にする

R/W 0

4 - 0 Unknown VID Packet

Forward Port Map

00000 = 未知の VID パケットは転送しない00001 = 未知の VID パケットはポート 1 へ転送する00011 = 未知の VID パケットはポート 1/2 へ転送する00111 = 未知の VID パケットはポート 1/2/3 へ転送する01111 = 未知の VID パケットはポート 1/2/3/4 へ転送する11111 = 未知の VID パケットは全てのポートへブロードキャストする

R/W 00000

レジスタ 134 (0x86): グローバル制御 187 予約済み N/A ( 変更不可 ) RO 06 Self-Address

Filter Enable1 = セルフアドレスのユニキャストおよびマルチキャストパケットのフィルタ処理を有効にする0 = セルフアドレスパケットのフィルタ処理を無効にする

Note: セルフアドレスフィルタは、Egress ポート上のパケットをフィルタ処理します。セルフ MACアドレスは、レジスタ 104 ～ 109 で割り当てます。

R/W 0

5 Unknown IP Multicast Packet

Forward

1 = 未知の IP マルチキャストパケットの転送のサポートを有効にする0 = 未知の IP マルチキャストパケットの転送のサポートを無効にする

R/W 0



KSZ8795CLX

Ipv4/Ipv6 TOS 優先度制御レジスタは、IP ヘッダ内の 6 ビット TOS フィールドから優先度を決定するために使われるフルデコードの 64 ビット DSCP (Differentiated Services Code Point) レジスタを実装します。TOS フィールドの最上位 6 ビットは 64 通りにフルデコードされ、結果として得られるコードは DSCP レジスタ内の対応するビット内の値にマッピングされます。

4 - 0 Unknown IP Multicast Packet

Forward Port Map

00000 = 未知の IP マルチキャストパケットは転送しない00001 = 未知の IP マルチキャストパケットはポート 1 へ転送する00011 = 未知の IP マルチキャストパケットはポート 1/2 へ転送する00111 = 未知の IP マルチキャストパケットはポート 1/2/3 へ転送する01111 = 未知の IP マルチキャストパケットはポート 1/2/3/4 へ転送する11111 = 未知の IP マルチキャストパケットは全てのポートへブロードキャストする

R/W 00000

レジスタ 135 (0x87): グローバル制御 197 - 6 予約済み N/A ( 変更不可 ) RO 005 - 4 Ingress Rate

Limit PeriodIngress レートリミットの計算に使う単位時間を選択します。00 = 16 ms01 = 64 ms1x = 256 ms

R/W 01

3 Queue-Based

Egress Rate Limit

Enabled

キューベースの Egress レートリミットを有効にします。0 = ポートベースの Egress レートリミット ( 既定値 )1 = キューベースの Egress レートリミット

R/W 0

2 Insertion Source Port PVID Tag Selection Enable

1 = ポート制御レジスタ 8 に基づいた各ソースポート PVID に対し、Egress ポートでのソースポートPVID タグの挿入または非挿入オプションを有効にする0 = 上記を無効にする ( 全ての Ingress ポートからの全てのパケットにポート制御 0 レジスタのビット [2] に基づいた PVID を挿入する )

R/W 0

1 - 0 予約済み N/A ( 変更不可 ) RO 00


レジスタ 144 (0x90): TOS 優先度制御 07 - 6 DSCP[7:6] Ipv4/Ipv6 マッピング

このフィールドの値は、フレームの IP OS/DiffServ/Traffic クラス値が 0x03 である場合にフレームの優先度として使われます。

R/W 00

5 - 4 DSCP[5:4] Ipv4/Ipv6 マッピングこのフィールドの値は、フレームの IP OS/DiffServ/Traffic クラス値が 0x02 である場合にフレームの優先度として使われます。

R/W 00


R/W 00



KSZ8795CLX


R/W 00

レジスタ 145 (0x91): TOS 優先度制御 17 - 6 DSCP[15:14] Ipv4/Ipv6 マッピング ( 値 = 0x07) R/W 005 - 4 DSCP[13:12] Ipv4/Ipv6 マッピング ( 値 = 0x06) R/W 003 - 2 DSCP[11:10] Ipv4/Ipv6 マッピング ( 値 = 0x05) R/W 001 - 0 DSCP[9:8] Ipv4/Ipv6 マッピング ( 値 = 0x04) R/W 00

レジスタ 146 (0x92): TOS 優先度制御 27 - 6 DSCP[23:22] Ipv4/Ipv6 マッピング ( 値 = 0x0B) R/W 005 - 4 DSCP[21:20] Ipv4/Ipv6 マッピング ( 値 = 0x0A) R/W 003 - 2 DSCP[19:18] Ipv4/Ipv6 マッピング ( 値 = 0x09) R/W 001 - 0 DSCP[17:16] Ipv4/Ipv6 マッピング ( 値 = 0x08) R/W 00

レジスタ 147 (0x93): TOS 優先度制御 37 - 6 DSCP[31:30] Ipv4/Ipv6 マッピング ( 値 = 0x0F) R/W 005 - 4 DSCP[29:28] Ipv4/Ipv6 マッピング ( 値 = 0x0E) R/W 003 - 2 DSCP[27:26] Ipv4/Ipv6 マッピング ( 値 = 0x0D) R/W 001 - 0 DSCP[25:24] Ipv4/Ipv6 マッピング ( 値 = 0x0C) R/W 00


レジスタ 149 (0x95): TOS 優先度制御 57 - 6 DSCP[47:46] Ipv4/Ipv6 マッピング ( 値 = 0x17) R/W 005 - 4 DSCP[45:44] Ipv4/Ipv6 マッピング ( 値 = 0x16) R/W 003 - 2 DSCP[43:42] IIpv4/Ipv6 マッピング ( 値 = 0x15) R/W 001 - 0 DSCP[41:40] Ipv4/Ipv6 マッピング ( 値 = 0x14) R/W 00

レジスタ 150 (0x96): TOS 優先度制御 67 - 6 DSCP[55:54] Ipv4/Ipv6 マッピング ( 値 = 0x1B) R/W 005 - 4 DSCP[53:52] Ipv4/Ipv6 マッピング ( 値 = 0x1A) R/W 003 - 2 DSCP[51:50] Ipv4/Ipv6 マッピング ( 値 = 0x19) R/W 001 - 0 DSCP[49:48] Ipv4/Ipv6 マッピング ( 値 = 0x18) R/W 00

レジスタ 151 (0x97): TOS 優先度制御 77 - 6 DSCP[63:62] Ipv4/Ipv6 マッピング ( 値 = 0x1F) R/W 005 - 4 DSCP[61:60] Ipv4/Ipv6 マッピング ( 値 = 0x1E) R/W 003 - 2 DSCP[59:58] Ipv4/Ipv6 マッピング ( 値 = 0x1D) R/W 001 - 0 DSCP[57:56] Ipv4/Ipv6 マッピング ( 値 = 0x1C) R/W 00




KSZ8795CLX


レジスタ 154 (0x9A): TOS 優先度制御 107 - 6 DSCP[87:86] Ipv4/Ipv6 マッピング ( 値 = 0x2B) R/W 005 - 4 DSCP[85:84] Ipv4/Ipv6 マッピング ( 値 = 0x2A) R/W 003 - 2 DSCP[83:82] Ipv4/Ipv6 マッピング ( 値 = 0x29) R/W 001 - 0 DSCP[81:80] Ipv4/Ipv6 マッピング ( 値 = 0x28) R/W 00

レジスタ 155 (0x9B): TOS 優先度制御 117 - 6 DSCP[95:94] Ipv4/Ipv6 マッピング ( 値 = 0x2F) R/W 005 - 4 DSCP[93:92] Ipv4/Ipv6 マッピング ( 値 = 0x2E) R/W 003 - 2 DSCP[91:90] Ipv4/Ipv6 マッピング ( 値 = 0x2D) R/W 001 - 0 DSCP[89:88] Ipv4/Ipv6 マッピング ( 値 = 0x2C) R/W 00

レジスタ 156 (0x9C): TOS 優先度制御 127 - 6 DSCP

[103:102]Ipv4/Ipv6 マッピング ( 値 = 0x33) R/W 00

5 - 4 DSCP[101:100]

Ipv4/Ipv6 マッピング ( 値 = 0x32) R/W 00

3 - 2 DSCP[99:98] Ipv4/Ipv6 マッピング ( 値 = 0x31) R/W 001 - 0 DSCP[97:96] Ipv4/Ipv6 マッピング ( 値 = 0x30) R/W 00

レジスタ 157 (0x9D): TOS 優先度制御 137 - 6 DSCP

[111:110]Ipv4/Ipv6 マッピング ( 値 = 0x37) R/W 00

5 - 4 DSCP[109:108]


3 - 2 DSCP[107:106]


1 - 0 DSCP[105:104]


レジスタ 158 (0x9E): TOS 優先度制御 147 - 6 DSCP

[119:118]Ipv4/Ipv6 マッピング ( 値 = 0x3B) R/W 00

5 - 4 DSCP[117:116]

Ipv4/Ipv6 マッピング ( 値 = 0x3A) R/W 00

3 - 2 DSCP[115:114]


1 - 0 DSCP[113:112]


レジスタ 159 (0x9F): TOS 優先度制御 157 - 6 DSCP

[127:126]Ipv4/Ipv6 マッピング ( 値 = 0x3F) R/W 00

5 - 4 DSCP[125:124]

Ipv4/Ipv6 マッピング ( 値 = 0x3E) R/W 00

3 - 2 DSCP[123:122]

Ipv4/Ipv6 マッピング ( 値 = 0x3D) R/W 00



KSZ8795CLX

1 - 0 DSCP[121:120]

Ipv4/Ipv6 マッピング ( 値 = 0x3C) R/W 00


レジスタ 163 (0xA3): グローバル制御 207 予約済み N/A ( 変更不可 ) RO 0

6 - 4 GMII/RGMIHigh-Speed

Drive Strength

GMII および RGMI 向けの高速インターフェイス駆動電流000 = 2 mA001 = 4 mA 010 = 8 mA011 = 12 mA100 = 16 mA 101 = 20 mA110 = 24 mA ( 既定値 ) 111 = 28 mA

R/W 110

3 予約済み N/A ( 変更不可 ) RO 02 - 0 MII/RMII

Low-Speed Drive

Strength

GMII および RGMI 向けの低速インターフェイス駆動電流000 = 2 mA001 = 4 mA 010 = 8 mA ( 既定値 )011 = 12 mA100 = 16 mA 101 = 20 mA110 = 24 mA 111 = 28 mA

R/W 010

レジスタ 164 (0xA4): グローバル制御 217 - 4 予約済み N/A ( 変更不可 ) RO 0x2

3 IPv6 MLD Snooping

Option

IPv6 MLD スヌープオプション1 = 有効にする0 = 無効にする

R/W 0

2 IPv6 MLD Snooping Enable

IPv6 MLD スヌープの有効化1 = 有効にする0 = 無効にする

R/W 0

1 - 0 予約済み N/A ( 変更不可 ) RO 10



KSZ8795CLX

表 4-13: 追加のアドバンスト制御レジスタ (Note 4-1)アドレス名称概要モード既定値

レジスタ 176 (0xB0): ポート 1 制御 12レジスタ 192 (0xC0): ポート 2 制御 12レジスタ 208 (0xD0): ポート 3 制御 12レジスタ 224 (0xE0): ポート 4 制御 12レジスタ 240 (0xF0): ポート 5 制御 12

7 予約済み — RO 16 Pass All

Framesポートごとに全フレームの通過を許可します。1 = 有効にする0 = 無効にする

Note: これは RX スニフによるポートミラーリングにのみ使います。

R/W 0

5 -4 予約済み — RO 003 Insert Source

Port PVID for Untagged

Packet Destination to Highest

Egress Port

レジスタ 176: Egress ポート 5 でソースポート 1 PVID をタグなしフレームに挿入するレジスタ 192: Egress ポート 5 でソースポート 2 PVID をタグなしフレームに挿入するレジスタ 208: Egress ポート 5 でソースポート 3 PVID をタグなしフレームに挿入するレジスタ 224: Egress ポート 5 でソースポート 4 PVID をタグなしフレームに挿入するレジスタ 240: Egress ポート 4 でソースポート 5 PVID をタグなしフレームに挿入する

Note: レジスタ 135 のビット [2] により有効にします。

R/W 0

2 Insert Source Port PVID for

Untagged Packet

Destination to Second

Highest Egress Port



R/W 0


Untagged Packet

Destination to Second

Lowest Egress Port



R/W 0


KSZ8795CLX


Untagged Packet

Destination to Lowest

Egress Port

レジスタ 176: Egress ポート 2 でソースポート 1 PVID をタグなしフレームに挿入するレジスタ 192: Egress ポート 1 でソースポート 2 PVID をタグなしフレームに挿入するレジスタ 208: Egress ポート 1 でソースポート 3 PVID をタグなしフレームに挿入するレジスタ 224:Egress ポート 1 でソースポート 4 PVID をタグなしフレームに挿入するレジスタ 240:Egress ポート 1 でソースポート 5 PVID をタグなしフレームに挿入する


R/W 0


7 - 2 予約済み — RO 0000001 4 Queue Split

Enableこのビットとレジスタ 16/32/48/64/80 のビット [0]の組み合わせにより、キューの分割 (1、2、4) を選択します。

レジスタ 177 のビット [1]、レジスタ 16 のビット[0] = の設定 : 11 = 予約済み10 = ポート出力キューを 4 つの優先度キューに分割する、または、802.1p が有効であれば優先度 0～ 3 モードに割り当てる01 = ポート出力キューを 2 つの優先度キューに分割する、または、802.1p が有効であれば優先度 0～ 3 モードに割り当てる00 = ポート出力キューは分割しないパケットが高優先度と低優先度に分類されていても、同じ優先度として扱います。

R/W 0

0 Enable Dropping Tag

0 = タグ付きパケットを破棄しない1 = タグ付きパケットを破棄する

R/W 0


7 Enable Port Transmit Queue 3

Ratio

0 = 厳格な優先度 ( この優先度キュー 3 からのパケットを全て送信した後に、より低優先度のキューを送信する )1 = この優先度キュー 3 から特定時間内に送信できるパケットの数をビット [6:0] で指定する

R/W 1

6 - 0 Port Transmit Queue 3 Ratio[6:0]

4 キューモードにおける最高優先度パケットの送信キュー 3 のパケット数

R/W 0001000

表 4-13: 追加のアドバンスト制御レジスタ (Note 4-1) ( 続き )アドレス名称概要モード既定値


KSZ8795CLX



Ratio


R/W 1


4 キューモードにおける第 2 位優先度パケットの送信キュー 2 のパケット数

R/W 0000100



Rate


R/W 1


4 キューモードにおける第 3 位優先度パケットおよび 2 キューモードにおける高優先度パケットの送信キュー 1 のパケット数

R/W 0000010



Rate


R/W 1


4 キューモードにおける最低優先度パケットおよび2 キューモードにおける低優先度パケットの送信キュー 0 のパケット数

R/W 0000001

レジスタ 182 (0xB6): ポート 1 レート制限制御レジスタ 198 (0xC6): ポート 2 レート制限制御レジスタ 214 (0xD6): ポート 3 レート制限制御レジスタ 230 (0xE6): ポート 4 レート制限制御レジスタ 246 (0xF6): ポート 5 レート制限制御

7 予約済み — RO 06 Ingress Limit

Port/Priority Based Select

1 = Ingress レートはポートベースで制限する 0 = Ingress レートは優先度ベースで制限する

R/W 0



KSZ8795CLX

5 Ingress Limit Bit/Packets

Mode Select

1 = レート制限はパケット数に基づいてカウントする0 = レート制限はビット数に基づいてカウントする

R/W 0

4 Ingress Rate Limit Flow

Control Enable

1 = ポートの受信レートが過大な場合にフロー制御をアサートする0 = ポートの受信レートが過大でもフロー制御はアサートしない

R/W 0

3 - 2 Limit Mode Ingress 制限モードこれらのビットは、Ingress レート制限に対して制限およびカウントするフレームのタイプを指定します。00 = 全てのフレームを制限およびカウントする01 = ブロードキャスト、マルチキャスト、Floodedユニキャストフレームを制限およびカウントする10 = ブロードキャストおよびマルチキャストフレームのみ制限およびカウントする11 = ブロードキャストフレームのみ制限およびカウントする

R/W 00

1 Count IFG IFG バイトをカウントします。1 = 各フレームの最小フレーム間ギャップ (IFG) バイト ( フレームあたり 12) を Ingress およびEgress レート制限の計算に含める0 = IFG バイトはカウントしない

R/W 0

0 Count Pre プリアンブルバイトをカウントします。1 = 各フレームのプリアンブルバイト ( フレームあたり 8) を Ingress および Egress レート制限の計算に含める0 = プリアンブルバイトはカウントしない

R/W 0

レジスタ 183 (0xB7): ポート 1 優先度 0 Ingress 制限制御 1レジスタ 199 (0xC7): ポート 2 優先度 0 Ingress 制限制御 1レジスタ 215 (0xD7): ポート 3 優先度 0 Ingress 制限制御 1レジスタ 231 (0xE7): ポート 4 優先度 0 Ingress 制限制御 1レジスタ 247 (0xF7): ポート 5 優先度 0 Ingress 制限制御 1

7 予約済み — RO 06 - 0 Port Based

Priority 0 Ingress Limit

優先度 0 フレームの Ingress データレート制限このポートからの Ingress トラフィックは、3.6.9「レート制限のサポート」内の表 3-18 に従って形成されます。

R/W 0000000


7 予約済み — RO 06 - 0 Port-Based

Priority 1 Ingress Limit


R/W 0000000


7 予約済み — RO 0



KSZ8795CLX

6 - 0 Port-Based Priority 2

Ingress Limit


R/W 0000000

レジスタ 186 (0xBA): ポート 1 優先度 3 Ingress 制限制御 4レジスタ 202 (0xCA): ポート 2 優先度 3 Ingress 制限制御 4レジスタ 218 (0xDA): ポート 3 優先度 3 Ingress 制限制御 4レジスタ 234 (0xEA): ポート 4 優先度 3 Ingress 制限制御 4レジスタ 250 (0xFA): ポート 5 優先度 3 Ingress 制限制御 4

7 Port-Based Ingress Rate Limit Enable

優先度設定に対する Ingress データレート制限優先度 Ingress 制限制御に従って全ての優先度キュー向けにポート Ingress レート制限エンジンをトリガします。

Note: このレジスタへの書き込みは、優先度Ingress 制限制御に従って全ての優先度キュー向けにポート Ingress レート制限エンジンをトリガします。ポート優先度 0 ～ 3 の Ingress レート制限制御を有効にするには、ポート Ingress 制限制御 1 ～ 4レジスタのビット [6:0] を設定した後に、レジスタ186/202/218/234/250 のビット [7] ( それぞれポート1/2/3/4/5 に対応 ) をセットする必要があります。

R/W 0

6 - 0 Port-Based Priority 3

Ingress Limit


R/W 0000000

レジスタ 187 (0xBB): ポート 1 キュー 0 Egress 制限制御 1レジスタ 203 (0xCB): ポート 2 キュー 0 Egress 制限制御 1レジスタ 219 (0xDB): ポート 3 キュー 0 Egress 制限制御 1レジスタ 235 (0xEB): ポート 4 キュー 0 Egress 制限制御 1レジスタ 251 (0xFB): ポート 5 キュー 0 Egress 制限制御 1

7 予約済み — RO 06 - 0 Port Queue 0

Egress Limit優先度 0 フレームの Egress データレート制限このポートからの Egress トラフィックは 3.6.9「レート制限のサポート」内の表 3-18 に従って形成されます。4 キューモードの場合、これは最低優先度です。2 キューモードの場合、これは低優先度です。

R/W 0000000

レジスタ 188 (0xBC): ポート 1 キュー 1 Egress 制限制御 2レジスタ 204 (0xCC): ポート 2 キュー 1 Egress 制限制御 2レジスタ 220 (0xDC): ポート 3 キュー 1 Egress 制限制御 2レジスタ 236 (0xEC): ポート 4 キュー 1 Egress 制限制御 2レジスタ 252 (0xFC): ポート 5 キュー 1 Egress 制限制御 2

7 予約済み — RO 06 - 0 Port Queue 1

Egress Limit優先度 1 フレームの Egress データレート制限このポートからの Egress トラフィックは 3.6.9「レート制限のサポート」内の表 3-18 に従って形成されます。4 キューモードの場合、これは第 3 位の優先度です。2 キューモードの場合、これは高優先度です。

R/W 0000000

レジスタ 189 (0xBD): ポート 1 キュー 2 Egress 制限制御 3レジスタ 205 (0xCD): ポート 2 キュー 2 Egress 制限制御 3レジスタ 221 (0xDD): ポート 3 キュー 2 Egress 制限制御 3レジスタ 237 (0xED): ポート 4 キュー 2 Egress 制限制御 3レジスタ 253 (0xFD): ポート 5 キュー 2 Egress 制限制御 3




KSZ8795CLX

Note 4-1 ポート優先度 0 ～ 3 Ingress レート制限モードでは、全ての関連する Egress ポートを 2 キューまたは4 キューモードに設定する必要があります。ポートキュー 0 ～ 3 Egress レート制限モードでは、最高優先度パケットにレート選択テーブルに基づく厳密なレート制限が与えられます。ポートあたり複数の Egress キューを使う場合、他の優先度パケットのレートは、ポート制御 14/15/16/17 レジスタで設定されたレシオに基づきます。

6 - 0 ポートキュー 2

Egress 制限

優先度 2 フレームの Egress データレート制限このポートからの Egress トラフィックは 3.6.9「レート制限のサポート」内の表 3-18 に従って形成されます。4 キューモードの場合、これは第 2 位の優先度です。

R/W 0000000

レジスタ 190 (0xBE): ポート 1 キュー 3 Egress 制限制御 4レジスタ 206 (0xCE): ポート 2 キュー 3 Egress 制限制御 4レジスタ 222 (0xDE): ポート 3 キュー 3 Egress 制限制御 4レジスタ 238 (0xEE): ポート 4 キュー 3 Egress 制限制御 4レジスタ 254 (0xFE): ポート 5 キュー 3 Egress 制限制御 4

7 予約済み — RO 06 - 0 ポート

キュー 3 Egress 制限

優先度 3 フレームの Egress データレート制限このポートからの Egress トラフィックは 3.6.9「レート制限のサポート」内の表 3-18 に従って形成されます。4 キューモードの場合、これは最高優先度です。

R/W 0000000


レジスタ 191 (0xBF): 試験レジスタ

7 - 0 予約済み N/A ( 変更不可 ) RO 0x80レジスタ 207 (0xCF): 予約済み制御レジスタ

7 - 0 予約済み N/A ( 変更不可 ) RO 0x15レジスタ 223 (0xDF): 試験レジスタ 2

7 - 0 予約済み N/A ( 変更不可 ) RO 0x0Cレジスタ 239 (0xEF): 試験レジスタ 3

7 - 0 予約済み N/A ( 変更不可 ) RO 0x32レジスタ 255 (0xFF): 試験レジスタ 4

7 - 0 予約済み N/A ( 変更不可 ) RO 0x00

表 4-15: インダイレクトレジスタの説明

制御インダイレクトアドレス内容

ダイレクトアドレス 0x6E、機能選択ビット [7-5] = 000、テーブル選択ビット [3-2] = 00

0x000 ～ 0x01F 静的 MAC アドレステーブルエントリ0 ～ 31


0x000 ～ 0x1FF VLAN テーブルバケット 0 ～ 1023 ( バケットあたり 4 エントリ )


0x000 ～ 0x1FF 動的 MAC アドレステーブルエントリ0 ～ 1023



KSZ8795CLX

4.4 静的 MAC アドレステーブルKSZ8795CLX は静的および動的アドレステーブルを実装しています。DA ルックアップが要求された場合、パケットを転送するかどうか決めるために両方のテーブルを検索します。SA ルックアップが要求された場合、エージング、マイグレーション、学習のために動的テーブルだけを検索します。静的 DA ルックアップの結果は、動的 DA ルックアップの結果よりも優先されます。両方のテーブルで DA マッチがある場合、静的テーブルからの結果を使います。静的テーブルは、外部 SPI マスタ ( 通常はプロセッサ ) のみによってアクセスおよび制御できます。KSZ8795CLX は静的テーブル内のエントリをエージング処理しません。外部デバイスは追加、変更、削除の全てを行います。

Note: 以下の表に示す通り、静的 MAC テーブルのレジスタビットの割り当てはテーブルの読み出し用と書き込み用で異なります。


0x000 ～ 0x08F、0x100 ～ 0x109 0x000 ～ 0x01F ポート 1 MIB カウンタ0x020 ～ 0x03F ポート 2 MIB カウンタ0x040 ～ 0x05F ポート 3 MIB カウンタ0x060 ～ 0x07F ポート 4 MIB カウンタ0x080 ～ 0x09F ポート 5 MIB カウンタ0x100 ～ 0x113 全バイト / 破棄パケット MIB カウンタ

ダイレクトアドレス 0x6E 、機能選択ビット [7-5] = 001、ビット [3-0] = インダイレクトアドレス、ビット [11-8] = MSBインダイレクトアドレス = ポートインダイレクトレジスタアドレス0xn

0xn, 6h00 - 0xn, 6h05 ポートベースの 16 ビット EEE 制御レジスタ 0～ 5n - ポート番号インダイレクトバイトレジスタ (0xA0)を使用

ダイレクトアドレス 0x6E、機能選択ビット [7-5] = 010、ビット [3-0] = インダイレクトアドレス、ビット [11-8] = MSBインダイレクトアドレス = ポートインダイレクトレジスタアドレス0xn

0xn, 6h00 - 0xn, 6h1F ACL エントリ 0 ～ 15、エントリ 0に対して 6h00および 6h01等n - ポート番号インダイレクトバイトレジスタ (0xA0)を使用


0xn, 8h00 - 0xn, 8h4FF 工場設定用に予約済み


0xn, 8h00 - 0xn, 8h4FF コンフィグレーションレジスタ、PME等n = 0: グローバルn = 1～ 4: ポート番号インダイレクトバイトレジスタ (0xA0)を使用


0xn, 8h00 - 0xn, 8h4FF 工場設定用に予約済み

表 4-16: 静的 MAC アドレステーブル


読み出し向け静的 MAC テーブルのフォーマット (32 エントリ )63 - 57 FID 128 個のアクティブ VLAN の中の 1 つを指すフィル

タ VLAN ID です。

RO 0000000

56 Use FID 1 = (FID+MAC) を使って静的テーブルをルックアップする0 = MAC だけを使って静的テーブルをルックアップする

RO 0


表 4-15: インダイレクトレジスタの説明 ( 続き )制御インダイレクトアドレス内容


KSZ8795CLX

例 : 1. 静的アドレステーブルの読み出し (2 番目のエントリを読み出す )

レジスタ 110 に 0x10 を書き込む ( 静的アドレスの読み出しを選択する )。レジスタ 111 に 0x1 を書き込む ( 読み出し動作をトリガする )。

次にレジスタ 113 (63:56) を読み出す。レジスタ 114 (55:48) を読み出す。レジスタ 115 (47:40) を読み出す。レジスタ 116 (39:32) を読み出す。

54 Override 1 = スパニングツリー「送信イネーブル = 0」または「受信イネーブル = 0」設定をオーバーライドするこのビットはスパニングツリーの実装用に使います。0 = オーバーライドしない

RO 0

53 Valid 1 = このエントリは有効 (ルックアップの結果を使う )0 = このエントリは無効

RO 0

52 - 48 Forwarding Ports

これらの 5 ビットは転送ポートを制御します。例 : 00001 = ポート 1 へ転送する00010 = ポート 2 へ転送する00100 = ポート 3 へ転送する01000 = ポート 4 へ転送する10000 = ポート 5 へ転送する00110 = ポート 2 とポート 3 へ転送する11111 = ブロードキャスト (Ingress ポートを除く )

RO 00000

47 - 0 MAC Address (DA)

48 ビットの MAC アドレスです。 RO 0x0

書き込み向け静的 MAC テーブルのフォーマット (32 エントリ )62 - 56 FID 128 個のアクティブ VLAN の中の 1 つを指すフィル

タ VLAN ID です。 W 0000000

55 Use FID 1 = (FID+MAC) を使って静的テーブルをルックアップする0 = MAC だけを使って静的テーブルをルックアップする

W 0

54 Override 1 = スパニングツリー「送信イネーブル = 0」または「受信イネーブル = 0」設定をオーバーライドするこのビットはスパニングツリーの実装用に使います。0 = オーバーライドしない

W 0

53 Valid 1 = このエントリは有効 ( ルックアップの結果を使う )0 = このエントリは無効

W 0

52 - 48 Forwarding Ports

これらの 5 ビットは転送ポートを制御します。例 : 00001 = ポート 1 へ転送する00010 = ポート 2 へ転送する 00100 = ポート 3 へ転送する01000 = ポート 4 へ転送する10000 = ポート 5 へ転送する00110 = ポート 2 とポート 3 へ転送する11111 = ブロードキャスト (Ingress ポートを除く )

W 00000

47 - 0 MAC Address (DA)

48 ビットの MAC アドレスです。 W 0

表 4-16: 静的 MAC アドレステーブル ( 続き )アドレス名称概要モード既定値


KSZ8795CLX
レジスタ 117 (31:24) を読み出す。レジスタ 118 (23:16) を読み出す。レジスタ 119 (15:8) を読み出す。レジスタ 120 (7:0) を読み出す。
2. 静的アドレステーブルの書き込み (8 番目のエントリを書き込む )レジスタ 113 (62:56) に書き込む。レジスタ 114 (55:48) に書き込む。レジスタ 115 (47:40) に書き込む。レジスタ 116 (39:32) に書き込む。レジスタ 117 (31:24) に書き込む。レジスタ 118 (23:16) に書き込む。レジスタ 119 (15:8) に書き込む。レジスタ 120 (7:0) に書き込む。レジスタ 110 に 0x00 を書き込む ( 静的アドレスの書き込みを選択する )。レジスタ 111 に 0x7 を書き込む ( 書き込み動作をトリガする )。

4.5 VLAN テーブル

VLAN テーブルは VLAN テーブルのルックアップ用に使います。802.1q VLAN モードが有効 ( レジスタ 5 のビット [7]= 1) の場合、このテーブルを使って Ingress パケットに関連する VLAN 情報を取得します。VLAN テーブルには 3 つのフィールド (FID ( フィルタ ID)、Valid、Membership) があります。3 つのフィールドは、テーブルを使う前に初期化する必要があります。4096 の VID が専用のメモリアドレスインデックスとして 1024x52 ビットメモリ空間に使われるため、VID フィールドはありません。各エントリは 4 つの VLAN を持ちます。各 VLAN は 13 ビットを持ちます。従って、4 つの VLAN には 52 ビットが必要です。専用メモリアドレスとデータビットを使って合計 4096 個の VLANID をサポートするため、全部で 1024 個のエントリがあります。7 ビットの FID により、 128 個のアクティブ VLANをサポートします。

802.1q VLAN モードが有効な場合、KSZ8795CLX はタグなしまたは NULL VID タグ付きの各 Ingress パケットにIngress ポートの既定値ポート VID を割り当てます。パケットがタグ ( 非 NULL の VID) 付きである場合、そのタグ内の VID が使われます。ルックアップ処理は、VID 番号に基づく VLAN テーブルのルックアップから始まります ( 対応する専用メモリアドレスとデータビットを使用 )。エントリが VLAN テーブル内で有効ではない場合、パケットは破棄され、アドレス学習は発生しません。エントリが有効な場合、FID が取得されます。MAC テーブル内で FID+DA および FID+SA ルックアップが実行されます。FID+DA ルックアップにより転送ポートが決まります。MAC テーブル内の FID+DA ルックアップが失敗した場合、パケットは VLAN テーブルに基づいて全てのメンバーまたは指定されたメンバー (Ingress ポートは除く ) にブロードキャストされます。FID+SA ルックアップが失敗した場合、FID+SA は学習されます。異なる複数のアクティブ VLAN 間で通信する場合、同じ FID を設定します。そうでない場合は異なる FIDを設定します。

表 4-17: VLAN テーブル

アドレス名称概要モード初期推奨値

静的 VLAN テーブルのフォーマット ( 最大 4096 個の VLAN ID エントリと 128 個のアクティブ VLAN をサポート )12 Valid 1 = エントリは有効

0 = エントリは無効 R/W 0

11 - 7 Membership どのポートが VLAN のメンバーシップなのか指定します。 DA ルックアップに失敗した ( 静的テーブルでも動的テーブルでもマッチしなかった ) 場合、この VLAN に関連付けられたパケットは、このフィールドで指定されたポートへ転送されます。例 : Membership = 11001 の場合、ポート5/4/1 がこの VLAN のメンバーシップです。

R/W 111111

6 - 0 FID フィルタ IDKSZ8795CLX は、この 7 ビットフィールドで指定される 128 個のアクティブ VLAN をサポートします。FID はマッピングされた ID です。802.1q VLANが有効な場合、ルックアップは FID+DAと FID+SA に基づきます。

R/w 0


KSZ8795CLX
VLAN テーブルは 1024 個の VLAN セットとして構成され、各 VLAN セットは 4 個の VLAN エントリを格納します。これにより最大 4096 個の VLAN エントリをサポートします。各 VLAN セットは合計 60 ビットを持ち、エントリとエントリの間に 3 個の反転ビットが挿入されます。実際には 52 ビットが VLAN セット用に使われ、それらはインダイレクトアドレスによって指定されて同時に読み書きされます。
VLAN セット内の VLAN エントリは、以下のようにインダイレクトデータレジスタにマッピングされます。 • エントリ 0 [12:0] は VLAN セットビット [12:0] レジスタ 119[4:0]、レジスタ 120[7:0] にマッピングされる • エントリ 1 [12:0] は VLAN セットビット [28:16] レジスタ 117[4:0]、レジスタ 118[7:0] にマッピングされる • エントリ 2 [12:0] は VLAN セットビット [44:32] レジスタ 115[4:0]、レジスタ 116[7:0] にマッピングされる • エントリ 3 [12:0] は VLAN セットビット [60:48] レジスタ 113[4:0]、レジスタ 114[7:0] にマッピングされる

1 つの VLAN エントリを読み出す場合、最初に VLAN セットを読み出し、その中から特定 VLAN エントリの情報を抽出します。VLAN エントリを更新する場合、最初に VLAN セットを読み出し、次に必要な VLAN エントリだけを更新し、最後に VLAN セット全体を書き戻します。VLAN テーブル内の FID は 7 ビットです。従って、VLAN テーブルは一意の 128 フローVLAN グループをサポートします。各 VLAN セットのアドレスは 10 ビット長 (VLAN セットは最大1024 個 ) であり、インダイレクトレジスタ 110 および 111 に格納されます (VLAN セットアドレスのビット [9:8] はレジスタ 110 のビット [1:0] に格納され、ビット [7:0] はレジスタ 111 のビット [7:0] に格納されます )。1 回の読み込みまたは書き込み動作により、最大で 4 個の連続した VLAN エントリにアクセスできます。例 : 1. VLAN テーブルの読み出し (VID = 2 のエントリを読み出す )

最初にインダイレクト制御およびアドレスレジスタに書き込む。

レジスタ 110 (0x6E) に 0x14 を書き込む (VLAN テーブルの読み出しを選択する )。レジスタ 111 (0x6F) に 0x0 を書き込む (VID = 0/1/2/3 エントリの読み出し動作をトリガする )。

VID = 2 エントリのインダイレクトデータレジスタビット [38:26] を読み出す。レジスタ 115 (0x73) を読み出す ( レジスタ 115 のビット [4:0] は VLAN VID = 2 エントリのビット [12:8] に対応 )。レジスタ 116 (0x74) を読み出す ( レジスタ 116 のビット [7:0] は VLAN VID = 2 エントリのビット [7:0] に対応 )。

2. VLAN テーブルの書き込み (VID = 10 エントリを書き込む )VID = 8/9/10/11 を格納した VLAN セットを読み出す。

レジスタ 110 (0x6E) に 0x14 を書き込む (VLAN テーブルの読み出しを選択する )。レジスタ 111 (0x6F) に 0x2 を書き込む (VID = 8/9/10/11 インダイレクトアドレスを書き込む事で読み出し動作を

トリガする )。インダイレクトデータレジスタ 113/114/115/116/117/118/119/120 により最初に VLAN セットを読み出す。

レジスタ 115 のビット [4:0] とレジスタ 116 のビット [7:0] を介してインダイレクトデータレジスタのビット [44:32]を以下の通りに変更する。

レジスタ 115 (0x73)に書き込む (レジスタ 115のビット [4:0]はVLAN VID =10エントリのビット [12:8]に対応 )。レジスタ 116 (0x74) に書き込む ( レジスタ 116 のビット [7:0] は VLAN VID =10 エントリのビット [7:0] に対応 )。

インダイレクト制御およびアドレスレジスタに書き込む。レジスタ 110 (0x6E) に 0x04 を書き込む (VLAN テーブルの書き込みを選択する )。レジスタ 111 (0x6F) に 0x2 を書き込む (VID = 8/9/10/11 インダイレクトアドレスを書き込む事で書き込み動作を

トリガする )。表 4-18 に、インダイレクトアドレス / データレジスタと VLAN ID の関係を示します。

表 4-18: VLAN ID とインダイレクトレジスタの関係

VLAN セット向けインダイレクト

アドレス上位 /下位ビット [9-0]

各VLANエントリ向けインダイレクト

データレジスタビットVID 番号

VLAN タグ内のVID ビット [12-2]


0 ビット [12:0] 0 0 00 ビット [28:16] 1 0 10 ビット [44:32] 2 0 20 ビット [60:48] 3 0 31 ビット [12:0] 4 1 01 ビット [28:16] 5 1 11 ビット [44:32] 6 1 2


KSZ8795CLX

4.6 動的 MAC アドレステーブル

表 4-19 は読み出し専用です。

例 : 1. 動的 MAC アドレステーブルの最初のエントリを読み出し、MAC テーブルサイズを取得する

レジスタ 110 に 0x18 を書き込む ( 動的テーブルの読み出しを選択する )。レジスタ 111 に 0x0 を書き込む ( 読み出し動作をトリガする )。レジスタ 112 (71:64) を読み出す。レジスタ 113 (63:56) を読み出す ( これら 2 つのレジスタはエントリの番号を示す )。レジスタ 114 (55:48) を読み出す ( ビット [55] が 1 の場合、このレジスタを再度読み出す )。

1 ビット [60:48] 7 1 32 ビット [12:0] 8 2 02 ビット [28:16] 9 2 12 ビット [44:32] 10 2 22 ビット [60:48] 11 2 3: : : : :: : : : :: : : : :

1023 ビット [12:0] 4092 1023 01023 ビット [28:16] 4093 1023 11023 ビット [44:32] 4095 1023 21023 ビット [60:48] 4095 1023 3

表 4-19: 動的 MAC アドレステーブル


動的 MAC アドレステーブル (1K エントリ ) のフォーマット

71 MAC Empty 1 = テーブル内に有効なエントリが存在しない0 = テーブル内に有効なエントリが存在する

RO 1

70 - 61 No. of Valid Entries

テーブル内の有効エントリの数を示します。0x3ff は 1K 個のエントリを意味します。0x1 かつビット [71] = 0 の場合、エントリは 2 個0x0 かつビット [71] = 0 の場合、エントリは 1 個0x0 かつビット [71] = 1 の場合、エントリは 0 個

RO 0

60 - 59 Time Stamp 内部エージング処理用の 2 ビットカウンタです。 RO —58 - 56 Source Port FID+MAC を学習するソースポート

000 = ポート 1001 = ポート 2010 = ポート 3011 = ポート 4100 = ポート 5

RO 0x0

55 Data Ready 1 = エントリの準備は未完了このビットが 0 にクリアされるまで繰り返し読み出す必要があります。 0 = エントリの準備は完了している

RO —

54 - 48 FID フィルタ ID RO 0x047 - 0 MAC

Address48 ビットの MAC アドレス RO 0x0

表 4-18: VLAN ID とインダイレクトレジスタの関係 ( 続き )VLAN セット向けインダイレクト

アドレス上位 /下位ビット [9-0]

各VLANエントリ向けインダイレクト

データレジスタビットVID 番号




KSZ8795CLX
レジスタ 115 (47:40) を読み出す。レジスタ 116 (39:32) を読み出す。レジスタ 117 (31:24) を読み出す。レジスタ 118 (23:16) を読み出す。レジスタ 119 (15:8) を読み出す。レジスタ 120 (7:0) を読み出す。
2. 動的 MAC アドレステーブルの 257 番目のエントリを読み出す ( エントリ数の情報は取得しない ) レジスタ 110 に 0x19 を書き込む ( 動的テーブルの読み出しを選択する )。レジスタ 111 に 0x1 を書き込む ( 読み出し動作をトリガする )。レジスタ 112 (71:64) を読み出す。レジスタ 113 (63:56) を読み出す。

レジスタ 114 (55:48) を読み出す ( ビット [55] が 1 の場合、このレジスタから再度読み出す )。レジスタ 115 (47:40) を読み出す。レジスタ 116 (39:32) を読み出す。レジスタ 117 (31:24) を読み出す。レジスタ 118 (23:16) を読み出す。レジスタ 119 (15:8) を読み出す。レジスタ 120 (7:0) を読み出す。

4.7 PME インダイレクトレジスタ

PME レジスタにはグローバルなレジスタとポートごとのレジスタがあります。これらのレジスタの読み書きには、表 4-20 に示すインダイレクトメモリアクセスを使います。

表 4-20: PME インダイレクトレジスタ


グローバル PME 制御レジスタレジスタ 110 (0x6E) のビット [7:5] =100 (PME 向け )、レジスタ 110 のビット [3:0] = 0x0 ( インダイレクトグローバルレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x00 ( ビット [31:24])、0x01 ( ビット [23:16])、0x02 ( ビット [15:8])、0x03 ( ビット [7:0])位置 : (100 PME) -> 0x0、オフセット -> 0xA0 はデータを保持

31 - 2 予約済み — RO 全て「0」1 PME Output

Enable1= PME 出力ピンを有効にする0= PME 出力ピンを無効にする

R/W 0

0 PME Output Polarity

1= PME 出力ピンをアクティブ HIGH にする0= PME 出力ピンをアクティブ LOW にする

R/W 0

ポート PME 制御 / ステータスレジスタレジスタ 110 (0x6E) のビット [7:5] =100 (PME 向け )、レジスタ 110 のビット [3:0] = 0xn ( インダイレクトポートレジスタ向け、n = 1/2/3/4) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x00 ( ビット [31:24])、0x01 ( ビット [23:16])、0x02 ( ビット [5:8])、0x03 ( ビット [7:0])位置 : (100 PME) -> 0xn、オフセット -> 0xA0 はデータを保持

31 - 3 予約済み — RO 全て「0」2 Magic Packet

Detect1 = いずれかのポートでマジックパケットが検出された (「1」を書き込む事でクリア )0 = マジックパケットは検出されていない

R/WW1C

0

1 Link-Up Detect

1 = いずれかのポートでリンクアップが検出された(「1」を書き込む事でクリア )0 = リンクアップは検出されていない

R/WW1C

0

0 Energy Detect

1 = いずれかのポートでエネルギが検出された(「1」を書き込む事でクリア )0 = エネルギは検出されていない

R/WW1C

0


KSZ8795CLX

プログラミング例

読み出し動作

1. インダイレクトアクセス制御レジスタを使って読み出すレジスタを選択し、グローバル PME 制御レジスタを読み出す。レジスタ 110 (0x6E) に 0x90 を書き込む (PME/ 読み出し動作を選択し、ポート番号の 4 MSB( レジスタ 110 の

ビット [3:0]) = 0 ( グローバル PME レジスタ向け ) に設定する )。 2. レジスタ 111 (0x6F) に 0x03 を書き込む ( グローバル PME 制御レジスタのビット [7:0] に対する読み出し動作

をトリガする )。3. インダイレクトバイトレジスタ 160 (0xA0) を読み出す ( グローバル PME 制御レジスタの値を取得する )。書き込み動作 1. レジスタ 110 (0x6E) に 0x80 を書き込む (PME/ 書き込み動作を選択し、ポート番号の 4 MSB = 0 ( グローバル

PME レジスタ向け ) に設定する )。 2. レジスタ 111 (0x6F) に 0x03 を書き込む ( グローバル PME 制御アドレスレジスタのビット [7:0] の書き込みを

選択する )。3. インダイレクトバイトレジスタ 160 (0xA0) のビット [7:0] に新しい値を書き込む ( インダイレクトデータレジ

スタアドレスによって割り当てられたインダイレクト PME データレジスタのグローバル PME 制御レジスタに値を書き込む )。

ポート PME 制御 / マスクレジスタレジスタ 110 (0x6E) のビット [7:5] =100 (PME 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート向け、n = 1/2/3/4) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x04 ( ビット [31:24])、0x05 ( ビット [23:16])、0x06 ( ビット [15:8])、0x07 ( ビット [7:0])位置 : (100 PME) -> 0xn、オフセット -> 0xA0 はデータを保持

31 - 3 予約済み — RO 全て「0」2 Magic Packet

Detect Enable

1 = ホスト QMU でマジックパケットが検出された時に PME ピンをアサートする0 = マジックパケットが検出されても PME ピンはアサートしない

R/W 0

1 Link-Up Detect Enable

1 = ホスト QMU でリンクアップが検出された時にPME ピンをアサートする0 = リンクアップが検出されても PME ピンはアサートしない

R/W 0

0 Energy Detect Enable

1 = ライン上でエネルギが検出された時に PME ピンをアサートする0 = エネルギが検出されても PME ピンはアサートしない

R/W 0

表 4-20: PME インダイレクトレジスタ ( 続き )アドレス名称概要モード既定値


KSZ8795CLX
4.8 ACL ルールテーブルと ACL インダイレクトレジスタ
4.8.1 ACL レジスタとプログラミングモデル

ACL レジスタには、マイクロコントローラからシリアルインターフェイスを介してアクセスできます。各ポートのレジスタセットには、間接アドレス指定方式でアクセスします。ACL エントリは、下の図 4-2 に示す書式で保存されます。各 ACL ルールテーブルは、ポートあたり 16 個のエントリまで入力できます。5 個のポートに対して合計 5 個のACL ルールテーブルを設定できます。

ポートベース ACL レジスタを更新する場合、制御内容の整合性を確保するために、インダイレクトアドレスレジスタによってアドレス指定される各 128 ビット (112 ビットを使用 ) に対して読み出し - 変更 - 書き込みシーケンスを実行する事を推奨します。各 ACL エントリの読み出しアクセスには、少なくとも 2 回のインダイレクト制御書き込みと2 回のインダイレクト制御読み出しが必要です ( その後にインダイレクトデータ読み出しが続く )。各 ACL エントリの書き込みアクセスには、少なくとも 1 回のインダイレクト制御読み出しと 3 回のインダイレクト制御書き込みが必要です。各 112 ビットポートベース ACL ワードエントリ (ACL ワード ) には、一連のインダイレクトアクセス制御0 レジスタ 110 (0x6E) アクセスを介してアクセスします ( レジスタ 110 (0x6E) のビット [3:0](4 ビットポート番号 ) でインダイレクトアドレス [11:8] を指定し、インダイレクトアクセス制御 1 レジスタ 111 (0x6F) のビット [7:0] で8 ビットインダイレクトアドレスを指定 )。アドレス番号 0x00 ～ 0x0d は、各エントリのバイト位置を指定するために使います ( 上図参照 )。アドレス 0x00 は各 128 ビットエントリのバイト 15 (MSB) を示し、アドレス 0x01 はバイト 14、アドレス 0x02 はバイト 13.... を示します。アドレス 0x0E および 0x0F のバイトは将来のために予約されています。アドレス 0x10 および 0x11 は、各エントリのビット単位バイトイネーブルを保持します。アドレス 0x12 は、制御 / ステータスレジスタとして使います。これらのレジスタの書式は次の 4.8.2「ACL インダイレクトレジスタ」で定義しています。

図 4-2: ACL テーブルアクセス


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4.8.2 ACL インダイレクトレジスタ
表 4-21 は、ポートごとの ACL モード選択とフィルタ処理のために使います。

表 4-21: 14 バイト ACL ルール向けの ACL インダイレクトレジスタ


Port_ACL_0ACL ポートレジスタ 0 (0x00)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x00位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持 Processing フィールド

7 - 4 予約済み — RO 0x03 - 0 FRN[3:0] First Rule Number

ルールセットの最初のルールの番号です。ACL ルールテーブルには、ポートあたり 16 個のエントリがあります。ACL ポートレジスタ 12 (0x0c)とレジスタ 13 (0x0d) により、各ルールはルールセット内の他のルールと一緒に設定できます。単独のルールであってもルールセットであっても、どのエントリを Action フィールドに割り当てるのか FRN[3:0] によって指定する必要があります。

R/W 0000

Port_ACL_1ACL ポートレジスタ 1 (0x01)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x01位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持 Matching フィールド

7 - 6 予約済み — RO 005 - 4 MD[1:0] MODE

00 = 現在のルールリストを無効にする ( 何もしない )01 = レイヤ 2 MAC ヘッダのフィルタ処理用ルール10 = レイヤ 3 IP アドレスのフィルタ処理用に使用11 = レイヤ 4 ポート番号 / プロトコルのフィルタ処理を実行

R/W 00


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3 - 2 ENB[1:0] ENABLEMD = 01 の場合 : 00 = Action フィールド内の PM、P、PRE、RP、MMを含むビットフィールド (11 ビット ) は、パケットを Matching フィールド内の MAC Address およびTYPE と照合する期間 ( カウンタのカウント値 ) を指定します。カウントの時間単位は FORWARDフィールドのビット [4] で定義します。ビット [4] = 0: µsビット [4] = 1: ms FORWARD フィールドのビット [3] は、カウンタ終了時の割り込み生成のために使うアルゴリズムを指定します。ビット [3] = 「0」の場合、11 ビットカウンタにはリストからのカウント値が書き込まれ、単位時間ごとのカウントダウンを開始します。割り込みはカウントダウンが 0 に達した時に ( つまり、カウント値によって指定された期間内にマッチするパケットを受信しなかった場合に ) 生成されます。ビット [3] = 「1」の場合、カウンタはマッチするパケットを受信するたびにインクリメントし、カウントが終了値に達した時点で割り込みが生成されます。カウントはその後リセットします。

01 = MAC Address ビットフィールドだけ照合する10 = MAC TYPE ビットフィールドだけ照合する11 = MAC Address と TYPE の両方を照合する

MD = 10 の場合 : 00 = 予約済み01 = IP アドレスおよびマスクまたは IP プロトコルを照合する10 = SA と DA を照合する ( 破棄するか転送するかは、E/Q ビットの設定に基づく )11 = 予約済み

MD = 11 の場合 : 00 = プロトコルを照合する01 = TCP/UDP アドレスを照合する10 = 「01」と同じ11 = TCP のシーケンス番号を照合する

R/W 00

1 S_D Source/Destination Address0 = DA を照合用に使う1 = SA を照合用に使う

R/W 0

0 EQ Compare Equal0 = 等しくない場合にマッチ1 = 等しい場合にマッチ

R/W 0

Port_ACL_2ACL ポートレジスタ 2 (0x02)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x02位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持レイヤ 2 の Matching フィールド

7 - 0 MAC_ADDR[47:40]

MAC アドレス R/W 00000000

表 4-21: 14 バイト ACL ルール向けの ACL インダイレクトレジスタ ( 続き )アドレス名称概要モード既定値


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Port_ACL_3ACL ポートレジスタ 3 (0x03)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x03位置 :(010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持レイヤ 2 の Matching フィールド

7 - 0 MAC_ADDR[39:32]



7 - 0 MAC_ADDR[31:24]



7 - 0 MAC_ADDR[23:16]


Port_ACL_6ACL ポートレジスタ 6 (0x06)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x06位置 :(010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持レイヤ 2 の Matching フィールド

7 - 0 MAC_ADDR[15:8]



7 - 0 MAC_ADDR[7:0]



7 - 0 TYPE[15:8] Ether タイプ R/W 00000000



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7 - 0 TYPE[7:0] Ether Type R/W 00000000Note: Matching フィールド内のレイヤ 2/3/4 は、異なるエントリ内である事が必要です。同じレイヤは同じエントリ内である事が必要です。


7 - 0 IP_ADDR[31:24]

IP アドレス R/W 00000000


7 - 0 IP_ADDR[23:16]


Port_ACL_4ACL ポートレジスタ 4 (0x04)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x04位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持レイヤ 3 IP の Matching フィールド

7 - 0 IP_ADDR[15:8]



7 - 0 IP_ADDR[7:0]



7 - 0 IP_Mask[31:24]

IP マスク R/W 00000000



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7 - 0 IP_Mask[23:16]

IP マスク R/W 00000000


7 - 0 IP_Mask[15:8]

IP マスク R/W 00000000


7 - 0 IP_Mask[7:0]

IP マスク R/W 00000000

Note: Matching フィールド内のレイヤ 2/3/4 は、異なるエントリ内である事が必要です。同じレイヤは同じエントリ内である事が必要です。


7 - 0 MAX Port[15:8]

照合する TCP ポート番号またはシーケンス番号のレンジ

R/W 00000000


7 - 0 MIN Port[7:0]

照合する TCP ポート番号またはシーケンス番号のレンジ

R/W 00000000


7 - 3 予約済み — RO 00000



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2 - 1 PC[1:0] 00 = ポートの照合を無効にする01 = MAX または MIN のどちらかと一致するかどうか照合する10 = ポート番号が MIN ～ MAX のレンジ内かどうか照合する11 = ポート番号が MIN ～ MAX のレンジ外かどうか照合する

R/W 00

0 PRO[7] IP Protocol 照合する IP プロトコル

— 0


7 - 1 PRO[6:0] IP Protocol 照合する IP プロトコル

R/W 0000000

0 FME Flag Match Enable0 = TCP FLAG の照合を無効にする1 = TCP FLAG 照合を有効にする

R/W 0


7 - 0 FMSK[7:0] TCP FLAG Mask R/W 00000000Port_ACL_7ACL ポートレジスタ 7 (0x07)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x07位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持レイヤ 4 の Matching フィールド

7 - 0 FLAG[7:0] TCP FLAG R/W 00000000Port_ACL_8ACL ポートレジスタ 8 (0x08)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x08位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持

7 - 0 予約済み — RO 00000000Port_ACL_9ACL ポートレジスタ 9 (0x09)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x09位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持

7 - 0 予約済み — RO 00000000Note: Matching フィールド内のレイヤ 2/3/4 は、異なるエントリ内である事が必要です。同じレイヤは同じエントリ内である事が必要です。



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Port_ACL_AACL ポートレジスタ 10 (0x0A)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x0A位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持 Action フィールド

7 - 6 PM[1:0] Priority Mode00 = 優先度を選択しない (QoS/Classification によって決まる優先度がタグ付きパケット内で使われる ) 01 = P [2:0] ビットフィールド内の優先度が受信したタグ付きパケットの 3 ビット優先度フィールド内の QoS より大きい場合、P [2:0] ビットフィールド内の優先度を使う10 = P [2:0] ビットフィールド内の優先度が受信したタグ付きパケットの 3 ビット優先度フィールド内の QoS より小さい場合、P [2:0] ビットフィールド内の優先度を使う11 = P [2:0] ビットフィールド内の優先度は受信したタグ付きパケットの 3 ビット優先度フィールドを置き換える

R/W 00

5 - 3 P[2:0] PriorityNote: 3 ビット優先度値は、ビット [7:6] 内の PM [1:0] 設定に応じて使われます。

R/W 000

2 RPE Remark Priority Enable 0 = リマーキングは不要1 = パケット内の VLAN 優先度ビットは RP[2:1]ビットフィールドが指定する優先度に置き換えられる

R/W 0

1 - 0 RP[2:1] Remark Priority00 = 優先度 001 = 優先度 110 = 優先度 211 = 優先度 3

R/W 00

Port_ACL_BACL ポートレジスタ 11 (0x0B)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x0B位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持 Action フィールド

7 RP[0] Remark Priority R/W 06 - 5 MM[1:0] Map Mode

00 = フォワーディング再マッピングは不要FORWORD フィールド内のフォワーディングマップを使わない ( ルックアップテーブルからのフォワーディングマップだけを使う )01 = FORWORD フィールド内のフォワーディングマップとルックアップテーブルからのフォワーディングマップの間の論理和 (OR) を取る10 = FORWORD フィールド内のフォワーディングマップとルックアップテーブルからのフォワーディングマップの間の論理積 (AND) を取る11 = FORWORD フィールド内のフォワーディングマップはルックアップテーブルからのフォワーディングマップを置き換える

R/W 00



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4 - 0 FORWARD[4:0]

Port Map各ビットは各ポートのフォワーディングの決定を示します。ビット [0] = ポート 1ビット [1] = ポート 2ビット [2] = ポート 3ビット [3] = ポート 4ビット [4] = ポート 5

MD = 01 かつ ENB = 00 の場合、ビット [4] はカウントの時間単位を指定します。0 = µs1 = ms

ビット [3] はカウントモードを指定します。0 = 11 ビットカウンタは Action フィールド内のPM/P/RPE/RP/MM によって割り当てられた値からカウントダウンし、カウント終了時に割り込みを生成する1 = 11 ビットカウンタはマッチするパケットを受信するたびにカウントアップし、Action フィールド内の PM/P/RPE/RP/MM によって割り当てられた値に達した時に割り込みを生成する

Note: 詳細は ENB フィールドの説明を参照してください。

R/W —

Port_ACL_CACL ポートレジスタ 12 (0x0C)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x0C位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持 Processing フィールド

7 - 0 RULESET[15:8]

Rule Set各ビットは、ビット 0 ～ 16 でこのエントリを示します。ルールリストの合計 16 個のエントリは、ポートごとのルールカスケード内で使われるルールセットに割り当てる事ができます。

R/W 00000000

Port_ACL_DACL ポートレジスタ 13 (0x0D)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット0x0D位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持 Processing フィールド

7 - 0 RULESET[7:0]

Rule Set各ビットは、ビット 0 ～ 16 でこのエントリを示します。ルールリストの合計 16 個のエントリは、ポートごとのルールカスケード内で使われるルールセットに割り当てる事ができます。

R/W 00000000

表 4-22: 14 バイト ACL ルールの一時保存


Port_ACL_BYTE_ENB_MSBACL ポートレジスタ 14 (0x10)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/4 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0xA0位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持

7 - 6 予約済み — RO 00



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5 - 0 BYTE_ENB[13:8]

ACL テーブル内のバイトイネーブル ( エントリあたり 14 バイト )

1 = バイトを読み書き用に選択する 0 = バイトを選択しない

BYTE_ENB[13:0] のビット [0] は、ACL テーブルエントリ内のバイトアドレス 0x0D 用です。 BYTE_ENB[13:0] のビット [1] は、ACL テーブルエントリ内のバイトアドレス 0x0C 用です。BYTE_ENB[13:0] のビット [13] は、ACL テーブルエントリ内のバイトアドレス 0x00 用です。

R/W 0

Port_ACL_ BYTE_ENB_LSBACL ポートレジスタ 15 (0x11)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x11位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持

7 - 0 BYTE_ENB[7:0]

ACL テーブル内のバイトイネーブル ( エントリあたり 14 バイト )

1 = バイトを読み書き用に選択する 0 = バイトを選択しない

BYTE_ENB[13:0] のビット [0] は、ACL テーブルエントリ内のバイトアドレス 0x0D 用です。 BYTE_ENB[13:0] のビット [1] は、ACL テーブルエントリ内のバイトアドレス 0x0C 用です。BYTE_ENB[13:0] のビット [13] は、ACL テーブルエントリ内のバイトアドレス 0x00 用です。

R/W 0x00

表 4-23: ACL 読み / 書き制御


Port_ACL_ACCESS_CONTROL1ACL ポートレジスタ 16 (0x12)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x12位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持

7 予約済み — RO 06 WRITE_

STATUS書き込み動作ステータス 1 = 書き込みは完了した 0 = 現在書き込み中

RO 1

5 READ_STATUS

読み出し動作ステータス 1 = 読み出しは完了した 0 = 現在読み出し中

RO 1

4 WRITE_READ

要求する動作のタイプ 1 = 書き込み 0 = 読み出し

R/W 0

表 4-22: 14 バイト ACL ルールの一時保存 ( 続き )アドレス名称概要モード既定値


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ACL レジスタは、以下の読み書きの例を使ってプログラミングできます。

例 :読み出し動作 1. ACL テーブルエントリ内の 0x00 ～ 0x0d からの ACL ワード内の全てのバイトを選択するようバイトイネーブ

ルレジスタを設定するための手順

インダイレクトアクセス制御レジスタを使って、読み出すレジスタを選択する。エントリ 0 ( ポート 1 の最初のエントリ ) を読み出す。

レジスタ 110 (0x6E) に 0x41 を書き込む (ACL/ ポート 1 への書き込みを選択する ( ポート 2/3/4/5 に書き込む場合はそれぞれ 0x42/0x43/0x44/0x45 を書き込む )。

レジスタ 111 (0x6F) に 0x10 を書き込む (ACL ポートレジスタ 14 ( バイトイネーブル MSB レジスタ ) のアドレスでポート 1 に対する書き込み動作をトリガする )。

インダイレクトバイトレジスタ 160 (0xA0) に 0x3F を書き込む ( バイトイネーブルワードの MSB 用 )。レジスタ 110 (0x6E) に 0x41 を書き込む ( ポート 1 への書き込みを選択する )。レジスタ 111 (0x6F) に 0x11 を書き込む (ACL ポートレジスタ 15 ( バイトイネーブル LSB レジスタ ) のアドレス

でポート 1 に対する書き込み動作をトリガする )。 ( 上記の 2 項目はバーストの一部です )

インダイレクトバイトレジスタ 160 (0xA0) に 0xFF を書き込む ( バイトイネーブルワードの LSB 用 )。レジスタ 110 (0x6E) に 0x41 を書き込む (ACL とポート 1 への書き込みを選択する )。レジスタ 111 (0x6F) に 0x12 を書き込む ( レジスタ 111 内のインダイレクトアドレスに ACL 読み書き制御レジス

タアドレス 0x12 を書き込む事で、ACL ポートレジスタ 16 (ACL アクセス制御レジスタ ) 内のポート 1 の読み出し動作をトリガにしてエントリを読み出す )。

インダイレクトバイトレジスタ 160 (0xA0) に 0x00 を書き込む (ACL ポートレジスタ 16 (0x12) のビット [4] = 0 により ACL を読み出し、ビット [3:0] = 0x0 によりエントリ 0 を指定する )。2. ACL エントリワード 0 を読み出すよう ACL 制御レジスタを設定するための手順

レジスタ 110 (0x6E) に 0x51 を書き込む (ACL/ ポート 1 の読み出しを選択する。ポート 2/3/4/5 を読み出す場合はそれぞれ 0x52/0x53/0x54/0x55 を書き込む )。

レジスタ 111 (0x6F) に 0x12 を書き込む (ACL ポートレジスタ 16 (ACL アクセス制御 1) でポート 1 の読み出し動作をトリガする )。

インダイレクトバイトレジスタ 160 (0xA0)を読み出してデータを取得する (ビット [5]がセットされている場合、 ACL ポートレジスタ 16 (0x12) の読み出しは完了して次のステップに進む。そうでない場合は、上記のポーリングステップを繰り返す )。

レジスタ 110 (0x6E) に 0x51 を書き込む ( ポート 1 の読み出しを選択する )。レジスタ 111 (0x6F) に 0x00 を書き込む ( ポート 1ACL アクセスレジスタ 0 (0x00) によるバイトイネーブルレジ

スタ設定に基づいて Read/Burst 読み出し動作をトリガする )。

3 - 0 ACL_ENTRY_ADDRESS

ACL エントリアドレス0000 = エントリ 00001 = エントリ 1…..1111 = エントリ 15

R/W 0000

Port_ACL_ ACCESS_CONTROL2ACL ポートレジスタ 17 (0x13)レジスタ 110 (0x6E) のビット [7:5] =010 (ACL 向け )、レジスタ 110 のビット [3:0] = 0xn ( ポート 1/2/3/4/3/5 向け ) レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセット 0x13位置 : (010 ACL) -> 0xn、オフセット -> 0xA0 はデータを保持

7 - 1 予約済み — RO 00000000 Force DLR

Miss1 = DLR フィルタ処理は 1 つの ACL エントリを使う (ACL エントリにマッチする DLR パケットはMISS とみなす ) 0 = DLR フィルタ処理は複数の ACL エントリを使う (DLR パケット向けルールセットにマッチするDLR パケットは HIT とみなす )

Note: DLR は Device Level Redundancy を意味します。

R/W 0

表 4-23: ACL 読み / 書き制御 ( 続き )アドレス名称概要モード既定値


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インダイレクトバイトレジスタ 160 (0xA0) を Read/Burst 読み出しする (ACL エントリワード 0 のデータを取得するため、0x00 ～ 0x0D のインダイレクトアドレスを書き込み、レジスタ 111 (0x6F) への各バイトアドレス書き込みの後にレジスタ 160 (0xA0) を読み出す )。書き込み動作
1. ACL ワード内の奇数アドレスバイトを選択するようバイトイネーブルレジスタを設定するための手順インダイレクトアクセス制御レジスタを使って書き込むレジスタを選択し、ポート 5 の 15 番目のエントリの偶数バイト番号を書き込む :

レジスタ 110 (0x6E) に 0x55 を書き込む (ACL/ ポート 5 の読み出しを選択する )。レジスタ 111 (0x6F) に 0x12 を書き込む ( ポート 5 ACL アクセス制御レジスタの読み出し動作をトリガする )。インダイレクトバイトレジスタ 160 (0xA0)を読み出してデータを取得する (ビット [6]がセットされている場合、

直前の書き込みが完了した後に次のステップに進む。そうでない場合は、上記のポーリングステップを繰り返す )。

レジスタ 110 (0x6E) に 0x45 を書き込む (ACL/ ポート 5 への書き込みを選択する )。レジスタ 111 (0x6F) に 0x00 を書き込む ( ポート 5 ACL ポートレジスタ 0 のアドレスオフセットを設定する )。 ACL ポートレジスタ 0 ～ 13 (0x00 ～ 0x0D) 向けにインダイレクトバイトレジスタ 160 (0xA0) に Write/Burst 書

き込みする ( ポート 5 ACL アクセスレジスタ 0 ～ 13 の偶数バイトをホールディングバッファへ Write/Burst 書き込みする )。

レジスタ 110 (0x6E) に 0x45 を書き込む (ACL/ ポート 5 への書き込みを選択する )。レジスタ 111 (0x6F) に 0x10 を書き込む (ACL ポートレジスタ 14 ( バイトイネーブル MSB レジスタ ) 内のポート

5 向けに書き込み動作をトリガする )。バイトイネーブルワードの MSB 向けにインダイレクトバイトレジスタ 160 (0xA0) に 0x15 を書き込む事で奇数

バイトアドレス 0x01/0x03/0x05 を有効にする。

2. ホールディングバッファからACLエントリワード15を書き込むようACL制御レジスタを設定するための手順

レジスタ 110 (0x6E) に 0x45 を書き込む ( ポート 5 への書き込みを選択する )。レジスタ 111 (0x6F) に 0x11 を書き込む (ACL ポートレジスタ 15 ( バイトイネーブル LSB レジスタ ) 内のポート

5 向けに書き込み動作をトリガする )。バイトイネーブルワードの LSB 向けにインダイレクトバイトレジスタ 160 (0xA0) に 0x55 を書き込む事で奇数

バイトアドレス 0x07/0x09/0x0B/0x0D を有効にする。

レジスタ 110 (0x6E) に 0x45 を書き込む ( ポート 5 への書き込みを選択する )。レジスタ 111 (13x6F) に 0x12 を書き込む ( ポート ACL アクセス制御レジスタアドレス (0x12) をインダイレクト

アドレスレジスタ 111 に書き込む事で ACL ポートレジスタ 16 内のポート 5 への書き込み動作を設定してエントリ 15 のバイト 1/3/5...13 を書き込む )。

インダイレクトバイトレジスタ 160 (0xA0) に 0x1F を書き込む (ACL ポートレジスタ 16 (0x12) 内の 15 番目のエントリに書き込むために、ビット [4] = 1 (ACL の書き込み )、ビット [3:0] = 0xF( エントリ 15 への書き込み ) に設定する )。上記の例のビット配置は、レイヤ 2 ルール (ACL ポートレジスタ 1 (0x01) 内の MODE = 01) を想定しています。MODE= 10 および 11 については、ACL フォーマットを参照してください。

4.9 EEE インダイレクトレジスタ

EEE 機能はポートに対してのみ有効です。EEE レジスタにはグローバルなレジスタとポートごとのレジスタがあります。これらのレジスタの読み書きには、表 4-24 に示すインダイレクトメモリアクセスを使います。LPI は Low PowerIdle を意味します。

表 4-24: EEE グローバルレジスタ


EEE グローバルレジスタ 0グローバル EEE QM バッファ制御レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0x0 ( インダイレクトグローバルレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x30 ( ビット [15:8])、0x31 ( ビット [7:0])位置 : (001 EEE) -> 0x0、オフセット -> 0xA0 はデータを保持


KSZ8795CLX

15 - 8 予約済み — RO 0x407 LPI

Terminated By Input Traffic Enable

1 = トラフィックが検出された時に LPI 要求は停止する0 = トラフィックが検出されても LPI 要求は停止しない

R/W 0

6 - 0 予約済み — RO 0x10EEE グローバルレジスタ 1グローバルエンプティ TXQ から LPI までの待機時間制御レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0x0 ( インダイレクトグローバルレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x32 ( ビット [15:8])、0x33 ( ビット [7:0])位置 : (001 EEE) -> 0x0、オフセット -> 0xA0 はデータを保持

15 - 0 Empty TXQ to LPI Wait

Time

TXQ がエンプティになってからこのレジスタで指定した時間が過ぎると LPI 要求が生成されます。この機能は EEE 100BT に対してのみ有効です。この設定は全てのポートに適用されます。この時間の設定単位は 1.3 ms です。既定値は 1.3 s です ( 設定レンジは 1.3 ms ～ 86 s)。

R/W 0x10

EEE グローバルレジスタ 2グローバル EEE PCS 診断レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0x0 ( インダイレクトグローバルレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x34( ビット [15:8])、0x35 ( ビット [7:0])位置 : (001 EEE) -> 0x0、オフセット -> 0xA0 はデータを保持

15 - 12 予約済み — RO 0x611 - 8 予約済み — RO 0x87 - 4 予約済み — RO 0x0

3 Port 4 Next Page Enable

1 = オートネゴシエーション中に Next Page Exchange を有効にする0 = オートネゴシエーション中に Next Page Exchange をスキップする

R/W 1



R/W 1



R/W 1



R/W 1

EEE グローバルレジスタ 3グローバル EEE アイドル復帰前最小 LPI サイクル制御レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0x0 ( インダイレクトグローバルレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x36 ( ビット [15:8]、0x37 ( ビット [7:0])位置 :(001 EEE) -> 0x0、オフセット -> 0xA0 はデータを保持

15 - 0 予約済み — RO 0x0000

表 4-24: EEE グローバルレジスタ ( 続き )アドレス名称概要モード既定値


KSZ8795CLX

EEE グローバルレジスタ 4グローバル EEE 復帰エラーしきい値制御レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0x0 ( インダイレクトグローバルレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x38 ( ビット [15:8])、0x39 ( ビット [7:0])位置 : (001 EEE) -> 0x0、オフセット -> 0xA0 はデータを保持

15 - 0 EEE Wakeup Threshold

この値は、PHY の復帰に対する最大許容時間を指定します。復帰時間がこれより長引くと、EEE 復帰エラーカウントがインクリメントします。

Note: これは EEE 規格です。変更しないでください。

RO 0x0201

EEE グローバルレジスタ 5グローバル EEE PCS 診断制御レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0x0 ( インダイレクトグローバルレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x3A ( ビット [15:8])、0x3B ( ビット [7:0])位置 : (001 EEE) -> 0x0、オフセット -> 0xA0 はデータを保持

15 - 0 予約済み — RO 0x0001

表 4-25: EEE ポートレジスタ


EEE ポートレジスタ 0ポートオートネゴシエーション拡張ステータスレジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0xn (n = 1 ～ 4、インダイレクトポートレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x0C ( ビット [15:8])、0x0D ( ビット [7:0])位置 :(001 EEE) -> 0xn、オフセット -> 0xA0 はデータを保持

15 - 7 予約済み — RO 9h0006 Receive Next

Page Location

Able

1 = 受信した Next Page の保存位置はビット [6:5]で指定されている0 = 受信した Next Page の保存位置はビット [6:5]で指定されていない

RO 1

5 Received Next Page

Storage Location

1 = リンクパートナーの Next Page は MIIM レジスタ 8h ( 追加の Next Page) に保存されている0 = リンクパートナーの Next Page は MIIM レジスタ 5h に保存されている

RO 1

4 Parallel Detection

Fault

1 = Parallel Detection 機能が障害を検出した0 = Parallel Detection 機能は障害を検出していないこのビットは読み出し時にクリアされます。

R/LH 0

3 Link Partner Next Page

Able

1 = リンクパートナーは Next Page に対応する0 = リンクパートナーは Next Page に非対応

RO 0

2 Next Page Able

1 = ローカルデバイスは Next Page に対応する0 = ローカルデバイスは Next Page に非対応

RO 1

1 Page Received

1 = 新しいページを受信した0 = 新しいページは受信していない

R/LH 0

表 4-24: EEE グローバルレジスタ ( 続き )アドレス名称概要モード既定値


KSZ8795CLX

0 Link Partner Auto-

Negotiation Able

1 = リンクパートナーはオートネゴシエーションに対応する0 = リンクパートナーはオートネゴシエーションに非対応

RO 0

EEE ポートレジスタ 1ポートオートネゴシエーション Next Page 送信レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0xn (n = 1 ～ 4、インダイレクトポートレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x0E ( ビット [15:8])、0x0F ( ビット [7:0])位置 : (001 EEE) -> 0xn、オフセット -> 0xA0 はデータを保持 EEE ポートレジスタ 5 のビット [7] = 1 の場合、このレジスタを設定する必要はありません。既定値により、自動的に EEE 機能を実行します。

15 Next Page (NP)

Next Page (NP) は、これが送信される最後の Next Page なのかどうかを示すために Next Page 機能によって使われます。NP は以下を示します。1 = 追加の Next Page ( 複数の場合あり ) がこの後に続く0 = これが最後のページ

R/W 0

14 予約済み — RO 013 Message

Page (MP)Message Page (MP) は、書式なしページからメッセージページを区別するために Next Page 機能によって使われます。MP は以下を示します。1 = メッセージページ0 = 書式なしページ

R/W 1

12 Acknowledge 2 (Ack2)

2

Acknowledge 2 (Ack2) は、デバイスがメッセージに適合する機能を備えているという事を示すためにNext Page 機能によって使われます。Ack2 は以下を示します。1 = メッセージに応じる0 = メッセージに応じない

R/W 0

11 Toggle (T) Toggle (T) は、Next Page Exchange 中にリンクパートナーと同期するためのアービトレーション機能によって使われます。このビットは、常に、直前に交換されたリンクコードワード内の Toggle ビットを反転した値を取ります。最初に送信される Next Page 内の Toggle ビットの初期値は、ベースリンクコードワード内のビット [11] を反転した値です。従って、値は論理 1 または 0 です。Toggle ビットは以下を示します。1 = 送信されたリンクコードワードの直前の値は論理 00 = 送信されたリンクコードワードの直前の値は論理 1

RO 0

10 - 0 Message/Unformatted Code Field

メッセージ / 書式なしコードフィールドビット[10:0]

R/W 1

表 4-25: EEE ポートレジスタ ( 続き )アドレス名称概要モード既定値


KSZ8795CLX

EEE ポートレジスタ 2ポートオートネゴシエーションリンクパートナー Next Page 受信レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0xn (n = 1 ～ 4、インダイレクトポートレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x10 ( ビット [15:8])、0x11 ( ビット [7:0])位置 : (001 EEE) -> 0xn、オフセット -> 0xA0 はデータを保持

15 Next Page (NP)

Next Page (NP) は、これが送信される最後の Next Page なのかどうかを示すために Next Page 機能によって使われます。NP は以下を示します。1 = 追加の Next Page ( 複数の場合あり ) がこの後に続く0 = これが最後のページ

RO 0

14 Acknowledge Acknowledge (Ack) は、デバイスがリンクパートナーからリンクコードワードを正常に受信したという事を示すために、オートネゴシエーション機能によって使われます。Acknowledge ビットは、Selector フィールドの値またはリンクコードワードのエンコードに関係なくビット D14 でエンコードされます。送信する Next Page 情報が存在しない場合、少なくとも 3 つの連続かつ一貫した FLPバースト (Acknowledge ビット値は無視 ) を受信した後に、Acknowledge ビットはリンクコードワード内で論理 1 に設定されます。

RO 0

13 Message Page (MP)

Message Page (MP) は、書式なしページからメッセージページを区別するために Next Page 機能によって使われます。MP は以下を示します。1 = メッセージページ0 = 書式なしページ

RO 0

12 Acknowledge 2 (Ack2)

2

Acknowledge 2 (Ack2) は、デバイスがメッセージに適合する機能を備えているという事を示すためにNext Page 機能によって使われます。Ack2 は以下を示します。1 = メッセージに適合する0 = メッセージに適合しない

RO 0

11 Toggle (T) Toggle (T) は、Next Page Exchange 中にリンクパートナーと同期するためのアービトレーション機能によって使われます。このビットは、常に、直前に交換されたリンクコードワード内の Toggle ビットを反転した値を取ります。最初に送信される Next Page 内の Toggle ビットの初期値は、ベースリンクコードワード内のビット [11] を反転した値です。従って、値は論理 1 または 0 です。Toggle ビットは以下を示します。1 = 送信されたリンクコードワードの直前の値は論理 00 = 送信されたリンクコードワードの直前の値は論理 1

RO 0

10 - 0 Message/Unformatted Code Field

メッセージ / 書式なしコードフィールドビット[10:0]

RO 0



KSZ8795CLX

EEE ポートレジスタ 3リンクパートナー EEE 機能ステータス / ローカルデバイス EEE 機能宣言レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0xn (n = 1 ～ 4、インダイレクトポートレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x28 ( ビット [15:8])、0x29 ( ビット [7:0])位置 : (001 EEE) -> 0xn、オフセット -> 0xA0 はデータを保持

15 予約済み — RO 014 LP

10GBASE-KR EEE

1 = EEE は 10GBASE-KR 向けにサポートされる0 = EEE は 10GBASE-KR 向けにサポートされない

Note:LP = Link Partner

RO 0

13 LP 10GBASE-KX4 EEE

1 = EEE は 10GBASE-KX4 向けにサポートされる0 = EEE は 10GBASE-KX4 向けにサポートされない

RO 0

12 LP 1000BASE-

KX EEE

1 = EEE は 1000BASE-KX 向けにサポートされる0 = EEE は 1000BASE-KX 向けにサポートされない

RO 0

11 LP 10GBASE-T

EEE

1 = EEE は 10GBASE-T 向けにサポートされる0 = EEE は 10GBASE-T 向けにサポートされない

RO 0

10 LP 1000BASE-T

EEE

1 = EEE は 1000BASE-T 向けにサポートされる0 = EEE は 1000BASE-T 向けにサポートされない

RO 0

9 LP 100BASE-TX

EEE

1 = EEE は 100BASE-TX 向けにサポートされる0 = EEE は 100BASE-TX 向けにサポートされない

RO 0

8 - 2 予約済み — RO 7h’01 Local

100BASE-TX EEE

1 = EEE は 100BASE-TX 向けにサポートされる0 = EEE は 100BASE-TX 向けにサポートされない

Note: これは EEE 機能をサポートするローカルポート向けです。

R/W 1

0 予約済み — RO 0EEE ポートレジスタ 4ポート EEE 復帰エラーカウントレジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0xn (n = 1 ～ 4、インダイレクトポートレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x2A ( ビット [15:8])、0x2B ( ビット [7:0]) 位置 : (001 EEE) -> 0xn、オフセット -> 0xA0 はデータを保持

15 - 0 EEE Wakeup Error

Counter

このカウントは、LPI からアイドルステートへの復帰が EEE グローバルレジスタ 4 で指定されている復帰エラーしきい値時間よりも長引くたびにインクリメントします。復帰エラーしきい値時間の既定値は 20.5 µs です。このレジスタは読み出し専用です。

RO 0x0000



KSZ8795CLX

EEE ポートレジスタ 5ポート EEE 制御レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0xn (n = 1 ～ 4、インダイレクトポートレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x2C ( ビット [15:8])、0x2D ( ビット [7:0]) 位置 : (001 EEE) -> 0xn、オフセット -> 0xA0 はデータを保持

15 10BT EEE Disable

1 = 10BT EEE モードを無効にする0 = 10BT EEE モードを有効にする

Note:10BT EEE モードは、信号振幅を小さくする事によって消費電力を節約します。

R/W 1

14 - 8 予約済み — RO 7h’07 H/W Based

EEE NP Auto-

Negotiation Enable

1 = ハードウェアは Next Page Exchange によってリンクパートナーとの間で自動的に EEE 機能を交換するEEE 100BT イネーブル ( このレジスタのビット [0])は、EEE 機能がマッチした場合にハードウェアによってセットされます。0 = ハードウェアベースの EEE 機能の交換を OFFにする EEE 機能の交換はソフトウェアで実行します。

R/W 1

6 H/W 100BT EEE Enable

Status

1 = 100BT EEE はハードウェアベースの Next Page Exchange によって有効にされた0 = 100BT EEE は無効

R 0

5 TX LPI Received

1 = レジスタの直前の読み出しから現在までに送信PCS は LPI 信号を 1 回以上受信した0 = PCS は LPI 信号を受信していないこのビットは読み出し時にクリアされます。

R/RC 0

4 TX LPI Indication

1 = 送信 PCS は LPI 信号を現在受信している0 = PCS は LPI 信号を現在受信していない

R 0

3 RX LPI Received

1 = レジスタの直前の読み出しから現在までに受信PCS は LPI 信号を 1 回以上受信した0 = PCS は LPI 信号を受信していないこのビットは読み出し時にクリアされます。

R/RC 0

2 RX LPI Indication

1 = 受信 PCS は LPI 信号を現在受信している0 = PCS は LPI 信号を現在受信していない

R 0

1 EEE SW Mode Enable

1 = このレジスタのビット [0] をソフトウェアでセットする事により EEE を有効にする0 = ハードウェアオートネゴシエーションによりEEE を有効にする

R/W 0

0 EEE SW 100BT Enable

1 = EEE 100BT を有効にする0 = EEE 100BT を無効にする

Note: このビットはソフトウェアで設定可能です。ハードウェアベースの EEE Next Page オートネゴシエーションが有効な場合、このビットはハードウェアによって設定可能です。

R/W 0



KSZ8795CLX

プログラミング例 : 読み出し動作 1. インダイレクトアクセス制御レジスタを使って読み出すレジスタを選択し、EEE グローバルレジスタ 0 ( グ

ローバル EEE QM バッファ制御レジスタ ) を読み出す。

2. レジスタ 110 (0x6E) に 0x30 を書き込む (EEE/ 読み出し動作を選択し、ポート番号の 4MSB = 0 ( グローバルPME レジスタ向け ) に設定する )。

3. インダイレクトレジスタ 111 (0x6F) に 0x30 を書き込む ( 読み出し動作をトリガし、EEE グローバルレジスタ0 のビット [15:8] の読み出しを準備する )。

4. インダイレクトバイトレジスタ160 (0xA0)を読み出す(EEEグローバルレジスタ0のビット[15:8]を取得する)。書き込み動作 1. レジスタ 110 (0x6E) に 0x30 を書き込む (EEE/ 書き込み動作を選択し、ポート番号の 4MSB = 0 ( グローバル

レジスタ向け ) に設定する )。2. レジスタ 111 (0x6F) に 0x31 を書き込む ( オフセットアドレスを選択し、EEE グローバルレジスタ 0 のビッ

ト [7:0] への書き込みを準備する )。3. 新しい値をインダイレクトバイトレジスタ 160 (0xA0) のビット [7:0] に書き込む。

4.10 MIB (Management Information Base) カウンタ

MIB カウンタはポートごとに提供されます。これらのカウンタの読み出しには表 4-26 に示すインダイレクトメモリアクセスを使います。

EEE ポートレジスタ 6ポート EEE LPI リカバリ時間レジスタレジスタ 110 (0x6E) のビット [7:5] =001 (EEE 向け )、レジスタ 110 のビット [3:0] = 0xn (n = 1 ～ 4、インダイレクトポートレジスタ向け )、レジスタ 111 (0x6F) のビット [7:0] = インダイレクトバイトレジスタ 0xA0 にアクセスするためのオフセットオフセット : 0x2E ( ビット [15:8])、0x2F ( ビット [7:0]) 位置 : (001 EEE) -> 0xn、オフセット -> 0xA0 はデータを保持

15 - 8 予約済み — RO 17 - 0 LPI Recovery

Counterこのレジスタは、MAC デバイスがパケットの送信を始める前に待機する必要のある時間を指定します。この値は、ローカルデバイスとリモートデバイスの間の LPI リカバリ時間の最大値です。この時間の設定単位は 640 ms です。既定値は約 25 µs (= 39 (0x27) × 640 ns) です。

Note: PHY リカバリ時間が標準の 20.5 µs より短い場合、この値を調整する事で EEE LPI モードからパケットを素早く送信できます。

R/W 0x27

表 4-26: ポート MIB カウンタインダイレクトメモリオフセット

オフセットカウンタ名概要

0x0 RxHiPriorityByte Rx 高優先度オクテットカウント ( 不良パケットを含む ) 0x1 RxUndersizePkt Rx アンダーサイズパケット (CRC は有効 ) 0x2 RxFragments Rx フラグメントパケット (CRC が無効、シンボルエラーまたはアラインメント

エラー ) 0x3 RxOversize Rx オーバーサイズパケット (CRC は有効、1536 または 1522 バイトを超えるパ

ケット ) 0x4 RxJabbers CRC エラー、アラインメントエラー、シンボルエラーのいずれかを含む 1522 バ

イトより長い Rx パケット ( 上限は最大パケットサイズの設定によって異なる )、または 1916 バイトより長いだけの Rx パケット

0x5 RxSymbolError プリアンブルとパケットサイズは正しいが無効なデータシンボルを含む Rx パケット

0x6 RxCRCerror サイズが 64,1522 バイト以下で整数個のバイトを含む CRC が無効な Rx パケット ( 上限は最大パケットサイズの設定によって異なる )



KSZ8795CLX

0x7 RxAlignmentError サイズが 64,1522 バイト以下で非整数個のバイトを含む CRC が無効な Rx パケット ( 上限は最大パケットサイズの設定によって異なる )

0x8 RxControl8808Pkts Ether Type フィールドの値が 88-08h であるポートが受信した MAC 制御フレームの数

0x9 RxPausePkts ポートが受信した PAUSE フレームの数 (PAUSE フレームは EtherType (88-08h)、DA 制御オペコード (00-01)、データ長 ( 最小 64 バイト )、有効な CRC によって識別される )

0xA RxBroadcast 有効な Rx ブロードキャストパケット ( 無効なブロードキャストパケットまたは有効なマルチキャストパケットを含まない )

0xB RxMulticast 有効な Rx マルチキャストパケット (MAC 制御フレーム、無効なマルチキャストパケット、有効なブロードキャストパケットを含まない )

0xC RxUnicast 有効な Rx ユニキャストパケット 0xD Rx64Octets 長さが 64 オクテットの Rx パケットの総数 ( 不良パケットを含む ) 0xE Rx65to127Octets 長さが 65 ～ 127 オクテットの Rx パケットの総数 ( 不良パケットを含む ) 0xF Rx128to255Octets 長さが 128 ～ 255 オクテットの Rx パケットの総数 ( 不良パケットを含む ) 0x10 Rx256to511Octets 長さが 256 ～ 511 オクテットの Rx パケットの総数 ( 不良パケットを含む ) 0x11 Rx512to1023Octets 長さが 512 ～ 1023 オクテットの Rx パケットの総数 ( 不良パケットを含む ) 0x12 Rx1024to1522Octets 長さが 1024 ～ 1522 オクテットの Rx パケットの総数 ( 不良パケットを含む )0x13 Rx1523to2000Octets 長さが 1523 ～ 2000 オクテットの Rx パケットの総数 ( 不良パケットを含む ) 0x14 Rx2001toMax-

1Octets 長さが 2001 ～最大パケットサイズ -1 オクテットの Rx パケットの総数 ( 不良パケットを含む )

0x15 TxHiPriorityByte 有効な Tx 高優先度オクテットの数 (PAUSE パケットを含む ) 0x16 TxLateCollision パケットの送信から 512 ビット時間が過ぎた後で検出されたコリジョンの回数 0x17 TxPausePkts ポートが送信した PAUSE フレームの数 0x18 TxBroadcastPkts 有効な Tx ブロードキャストパケット ( 無効なブロードキャストまたは有効なマ

ルチキャストパケットを含まない ) 0x19 TxMulticastPkts 有効な Tx マルチキャストパケット ( 無効なマルチキャストパケットまたは有効

なブロードキャストパケットを含まない ) 0x1A TxUnicastPkts 有効な Tx ユニキャストパケット 0x1B TxDeferred 媒体がビジーであるために最初の Tx 試行が遅延したポートによる Tx パケット 0x1C TxTotalCollision Tx コリジョンの総数 ( 半二重のみ ) 0x1D TxExcessiveCollision コリジョンが過剰に発生したために送信に失敗したフレームの数 0x1E TxSingleCollision コリジョンを 1 回も許容しないポートで送信に成功した Tx フレームの数 0x1F TxMultipleCollision コリジョンを複数回許容するポートで送信に成功した Tx フレームの数

表 4-26: ポート MIB カウンタインダイレクトメモリオフセット ( 続き )オフセットカウンタ名概要


KSZ8795CLX

表 4-27: ポート別 MIB カウンタの書式


ポート 2: ベース = 0x20、0x20 ～ 0x3f で同一オフセット定義ポート 3: ベース = 0x40、0x40 ～ 0x5f で同一オフセット定義ポート 4: ベース = 0x60、0x60 ～ 0x7f で同一オフセット定義ポート 5: ベース = 0x80、0x80 ～ 0x9f で同一オフセット定義

38 Overflow 1 = カウンタオーバーフローが発生した0 = カウンタオーバーフローは発生していない

RO 0

37 Count Valid 1 = カウンタ値は有効0 = カウンタ値は無効

RO 0

36 - 30 予約済み — RO 全て「0」29 - 0 Counter

Valuesカウンタ値 RO 0

表 4-28: 全ポートの Total Bytes/Drop Packets MIB カウンタ

オフセットカウンタ名概要

0x100 Port 1 Rx Total Bytes ポート 1 での Rx オクテットの総数 ( 不正パケットを含む ) 0x101 Port 1 Tx Total Bytes ポート 1 での有効 Tx オクテットの総数 (PAUSE パケットを含む ) 0x102 Port 1 Rx Drop Packets ポート 1 でリソース不足のために破棄された Rx パケットの数 0x103 Port 1 Tx Drop Packets ポート 1 でリソース不足のために破棄された Tx パケットの数 0x104 Port 2 Rx Total Bytes ポート 2 での Rx オクテットの総数 ( 不正パケットを含む ) 0x105 Port 2 Tx Total Bytes ポート 2 での有効 Tx オクテットの総数 (PAUSE パケットを含む ) 0x106 Port 2 Rx Drop Packets ポート 2 でリソース不足のために破棄された Rx パケットの数 0x107 Port 2 Tx Drop Packets ポート 2 でリソース不足のために破棄された Tx パケットの数 0x108 Port 3 Rx Total Bytes ポート 3 での Rx オクテットの総数 ( 不正パケットを含む ) 0x109 Port 3 Tx Total Bytes ポート 3 での有効 Tx オクテットの総数 (PAUSE パケットを含む ) 0x10A Port 3 Rx Drop Packets ポート 3 でリソース不足のために破棄された Rx パケットの数 0x10B Port 3 Tx Drop Packets ポート 3 でリソース不足のために破棄された Tx パケットの数 0x10C Port 4 Rx Total Bytes ポート 4 での Rx オクテットの総数 ( 不正パケットを含む ) 0x10D Port 4 Tx Total Bytes ポート 4 での有効 Tx オクテットの総数 (PAUSE パケットを含む ) 0x10E Port 4 Rx Drop Packets ポート 4 でリソース不足のために破棄された Rx パケットの数 0x10F Port 4 Tx Drop Packets ポート 4 でリソース不足のために破棄された Tx パケットの数 0x110 Port 5 Rx Total Bytes ポート 5 での Rx オクテットの総数 ( 不正パケットを含む ) 0x111 Port 5 Tx Total Bytes ポート 5 での有効 Tx オクテットの総数 (PAUSE パケットを含む ) 0x112 Port 5 Rx Drop Packets ポート 5 でリソース不足のために破棄された Rx パケットの数 0x113 Port 5 Tx Drop Packets ポート 5 でリソース不足のために破棄された Tx パケットの数

表 4-29: 各ポートの Rx/Tx Total Bytes MIB カウンタ ( 表 4-28 内 ) の仕様



RO 0


RO 0

36 予約済み — RO 035 - 0 Counter



KSZ8795CLX

全てのポート別 MIB カウンタは読み出し時にクリアされます。

KSZ8795CLX は、グローバルレジスタ 8 により、ポートごとに MIB カウンタをフラッシュまたはフリーズするための統計値制御機能も提供します。

KSZ8795CLX は、ポートあたり計 36 個の MIB カウンタを提供します。これらのカウンタを使ってポートの動作を監視する事はネットワークの管理と保守に役立ちます。これらの MIB カウンタはインダイレクトメモリアクセスを使って読み出します。以下にその例を示します。

1. MIB カウンタ ( ポート 1 Rx64Octets カウンタ ) を読み出す。レジスタ 110 に 0x1c を書き込む (MIB カウンタの読み出しを選択する )。レジスタ 111 に 0xd を書き込む ( 読み出し動作をトリガする )。

次に、

レジスタ 116 ( カウンタ値 [39:32]) を読み出す ( ビット [38] = 1 の場合、カウンタオーバーフローが発生 )。レジスタ 117 ( カウンタ値 [31:24]) を読み出す。

レジスタ 118 ( カウンタ値 [23:16]) を読み出す。レジスタ 119 ( カウンタ値 [15:8]) を読み出す。レジスタ 120 ( カウンタ値 [7:0]) を読み出す。

2. MIB カウンタ ( ポート 2 Rx64Octets カウンタ ) を読み出す。レジスタ 110 に 0x1c を書き込む (MIB カウンタの読み出しを選択する )。レジスタ 111 に 0x2d を書き込む ( 読み出し動作をトリガする )。

次に、


レジスタ 118 ( カウンタ値 [23:16]) を読み出す。


レジスタ 120 ( カウンタ値 [7:0]) を読み出す。 3. MIB カウンタ ( ポート 1 Tx Drop Packets) を読み出す。

レジスタ 110 に 0x1d を書き込む。

レジスタ 111 に 0x03 を書き込む。

次に、



表 4-30: 各ポートの Rx/Tx Drop Packets MIB カウンタ ( 表 4-28 内 ) の仕様



RO 0


RO 0

36 - 16 予約済み — RO 全て「0」15 - 0 Counter



KSZ8795CLX
SPI バスで最良の性能が得られる場合、全カウンタの読み出しに要する時間は (160+3) × 8 × 20 = 26 µs です (160x レジスタ、3x オーバーヘッド、アクセスあたり 8 クロック、50 MHz で動作 )。最も厳しい条件では、バイトカウンタが 2 分間オーバーフローします。少なくとも 30 秒ごとに全カウンタをソフトウェアで読み出す事を推奨します。全てのポート MIB カウンタは読み出し時にクリアされます。
4.11 MIIM レジスタ

以下で定義する全てのレジスタには、SPI インターフェイスを介してアクセスする事もできます。 MIIM と SPI ではマッピング方式が異なるという事に注意が必要です。IEEE で定義されている「PHYAD」は、ポート1 に対し「0x1」、ポート 2 対し「0x2」、ポート 3 に対し「0x3」、ポート 4 に対し「0x4」として割り当てられます。サポートされる「REGAD」は 0x0 ～ 0x5 (0h ～ 5h)、0x1D (1dh)、0x1F (1fh) です。

表 4-31: MIIM レジスタ


レジスタ 0h: 基本制御

15 Soft Reset 1 = PHY ソフトリセット0 = 通常動作

R/W(SC)

0

14 Loopback 1 = MAC ループバックを実行する ( ループバックパスは以下の通り )ループバックはポート 1 MAC で実行し、ポート 2はモニタポートであると想定します。

ポート 1 MAC ループバック ( ポート 1 レジスタ 0) ビット [14] = 「1」開始 : RXP2/RXM2 ( ポート 2) ポート 3/4/5 から開始する事も可能ループバック : ポート 1 の MAC の MAC/PHY インターフェイス終了 : TXP2/TXM2 ( ポート 2) ポート 3/4/5 で終了する事も可能

アドレス 0x3/4/5 レジスタ 0 のビット [14] を「1」にセットする事で、それぞれポート 3/4/5 でのMAC ループバックを実行します。

0 = 通常動作

R/W 0

13 Force 100 1 = 100 Mbps0 = 10 Mbps

R/W 1

12 AN Enable 1 = オートネゴシエーションを有効にする0 = オートネゴシエーションを無効にする

R/W 1

11 Power Down 1 = パワーダウン0 = 通常動作

R/W 0

10 PHY Isolate 1 = Tx+/Tx- から PHY を電気的に絶縁する0 = 通常動作

R/W 0

9 Restart AN 1 = オートネゴシエーションを再開する0 = 通常動作

R/W 0

8 Force Full Duplex

1 = 全二重 0 = 半二重

R/W 1

7 予約済み — RO 06 予約済み — RO 05 Hp_mdix 1 = HP AutoMDI/MDIX モード

0 = Microchip AutoMDI/MDIX モード

R/W 1

4 Force MDI 1 = AutoMDI/MDIX 無効時に MDI モード0 = AutoMDI/MDIX 無効時に MDIX モード

R/W 0

3 Disable Auto MDI/MDI-X

1 = AutoMDI/MDIX を無効にする0 = AutoMDI/MDIX を有効にする

R/W 0

2 Disable Far End Fault

1 = 遠端異常検出を無効にする 0 = 通常動作

R/W 0


KSZ8795CLX

1 Disable Transmit

1 = 送信を無効にする 0 = 通常動作

R/W 0

0 Disable LED 1 = LED を無効にする 0 = 通常動作

R/W 0

レジスタ 1h: 基本ステータス

15 T4 Capable 0 = 100 BASET4 は非対応 RO 0 14 100 Full

Capable 1 = 100BASE-TX 全二重に対応 0 = 100BASE-TX 全二重に非対応

RO 1

13 100 Half Capable

1 = 100BASE-TX 半二重に対応 0 = 100BASE-TX 半二重に非対応

RO 1

12 10 Full Capable

1 = 10BASE-T 全二重に対応 0 = 10BASE-T 全二重に非対応

RO 1

11 10 Half Capable

1 = 10BASE-T 半二重に対応 0 = 10BASE-T 半二重に非対応

RO 1

10 - 7 予約済み — RO 06 予約済み — RO 05 AN Complete 1 = オートネゴシエーションは完了した

0 = オートネゴシエーションは未完了 RO 0

4 Far End Fault 1 = 遠端異常を検出した 0 = 遠端異常は検出していない

RO 0

3 AN Capable 1 = オートネゴシエーションに対応0 = オートネゴシエーションに非対応

RO 1

2 Link Status 1 = リンクアップ0 = リンクダウン

RO 0

1 予約済み — RO 00 Extended

Capable 0 = 拡張レジスタに非対応 RO 0

レジスタ 2h: PHYID HIGH15 - 0 Phyid High PHYID 上位ビット RO 0x0022

レジスタ 3h: PHYID LOW15 ～ 0 Phyid Low PHYID 下位ビット RO 0x1550

レジスタ 4h: 機能宣言

15 予約済み — RO 014 予約済み — RO 013 予約済み — RO 0

12 - 11 予約済み — RO 0110 Pause 1 = Pause 機能を宣言する

0 = Pause 機能を宣言しない R/W 1

9 予約済み — R/W 08 Adv 100 Full 1 = 100 全二重機能を宣言する

0 = 100 全二重機能を宣言しない R/W 1

7 Adv 100 Half 1 = 100 半二重機能を宣言する 0 = 100 半二重機能を宣言しない

R/W 1

6 Adv 10 Full 1 = 10 全二重機能を宣言する 0 = 10 全二重機能を宣言しない

R/W 1

5 Adv 10 Half 1 = 10 半二重機能を宣言する 0 = 10 半二重機能を宣言しない

R/W 1

表 4-31: MIIM レジスタ ( 続き )アドレス名称概要モード既定値


KSZ8795CLX

4 - 0 Selector Field

[00001] = IEEE 802.3 RO 00001

レジスタ 5h: リンクパートナー機能

15 予約済み — RO 014 予約済み — RO 013 予約済み — RO 0

12 - 11 予約済み — RO 010 Pause 1 = リンクパートナーはフロー制御に対応

0 = リンクパートナーはフロー制御に非対応RO 0

9 予約済み — RO 08 Adv 100 Full 1 = リンクパートナーは 100BT 全二重機能に対応

0 = リンクパートナーは 100BT 全二重機能に非対応

RO 0

7 Adv 100 Half 1 = リンクパートナーは 100BT 半二重機能に対応 0 = リンクパートナーは 100BT 半二重機能に非対応

RO 0

6 Adv 10 Full 1 = リンクパートナーは 10BT 全二重機能に対応0 = リンクパートナーは 10BT 全二重機能に非対応

RO 0

5 Adv 10 Half 1 = リンクパートナーは 10BT 半二重機能に対応 0 = リンクパートナーは 10BT 半二重機能に非対応

RO 0

4 - 0 予約済み — RO 00001レジスタ 1dh: LinkMD 制御 / ステータス

15 CDT_Enable 1 = ケーブル診断機能を有効にするこのビットは、ケーブル診断テスト (CDT) の完了後に自動的にクリアされます。0 = 有効にされたケーブル診断テストは完了し、ステータス情報の読み値は有効

R/W(SC)

0

14 - 13 CDT_Result 00 = 正常01 = ケーブルの断線を検出した10 = ケーブルの短絡を検出した11 = ケーブル診断テストに失敗した

RO 00

12 CDT 10M Short

1 = 10 m より近くで短絡している RO 0

11 - 9 予約済み — RO 08 - 0 CDT_Fault_

Count異常箇所への距離 = 約 0.4 m × CDT_Fault_Count[8:0]

RO 000000000

レジスタ 1fh: PHY 特殊制御 / ステータス

15 - 11 予約済み — RO 000000000010 - 8 Port

Operation Mode

Indication

ポート動作モードの現在の状態を示します。000 = 予約済み001 = オートネゴシエーション中010 = 10BASE-T 半二重011 = 100BASE-TX 半二重100 = 予約済み101 = 10BASE-T 全二重110 = 100BASE-TX 全二重111 = PHY/MII 絶縁

RO 001

7 - 6 予約済み — RO 005 Polrvs 1 = 極性は反転している

0 = 極性は反転していない

RO 0

4 MDI-X Status 1 = MDI0 = MDI-X

RO 0



KSZ8795CLX

3 Force_lnk 1 = リンクパスを強制する0 = 通常動作

R/W 0

2 Pwrsave 1 = 省電力機能を有効にする0 = 省電力機能を無効にする

R/W 0

1 Remote Loopback

1 = リモートループバックを実行する ( ループバックパスは以下の通り )

ポート 1 (PHY ID アドレス 0x1 レジスタ (1fh)) ビット [1] = 「1」開始 : RXP1/RXM1 ( ポート 1)ループバック : ポート 1 の PHY の PMD/PMA終了 :TXP1/TXM1 ( ポート 1)PHY ID アドレス 0x2/3/4/5 レジスタ (1fh) のビット[1] を「1」にセットする事で、ポート 2/3/4/5 でのリモートループバックを実行します。

0 = 通常動作

R/W 0




KSZ8795CLX

5.0 動作特性

5.1 最大絶対定格 *電源電圧(VDD12A、VDD12D)....................................................................................................................................... -0.5 ～ +1.8 V(VDDAT、VDDIO)........................................................................................................................................... -0.5 ～ +4.0 V入力電圧 ...................................................................................................................................................... -0.5 ～ +4.0 V出力電圧 ...................................................................................................................................................... -0.5 ～ +4.0 Vリード温度 ( はんだ付け 10 秒 )........................................................................................................................... +260 保管温度 (TS) .............................................................................................................................................-55 ～ +150 最高接合部温度 .................................................................................................................................................... +125 ESD 耐圧....................................................................................................................................................................5 kV* 最大絶対定格を超えると、デバイスが損傷する可能性があります。絶対最大定格を超える条件は、デバイスに恒久的な損傷を生じる可能性があります。そのような条件あるいは以下に記載する仕様を超える条件でのデバイスの運用は想定していません。長期間にわたって最大条件を超えると、信頼性に影響する可能性があります。

5.2 動作定格 **電源電圧 (VDD12A、VDD12D).............................................................................................................................. +1.140 ～ +1.260 V(VDDAT @ 3.3 V)................................................................................................................................. +3.135 ～ +3.465 V(VDDAT @ 2.5 V)................................................................................................................................. +2.375 ～ +2.625 V(VDDIO @ 3.3 V) ................................................................................................................................. +3.135 ～ +3.465 V(VDDIO @ 2.5 V) ................................................................................................................................. +2.375 ～ +2.625 V(VDDIO @ 1.8 V) ................................................................................................................................. +1.710 ～ +1.890 V周囲温度 (TA)商用温度レンジ ...............................................................................................................................................0 ～ +70 産業用温度レンジ ........................................................................................................................................-40 ～ +85 パッケージ熱抵抗 (ΘJA、Note 5-1).............................................................................................................. +55.05 /Wパッケージ熱抵抗 (ΘJC、Note 5-1) ............................................................................................................. +25.06 /W** 動作定格から外れた条件でのデバイスの機能は保証されません。未使用の入力ピンは、常に適切な論理電圧レベル(GND または VDD) に接続する必要があります。

Note 5-1 パッケージにヒートスプレッダはありません。接合部と大気間の熱抵抗 (ΘJA) および接合部とケース間の熱抵抗 (ΘJC) は、風速が 0m/s の場合の値です。

Note: デバイスに電源を供給しない状態で入力信号を印加しないでください。


KSZ8795CLX

6.0 電気的特性

VIN = 1.2 V/3.3 V (typ.)、TA = +25 、仕様値はパッケージングされた製品にのみ適用終端抵抗を内蔵し、10BASE-T および 100BASE-TX 向けに内部バイアスを備えるため、パルストランスの追加消費電力はありません。試験はポート 5 RGMII モード ( 既定値 ) で実施しました。データは動作定格で計測しました。

表 6-1: 電気的特性

パラメータ記号 Min. Typ. Max. 単位 Note

100BASE-TX 動作 - 全ポートで 100% 使用率

100BASE-TX ( トランスミッタ )、3.3 V アナログ

IDX — 142 —

mA

VDDAT

100BASE-TX 1.2 V ID12 — 35 — VDD12A + VDD12D

100BASE-TX ( デジタルIO)、3.3 V デジタル

IDDIO — 15 — VDDIO

10BASE-T 動作 - 全ポートで 100% 使用率

10BASE-T ( トランスミッタ )、3.3 V アナログ

IDX — 135 —

mA

VDDAT

10BASE-T 1.2 V ID12 — 30 — VDD12A + VDD12D

10BASE-T ( デジタル IO)、3.3 V デジタル

IDDIO — 14 — VDDIO

オートネゴシエーションモード

3.3 V アナログ IDX — 66 —mA

VDDAT

1.2 V アナログ / デジタル ID12 — 35 — VDD12A + VDD12D

3.3 V デジタル I/O IDDIO — 14 — VDDIO

電源管理モード

ソフトパワーダウンモード 3.3 V

ISPDM1 — 0.07 —

mA

VDDAT + VDDIO

ソフトパワーダウンモード 1.2 V

ISPDM2 — 0.2 — VDD12A + VDD12D

エネルギ検出モード(EDPD) 3.3 V IEDM1 — 21 — VDDAT + VDDIO

エネルギ検出モード(EDPD) 1.2 V IEDM2 — 26.5 — VDD12A + VDD12D

100BT EEE モード、アイドル時 3.3 V

IEEE1 — 22.5 — VDDAT + VDDIO

100BT EEE モード、アイドル時 1.2 V

IEEE2 — 27 — VDD12A + VDD12D

CMOS 入力

入力 HIGH 電圧 VIH

2.0 — —V

VDDIO = 3.3 V1.8 — — VDDIO = 2.5 V1.3 — — VDDIO = 1.8 V

入力 LOW 電圧 VIL

— — 0.8V

VDDIO = 3.3 V— — 0.7 VDDIO = 2.5 V— — 0.5 VDDIO = 1.8 V

入力電流 ( プルアップ / プルダウンを含まず )

IIN — — 10 µA VIN = GND ~ VDDIO

CMOS 出力

出力 HIGH 電圧 VOH

2.4 — —V

VDDIO = 3.3 V2.0 — — VDDIO = 2.5 V1.5 — — VDDIO = 1.8 V


KSZ8795CLX

出力 LOW 電圧 VOL

— — 0.4V

VDDIO = 3.3 V— — 0.4 VDDIO = 2.5 V— — 0.3 VDDIO = 1.8 V

出力トライステートリーク電流

IOZ — — 10 µA VIN = GND ~ VDDIO

100BASE-TX 送信 (1:1 トランスの後段を差動にて計測 )ピーク差動出力電圧 VO 0.95 — 1.05 V 差動出力に 100 Ω 終端抵抗

出力電圧不均衡 VIMB — — 2 % 差動出力に 100 Ω 終端抵抗

立ち上がり / 立ち下がり時間 tr/tf

3 — 5ns

—

立ち上がり / 立ち下がり不均衡

0 — 0.5 —

デューティサイクル歪み — — — ±0.5 ns —オーバーシュート — — — 5 % —

出力ジッタ — 0 0.75 1.4 ns ピークツーピーク

10BASE-T 受信

スケルチしきい値 VSQ 300 400 585 mV 5 MHz 矩形波

10BASE-T 送信 (1:1 トランスの後段を差動にて計測 )、VDDAT = 3.3 Vピーク差動出力電圧 VP 2.2 2.5 2.8 V 差動出力に 100 Ω 終端抵抗

出力ジッタ — — 1.4 3.5 ns ピークツーピーク

立ち上がり / 立ち下がり時間

— — 28 30 ns —

I/O ピン内部プルアップ / プルダウン抵抗

I/O ピン実効プルアップ抵抗

R1.8PU 75 95 135

kΩ

VDDIO = 1.8 V

I/O ピン実効プルダウン抵抗

R1.8PD 53 68 120 VDDIO = 1.8 V


R2.5PU 46 60 93 VDDIO = 2.5 V


R2.5PD 46 59 103 VDDIO = 2.5 V


R3.3PU 35 45 65 VDDIO = 3.3 V


R3.3PD 37 46 74 VDDIO = 3.3 V

表 6-1: 電気的特性 ( 続き )パラメータ記号 Min. Typ. Max. 単位 Note


KSZ8795CLX

7.0 タイミング図

図 7-1: GMII 信号タイミング

表 7-1: GMII タイミングパラメータ

記号パラメータ Min. Typ. Max. 単位

— クロックサイクル — 8 —

nstIS セットアップ時間 1.2 — —tIH ホールド時間 1.2 — —tOD クロック立ち下がりエッジに対する出力遅延 — — 1


KSZ8795CLX
図 7-2: RGMII v2.0 仕様
Note 7-1 RGMII v2.0 は、RGMII 送受信向けにデータ - クロック間出力 / 入力スキューをマッチさせるための内部遅延 (RGMII-ID) オプションを追加します。詳細はレジスタ 86 のビット [4:3] を参照してください。

Note 7-2 10 Mbps および 100 Mbps 向け。Tcyc は 400 ns ±40 ns および 40 ns ±4 ns にスケーリング。

表 7-2: RGMII タイミングパラメータ


TskewT データ - クロック間出力スキュー ( トランスミッタにて ) (Note 7-1) -500 0 500 ps

TskewR データ - クロック間入力スキュー ( レシーバにて ) (Note 7-1) 1 — 2.6

ns

TsetupT データ - クロック間出力セットアップ ( トランスミッタにて - 統合した遅延 )

1.0 2.0 —

TholdT クロック - データ間出力ホールド( トランスミッタにて - 統合した遅延 )

1.0 2.0 —

TsetupR データ - クロック間入力セットアップ ( レシーバにて - 統合した遅延 )

0.8 2.0 —

TholdR クロック - データ間入力ホールド( レシーバにて統合した遅延 )

0.8 2.0 —

Tcyc クロックサイクル周期 (Note 7-2) 7.2 8.0 8.8Duty_G ギガビット向けデューティサイクル 45 50 55

%Duty_T 10/100T 向けデューティサイクル 40 50 60

tr/tf 立ち上がり / 立ち下がり時間 (20-80%) — — 0.75 ns

TXC (SOURCE OF DATA)

TXD[8:5][3:0]

TXD[7:4][3:0]

TX_CTL

TXC (AT RECEIVER)

TXD[3:0]

TXD[4]TXEN

TXD[8:5]TXD[7:4]

TXD[9TXERR

TXC (WITH INTERNALDELAY ADDED)

TsetupT

TsetupR

TholdT

TholdR

RXC (SOURCE OF DATA)

RXD[8:5][3:0]

RXD[7:4][3:0]

RX_CTL

RXC (AT RECEIVER)

RXD[3:0]

RXD[4]RXDV

RXD[8:5]RXD[7:4]

RXD[9RXERR

RXC (WITH INTERNALDELAY ADDED)

TsetupT

TsetupR

TholdT

TholdR


KSZ8795CLX
図 7-3: MAC モード MII タイミング - MII からのデータ受信
図 7-4: MAC モード MII タイミング - MII からのデータ送信

表 7-3: MAC モード MII タイミングパラメータ

記号パラメータ10BASE-T/100BASE-TX

Min. Typ. Max. 単位

tcyc3 クロックサイクル — 400/40

—

nsts3 セットアップ時間 2 — —th3 ホールド時間 2 — —tov3 出力有効時間 3 8 10

RECEIVE TIMING

TRANSMIT TIMING


KSZ8795CLX
図 7-5: PHY モード MII タイミング - MII からのデータ受信
図 7-6: PHY モード MII タイミング - MII からのデータ送信

表 7-4: PHY モード MII タイミングパラメータ

記号パラメータ10BASET/100BASET

Min. Typ. Max. 単位

tcyc4 クロックサイクル — 400/40 —

nsts4 セットアップ時間 10 — —th4 ホールド時間 0 — —tov4 出力有効時間 16 20 25

RECEIVE TIMING

TRANSMIT TIMING


KSZ8795CLX

図 7-7: RMII タイミング - RMII からのデータ受信

図 7-8: RMII タイミング - RMII からのデータ送信

表 7-5: RMII タイミングパラメータ


tcyc クロックサイクル — 20 —

nst1 セットアップ時間 4 — —t2 ホールド時間 2 — —tod 出力遅延 3 — 10

tCYC

t1

t2

TRANSMIT TIMING

REFCLK

TX_ENTXD[1:0]

tCYC

RECEIVE TIMING

REFCLK

CRSDVRXD[1:0]

tOD


KSZ8795CLX

図 7-9: SPI 入力タイミング

表 7-6: SPI 入力タイミングパラメータ


fC クロック周波数 — — 50 MHztCHSL SPIS_N 非アクティブホールド時間 2 — —

ns

tSLCH SPIS_N アクティブセットアップ時間 4 — —tCHSH SPIS_N アクティブホールド時間 2 — —tSHCH SPIS_N 非アクティブセットアップ時間 4 — —tSHSL SPIS_N 非選択時間 10 — —tDVCH データ入力セットアップ時間 4 — —tCHDX データ入力ホールド時間 2 — —tCLCH クロック立ち上がり時間 — — 1

µstCHCL クロック立ち下がり時間 — — 1tDLDH データ入力立ち上がり時間 — — 1tDHDL データ入力立ち下がり時間 — — 1

HIGH IMPEDANCE

SPIS_N

SPIC

SPID

SPIQ

tSHSL

tSHCH

tCHDL

tCLCHtCHDX

tCHSHtSLCHtCHSL

tDVCH

MSB LSB

tDLDH

tDHDL


KSZ8795CLX

図 7-10: SPI 出力タイミング

表 7-7: SPI 出力タイミングパラメータ


fC クロック周波数 — — 50 MHztCLQX SPIQ ホールド時間 0 — 0

ns

tCLQV クロック立ち下がりから SPIQ 有効までの時間 — — 60tCH クロック HIGH 時間 9 — —tCL クロック LOW 時間 9 — —

tQLQH SPIQ 立ち上がり時間 — — 50tQHQL SPIQ 立ち下がり時間 — — 50tSHQZ SPIQ ディセーブル時間 — — 15

tCLQX

tCLQV

SPIS_N

SPIC

SPIQ

SPID

tQLQHtQHQL

tCH

tCL tSHQZ


KSZ8795CLX

図 7-11: オートネゴシエーションタイミング

表 7-8: オートネゴシエーションタイミングパラメータ


tBTB FLP バーストから次の FLP バーストまでの時間 8 16 24ms

tFLPW FLP バースト幅 — 2 —tPW クロック / データパルス幅 — 100 — nstCTD クロックパルスからデータパルスまでの時間 55.5 64 69.5

µstCTC クロックパルスから次のクロックパルスまでの時間 111 128 139— バーストあたりのクロック / データパルス数 17 — 33 —

FLPBURST

FLPBURST

TX+/TX–

TX+/TX–

tFLPW

tBTB

CLOCKPULSE

DATAPULSE

CLOCKPULSE

DATAPULSE

tPW

tCTD

tCTC

tPW


KSZ8795CLX

図 7-12: MDC/MDIO タイミング

表 7-9: MDC/MDIO タイミングパラメータ


fC クロック周波数 — 2.5 25 MHztP MDC 周期 — 400 —

ns

tMD1 MDC 立ち上がりエッジまでの MDIO (PHY 入力 )セットアップ時間

10 — —

tMD2 MDC 立ち上がりエッジからの MDIO (PHY 入力 )ホールド時間

4 — —

tMD3 MDC 立ち上がりエッジからの MDIO (PHY 出力 ) 遅延時間 5 222 —

tMD1

VALIDDATA

MDIO(PHY INPUT)

VALIDDATA

MDC

tMD2

MDIO(PHY OUTPUT)

VALIDDATA

tMD3

tP


KSZ8795CLX

図 7-13: パワーダウン / パワーアップおよびリセットのタイミング

表 7-10: リセットのタイミングパラメータ


tSR 電源電圧が安定してからリセット HIGH までの時間 10 — — mstCS コンフィグレーションセットアップ時間 5 — —

nstCH コンフィグレーションホールド時間 5 — —tRC リセットからストラップインピン出力までの時間 6 — —tVR 3.3 V 立ち上がり時間 200 — — µs

SUPPLY VOLTAGE

RST#

STRAP-IN VALUE

STRAP-IN/OUTPUT PIN

tVR tSR

tCS tCH

tRC


KSZ8795CLX

8.0 リセット回路

図 8-1 に示すディスクリートリセット回路は、KSZ8795 デバイスのパワーアップ用に推奨します。リセット信号が他のデバイス (CPU、FPGA 等 ) から提供される場合、図 8-2 に示すリセット回路を推奨します。

図 8-1: 推奨リセット回路

図 8-2: CPU/FPGA リセット信号に接続する場合の推奨リセット回路

図 8-2 のリセット回路は、リセット信号が別のデバイス ( 例 : CPU、FPGA 等 ) によって駆動されるアプリケーション向けに推奨します。CPU/FPGA からの RST_OUT_n は、パワーアップリセット後にウォームリセットを提供します。スイッチと CPU/FPGA の間で VDDIO 電圧が異なる場合、ダイオード D2 が必要です。D2 には、0.3 V の最大 VF( 順方向電圧 ) を提供する製品を選択します ( 例 : VISHAY BAT54、MSS1P2L 等 )。代わりにレベルシフタデバイスを使う事もできます。スイッチと CPU/FPGA が同じ VDDIO 電圧を使う場合、D2 は不要です。

R10k

C10µF

D1KS8795

RST

D1: 1N4148

VDDIO

R10k

D2C10µF

D1CPU/FPGA

RST_OUT_n

KS8795

RST

D1, D2: 1N4148

VDDIO


KSZ8795CLX

9.0 パルストランスの選定

ラインインターフェイスには単純な 1:1 のパルストランスが必要です。ライン側で FCC 要件を超える場合、コモンモードチョークを内蔵したパルストランスを推奨します。デバイス側で RX/TX のセンタータップを分離する事が要求されます。100BASE-TX 向け IEEE 802.3u 規格は、0.5 dB のトランス損失を想定しています。送信ライントランスの場合、ISET 抵抗値を下げてライン駆動電流を増加させる事により、挿入損失を最大 1.3 dB まで補償できます。表 9-1 に、推奨するトランス特性を示します。

表 9-2 に、本デバイスに適合するパルストランスを提供しているトランス業者の一覧を示します。

10.0 参照クロック水晶振動子の選定

表 10-1 に、本デバイス向けの標準的な参照クロック水晶振動子の一覧を示します。

Note 10-1 代表値は、推奨振動子の仕様に応じて異なります。

表 9-1: 25 MHz 水晶振動子 / 参照クロックの選定基準

特性値試験条件

巻き数比 1 CT :1 CT —開回路インダクタンス (min.) 350 µH 100 mV、100 kHz、8 mA 挿入損失 (max.) 1.1 dB 0.1 MHz ～ 100 MHz HIPOT (min.) 1500 VRMS —

表 9-2: パルストランスの認定業者

業者名と製品名 Auto MDIX ポート数業者名と製品名 Auto MDIX ポート数

Pulse H1164NL 対応 4 Pulse H1102 対応 1YCL PH406082 対応 4 Bel Fuse S558-5999-

U7 対応 1

TDK TLA-6T718A 対応 1 YCL PT163020 対応 1LanKom LF-H41S 対応 1 Transpower HB726 対応 1

Datatronic NT79075 対応 1 Delta LF8505 対応 1

表 10-1: 標準的な参照クロック推奨振動子の特性

特性値

周波数 25.00000 MHz周波数許容誤差 (max.) ≤ ±50 ppm負荷容量 (max.) (Note 10-1) 27 pF直列抵抗 (max. ESR) 40 Ω



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11.0 パッケージ情報

Note: 最新のパッケージ図面については、以下のウェブページにある「Microchip Packaging Specification (Microchip 社パッケージ仕様 )」を参照してください。 http://www.microchip.com/packaging

図 11-1: 80 ピン 10 mm x 10 mm LQFP

KSZ8795CLX


補遺 A: 改訂履歴

表 A-1: 改訂履歴

リビジョンセクション / 図 / 項目改訂内容

DS00002112A (03-28-16)

— Micrel 社データシート KSZ8795CLX を Microchip 社文書 DS00002112A に改訂しました。全体を通して文章の細かな変更を行いました。

レジスタ各種ポートレジスタの説明を更新しました。

GMII と RGMII の図図と、関連するテーブルパラメータを更新しました。


KSZ8795CLX

Microchip 社のウェブサイト

Microchip 社は、ウェブサイト (www.microchip.com) でオンラインサポートを提供しています。このウェブサイトを通じて、お客様はファイルと情報を簡単に入手できます。インターネットブラウザから以下の内容がご覧になれます。

• 製品サポート - データシートとエラッタ、アプリケーションノートとサンプルプログラム、設計リソース、ユーザガイドとハードウェアサポート文書、最新のソフトウェアと過去のソフトウェア

• 技術サポート - よく寄せられる質問 (FAQ)、技術サポートのご依頼、オンラインディスカッショングループ、Microchip 社コンサルタントプログラムとメンバーの一覧

• ご注文とお問い合わせ - 製品セレクタと注文ガイド、最新プレスリリース、セミナー / イベントの一覧、お問い合わせ先 ( 営業所 / 販売代理店 ) の一覧

お客様向け変更通知サービス

Microchip 社のお客様向け変更通知サービスは、お客様に Microchip 社製品の最新情報をお届けするサービスです。ご興味のある製品ファミリまたは開発ツールに関する変更、更新、リビジョン、エラッタ情報をいち早くメールにてお知らせします。

Microchip 社のウェブサイト (www.microchip.com) にアクセスし、[DESIGN SUPPORT] メニューの下の [ProductChange Notification] からご登録ください。

カスタマサポート

Microchip 社製品をお使いのお客様は、以下のチャンネルからサポートをご利用になれます。

• 販売代理店

• 弊社営業所

• 技術サポート

サポートは販売代理店までお問い合わせください。各地の営業所もご利用になれます。本書の最後のページには各国の営業所の一覧を記載しています。

技術サポートは以下のウェブページからもご利用になれます。 http://microchip.com/support




KSZ8795CLX


製品識別システム

ご注文または製品の価格 / 納期に関しては、弊社または販売代理店までお問い合わせください。

デバイス : KSZ8795 - 5 ポート 10/100 マネージド Ethernet スイッチ、ギガビット GMII/RGMII および MII/RMII インターフェイス内蔵

インターフェイス : C = 設定可能

パッケージ : L = 80 ピン LQFP

特殊属性 : X = なし

温度 : C = 0 ～ +70 ( 商用温度レンジ )I = -40 ～ +85 ( 産業用温度レンジ )

ボンディングワイヤ : C = 銅

例 :a) KSZ8795CLXCC

設定可能インターフェイス80 ピン LQFP商用温度レンジ銅線ボンディング

b) KSZ8795CLXIC設定可能インターフェイス80 ピン LQFP産業用温度レンジ銅線ボンディング

製品番号 X X

パッケージ

インターフェイス

デバイス

X

温度

X

ボンディングワイヤ

X

特殊属性


本書に記載されているデバイスアプリケーション等に関する

情報は、ユーザの便宜のためにのみ提供されているものであ

り、更新によって無効とされる事があります。お客様のアプ

リケーションが仕様を満たす事を保証する責任は、お客様に

あります。Microchip 社は、明示的、暗黙的、書面、口頭、法

定のいずれであるかを問わず、本書に記載されている情報に

関して、状態、品質、性能、商品性、特定目的への適合性を

はじめとする、いかなる類の表明も保証も行いません。

Microchip 社は、本書の情報およびその使用に起因する一切の

責任を否認します。Microchip 社の明示的な書面による承認な

しに、生命維持装置あるいは生命安全用途に Microchip 社の製

品を使用する事は全て購入者のリスクとし、また購入者はこ

れによって発生したあらゆる損害、クレーム、訴訟、費用に

関して、Microchip 社は擁護され、免責され、損害をうけない

事に同意するものとします。暗黙的あるいは明示的を問わず、

Microchip社が知的財産権を保有しているライセンスは一切譲

渡されません。

商標

Microchip 社の名称と Microchip ロゴ、dsPIC、FlashFlex、KEELOQ、KEELOQ ロゴ、MPLAB、PIC、PICmicro、PICSTART、PIC32 ロゴ、rfPIC、SST、SST ロゴ、SuperFlash、UNI/O は、

米国およびその他の国における Microchip TechnologyIncorporated の登録商標です。

FilterLab、Hampshire、HI-TECH C、Linear Active Thermistor、MTP、SEEVAL、Embedded Control Solutions Company は、

米国における Microchip Technology Incorporated の登録商標

です。

Silicon Storage Technologyは、その他の国におけるMicrochipTechnology Incorporated の登録商標です。

Analog-for-the-Digital Age、Application Maestro、BodyCom、

chipKIT、chipKIT ロゴ、CodeGuard、dsPICDEM、dsPICDEM.net、dsPICworks、dsSPEAK、ECAN、ECONOMONITOR、FanSense、HI-TIDE、In-Circuit Serial Programming、ICSP、Mindi、MiWi、MPASM、MPF、MPLAB 認証ロゴ、MPLIB、MPLINK、mTouch、Omniscient Code Generation、PICC、PICC-18、PICDEM、

PICDEM.net、PICkit、PICtail、REAL ICE、rfLAB、Select Mode、SQI、Serial Quad I/O、Total Endurance、TSHARC、UniWinDriver、WiperLock、ZENA、Z-Scale は、米国およびその他の国におけ

る Microchip Technology Incorporatedの登録商標です。

SQTP は、米国における Microchip Technology Incorporatedのサービスマークです。

GestICとULPPは、その他の国におけるMicrochip TechnologyGermany II GmbH & Co. & KG (Microchip TechnologyIncorporated の子会社 ) の登録商標です。

その他、本書に記載されている商標は各社に帰属します。

©2013, Microchip Technology Incorporated, Printed in theU.S.A., All Rights Reserved.

ISBN: 978-1-5224-0620-4

Microchip 社製デバイスのコード保護機能に関して次の点にご注意ください。

• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティレベルは、現在市場に流

通している同種製品の中でも最も高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解ではこうした手法は、

Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為は知的所

有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip 社は、コードの保全性に懸念を抱くお客様と連携し、対応策に取り組んでいきます。

• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保護

機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。

コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社

のコード保護機能の侵害は、デジタルミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著

Microchip 社では、Chandler および Tempe ( アリゾナ州 )、Gresham( オレゴン州 ) の本部、設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています。Microchip 社の品質システムプロセスおよび手順は、PIC® MCU および dsPIC® DSC、KEELOQ® コードホッピングデバイス、シリアル EEPROM、マイクロペリフェラル、不揮発性メモリ、アナログ製品に採用されています。さらに、開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています。

QUALITY MANAGEMENT SYSTEM CERTIFIED BY DNV

== ISO/TS 16949 ==


北米本社2355 West Chandler Blvd.Chandler, AZ 85224-6199Tel:480-792-7200 Fax:480-792-7277技術サポート : http://www.microchip.com/supportURL: www.microchip.com

アトランタDuluth, GA Tel:678-957-9614 Fax:678-957-1455

オースティン (TX)Tel:512-257-3370

ボストンWestborough, MA Tel:774-760-0087 Fax:774-760-0088

シカゴItasca, IL Tel:630-285-0071 Fax:630-285-0075

クリーブランドIndependence, OH Tel:216-447-0464

Fax:216-447-0643

ダラスAddison, TX Tel:972-818-7423 Fax:972-818-2924

デトロイトNovi, MI Tel:248-848-4000

ヒューストン (TX) Tel:281-894-5983

インディアナポリスNoblesville, IN Tel:317-773-8323Fax:317-773-5453

ロサンゼルスMission Viejo, CA Tel:949-462-9523 Fax:949-462-9608

ニューヨーク (NY) Tel:631-435-6000

サンノゼ (CA) Tel:408-735-9110

カナダ - トロントTel:905-673-0699 Fax:905-673-6509

アジア / 太平洋

アジア太平洋支社Suites 3707-14, 37th FloorTower 6, The GatewayHarbour City, KowloonHong KongTel:852-2943-5100Fax:852-2401-3431

オーストラリア - シドニーTel:61-2-9868-6733Fax:61-2-9868-6755

中国 - 北京Tel:86-10-8569-7000 Fax:86-10-8528-2104

中国 - 成都Tel:86-28-8665-5511Fax:86-28-8665-7889

中国 - 重慶Tel:86-23-8980-9588Fax:86-23-8980-9500

中国 - 東莞

Tel:86-769-8702-9880

中国 - 杭州Tel:86-571-8792-8115 Fax:86-571-8792-8116

中国 - 香港 SARTel:852-2943-5100 Fax:852-2401-3431

中国 - 南京Tel:86-25-8473-2460Fax:86-25-8473-2470

中国 - 青島Tel:86-532-8502-7355Fax:86-532-8502-7205

中国 - 上海Tel:86-21-5407-5533 Fax:86-21-5407-5066

中国 - 瀋陽Tel:86-24-2334-2829Fax:86-24-2334-2393

中国 - 深圳Tel:86-755-8864-2200 Fax:86-755-8203-1760

中国 - 武漢Tel:86-27-5980-5300Fax:86-27-5980-5118

中国 - 西安Tel:86-29-8833-7252Fax:86-29-8833-7256

アジア / 太平洋

中国 - 厦門Tel:86-592-2388138 Fax:86-592-2388130

中国 - 珠海Tel:86-756-3210040 Fax:86-756-3210049

インド - バンガロールTel:91-80-3090-4444 Fax:91-80-3090-4123

インド - ニューデリーTel:91-11-4160-8631Fax:91-11-4160-8632

インド - プネTel:91-20-3019-1500

日本 - 大阪Tel:81-6-6152-7160 Fax:81-6-6152-9310

日本 - 東京Tel:81-3-6880- 3770 Fax:81-3-6880-3771

韓国 - 大邱Tel:82-53-744-4301Fax:82-53-744-4302

韓国 - ソウルTel:82-2-554-7200Fax:82-2-558-5932 または 82-2-558-5934

マレーシア - クアラルンプールTel:60-3-6201-9857Fax:60-3-6201-9859

マレーシア - ペナンTel:60-4-227-8870Fax:60-4-227-4068

フィリピン - マニラTel:63-2-634-9065Fax:63-2-634-9069

シンガポールTel:65-6334-8870Fax:65-6334-8850

台湾 - 新竹Tel:886-3-5778-366Fax:886-3-5770-955

台湾 - 高雄Tel:886-7-213-7828

台湾 - 台北Tel:886-2-2508-8600 Fax:886-2-2508-0102

タイ - バンコクTel:66-2-694-1351Fax:66-2-694-1350

ヨーロッパ

オーストリア - ヴェルスTel:43-7242-2244-39

Fax:43-7242-2244-393

デンマーク - コペンハーゲンTel:45-4450-2828 Fax:45-4485-2829

フランス - パリTel:33-1-69-53-63-20 Fax:33-1-69-30-90-79

ドイツ - デュッセルドルフTel:49-2129-3766400

ドイツ - ミュンヘンTel:49-89-627-144-0 Fax:49-89-627-144-44

ドイツ - プフォルツハイムTel:49-7231-424750

イタリア - ミラノ Tel:39-0331-742611 Fax:39-0331-466781

イタリア - ベニスTel:39-049-7625286

オランダ - ドリューネンTel:31-416-690399 Fax:31-416-690340

ポーランド - ワルシャワTel:48-22-3325737

スペイン - マドリッドTel:34-91-708-08-90Fax:34-91-708-08-91

スウェーデン - ストックホルムTel:46-8-5090-4654

イギリス - ウォーキンガムTel:44-118-921-5800Fax:44-118-921-5820

各国の営業所とサービス

01/27/15

http://support.microchip.com


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