Statistical Circuit Simulation With The Effect of Random Discrete Dopants in Nanometer MOSFET Devices

Noor Ain Kamsani*, Binjie Cheng, Scott Roy, Asen AsenovDevice Modeling Group, Department of Electronics and Electrical Engineering, 

University of Glasgow, Glasgow G12 8LT, Scotland, UK*E­mail: nkamsani@elec.gla.ac.uk Phone: +441413300861

Intrinsic parameter fluctuations introduced by random discrete dopants have become one of the major challenges in Si­bulk CMOS design and scaling below the 65nm technology generation [1]. This is because the random dopants distribution causes variation in threshold voltage, off current and on current in MOS devices. Comprehensive study on the effect of discreet random dopant distribution in a device performance has been done using our in­house atomistic simulator. It is our intention now to move one step ahead in studying this effect on circuit level by using the data obtained from our previous study. Therefore device parameter extraction strategy has been developed in [2] to capture the effect as accurate as possible in BSIM4 format, so that spice simulation can be done to study the circuit performance.

Fig. 1: MOS device structure of 35nm gate length with random discreet dopants. Device parameters are extracted based on the 35nm gate length Toshiba device simulated with random discrete dopants using our in­house atomistic simulator. 

Fig. 2: 200 simulations of DC characteristic of a single device of NMOS (left) and PMOS (right) with 13nm gate length. The standard deviation for the NMOS threshold voltage varies from ~40mV for 35nm to ~75mV for 13nm gate length devices.

Fig. 3: Schematic diagram of an inverter which consists of PMOS and NMOS devices.

Fig. 4: 500 static simulations of an inverter with 13nm minimum gate length simulated with power supply voltage value outlined in ITRS 2006. The standard deviation of the flip voltage measured is ~26mVfor 35nm and increases to ~44mV for 13nm gate length devices.

Fig. 5: Schematic diagram of an inverter chain which one of the inverters is simulated with atomistic doping profile (contain random dopant effect) while the other inverters are simulated with uniform doping profile.

(a)      (b) (c)Fig. 6: Propagation delay distribution of the inverters of 35nm gate length devices for (a) TdHL (in to a1), (b) TdHL (a1 to a2) and (c) TdHL (a2 to a3).

Because of the nature of variability, spice circuit simulation is done by using Monte Carlo approach in order to assess the circuit performance, where in each simulation, a model card is selected randomly from a set of model cards for each square­gate MOS device simulated. Even though this approach is accurate in capturing the effect of fluctuations in circuit level, however it imposes some limitations on the size of the simulation sample due to huge data storage and management.

References[1] G. Roy, F. Adamu­Lema, A. R. Brown, S. Roy, A. Asenov, “Intrinsic parameter fluctuations in conventional MOSFETs until the end of the ITRS: 

A statistical simulation study,” in Journal of Physics: Conference Series 38 (2006), p. 188­191.[2] B. J. Cheng, S. Roy, G. Roy, A. Asenov, “Integrating 'atomistic', intrinsic parameter fluctuations into compact model circuit analysis,” in 

ESSDERC 2003 : 33rd Conference on European Solid­State Device Research, p. 437­440.