tehnologija silicija na izolatoru - soi · 2012-06-08 · 1 silicij na izolatoru (engl. silicon on...

1

Silicij na izolatoru (engl. Silicon on Insulator – SOI)Usporedba sa klasičnim CMOS-omSOI: Između aktivnog dijela tranzistora i podloge nalazi se sloj SiO2

Jednostavnija struktura

Tehnologija silicija na izolatoru - SOI

Klasični CMOSParazitni tranzistori, otpori, kapaciteti

SOI:Nema otoka (well): jednostavnijastrukturaNe treba izolacijaManji broj maskiKompaktnija struktura, bliža 1D školskom primjeruPotencijalno veći prinos i manjacijena2 oksidan sloja:

Ukopani (engl. buried oxide - BOX)Upr. elektrode (Gate oxide – GOX)

LDD se lakorealizira

Plitki pn spojevi, lako se realiziraju

Odlična izolacija, nemaparazita, visokagustoća pakiranja

Manji problem prohvata

Silicij na izolatoru (engl. Silicon on Insulator – SOI)Usporedba sa klasičnim CMOS-om

Troškovi:SOI waferi su skuplji od čistog (bulk) silicijskog wafera

Razlika je manje izražena za manje rezolucije litografije (SOI slojevi su tanji)Procesiranje SOI wafera sadrži manji broj tehnoloških koraka: manja cijena

Razlika izraženija za manje rezolucije litografije (veća cijena tehnoloških mašina, maski, procesa)Ukupni troškovi (cijena wafera + trošak procesiranja) su usporedivi

Litografska dimenzija



Parazitni kapaciteti:U SOI tehnologiji smanjeni su sviparazitni kapacitetiCox, ostaje isti

Veća brzina radaManja potrošnja

Tehnologija silicija na izolatoru - SOISilicij na izolatoru (engl. Silicon on Insulator – SOI)Usporedba sa klasičnim CMOS-om

SOIVeća brzina:

Manji parazitni kapaciteti: manja opterećenjaKompaktniji layout, kraći putevi signala

Manja potrošnja:Manji kapacitet → manji PAC

Manja površina pn spojeva → manja struja curenja → manji Poff

Bolje električke karakteristike???

Bolja izolacijaManja preslušavanjaEliminiran latch-upLakša integracija različitih elemenata

Rad u nestandardnim uvjetimaVisoka temperatura: manje površine pnspojeva: OKOtpornost na zraćenja: svemirske aplikacije


Disipacija / frekvencija (μW/MHz)

Kašn

jenj

e(p

s/st

upnj

u)

2


SOI - ograničenjaVeći termički otpor zbog BOX-a: samozagrijavanje:

Manji μeff

Manja IDmax

Viša početna cijena wafera i slabija kvaliteta kristalaKompliciranija zaštita od elektrostatskih izboja (ESD) – kontakt tijelaDebljina SOI sloja ista na cijelom waferu:

Problem; integracija različitih tipova MOSFET-a Kompliciraniji i nerazvijeni fizikalni modeliPonuda SOI wafera

Tehnologija silicija na izolatoru - SOIIzrada SOI wafera

SIMOX (Separation by Implanted Oxigen)Prednosti:

Debljina slojeva uniformnaPrihvatljiv br.wafera / dan

Nedostaci:Ograničene debljine (tSi≈200nm, tBOX≈80-400nm)Mogući defekti u kristali zbog visoke doze implantacijeSlaba kvaliteta BOX-aSporo, potrebne posebne mašine


Nakonimplantacije

1150°C2h

1185°C6h

1300°C6h

Implantacija kisika (200keV, 1018cm-2)

Izrada SOI wafera

BESOI (Bonding and Etch-back)Prednosti:

Dobra kvaliteta kristala i oksidaFleksibilna debljina kristala i oksida

Nedostaci:Potreban stopirajući slojManja uniformnost tSi

Dvostruka količina materijala se trošiBondanje kritično: čestice i procjepiRješenje: lokalno stanjivanje plazmom


Bondanje

Stopirajući sloj

Poliranje

Selektivno jetkanje / poliranje

Izrada SOI wafera

SmartCutTM (Bond and Break)Prednosti:

Dobra kvaliteta kristala i oksidaFleksibilna debljina oksida i doping u podloziUniformna tSi

Reciklirani wafer: višestruko iskoristivNedostaci:

Visoka cijenaBondanje kritično: čestice i procjepi


Implantacijavodika Ukopani sloj

vodika (H)

Recikliranje

Bondanje nasobnoj temp

Zagrijavanje na600°C Wafer se razlomi

Napuštanje i blagopoliranje

3

Podjela SOI CMOS-aPrema debljini Si sloja:

Djelomično osiromašeni (engl.: partially depleted - PD) CMOStSi > xpmax → dio tijela je neutralan

Potpuno osiromašeni (engl.: fully depleted - FD) CMOStSi < xpmax → cijelo tijelo je osiromašeno

Djelomično osiromašeni CMOSTijelo je plivajuće UBS>0Kink efekt, progib u izlaznoj karakteristici:UDS↑→ lavinska multiplikacija ↑→ tijelo se nabija(Isub) → UBS↑ → UGS0↓ → ID↑UBS↑ ne raste kontinuirano sa UDS → nagli porastIDProbojni napon niži → zbog pojačanja Isubpovratnom vezom (slično kao BVCEO kodbipolarnog tranzstora)Kink i niži proboj mogu se eliminiratikontaktiranjem tijela tranzistora (komplicirano)


UDS

Djelomično osiromašeni SOI CMOSKink i niži proboj mogu se eliminirati kontaktiranjem tijela tranzistora (komplicirano)

Periferno kontaktiranje: potrebna dodatna površina, dodatni Cpar

Kontaktiranje p+ područjem na strani S: manja dubina pn spoja, dodatni kapaciteti


Struja podlogeodlazi u p+

Frekvencijska ovisnost izlaznog otporaPri višim frekvencijama, lavinska multiplikacija ne možepratiti promjeneKink efekt nestajeIzlazni otpor raste pri višim frekvencijamaKontaktiranje p+ područjem na strani S: manja dubina pnspoja, dodatni kapaciteti

UDS↑

Djelomično osiromašeni SOI CMOS

Samozagrijavanje i negativni otporPovećanjem UDS → disipacija raste viša radna temperaturaManja pokretljivost UDS↑→ T ↑→ μeff↓ → ID↓Također frekvencijski ovisno


UDS

Potpuno osiromašeni SOI CMOS

Samozagrijavanje i negativni otportSi < xpmax → cijelo tijelo je osiromašeno, jaka inverzijaNema neutralnog dijela u tijeluNabijanje minimalnoNema kink efekta

Ipak, smanjeni probojPovratno djelovanje parazitnog bipolarnog tranzistora


UDS

4


C-U karakteristika FD SOI nMOSFET-aCox >> CBOXef

Imunost na efekte kratkog kanalaSlabiji efekt prohvataManje vertikalno polje, manja degradacija pokretljivostiGotovo idealna karakteristika ispod napona praga (60mV/dek)

Problem:Tanko tijelo, veliki serijski otporStrukture sa debljim uvodom i odvodom

Tehnologija silicija na izolatoru - SOIPotpuno osiromašeni SOI CMOS

UGS0 ovisi o debljini tijelaQSD = qNAtSi

Općenito UGS0 je manjiMogućnost NA↑, ali μeff degradira i problem fluktuacije broja dopanadaKorištenje materijala upravljačke elektrodesa različitim radovima izlazaMetali sa radom izlaza u sredinizabranjeong pojasa Si (engl. Mid-gap metal)


Debljina tijela, Å

UG

S0,

V


Problem:Potpuno osiromašeno tijeloIzmeđu S i D, sve je dielektrikElektrično polje se prenosi preko BOX-aDIBL ↑Prohvat ↑Polje se prenosi i kroz Si tijelo

Rješenje:Korištenje napona na podloziNepraktično: različiti naponi za nMOS i pMOS


E-polje

E-polje

DSGate

Buried Oxide

Si Substrate

BodyDS Gate

Buried Oxide

Si Substrate

DS GateBuried Oxide

Si Substrate

DS Gate

Si Substrate

Nothing

Smanjenje DIBL efekta kod FD SOI MOSFET-a


SOI MOSFET • Stanjiti debljinutijela

• MOSFET sa ultra tankim tijelom

• Ultra Thin Body (UTB) MOSFET

• Još uvijek poljeprodire kroz BOX Silicij-ni-na-čemu MOSFET

Silicon On Nothing (SON) MOSFET

1

• Stanjiti debljinuBOX-a

• Manje prodiranjepolja kroz BOX

• Tehnološkizahtjevno

• Smanjiti ε BOX-a• Idealno: vacuum

5

Smanjenje DIBL efekta kod FD SOI MOSFET-a


DS

Gate

Gate

Body

Korištenje druge upravljačke elektrode• MOSFET sa dvostrukom upravljačkom

elektrodom (Double Gate MOSFET – DG MOSFET)

• Električno polje završava na upravljačkojelektrodi, a ne na S ili podlozi

Problem• Komplicirana tehnologija

Primjer tehnologije planarnog procesa MOSFET-a sa dvostrukomupravljačkom elektrodom


Vertikalni MOSFET

Primjer tehnologije planarnog procesa MOSFET-a sa dvostrukomupravljačkom elektrodom


Jednostavnije:Vertkalno tijeloUpravljačkaelektroda na boku

FinFET(Ω-FET, Tri gate)

Vertikalni MOSFET


Duljina kanala ne ovisi o litografijiKomplicirana tehnologija

6

FinFET


FinFET (Ω-gate FET, Tri-gate MOSFET):Najjednostavnija implementacija DG MOSFET-a:

– Smanjeni efekti kratkog kanla, blokirano E-polje,– Bolje skaliranje <30nm,– Intrinsični kanal, nema fluktuacije broja dopanada– Veća brzina, balistički transport,– Manji kapaciteti

Jedan od kandidata za nasljednika klasičnogMOSFET-a

FinFET


Napregnuti silicij (engl. Strained Silicon)

Tehnologija napregnutog silicija

Naprezanje (stres) u silicijskoj rešetci uzrokuje promjenu pokretljivosti elektrona i šupljina

Tok struje

Normalni tokelektrona

Poboljšani tokelektrona

Silicijska rešetka bez stresa Silicijska rešetka sa stresom

Gate

Silicid

Rastavnik



Naprezanje (stres) u silicijskoj rešetci:• Mijenja se konstanta rešetke – razmak između atoma silicija• Mijenja se efektivna masa nosilaca (elektrona i šupljina)• Mijenja se pokretljivost, μeff

• Mijenja se struja MOSFET-a, ION

Ovisnost s smjeru i iznosu naprezanja (stresa):1. Biaksialno tenzitivno (rastezljivo) naprezanje = uniaksialno kompresivno naprezanje

Povećanje μeff i za elektrone i za šupljine

7



Ovisnost s smjeru i iznosu naprezanja (stresa):2. Biaksialno kompresivno naprezanje = uniaksialno tenzitivno (rastezljivo) naprezanje

Povećanje μeff za šupljine; smanjenje μeff za elektrone

Primjenom stresa u području kanala MOSFET-a može se utjecati na pokretljivosti nosilaca:• Može se povećati struja bez utjecaja na druge parametre tranzistora (npr. efekte kratkog

kanala)

Tehnologija napregnutog silicijaKako uzrokovati stres u kanalu MOSFET-a ?• Epitaksijalnim rastom materijala sa različitom konstantom rešetke u odnosu na Si

• Npr. silicij-germanij (SiGe). Ge ima 4% veću konstantu rešetke od Si• Nastaje Si1-xGex, obično x = 0-30%

• Depozicijom materijala sa “ugrađenim” stresom• Npr. nitrid (čak i oksid)

Biaksijalno rastezljivonaprezanje u Si kanalu

Graduirani SiGe sloj

Uniaksijalno rastezljivonaprezanje u kanalu

Napregnuti (rastegnuti) Si3N4 sloj

Tehnologija napregnutog silicijaSlučaj garduiranog SiGe sloja:• Defekti u gornjem silicijskom sloju, različite konstante rešetke• Potreban deblji sloj, skupo• Nepraktično za CMOS visoke gustoće tranzistoraSelektivni SiGe rast (koristi se u 90nm CMOS, Intel)

Uniaksijalno kompresivnonaprezanje u Si kanalu

Selektivni SiGe S i D

Uniaksijalno rastezljivonaprezanje u kanalu:

• nMOS tranzistor

Uniaksijalno kompresivnonaprezanje u kanalu:

• pMOS tranzistor

Tehnologija napregnutog silicijaObjavljeni podaci:• Oko 20% povećanje struje ION

8

Usporedba pojedinih MOS struktura

Klasični nMOS tranzistor (na silicijskoj podlozi)


SONFET, tj. FD SOI nMOS


nMOSFET s dvostrukom upravljačkom elektrodom

Napredne MOS strukture u proizvodnji

Prakticira se jedna nova tehnologija u generaciji

9

Napredne MOS strukture u proizvodnji

Poboljšani S-faktor znači manji IOFF uz isti ION ili veći ION uz isti IOFF

Potrošnja MOS čipova

Vrlo visoke gustoće snage u čipovima: male dimenzijeZbog sporijeg skaliranja napona

Prinos CMOS tehnologije

Vremenom se koncentracija defekata smanjuje, prinos tehnologije se povećavaVrijeme učenja se skraćuje u naprednijim tehnološkim čvorovima (iako su složeniji)

tehnologija silicija na izolatoru - soi · 2012-06-08 · 1 silicij na izolatoru (engl. silicon on...

Documents