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F. Silveira Univ. de la República, Montevideo, Uruguay Curso Electrónica 1 1
Transistores de Efecto de Campo
parte 2
Rev. 2.1
Curso Electrónica 1
Fernando Silveira
Instituto de Ingeniería Eléctrica
F. Silveira Univ. de la República, Montevideo, Uruguay Curso Electrónica 1 2
Contenido
� Transistor nMOS: Símbolos de circuito
� No idealidades:
– Efecto de Modulación de Largo de Canal
– Corriente Subumbral
� Transistor pMOS y tecnología CMOS
� Representación gráfica de las ecuaciones del transistor
� Llave analógica
� Modelo de pequeña señal
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Transistor nMOS: Símbolos de circuito
G
D
S
B G
D
S
B G
D
S
G
D
S
nMOSFET discreto
Diodo DB en
“antiparalelo”
n+n+
G D
B
p
S
G
D
S
Flecha en sentido de
juntura BS en directo
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n+n+
G D
B
p
S
Efecto Modulación de Largo de Canal (1)
VG2> VG1>0
Qi:
practicamente
se anula aquí
VS= 0
VD > 0,”grande”
Vch =VS =0 Vch =VP/Qi ≈0
Vch =VD
ID aprox.
constante,
determinada
por esta
zona,
ID≈VP/R(Qi)
L
xpinchoffLcalc
VD => xpinchoff => Lcalc = (L – xpinchoff)
=> ID (prop. a W/Lcalc)
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Efecto Modulación de Largo de Canal (2)
� El transistor en saturación no es una fuente de corriente ideal, tiene una conductancia de salida gd=(1/ro) ≅ (ID/VA)
� VA∝ L (en primera aproximación)
� En primera aproximación VA independiente de ID, en realidad existe dependencia notoria
ID
VDVA
Q
pendiente gd
VDSAT
VG1
VG2> VG1
VA: tensión de Early ( )
+−
+=
A
DStGSD
V
VVVI 1..
)1(2
2
δ
β
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Corriente subumbral (1)
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Inversión Fuerte (S.I.)
ID∝(VG-VT)2
Inversión Débil (W.I.)
ID∝eVG/(n.UT)
UT=k.T/q
n: factor de pendiente
Inversión Moderada
(M.I.)
Corriente subumbral (2)
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Corriente subumbral (3)
0 0.5 1 1.5 210
-12
10-10
10-8
10-6
10-4
10-2
VG(V)
ID(A
)VT0
ILEAK
ION
Delay
• Genera consumo estático en circuitos digitales
• Se usa en diseño de circuitos de muy bajo consumo
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Transistor pMOS
G
S
D
B G
S
D
B G
S
D
G
S
D
pMOSFET discreto
G
S
D
Diodo en
“antiparalelo
”
p+p+
G D
B
n
S
0,,,,,0 <DSGSDBSBGBt VVVVVV
Considerar ecuaciones del transistor nMOS, corriente en sentido contrario
(de S a D) y tomar como variables las tensiones opuestas a las del nMOS:
0,,,,,0 >SDSGBDBSBGt VVVVVV
Ej: Ecuación en saturación
referida a la S:
( )( )20 ..)1(2
BStSGD VVVI δδ
β+−
+=
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Tecnología MOS complementaria (CMOS)
n+
G D
B
p Si
S
n+ p+
G DS
p+
n-well
n+
Bp
Ej. Proceso pozo n (“n-Well”)
nMOS
Pozo n (sustrato
para pMOS)
pMOS
Conexión
al sustrato
del pMOS
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Representación Gráfica de la Ecuación del
Transistor: Diagrama de Memelink / Jespers (1)
∫=+−−=DB
SB
V
V
chiDchTGBoxi dVQL
WIVVVCQ '
0' . ),).1((' µδ
∫ +−−=DB
SB
V
V
chch
n
TGBoxD dVVVVCL
WI ).)1(('.
,
0 32143421 λ
β
δµ
Q’i @ Vch=0
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Representación Gráfica de la Ecuación del
Transistor: Diagrama de Memelink / Jespers (1)
∫ +−−=DB
SB
V
V
chch
n
TGBoxD dVVVVCL
WI ).)1(('.
,
0 32143421 λ
β
δµ
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Diagrama de Memelink / Jespers (2)
VGB
VCB
VT0+λ.VCB
VT0
VSB VDB VP
n+n+
G D
SZonal Lineal,
VDB < VP = (VGB-VT0)/λ
VGB
VCB
VT0+λ.VCB
VT0
VSB VDBVP
n+n+
G D
S
Saturación,
VDB > VP = (VGB-VT0)/λ
ID independiente de VDB
igual a β por área del
triángulo.
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Ej. 1. Descarga de un condensador por un
transistor nMOS (1)
0V5V
VC(t=0)= 5V
Valor final de tensión en el
condensador ?
Para analizar el circuito
primero debemos saber que
terminal es la Source y cuál
el Drain ?
• La source es de donde salen los portadores
• nMOS: portadores electrones
• => es el terminal que esté al menor potencial de los dos =>
0V5V
VC(t=0)= 5VS
D
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Ej. 1 Descarga de un condensador por un
transistor nMOS (2)
VGB
VCB
VT0+λ.VCB
VT0
VSB=0 VDB=VCVP
Valor final de
tensión en el
condensador 0V
0V5V
VC(t=0)= 5VS
D
Valor final de tensión en el
condensador ?
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Ej. 2 Carga de un condensador por un transistor
nMOS.
0V5V
5V
VC(t=0)= 0V
VGB
VCB
VT0+λ.VCB
VT0
VSB=VC VDB=5VVP
Valor final de tensión
en el condensador: VP
< 5V (en realidad
carga muy lenta
después de VP)
Valor final de tensión en el
condensador ?
S
D
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Carga y Descarga de un condensador por un
transistor nMOS: Moraleja.
� Un transistor nMOS es buena llave para tensiones bajas (para
transmitir un cero en el mundo digital).
� Análogamente, un transistor pMOS operará bien para
tensiones altas (para transmitir un uno en el mundo digital).
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Llave analógica: Resistencia On (1)
� Aplicaciones: Sistemas con Datos muestreados (sample and hold,
procesamiento analógico con datos muestrados), MUX Analógico
� Se caracteriza por su Conductancia On o Resistencia On, definida
como:
0
1
≅∂
∂==
DS
on
VDS
DSRon
V
Ig
� Se define para VDS ≅ 0 pues si se tiene por ejemplo:
Vi Vo
Rllave = Ron
Vi
t
Vo
La mayor parte del “tiempo de
establecimiento” (tiempo hasta
que Vo iguala a Vi a menos de
un error dado), la tensión en la
llave (Vi-Vo) es pequeña
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Llave analógica: Resistencia On (2)
CL
VoVi
Vcont � Vcont alto (Vcont= VDD) => llave on =>
)(1n
)..( 0
0
1
δ
β
+=
−−=∂
∂==
≅
iTDD
VDS
DSRon VnVV
V
Ig
DS
on
Zona lineal (Inversión Fuerte)
Vi < (VDD-VT0)/n
Vi ≥ (VDD-VT0)/n => transistor cortado => gon=0, Ron=∞
En realidad: inversión moderada y débil => gon Ron
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VDDVi Vo
Vcont: VDD=on, = off
Llave analógica CMOS: Resistencia On (3)
n
nTDDin
innTDDnn
iSBDDGB
SBnnTGBnn
n
VVVg
VnVVg
VVVV
VnVVg
0
0
0
@ 0
)..(
,
)..(
−==
−−=
==
−−=
β
β
p
pTDDp
ip
iDDppTDDpp
iDDBSDDBG
BSppTBGpp
n
VVnVg
VVnVVg
VVVVV
VnVVg
0
0
0
).1( @ 0
)).(.(
,
)..(
+−==
−−−=
−==
−−=
β
β
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VDDVi Vo
Vcont: VDD=on, = off
Llave analógica CMOS: Resistencia On (4)
gn gp
1/(Ron llave)=gn+gp
Vi
VDD(VDD-VT0n)/nn((np-1).VDD+|VT0p|)/np
p
pTDDp
ip
iDDppTDDpp
n
VVnVg
VVnVVg
0
0
).1( @ 0
)).(.(
+−==
−−−= β
n
nTDDin
innTDDnn
n
VVVg
VnVVg
0
0
@ 0
)..(
−==
−−= β
Ej. si VDD = 5, nn = np = 1.5,
VT0n = -VT0p = 0.7V 2.1V 2.9V
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VDDVi Vo
Vcont: VDD=on, = off
Llave analógica CMOS: Resistencia On (5)
Bajo VDD
gngp
1/(Ron llave)=gn+gp
Vi
VDD(VDD-VT0n)/nn((np-1).VDD+|VT0p|)/np
“GAP” , g=0, R=∞
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0.00
0.05
0.10
0.15
0.20
0.25
0 0.2 0.4 0.6 0.8 1
Sw
itch
Conduct
ance
(m
S)
n=1.5, VTon = VTop = 0.7V
gn gp
gap
VDD=5V
VDD=1.5V
Vi / VDD
VDDVi Vo
Vcont: VDD=on, = off
{n
V
nnnn
VnVnVV T
TTforpnpn
nTppTn
DDDD
pn−
≅−+
+=<⇔∃
≅ 2
.2
.
.. gap 0
00
min
Llave analógica CMOS: Resistencia On (6)
Bajo VDD
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Modelo de pequeña señal y baja frecuencia en
saturación
gm.vg
gms.vs
gd
DS
BG
vs
+ +
+--- vg
vd
G
S DB
� gm= (∂ID/∂VG), gms= n.gm, gd ≅ (ID/VA)
( )( ) 2
.1
.2
1 tGS
DDtGSm
VV
IIVVg
−=
+=−
+=
δ
β
δ
β Para VGS-Vt>0, en
realidad > 100…
200mV
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gm MOS vs. Bipolar (1)
MOS Bipolar
( ) 2tGS
Dm
VV
Ig
−=
T
Cm
V
Ig =
Denominador
>100 .. 200 mVDenominador =
26mV a
temperatura
ambiente
=> A igual corriente gm MOS << gm Bipolar
=> Efecto en respuesta en frecuencia
(wT=gm/C)
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gm MOS vs. Bipolar (2)
10-15
10-10
10-5
100
0
5
10
15
20
25
30
35
40
ID(A)
gm
/ID
(1/V
)
gm/Ic, transistor bipolar
� A mayor corriente disminuye la “eficiencia de generación de gm”
� Para operar a la máxima frecuencia que permite la tecnología
=> alto gm => alta corriente => inversión fuerte => baja eficiencia
Para un transistor
(W/L =100) y
tecnología (0.8µm)
particular.
Transistor
bipolar:
gm/IC
independiente de
la corriente en un
gran rango
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MOS vs. BJT
Zona Saturación,
ID vs. VGS (o VG) cuadrático
Zona Activa,
IC vs. VBE
exponencial
Fuente de Corriente
1/nUT maximo, decreciente
1/UT, constantegm/IC, gm/ID
Zona Lineal,
≅ Resistencia
Zona Saturación,
VCE ≅ Constante
Llave cerrada
Tensión (VG, VS, VGS)
Tensión (VBE)
Corriente (IB)
Control
≅ 0 (en DC y baja frecuencia)
≠ 0 IB / IG
Variable≅ ConstanteVBE / VGS
MOSBJT