ultrascale fpgas transceivers wizard v1 - xilinx · 2020. 10. 2. · ultrascale fpgas transceivers...

UltraScale FPGAs Transceivers Wizard v1.7

LogiCORE IP 製品ガイド

Vivado Design Suite

PG182 2017 年 10 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

目次

第 1 章: 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2 章: 製品仕様ウィザード IP の基本概念 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 3 章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

リセットコントローラーヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

トランスミッターのユーザークロッキングネットワークヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

レシーバーのユーザークロッキングネットワークヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

ユーザーデータ幅のサイズ変更ヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

トランスミッターのバッファーバイパスコントローラーヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

レシーバーのバッファーバイパスコントローラーヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

トランシーバーコモンプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

第 4 章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

第 5 章: サンプルデザインサンプルデザインの目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

階層および構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

リンクステータスおよび初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

VIO コアインスタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

In-System IBERT コアのインスタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

便利な機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

サンプルデザインの変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

サンプルデザインの制限事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

第 6 章: テストベンチサンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

シミュレーションの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

UltraScale FPGAs Transceivers Wizard v1.7 japan.xilinx.com 2PG182 2017 年 10 月 4 日

http://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG182&Title=UltraScale%20FPGAs%20Transceivers%20Wizard%20v1.7%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.7&docPage=2

付録 A: 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

旧バージョンからのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

従来のデバイスファミリからの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

付録 B: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Vivado Design Suite のデバッグ機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

付録 C: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115





はじめにUltraScale™ FPGAs Transceivers Wizard は、 1 つまたは複数のシリアルトランシーバーの設定に有用な IP コアです。各種の業界標準規格をサポートしたプリセット設定を選択することも、すべてのパラメーターをユーザーが指定することもできます。UltraScale FPGAs Transceivers Wizard は柔軟性が高く、トランシーバー、設定したオプション、任意に有効化したポートを持つカスタマイズした IP コアを生成します。また、一般的な機能をシンプルにする各種ヘルパーブロックもオプションで含めることができます。さらに、 UltraScale FPGAsTransceivers Wizard で生成されるサンプルデザインを利用すると、シミュレーションおよびハードウェア環境でのデモが容易になります。

機能• 業界標準規格に対応したトランシーバー設定をプリセッ

トとして用意

• シンプルで直感的な機能選択フロー

• トランシーバーのパラメーターを自動で設定

• 性能を適化する高度なオプション

• トランシーバーサイトおよび基準クロックの選択インターフェイス

• トランシーバーの一般的な使用法から複雑な使用法までをシンプルにするヘルパーブロック

• コンフィギュレーション設定に応じて任意のトランシーバーポートをオプションで外部へ引き出すことが可能

• 設定可能な PRBS ジェネレーター /チェッカーおよびリンクステータスインジケーターを含むサンプルデザインにより、シミュレーションおよびハードウェア環境で機能デモが可能

• 各ヘルパーブロックはコア内またはサンプルデザインに配置可能 (前者は簡単に利用でき、後者はユーザーによるカスタマイズが可能)

• UltraScale および UltraScale+ アーキテクチャをサポート

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™ ファミリ

Kintex® UltraScale FPGAVirtex® UltraScale FPGA

サポートされる

ユーザーインターフェイス

該当なし

リソース表 2-2 を参照

コアに含まれるもの

デザインファイル

RTL

サンプルデザイン

Verilog

テストベンチ Verilog

制約ファイルザイリンクスデザイン制約ファイル (.xdc)

シミュレーションモデル

SecureIP トランシーバーシミュレーション

モデルを含むソース HDL

サポートされるソフトウェアドライバー

なし

テスト済みデザインフロー

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノート、インストールおよび

ライセンス』を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記: 1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

https://japan.xilinx.com/support






https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+release+notes





第 1 章

概要UltraScale™ FPGAs Transceivers Wizard は、ザイリンクスの UltraScale または UltraScale+™ デバイスの 1 つまたは複数のシリアルトランシーバーを簡単な方法で設定および使用できるようにする IP コアです。コアの詳細は、第 2 章「製品仕様」を参照してください。

この製品ガイドでは、このウィザード IP コアについて説明します。シリアルトランシーバーの動作および使用法の詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

機能概要ウィザードには、次のような特長があります。

• 抽象度の高い Vivado 統合設計環境 (IDE) によるカスタマイズフロー。ここでの選択に基づき、サポートされるトランシーバー機能が設定され、プリミティブのパラメーターが自動で設定される

• 業界標準規格をターゲットとした各種トランシーバー設定をプリセットとして選択可能

• トランシーバーの性能を適化する高度な設定オプション

• トランシーバーサイト、基準クロック、リカバリクロックの選択インターフェイスにより、クロック配線の制約を満たしながら 1 つまたは複数のトランシーバーチャネルを有効化可能

• カンマ検出およびアライメント、チャネルボンディング、クロック補正、バッファー制御、高度なクロッキング、一部のプロトコル固有機能に関するオプション機能のコンフィギュレーションインターフェイス

• トランシーバーの一般的な使用法から複雑な使用法までをシンプルにするヘルパーブロック。各ヘルパーブロックは、コアに含めるかコアの外部に含めるかを選択可能

° コア外部のサンプルデザインに含めたヘルパーブロックは、ユーザーによるカスタマイズが可能

• 有効にしたトランシーバーのコモンプリミティブはコアまたはサンプルデザインのどちらにも含めることができ、複数コアでのリソース共有が簡単になるように接続

• トランシーバープリミティブの任意のポートをコア上位のポートとして引き出せるインターフェイス。ただし、これらのポートは従属関係にあるヘルパーコアの配置およびウィザードの設定と一致させる必要があります。

• 設定可能な PRBS (擬似ランダムバイナリシーケンス) データジェネレーター /チェッカー、リンクステータスインジケーターロジックを含む合成可能なサンプルデザインにより、シミュレーションおよびハードウェア環境でのコアとトランシーバーのデモが簡単に実行可能

° サンプルデザインの PRBS ロックをループバックでモニターし、リンクステータスの結果を表示するシミュレーションテストベンチ

° 基本的なサンプルデザインのハードウェアブリングアップおよび主要なデバッグ信号のプローブを簡略化する VIO (Virtual Input/Output) コアインスタンス

° 差動基準クロックバッファーのインスタンシエートと接続、チャネル単位のベクタースライシングなどの便利な機能

• 選択したコンフィギュレーションに応じたタイミング、ロケーション、およびその他の制約を含む、コアレベルおよびサンプルデザインレベルのザイリンクスデザイン制約 (XDC) ファイル




第 1 章: 概要

アプリケーションUltraScale FPGAs Transceivers Wizard は、ザイリンクス UltraScale FPGA の 1 つまたは複数のシリアルトランシーバーを設定および使用する方法としてサポートされています。

ライセンスおよび注文情報このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクスVivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCOREIP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールやツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=eula

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html




第 2 章

製品仕様UltraScale™ FPGAs Transceivers Wizard コアは、ザイリンクスの UltraScale または UltraScale+™ デバイスの 1 つまたは複数のシリアルトランシーバーを設定および使用する方法としてサポートされています。このウィザード IP は個々のアプリケーションに合わせてプリミティブのパラメーターを自動的に設定するだけでなく、ポート有効化やヘルパーブロックなどシリアルトランシーバーの利用をシンプルにする便利な機能を各種備えています。この章では、これらの概念および技術仕様について説明します。

ウィザード IP の基本概念トランシーバープリミティブ。基本的に、ウィザード IP は 1 つまたは複数のシリアルトランシーバープリミティブをインスタンシエート、設定、接続し、これらリソースに対する簡略化したユーザーインターフェイスを提供します。このコアインスタンスは、 Vivado® 統合設計環境 (IDE) でのカスタマイズによって決定した HDL パラメーター値に基づいてチャネルプリミティブとコモンプリミティブを設定します。

トランシーバー設定のプリセット。業界標準規格をターゲットとしたトランシーバー設定がプリセットとして定義されており、 Vivado IDE でのカスタマイズ時に選択できます。これらのプリセット設定は、個々のアプリケーションに合わせてさらにカスタマイズできます。

オプションポートの有効化。ザイリンクスのシリアルトランシーバープリミティブには多くのポートがありますが、通常、 1 つの使用モードで必要なのはそのごく一部です。ユーザーインターフェイスをコンパクトにするため、デフォルトではカスタマイズしたコアに必要と判断されたポートのみが外部に引き出されますが、このウィザード IPのオプションポート有効化インターフェイスを利用すると、トランシーバープリミティブのすべてのポートにアクセスできます。一部のポートは、ヘルパーコアのカスタマイズおよびオプションでの有効化により、 GT ウィザードコアから引き出して利用できない場合があります。

ヘルパーブロック。このウィザードでは、ヘルパーブロックと呼ばれるオプションのモジュールを利用できます。ヘルパーブロックは、トランシーバーを使用する際に必要となる一般的または複雑な手順 (シーケンス) を抽象化または自動化します。各ヘルパーブロックはコアの内部に含めることも、コア外部のサンプルデザインに含めてユーザーが変更を加えることも可能です。このリリースのヘルパーブロックには、次のものがあります。

• リセットコントローラー。トランシーバーのリセットシーケンスを制御および抽象化します。

• トランスミッターのユーザークロッキングネットワーク。トランスミッターのユーザークロッキングネットワークを駆動するためのリソースが含まれます。

• レシーバーのユーザークロッキングネットワーク。レシーバーのユーザークロッキングネットワークを駆動するためのリソースが含まれます。

• ユーザーデータ幅サイズ変更。トランスミッターおよびレシーバーのデータベクターのサイズを指定したユーザー幅に変更します。

• トランスミッターバッファーバイパスコントローラー。必要に応じて、トランスミッターバッファーバイパスシーケンスを制御および抽象化します。

• レシーバーバッファーバイパスコントローラー。必要に応じて、レシーバーバッファーバイパスシーケンスを制御および抽象化します。




第 2 章: 製品仕様

このウィザード IP はシリアルトランシーバーを簡単に利用できるようにすることを目的としています。ただし、トランシーバーの動作、使用方法、制約は十分に理解しておく必要があります。詳細は、『UltraScale アーキテクチャGTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

ウィザード IP の基本概念をコア階層に当てはめたものを図 2-1 に示します。

。

トランシーバーのチャネルプリミティブとコモンプリミティブは、それぞれトランシーバーチャネルラッパーモジュールとトランシーバーコモンラッパーモジュールによってインスタンシエートされます。これらのトランシーバープリミティブは、1 つまたは複数のラッパーモジュールを使用してアプリケーションで必要なだけインスタンシエートできます。ラッパーモジュールは、 IP のカスタマイズ時に選択した値、または選択したトランシーバープリセット設定に基づいて、それぞれのトランシーバープリミティブに適切なパラメーター値を適用します。これらのラッパーを含め、このコア階層はユーザーによる変更を加えることができません。

ユーザーインターフェイスをコンパクトにするため、デフォルトでは選択した設定で必要と判断されたトランシーバープリミティブポートのみがウィザード IP のコアレベルポートとして外部に引き出されます。入力ベクター Aは、 1 つまたは複数のトランシーバーチャネルプリミティブの対応する入力ポートを駆動する有効化したコアポートを表します。同様に、出力ベクター A' は 1 つまたは複数のトランシーバーコモンプリミティブの対応する出力ポートによって駆動されます。ユーザーの必要とするポートがデフォルトで有効になっていない場合、 IP のカスタマイズ時にポートを個別に有効化でき、大限の柔軟性が確保されます。

X-Ref Target - Figure 2-1

図 2-1: ウィザード IP コアのブロック図

IP Core Wrapper

Top-level HDL

TransceiverCHANNEL Wrapper

CHANNELPrimitive

OptionalHelper Block 2

OptionalHelper Block 1

B

C

D

B’

A’

TransceiverCOMMON Wrapper

COMMONPrimitive

A

X14538





コア境界から外部に引き出されていないトランシーバープリミティブ入力ポートは、Vivado Design Suite IP コアラッパー内でコアのカスタマイズ内容に応じた適切な固定値に接続されます。ネット B は 1 つまたは複数のトランシーバーチャネルプリミティブの入力ポートで、コアポートとして有効化されていないものを表します。これはウィザード IP によって自動的に Low に接続されます。同様に、ネット B' はトランシーバーコモンプリミティブの入力ポートで、 High に接続されます。

ウィザード IP には、トランシーバーの一般的な使用法から複雑な使用法までをシンプルにするオプションのヘルパーブロックがあります。各ヘルパーブロックはコア内部またはユーザー変更が可能なサンプルデザインに含めることができます。ベクター C は、オプションのヘルパーブロックをコア内部に含めた場合のシンプルなユーザーインターフェイスを表します。ネット D は、これらヘルパーブロックとトランシーバーチャネル/コモンプリミティブを接続する、より複雑なインターフェイスを表します。

パフォーマンスウィザード IP は、インスタンシエートするトランシーバープリミティブのパフォーマンス特性に従って動作します。

最大周波数

シリアルトランシーバーのスイッチ特性およびユーザークロックスイッチ特性の詳細は、デバイスに対応する各データシートを参照してください。

• 『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892) [参照 3]

• 『Virtex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS893) [参照 4]

• 『Zync UltraScale+ MPSoC データシート : DC 特性および AC スイッチ特性』 (DS925) [参照 5]

• 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922) [参照 6]

• 『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS923) [参照 7]

トランシーバーとコアを正しく動作させるには、これらデータシートに記載された周波数の範囲に従う必要があります。

重要: リセットコントローラーヘルパーブロックがトランシーバープリミティブをリセットするには、フリーランニングクロック入力 gtwiz_reset_clk_freerun_in が必要です。エンジニアリングサンプル (ES1 または ES2) UltraScaleデバイスおよび GTHE4、 GTYE4 UltraScale+ デバイスをターゲットとした GTH トランシーバーコアの設定で CPLLを使用する場合、 drpclk_in ポートの各ビットもこのクロックで駆動する必要があります。表 2-1 に示すように、このクロックの大周波数は上限値またはトランシーバーチャネルのも低速なユーザークロック周波数のいずれか低い方までとします。 IP のカスタマイズ時に指定するフリーランニングクロックの正確な周波数は、 CPLL キャリブレーションブロックとの依存関係により、変更しないようにする必要があります。詳細は、第 4 章「コアのカスタマイズおよび生成」を参照してください。このフリーランニングクロックを、ユーザークロックまたはそのソースから生成することはできません。

表 2-1: フリーランニングクロックの最大周波数

トランシーバーユーザークロック周波数の関係 gtwiz_reset_clk_freerun_in の最大周波数

FRXUSRCLK2 ≤ FTXUSRCLK2 FUPPER(1) または FRXUSRCLK2 の低い方

FRXUSRCLK2 > FTXUSRCLK2 FUPPER(1) または FTXUSRCLK2 の低い方

注記: 1. エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスをターゲットとした GTH トランシーバーコアのコンフィギュ

レーションで CPLL を使用する場合、 FUPPER は 200MHz となり、その他のコンフィギュレーションでは 250MHz となります。

UltraScale+ デバイスの場合は 250MHz となります。



その他のパフォーマンス特性

トランシーバープリミティブのその他のパフォーマンス特性は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578)[参照 2] を参照してください。さらに、その他のデバイスレベルの詳細は、次の各 FPGA データシートを参照してください。

• 『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892) [参照 3]

• 『Virtex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS893) [参照 4]

• 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS922) [参照 6]

• 『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS923) [参照 7]

• 『Zynq UltraScale+ MPSoC データシート : DC 特性および AC スイッチ特性』 (DS925) [参照 5]

リソース使用状況ウィザード IP の基本的な HDL は非常に構造化されており、トランシーバープリミティブのインスタンシエートおよび接続に使用するデバイスリソース量はごくわずかです。エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスをターゲットにした GTH トランシーバーの設定において、トランスミッター PLL タイプ、レシーバー PLL タイプ、または選択可能な TXOUTCLK 周波数のソースとして CPLL を使用している場合は、 CPLL キャリブレーションロジックが追加されます。この設定では、有効化した各トランシーバーチャネルにつき 1 つの BUFG_GT と約 280個の LUT、 285 個のフリップフロップが使用されます。

表 2-2 に、オプションのヘルパーブロックのデバイスリソース使用量を示します。これらのリソースは、各ヘルパーブロックを有効にしてコア内部で使用するか、それ以外の方法でデザインに含めた場合のみ消費されます。ここに示したリソース量はヘルパーブロック 1 インスタンスあたりのものです。ただしヘルパーブロックを有効にした構成のほとんどはインスタンスを 1 つしか使用しません。

必要なリソース量は合成後レポートから求めた値であり、インプリメンテーション時に変化する可能性があります。

表 2-2: ヘルパーブロックのリソース使用量

ヘルパーブロックデバイスリソース

(ヘルパーブロック 1 インスタンスあたり )

タイプコンフィギュレーション LUT フリップフロップ

クロックバッファー

リセットコントローラーすべての場合 120 195 0(1)

トランスミッターのユーザークロッキングネットワーク

FTXUSRCLK = FTXUSRCLK2 0 2 1 (BUFG_GT)

FTXUSRCLK ≠ FTXUSRCLK2 0 2 2 (BUFG_GT)

レシーバーのユーザークロッキングネットワーク

FRXUSRCLK = FRXUSRCLK2 0 2 1 (BUFG_GT)

FRXUSRCLK ≠ FRXUSRCLK2 0 2 2 (BUFG_GT)

トランスミッターバッファーバイパスコントローラー

シングルレーン 8 25 0

マルチレーン <20 25 0

レシーバーバッファーバイパスコントローラー

シングルレーン 8 25 0

マルチレーン <20 25 0

ユーザーデータ幅サイズ変更すべての場合 0 0 0

注記: 1. フリーランニングクロック用の共有可能な BUFG はヘルパーブロックの HDL には含まれません。



ポートの説明ウィザード IP では、インスタンシエートされるトランシーバープリミティブのポートに必要に応じてアクセスできます。また、コアインスタンスに含めたヘルパーブロックを利用するためのユーザーインターフェイスも提供されます。このため、ウィザード IP のユーザーインターフェイスはカスタマイズの内容によって大きく異なります。

インターフェイスをコンパクトにするため、選択したカスタマイズ内容で必要と判断されたトランシーバープリミティブポートのみがウィザード IP のコアレベルポートとして外部に引き出されます。それ以外のポートにアクセスする必要がある場合は、 IP のカスタマイズ時に柔軟なオプションポート有効化インターフェイスを使用してポートを個別に有効にできます。オプションポート有効化の詳細は、第 4 章「コアのカスタマイズおよび生成」を参照してください。

ヘルパーブロックの有無およびその位置もコアのユーザーインターフェイスに影響します。ヘルパーブロックを有効にしてコア内に含めた場合、ヘルパーブロックが接続するトランシーバープリミティブポートではなく、コア境界のシンプルなユーザーインターフェイスを利用できます。ヘルパーブロックをサンプルデザインに含めた場合は、コア境界ではヘルパーブロックが接続するトランシーバープリミティブの複雑なポートが有効化されます。有効化されるコアのポートがヘルパーブロックの配置によってどのように変化するかを図 2-2 に示します。






図 2-2: ヘルパーブロックの配置と有効化されるポートの関係

Wizard Example Design or User Design

TransceiverPrimitiveWrapper

TransceiverPrimitive

Helper BlockIn IP Core

Helper BlockIn Example

Design

Wizard IP Core

Helper BlockUser Interface

vs.Transceiver

PrimitivePort Interface

X14539





リセットコントローラーヘルパーブロックのポート

リセットコントローラーヘルパーブロックにはユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスを利用すると、トランシーバーのリセットシーケンスを簡単な方法で開始してその完了を監視できます。トランシーバーインターフェイスは、各種トランシーバープリミティブのリセットシーケンスの制御に必要な信号を実装します。

リセットコントローラーヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_reset_ で識別されます。リセットコントローラーヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-3 に示すリセットコントローラーヘルパーブロックのユーザーインターフェイスポートは、リセットコントローラーヘルパーブロックをコアに含めた設定の場合、ウィザード IP のコアインスタンスに存在します。これらのポートはヘルパーブロック自体にも存在し、ヘルパーブロックをサンプルデザインに含めた場合は直接アクセスできます。

表 2-3: リセットコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置)

名前方向幅クロックドメイン説明

gtwiz_reset_clk_freerun_in 入力 1 トランシーバープリミティブをリセットするためのフリーランニングクロックです。デバイスコンフィギュレーションの前にトグルを開始しておく必要があります。大周波数についての説明は、9 ページの「パフォーマンス」を参照してください。

gtwiz_reset_all_in 入力 1 非同期トランシーバープリミティブの PLL (位相ロックループ) およびアクティブなデータ方向をリセットするユーザー信号です。この立ち下がりエッジに非同期のアクティブ High 信号を gtwiz_reset_clk_freerun_in の少なくとも 1 周期間パルスすると、このプロセスが初期化されます。

gtwiz_reset_tx_pll_and_datapath_in

入力 1 非同期トランシーバープリミティブの送信データ方向および関連する PLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gtwiz_reset_clk_freerun_in の少なくとも 1 周期間パルスすると、このプロセスが初期化されます。

gtwiz_reset_tx_datapath_in 入力 1 非同期トランシーバープリミティブの送信データ方向をリセットするユーザー信号です。このアクティブ High の非同期信号を gtwiz_reset_clk_freerun_in の少なくとも 1 周期間パルスすると、このプロセスが初期化されます。

gtwiz_reset_rx_pll_and_datapath_in

入力 1 非同期トランシーバープリミティブの受信データ方向および関連する PLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gtwiz_reset_clk_freerun_in の少なくとも 1 周期間以上パルスすると、このプロセスが初期化されます。





gtwiz_reset_rx_datapath_in 入力 1 非同期トランシーバープリミティブの受信データ方向をリセットするユーザー信号です。このアクティブ High の非同期信号を gtwiz_reset_clk_freerun_in の少なくとも 1 周期間パルスすると、このプロセスが初期化されます。

gtwiz_reset_rx_cdr_stable_out 出力 1 gtwiz_reset_clk_freerun_in

トランシーバープリミティブの CDR (クロックデータリカバリ ) 回路が安定したことを示すアクティブ High の信号です。予約のため、使用しないでください。

gtwiz_reset_qpll0lock_in 入力 1 × (コモン数)

非同期 QPLL0 ロック信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLLタイプに QPLL0 を使用した場合に存在します。

gtwiz_reset_qpll1lock_in 入力 1 × (コモン数)

非同期 QPLL1 ロック信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLLタイプに QPLL1 を使用した場合に存在します。

gtwiz_reset_tx_done_out 出力 1 TX マスターチャネルの

TXUSRCLK2

リセットコントローラーヘルパーブロックによって開始されたトランシーバープリミティブのトランスミッターリセットシーケンスが正しく完了したことを示すアクティブ High の信号です。

gtwiz_reset_rx_done_out 出力 1 RX マスターチャネルの

RXUSRCLK2

リセットコントローラーヘルパーブロックによって開始されたレシーバープリミティブのトランスミッターリセットシーケンスが正しく完了したことを示すアクティブ High の信号です。

gtwiz_reset_qpll0reset_out 出力 1 × (コモン数)

gtwiz_reset_clk_freerun_in

QPLL0 リセット信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLL タイプに QPLL0 を使用した場合に存在します。

gtwiz_reset_qpll1reset_out 出力 1 × (コモン数)

gtwiz_reset_clk_freerun_in

QPLL1 リセット信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLL タイプに QPLL1 を使用した場合に存在します。

表 2-3: リセットコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置) (続き)






表 2-4 に示すリセットコントローラーヘルパーブロックのユーザーインターフェイスポートは、リセットコントローラーヘルパーブロックをサンプルデザインに含めた設定の場合、コアインスタンスに存在します。

表 2-5 に示すリセットコントローラーヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はリセットコントローラーヘルパーブロック自体に存在します。

表 2-6 に示すリセットコントローラーヘルパーブロックのトランシーバーインターフェイスポートは、リセットコントローラーヘルパーブロックをトランシーバープリミティブに接続します。これらの接続は、このヘルパーブロックをコア内に含めた場合は内部接続となり、ヘルパーブロック出力によって駆動されるトランシーバープリミティブ入力はコアインスタンスのオプションポートとして有効化できません。これに対し、このヘルパーブロックをサンプルデザインに含めた場合はコア境界をまたいだ接続となり、ヘルパーブロックに接続するトランシーバープリミティブポートは必然的に有効化されます。

表 2-4: リセットコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)

名前方向幅クロックドメイン

説明

gtwiz_reset_tx_done_in 入力 1 非同期トランスミッターリセットシーケンスが正常に完了後、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。リセットコントローラーヘルパーブロックはデフォルトでこのポートを駆動します。

gtwiz_reset_rx_done_in 入力 1 非同期レシーバーリセットシーケンスが正常に完了後、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。リセットコントローラーヘルパーブロックはデフォルトでこのポートを駆動します。

表 2-5: リセットコントローラーヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_reset_userclk_tx_active_in

入力 1 非同期トランシーバープリミティブを駆動する TXUSRCLKおよび TXUSRCLK2 信号がアクティブになり安定すると、トランスミッターリセットシーケンスを完了するためにこのアクティブ High ポートをアサートする必要があります。トランスミッターのユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。

gtwiz_reset_userclk_rx_active_in

入力 1 非同期トランシーバープリミティブを駆動する RXUSRCLKおよび RXUSRCLK2 信号がアクティブになり安定すると、レシーバーリセットシーケンスを完了するためにこのアクティブ High ポートをアサートする必要があります。レシーバーのユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。





表 2-6: リセットコントローラーヘルパーブロックのトランシーバーインターフェイスポート


gtpowergood_in 入力 1 非同期トランシーバーチャネルロジックによって生成されたすべての GTPOWERGOOD 信号の論理積 (AND) です。

txusrclk2_in 入力 1 マスタートランシーバーチャネルの TXUSRCLK2 です。

plllock_tx_in 入力 1 非同期トランシーバーチャネルプリミティブの送信データパスにクロックを供給する PLL によって生成されたすべてのロック信号の論理積 (AND) です。

txresetdone_in 入力 1 非同期トランシーバーチャネルプリミティブによって生成されたすべての TXRESETDONE信号の論理積 (AND) です。

rxusrclk2_in 入力 1 マスタートランシーバーチャネルの RXUSRCLK2 です。

plllock_rx_in 入力 1 非同期トランシーバーチャネルプリミティブの受信データパスにクロックを供給する PLL によって生成されたすべてのロック信号の論理積 (AND) です。

rxcdrlock_in 入力 1 非同期トランシーバーチャネルプリミティブによって生成されたすべての RXCDRLOCK 信号の論理積 (AND) です。

rxresetdone_in 入力 1 非同期トランシーバーチャネルプリミティブによって生成されたすべての RXRESETDONE信号の論理積 (AND) です。

pllreset_tx_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

トランシーバーチャネルプリミティブの送信データパスにクロックを供給するすべてのPLL のリセットポートにファンアウトするアクティブ High の信号です。

txprogdivreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの TXPROGDIVRESET ポートにファンアウトするアクティブ High 信号です。

gttxreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの GTTXRESET ポートにファンアウトするアクティブ High 信号です。

txuserrdy_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの TXUSERRDY ポートにファンアウトするアクティブ High 信号です。

pllreset_rx_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

トランシーバーチャネルプリミティブの受信データパスにクロックを供給するすべてのPLL のリセットポートにファンアウトするアクティブ High の信号です。

rxprogdivreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの RXPROGDIVRESET ポートにファンアウトするアクティブ High 信号です。





注記: サンプルデザインでは、クロックドメイン欄に「非同期」と記載されているすべての入力/出力ポートはgtwiz_reset_clk_freerun_in に同期します。ユーザーデザインでは、 IP に入力されるすべての非同期信号を十分な時間アサートする必要があります。そうすることで、gtwiz_reset_clk_freerun_in での IP サンプリングに含まれるシンクロナイザーがこれらのポートのトグルを確認できるようになります。

表 2-7 に示すリセットコントローラーヘルパーブロックのポートは固定値に接続する必要があります。デフォルトでは、コアのカスタマイズ内容に応じて適切な固定値に接続されます。

gtrxreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの GTRXRESET ポートにファンアウトするアクティブ High 信号です。

rxuserrdy_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの RXUSERRDY ポートにファンアウトするアクティブ High 信号です。

表 2-7: リセットコントローラーヘルパーブロックの固定値接続ポート


tx_enabled_tie_in 入力 1 gtwiz_reset_clk_freerun_in High に接続すると、gtwiz_reset_all_in への応答シーケンスの一部としてトランスミッターリソースがリセットされます。

rx_enabled_tie_in 入力 1 gtwiz_reset_clk_freerun_in High に接続すると、gtwiz_reset_all_in への応答シーケンスの一部としてレシーバーリソースがリセットされます。

shared_pll_tie_in 入力 1 gtwiz_reset_clk_freerun_in High に接続すると、gtwiz_reset_all_in への応答シーケンスの一部として共有 PLL が 1 回だけリセットされます。

表 2-6: リセットコントローラーヘルパーブロックのトランシーバーインターフェイスポート (続き)






トランスミッターのユーザークロッキングネットワークヘルパーブロックのポート

トランスミッターのユーザークロッキングネットワークヘルパーブロックのインターフェイスは 1 つのみで、トランシーバープリミティブからの出力クロックで駆動されるソースクロック入力ポートが 1 つあります。このヘルパーブロックのポートは、接頭辞 gtwiz_userclk_tx_ で識別されます。トランスミッターのユーザークロッキングネットワークヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-8 に示すトランスミッターのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、ウィザード IP のコアインスタンスに存在します。

表 2-9 に示すトランスミッターのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをサンプルデザインに含めた設定の場合、コアインスタンスに存在します。

表 2-8: トランスミッターのユーザークロッキングネットワークヘルパーブロックのコアに存在するポート (ヘルパーブロックをコアに配置)


説明

gtwiz_userclk_tx_reset_in 入力 1 非同期ヘルパーブロック内のクロッキングリソースをリセットするためのユーザー信号です。gtwiz_userclk_tx_srcclk_in/out が安定するまでアクティブ High にアサートしておく必要があります。

gtwiz_userclk_tx_srcclk_out 出力 1 TXUSRCLK および TXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。

gtwiz_userclk_tx_usrclk_out 出力 1 トランシーバーチャネルプリミティブのTXUSRCLK を駆動します。gtwiz_userclk_tx_srcclk_in/out からのクロックを BUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_tx_usrclk2_out 出力 1 トランシーバーチャネルプリミティブのTXUSRCLK2 を駆動します。gtwiz_userclk_tx_srcclk_in/out からのクロックを BUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_tx_active_out 出力 1 gtwiz_userclk_tx_usrclk2_out

ヘルパーブロック内のクロッキングリソースがリセット状態でないことを示すアクティブ High の信号です。





表 2-10 に示すトランスミッターのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はトランスミッターのユーザークロッキングネットワークヘルパーブロック自体に存在します。

表 2-9: トランスミッターのユーザークロッキングネットワークヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_tx_active_in 入力 1 非同期トランスミッターのユーザークロッキングネットワークヘルパーブロックによって生成されたクロックがアクティブになったら、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。トランスミッターのユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。

gtwiz_userclk_tx_reset_in 入力 1 非同期このコアポートは、エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスをターゲットとした GTHトランシーバーの設定で CPLL を使用する場合に存在します。トランスミッターのユーザークロッキングネットワークヘルパーブロックをサンプルデザインに含めた場合、ヘルパーブロックの gtwiz_userclk_tx_reset_inポートと同じソースで駆動する必要があります。

表 2-10: トランスミッターのユーザークロッキングネットワークヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_tx_srcclk_in 入力 1 TXUSRCLK および TXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。





レシーバーのユーザークロッキングネットワークヘルパーブロックのポート

レシーバーのユーザークロッキングネットワークヘルパーブロックのインターフェイスは 1 つのみで、トランシーバープリミティブからの出力クロックで駆動されるソースクロック入力ポートが 1 つあります。このヘルパーブロックのポートは、接頭辞 gtwiz_userclk_rx_ で識別されます。レシーバーのユーザークロッキングネットワークヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-11 に示すレシーバーのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、ウィザード IP のコアインスタンスに存在します。

表 2-12 に示すレシーバーのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをサンプルデザインに含めた設定の場合、コアインスタンスに存在します。

表 2-11: レシーバーのユーザークロッキングネットワークヘルパーブロックのコアに存在するポート (ヘルパーブロックをコアに配置)


gtwiz_userclk_rx_reset_in 入力 1 非同期ヘルパーブロック内のクロッキングリソースをリセットするためのユーザー信号です。gtwiz_userclk_rx_srcclk_in/out が安定するまでアクティブ High にアサートしたままにします。

gtwiz_userclk_rx_srcclk_out 出力 1 RXUSRCLK および RXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。

gtwiz_userclk_rx_usrclk_out 出力 1 トランシーバーチャネルプリミティブのRXUSRCLK を駆動します。gtwiz_userclk_rx_srcclk_in/out からのクロックを BUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_rx_usrclk2_out 出力 1 トランシーバーチャネルプリミティブのRXUSRCLK2 を駆動します。 gtwiz_userclk_rx_srcclk_in/out からのクロックをBUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_rx_active_out 出力 1 gtwiz_userclk_rx_usrclk2_out

ヘルパーブロック内のクロッキングリソースがリセット状態でないことを示すアクティブ High の信号です。

表 2-12: レシーバーのユーザークロッキングネットワークヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_rx_active_in 入力 1 非同期レシーバーのユーザークロッキングネットワークヘルパーブロックによって生成されたクロックがアクティブになったら、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。レシーバーのユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。





表 2-13 に示すレシーバーのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はレシーバーのユーザークロッキングネットワークヘルパーブロック自体に存在します。

ユーザーデータ幅のサイズ変更ヘルパーブロックのポート

ユーザーデータ幅のサイズ変更ヘルパーブロックは、トランスミッターユーザーデータインターフェイス用とレシーバーユーザーデータインターフェイス用の 2 つのモジュールで構成されます。どちらのモジュールにもユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスは、ユーザーデータ幅にトランシーバーチャネル数を掛けた単一のベクターとして提供されます。トランシーバーインターフェイスは、トランシーバーチャネルプリミティブのデータ送信および受信ポートに接続するために必要なビット割り当ておよびインターリーブ/デインターリーブを実行します。

ユーザーデータ幅のサイズ変更ヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_userdata_ で識別されます。ユーザーデータ幅のサイズ変更ヘルパーブロックの詳細は、第 3 章「コアを使用するデザイン」を参照してください。このヘルパーブロックのトランスミッターおよびレシーバーモジュールのユーザーインターフェイスとトランシーバーインターフェイスを表 2-14 ～表 2-17 に示します。

表 2-13: レシーバーのユーザークロッキングネットワークヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_rx_srcclk_in 入力 1 RXUSRCLK および RXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。

表 2-14: ユーザーデータ幅のサイズ変更ヘルパーブロックのユーザーインターフェイスポート (トランスミッターモジュール)


gtwiz_userdata_tx_in 入力 (TX ユーザーデータ幅)× (チャネル数)

各チャネルの TXUSRCLK2

トランシーバーチャネルで送信するデータ用のユーザーインターフェイスです。

表 2-15: ユーザーデータ幅のサイズ変更ヘルパーブロックのユーザーインターフェイスポート (レシーバーモジュール)


gtwiz_userdata_rx_out 出力 (RX ユーザーデータ幅)× (チャネル数)

各チャネルの RXUSRCLK2

トランシーバーチャネルで受信するデータ用のユーザーインターフェイスです。

表 2-16: ユーザーデータ幅のサイズ変更ヘルパーブロックのトランシーバーインターフェイスポート (トランスミッターモジュール)


txdata_out 出力 128 × (チャネル数) 各チャネルの TXUSRCLK2

トランシーバーチャネルプリミティブのTXDATA へ接続されます。

txctrl0_out 出力 16 × (チャネル数) 各チャネルの TXUSRCLK2

トランシーバーチャネルプリミティブのTXCTRL0 へ接続されます。

txctrl1_out 出力 16 × (チャネル数) 各チャネルの TXUSRCLK2

トランシーバーチャネルプリミティブのTXCTRL1 へ接続されます。





トランスミッターのバッファーバイパスコントローラーヘルパーブロックのポート

トランスミッターのバッファーバイパスコントローラーヘルパーブロックにはユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスを利用すると、トランシーバーのトランスミッターバッファーバイパスシーケンスを簡単な方法で開始してそのステータスを監視できます。トランシーバーインターフェイスは、トランシーバープリミティブのバッファーバイパスシーケンスの制御に必要な信号を実装します。

このヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_buffbypass_tx_ で識別されます。トランスミッターのバッファーバイパスコントローラーヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-18 に示すトランスミッターのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、ウィザード IP のコアインスタンスに存在します。これらのポートはヘルパーブロック自体にも存在し、ヘルパーブロックをサンプルデザインに含めた場合は直接アクセスできます。

この構成では、ヘルパーブロックのクロックポート gtwiz_buffbypass_tx_clk_in はトランスミッターマスターチャネルの TXUSRCLK2 と同じソースによってコア内部で駆動されるため、外部には引き出されません。

表 2-17: ユーザーデータ幅サイズ変更ヘルパーブロックのトランシーバーインターフェイスポート (レシーバーモジュール)


rxdata_in 入力 128 × (チャネル数) 各チャネルの RXUSRCLK2

トランシーバーチャネルプリミティブの RXDATA へ接続されます。

rxctrl0_out 入力 16 × (チャネル数) 各チャネルの RXUSRCLK2

トランシーバーチャネルプリミティブの RXCTRL0 へ接続されます。

rxctrl1_out 入力 16 × (チャネル数) 各チャネルの RXUSRCLK2

トランシーバーチャネルプリミティブの RXCTRL1 へ接続されます。

表 2-18: トランスミッターのバッファーバイパスコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置)


gtwiz_buffbypass_tx_reset_in 入力 1 gtwiz_buffbypass_tx_clk_in

ヘルパーブロック内のロジックをリセットするためのユーザー信号です。すべてのトランシーバーチャネルでTXUSRCLK2 が安定した直後にアクティブ High の同期パルスを供給する必要があります。

gtwiz_buffbypass_tx_start_user_in 入力 1 gtwiz_buffbypass_tx_clk_in

このアクティブ High のユーザー信号を同期パルスするとトランスミッターバッファーバイパスシーケンスが強制的に再開されます。使用しない場合は Low に保持します。

gtwiz_buffbypass_tx_done_out 出力 1 gtwiz_buffbypass_tx_clk_in

トランスミッターバッファーバイパスシーケンスが完了したことを示すアクティブ High の信号です。

gtwiz_buffbypass_tx_error_out 出力 1 gtwiz_buffbypass_tx_clk_in

トランスミッターのバッファーバイパスコントローラーヘルパーブロックでエラー条件が発生したことを示すアクティブ High の信号です。





表 2-19 に示すトランスミッターのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はトランスミッターバッファーバイパスコントローラーヘルパーブロック自体に存在します。

表 2-20 に示すトランスミッターのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポートは、このヘルパーブロックをトランシーバープリミティブに接続します。これらの接続は、このヘルパーブロックをコア内に含めた場合は内部接続となり、ヘルパーブロック出力によって駆動されるトランシーバープリミティブ入力はコアインスタンスのオプションポートとして有効化できません。これに対し、このヘルパーブロックをサンプルデザインに含めた場合はコア境界をまたいだ接続となり、ヘルパーブロックに接続するトランシーバープリミティブポートは必然的に有効化されます。

マルチレーンバッファーバイパスシーケンスを実行するには、各信号のポート幅にトランスミッターのバッファーバイパスコントローラーヘルパーブロックが接続するトランシーバーチャネルの数を掛けます。

表 2-19: トランスミッターのバッファーバイパスコントローラーヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_buffbypass_tx_clk_in 入力 1 トランスミッターのバッファーバイパスコントローラーヘルパーブロックを制御するために使用するトランシーバープリミティブ由来のクロックです。トランスミッターマスターチャネルの TXUSRCLK2 と同じソースで駆動する必要があります。

gtwiz_buffbypass_tx_resetdone_in 入力 1 非同期トランスミッターリセットシーケンスが完了してバッファーバイパスシーケンスが開始可能になったことを示すアクティブ High の信号です。

表 2-20: トランスミッターのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポート


txphaligndone_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのTXPHALIGNDONE へ接続されます。

txphinitdone_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのTXPHINITDONE へ接続されます。

txdlysresetdone_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのTXDLYSRESETDONE へ接続されます。

txsyncout_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのTXSYNCOUT へ接続されます。

txsyncdone_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのTXSYNCDONE へ接続されます。

txphdlyreset_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXPHDLYRESET へ接続されます。

txphalign_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXPHALIGN へ接続されます。

txphalignen_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXPHALIGNEN へ接続されます。

txphdlypd_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXPHDLYPD へ接続されます。

txphinit_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXPHINIT へ接続されます。





レシーバーのバッファーバイパスコントローラーヘルパーブロックのポート

レシーバーのバッファーバイパスコントローラーヘルパーブロックにはユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスを利用すると、トランシーバーのレシーバーバッファーバイパスシーケンスを簡単な方法で開始してそのステータスを監視できます。トランシーバーインターフェイスは、トランシーバープリミティブのバッファーバイパスシーケンスの制御に必要な信号を実装します。

このヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_buffbypass_rx_ で識別されます。レシーバーバッファーバイパスコントローラーヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-21 に示すレシーバーのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、ウィザード IP のコアインスタンスに存在します。これらのポートはヘルパーブロック自体にも存在し、ヘルパーブロックをサンプルデザインに含めた場合は直接アクセスできます。

この構成では、ヘルパーブロックのクロックポート gtwiz_buffbypass_rx_clk_in はレシーバーマスターチャネルの RXUSRCLK2 と同じソースによってコア内部で駆動されるため、外部には引き出されません。シングルレーンバッファーバイパスシーケンスを使用する場合は、各トランシーバーチャネルにこのヘルパーブロックのインスタンスが 1 つだけ存在します。各ポート幅にこの乗数を掛け、各ヘルパーブロックインスタンスは関連するチャネルの RXUSRCLK2 と同じソースで駆動します。

txphovrden_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXPHOVRDEN へ接続されます。

txdlysreset_out 出力 1 × (チャネル数)

gtwiz_buffbypass_tx_clk_in

(非同期に使用)

トランシーバーチャネルプリミティブのTXDLYSRESET へ接続されます。

txdlybypass_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXDLYBYPASS へ接続されます。

txdlyen_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXDLYEN へ接続されます。

txdlyovrden_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXDLYOVRDEN へ接続されます。

txphdlytstclk_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXPHDLYTSTCLK へ接続されます。

txdlyhold_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXDLYHOLD へ接続されます。

txdlyupdown_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXDLYUPDOWN へ接続されます。

txsyncmode_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのTXSYNCMODE へ接続されます。

txsyncallin_out 出力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのTXSYNCALLIN へ接続されます。

txsyncin_out 出力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのTXSYNCIN へ接続されます。

表 2-20: トランスミッターのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポート (続き)






表 2-22 に示すレシーバーのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はレシーバーバッファーバイパスコントローラーヘルパーブロック自体に存在します。

表 2-23 に示すレシーバーのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポートは、このヘルパーブロックをトランシーバープリミティブに接続します。これらの接続は、このヘルパーブロックをコア内に含めた場合は内部接続となり、ヘルパーブロック出力によって駆動されるトランシーバープリミティブ入力はコアインスタンスのオプションポートとして有効化できません。これに対し、このヘルパーブロックをサンプルデザインに含めた場合はコア境界をまたいだ接続となり、ヘルパーブロックに接続するトランシーバープリミティブポートは必然的に有効化されます。

マルチレーンバッファーバイパスシーケンスを実行するには、各ポート幅にレシーバーのバッファーバイパスコントローラーヘルパーブロックが接続するトランシーバーチャネルの数を掛けます。シングルレーンバッファーバイパスシーケンスを使用する場合、各トランシーバーチャネルにはこのヘルパーブロックのインスタンスが 1 つのみ存在するため、乗数は 1 です。

表 2-21: レシーバーのバッファーバイパスコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置)


gtwiz_buffbypass_rx_reset_in 入力 1 gtwiz_buffbypass_rx_clk_in

ヘルパーブロック内のロジックをリセットするためのユーザー信号です。すべてのトランシーバーチャネルでRXUSRCLK2 が安定した直後にアクティブ High の同期パルスを供給する必要があります。

gtwiz_buffbypass_rx_start_user_in 入力 1 gtwiz_buffbypass_rx_clk_in

このアクティブ High のユーザー信号を同期パルスするとレシーバーバッファーバイパスシーケンスが強制的に再開されます。使用しない場合はLow に保持します。

gtwiz_buffbypass_rx_done_out 出力 1 gtwiz_buffbypass_rx_clk_in

レシーバーバッファーバイパスシーケンスが完了したことを示すアクティブ High の信号です。

gtwiz_buffbypass_rx_error_out 出力 1 gtwiz_buffbypass_rx_clk_in

レシーバーのバッファーバイパスコントローラーヘルパーブロックでエラー条件が発生したことを示すアクティブ High の信号です。

表 2-22: レシーバーのバッファーバイパスコントローラーヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_buffbypass_rx_clk_in 入力 1 レシーバーのバッファーバイパスコントローラーヘルパーブロックを制御するために使用するトランシーバープリミティブ由来のクロックです。レシーバーマスターチャネルのRXUSRCLK2 と同じソースで駆動する必要があります。

gtwiz_buffbypass_rx_resetdone_in 入力 1 非同期レシーバーリセットシーケンスが完了してバッファーバイパスシーケンスが開始可能になったことを示すアクティブ High の信号です。





表 2-23: レシーバーバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポート


rxphaligndone_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのRXPHALIGNDONE へ接続されます。

rxdlysresetdone_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのRXDLYSRESETDONE へ接続されます。

rxsyncout_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのRXSYNCOUT へ接続されます。

rxsyncdone_in 入力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのRXSYNCDONE へ接続されます。

rxphdlyreset_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXPHDLYRESET へ接続されます。

rxphalign_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXPHALIGN へ接続されます。

rxphalignen_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXPHALIGNEN へ接続されます。

rxphdlypd_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXPHDLYPD へ接続されます。

rxphovrden_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXPHOVRDEN へ接続されます。

rxdlysreset_out 出力 1 × (チャネル数)

gtwiz_buffbypass_rx_clk_in

(非同期に使用)

トランシーバーチャネルプリミティブのRXDLYSRESET へ接続されます。

rxdlybypass_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXDLYBYPASS へ接続されます。

rxdlyen_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXDLYEN へ接続されます。

rxdlyovrden_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXDLYOVRDEN へ接続されます。

rxsyncmode_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXSYNCMODE へ接続されます。

rxsyncallin_out 出力 1 × (チャネル数)

非同期トランシーバーチャネルプリミティブのRXSYNCALLIN へ接続されます。

rxsyncin_out 出力 1 × (チャネル数)

固定値に接続トランシーバーチャネルプリミティブのRXSYNCIN へ接続されます。





トランシーバーコモンポート

ウィザード IP コアインスタンスに 1 つまたは複数のアクティブなトランシーバーコモンプリミティブを含めて設定し、これらのプリミティブをコア内に配置した場合、表 2-24 に示すポートの一部がウィザード IP コアインスタンスに存在します。これらのポートは、コア階層を経由して対応するトランシーバーコモンプリミティブのポートに接続されます。カスタマイズした個々のコアには一部のポートしか必要ないため、デフォルトではほとんどのポートがコアインターフェイスのポートとして外部に引き出されません。オプションポート有効化の詳細は、第 4 章「コアのカスタマイズおよび生成」を参照してください。

各ポートの幅は、コアインスタンス内にインスタンシエートされたトランシーバーコモンプリミティブの数に比例します。このポート幅の下位ビットから順に、有効化されたトランシーバーコモンプリミティブがグリッドの昇順 (Y 軸の値が先にインクリメントしてから X 軸の値がインクリメント ) に割り当てられます。例として、ポート幅が 3 ビットのトランシーバーコモンプリミティブ QPLL0REFCLKSEL の場合で説明します。仮に、ウィザード IP コアのカスタマイズで GTHE3_COMMON_X0Y2、 GTHE3_COMMON_X0Y5、および GTHE3_COMMON_X1Y3 の場所に 3 つの GTH トランシーバーコモンプリミティブをインスタンシエートしたとすると、コアインスタンスのqpll0refclksel_in ポートのサイズは [8:0] となり、次のように接続されます。

• qpll0refclksel_in[2:0] は GTHE3_COMMON_X0Y2 の位置にある共通のトランシーバーインスタンスに接続



このようなベクター化によって、コアのユーザーインターフェイスをコンパクトで予測可能なものにしています。サンプルデザインには、連結したベクターの関連するビットスライスを割り当てたプリミティブ単位の便利な信号が用意されています。サンプルデザインの機能の詳細は、第 5 章「サンプルデザイン」を参照してください。

この文書では、トランシーバープリミティブポートの使用法については説明しません。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

表 2-24: トランシーバーコモンポート

名前方向幅説明

bgbypassb_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの BGBYPASSB へ接続されます。

bgmonitorenb_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの BGMONITORENB へ接続されます。

bgpdb_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの BGPDB へ接続されます。

bgrcalovrd_in 入力 5 × (コモン数) トランシーバーコモンプリミティブの BGRCALOVRD へ接続されます。

bgrcalovrdenb_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの BGRCALOVRDENBへ接続されます。

drpaddr_common_in 入力 9 × (コモン数) (GTHE3)

10 × (コモン数) (GTYE3)

16 × (コモン数) (GTHE4)

16 × (コモン数) (GTYE4)

トランシーバーコモンプリミティブの DRPADDR へ接続されます。





drpclk_common_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの DRPCLK へ接続されます。

drpdi_common_in 入力 16 × (コモン数) トランシーバーコモンプリミティブの DRPDI へ接続されます。

drpen_common_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの DRPEN へ接続されます。

drpwe_common_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの DRPWE へ接続されます。

gtgrefclk0_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの GTGREFCLK0 へ接続されます。

gtgrefclk1_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの GTGREFCLK1 へ接続されます。

gtnorthrefclk00_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの GTNORTHREFCLK00へ接続されます。




gtrefclk00_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの GTREFCLK00 へ接続されます。




gtsouthrefclk00_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの GTSOUTHREFCLK00へ接続されます。




pcierateqpll0_in 入力 3 × (コモン数) トランシーバーコモンプリミティブの PCIERATEQPLL0 へ接続されます (GTHE4 および GTYE4 のみ)。

pcierateqpll1_in 入力 3 × (コモン数) トランシーバーコモンプリミティブの PCIERATEQPLL1 へ接続されます (GTHE4 および GTYE4 のみ)。

pmarsvd0_in 入力 8 × (コモン数) トランシーバーコモンプリミティブの PMARSVD0 へ接続されます。

pmarsvd1_in 入力 8 × (コモン数) トランシーバーコモンプリミティブの PMARSVD1 へ接続されます。

表 2-24: トランシーバーコモンポート (続き)






qpll0clkrsvd0_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0CLKRSVD0 へ接続されます。

qpll0clkrsvd1_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0CLKRSVD1 へ接続されます (GTHE3、 GTHE4、 GTYE4 のみ)。

qpll0fbdiv_in 入力 8 × (コモン数) トランシーバーコモンプリミティブの QPLL0FBDIV へ接続されます (GTHE4 および GTYE4 のみ)。

qpll0lockdetclk_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0LOCKDETCLKへ接続されます。

qpll0locken_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0LOCKEN へ接続されます。

qpll0pd_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0PD へ接続されます。

qpll0refclksel_in 入力 3 × (コモン数) トランシーバーコモンプリミティブの QPLL0REFCLKSEL へ接続されます。

qpll0reset_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0RESET へ接続されます。

qpll1clkrsvd0_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1CLKRSVD0 へ接続されます。

qpll1clkrsvd1_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1CLKRSVD1 へ接続されます (GTHE3、 GTHE4、 GTYE4 のみ)。

qpll1fbdiv_in 入力 8 × (コモン数) トランシーバーコモンプリミティブの QPLL1FBDIV へ接続されます (GTHE4 および GTYE4 のみ)。

qpll1lockdetclk_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1LOCKDETCLKへ接続されます。

qpll1locken_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1LOCKEN へ接続されます。

qpll1pd_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1PD へ接続されます。

qpll1refclksel_in 入力 3 × (コモン数) トランシーバーコモンプリミティブの QPLL1REFCLKSEL へ接続されます。

qpll1reset_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1RESET へ接続されます。

qpllrsvd1_in 入力 8 × (コモン数) トランシーバーコモンプリミティブの QPLLRSVD1 へ接続されます。




rcalenb_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの RCALENB へ接続されます。

sdm0data_in 入力 25 × (コモン数) トランシーバーコモンプリミティブの SDM0DATA へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。







sdm0reset_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの SDM0RESET へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

sdm0toggle_in 1 × (コモン数) トランシーバーコモンプリミティブの SDM0TOGGLE へ接続されます (GTHE4 および GTYE4 のみ)。

sdm0width_in 入力 2 × (コモン数) トランシーバーコモンプリミティブの SDM0WIDTH へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

sdm1data_in 入力 25 × (コモン数) トランシーバーコモンプリミティブの SDM1DATA へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

sdm1reset_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの SDM1RESET へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

sdm1toggle_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの SDM1TOGGLE へ接続されます (GTHE4 および GTYE4 のみ)。

sdm1width_in 入力 2 × (コモン数) トランシーバーコモンプリミティブの SDM1WIDTH へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

tcongpi_in 入力 10 × (コモン数) トランシーバーコモンプリミティブの TCONGPI へ接続されます (GTHE4 のみ)。

tconpowerup_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの TCONPOWERUP へ接続されます (GTHE4 のみ)。

tconreset_in 入力 2 × (コモン数) トランシーバーコモンプリミティブの TCONRESET へ接続されます (GTHE4 のみ)。

tconrsvdin1_in 入力 2 × (コモン数) トランシーバーコモンプリミティブの TCONRSVDIN1 へ接続されます (GTHE4 のみ)。

ubcfgstreamen_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBCFGSTREAMEN へ接続されます (GTYE4 のみ)。

ubdo_in 入力 16 × (コモン数) トランシーバーコモンプリミティブの UBDO へ接続されます(GTYE4 のみ)。

ubdrdy_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBDRDY へ接続されます (GTYE4 のみ)。

ubenable_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBENABLE へ接続されます (GTYE4 のみ)。

ubgpi_in 入力 2 × (コモン数) トランシーバーコモンプリミティブの UBGPI へ接続されます (GTYE4 のみ)。

ubintr_in 入力 2 × (コモン数) トランシーバーコモンプリミティブの UBINTR へ接続されます (GTYE4 のみ)。

ubiolmbrst_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBIOLMBRST へ接続されます (GTYE4 のみ)。

ubmbrst_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMBRST へ接続されます (GTYE4 のみ)。

ubmdmcapture_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMCAPTURE へ接続されます (GTYE4 のみ)。

ubmdmdbgrst_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMDBGRST へ接続されます (GTYE4 のみ)。

ubmdmdbgupdate_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMDBGUPDATEへ接続されます (GTYE4 のみ)。







ubmdmregen_in 入力 4 × (コモン数) トランシーバーコモンプリミティブの UBMDMREGEN へ接続されます (GTYE4 のみ)。

ubmdmshift_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMSHIFT へ接続されます (GTYE4 のみ)。

ubmdmsysrst_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMSYSRST へ接続されます (GTYE4 のみ)。

ubmdmtck_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMTCK へ接続されます (GTYE4 のみ)。

ubmdmtdi_in 入力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMTDI へ接続されます (GTYE4 のみ)。

drpdo_common_out 出力 16 × (コモン数) トランシーバーコモンプリミティブの DRPDO へ接続されます。

drprdy_common_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの DRPRDY へ接続されます。

pmarsvdout0_out 出力 8 × (コモン数) トランシーバーコモンプリミティブの PMARSVDOUT0 へ接続されます。

pmarsvdout1_out 出力 8 × (コモン数) トランシーバーコモンプリミティブの PMARSVDOUT1 へ接続されます。

qpll0fbclklost_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0FBCLKLOST へ接続されます。

qpll0lock_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0LOCK へ接続されます。

qpll0outclk_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0OUTCLK へ接続されます。

qpll0outrefclk_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0OUTREFCLKへ接続されます。

qpll0refclklost_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL0REFCLKLOSTへ接続されます。

qpll1fbclklost_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1FBCLKLOST へ接続されます。

qpll1lock_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1LOCK へ接続されます。

qpll1outclk_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1OUTCLK へ接続されます。

qpll1outrefclk_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1OUTREFCLKへ接続されます。

qpll1refclklost_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの QPLL1REFCLKLOSTへ接続されます。

qplldmonitor0_out 出力 8 × (コモン数) トランシーバーコモンプリミティブの QPLLDMONITOR0 へ接続されます。

qplldmonitor1_out 出力 8 × (コモン数) トランシーバーコモンプリミティブの QPLLDMONITOR1 へ接続されます。

refclkoutmonitor0_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの REFCLKOUTMONITOR0へ接続されます。







refclkoutmonitor1_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの REFCLKOUTMONITOR1へ接続されます。

rxrecclk0_sel_out 出力 2 × (コモン数) トランシーバーコモンプリミティブの RXRECCLK0_SEL へ接続されます (GTHE3 および GTYE3 のみ)。

rxrecclk1_sel_out 出力 2 × (コモン数) トランシーバーコモンプリミティブの RXRECCLK1_SEL へ接続されます (GTHE3 および GTYE3 のみ)。

sdm0finalout_out 出力 4 × (コモン数) トランシーバーコモンプリミティブの SDM0FINALOUT へ接続されます (GTE3、 GTHE4、 GTYE4Y のみ)。

sdm0testdata_out 出力 15 × (コモン数) トランシーバーコモンプリミティブの SDM0TESTDATA へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

rxrecclk0sel_out 出力 2 × (コモン数) トランシーバーコモンプリミティブの RXRECCLK0SEL へ接続されます (GTHE4 および GTYE4 のみ)。

rxrecclk1sel_out 出力 2 × (コモン数) トランシーバーコモンプリミティブの RXRECCLK1SEL へ接続されます (GTHE4 および GTYE4 のみ)。

sdm1finalout_out 出力 4 × (コモン数) トランシーバーコモンプリミティブの SDM1FINALOUT へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

sdm1testdata_out 出力 15 × (コモン数) トランシーバーコモンプリミティブの SDM1TESTDATA へ接続されます (GTYE3、 GTHE4、 GTYE4 のみ)。

tcongpo_out 出力 10 × (コモン数) トランシーバーコモンプリミティブの TCONGPO へ接続されます (GTHE4 のみ)。

tconrsvdout0_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの TCONRSVDOUT0 へ接続されます (GTHE4 のみ)。

ubdaddr_out 出力 16 × (コモン数) トランシーバーコモンプリミティブの UBDADDR へ接続されます (GTYE4 のみ)。

ubden_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの UBDEN へ接続されます (GTYE4 のみ)。

ubdi_out 出力 16 × (コモン数) トランシーバーコモンプリミティブの UBDI へ接続されます(GTYE4 のみ)。

ubdwe_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの UBDWE へ接続されます (GTYE4 のみ)。

ubmdmtdo_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの UBMDMTDO へ接続されます (GTYE4 のみ)。

ubrsvdout_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの UBRSVDOUT へ接続されます (GTYE4 のみ)。

ubtxuart_out 出力 1 × (コモン数) トランシーバーコモンプリミティブの UBTXUART へ接続されます (GTYE4 のみ)。







トランシーバーチャネルポート

表 2-25 に示すポートの一部がウィザード IP コアインスタンスに存在します。これらのポートは、コア階層を経由して対応するトランシーバーチャネルプリミティブのポートに接続されます。カスタマイズした個々のコアには一部のポートしか必要ないため、デフォルトではほとんどのポートがコアインターフェイスのポートとして外部に引き出されません。オプションポート有効化の詳細は、第 4 章「コアのカスタマイズおよび生成」を参照してください。

各ポートの幅は、コアインスタンス内にインスタンシエートされたトランシーバーチャネルプリミティブの数に比例します。このポート幅の下位ビットから順に、有効化されたトランシーバーチャネルプリミティブがグリッドの昇順 (Y 軸の値が先にインクリメントしてから X 軸の値がインクリメント ) に割り当てられます。例として、ポート幅が 4 ビットのトランシーバーチャネルプリミティブ TXDIFFCTRL の場合で説明します。仮に、ウィザード IP コアのカスタマイズで GTHE3_CHANNEL_X0Y3、 GTHE3_CHANNEL_X0Y10、および GTHE3_CHANNEL_X1Y0 の場所に 3 つの GTH トランシーバーチャネルプリミティブをインスタンシエートしたとすると、コアインスタンスのtxdiffctrl_in ポートのサイズは [11:0] となり、次のように接続されます。

• txdiffctrl_in[3:0] は GTHE3_CHANNEL_X0Y3 の位置にあるトランシーバーチャネルインスタンスに接続



このようなベクター化によって、コアのユーザーインターフェイスをコンパクトで予測可能なものにしています。サンプルデザインには、連結したベクターの関連するビットスライスを割り当てたプリミティブ単位の便利な信号が用意されています。サンプルデザインの機能の詳細は、第 5 章「サンプルデザイン」を参照してください。

この文書では、トランシーバープリミティブポートの使用法については説明しません。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

表 2-25: トランシーバーチャネルポート


cdrstepdir_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブのCDRSTEPDIR へ接続されます (GTYE3、 GTHE4、GTYE4 のみ)。

cdrstepsq_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブのCDRSTEPSQ へ接続されます (GTYE3、 GTHE4、GTYE4 のみ)。

cdrstepsx_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CDRSTEPSX へ接続されます (GTYE3、 GTHE4、GTYE4 のみ)。

cfgreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CFGRESET へ接続されます。

clkrsvd0_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CLKRSVD0 へ接続されます。

clkrsvd1_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CLKRSVD1 へ接続されます。

cpllfreqlock_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLFREQLOCK へ接続されます (GTHE4 および GTYE4 のみ)。

cplllockdetclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLLOCKDETCLK へ接続されます。





cplllocken_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLLOCKEN へ接続されます。

cpllpd_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLPD へ接続されます。

cpllrefclksel_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの CPLLREFCLKSEL へ接続されます。

cpllreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLRESET へ接続されます。

dmonfiforeset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの DMONFIFORESET へ接続されます。

dmonitorclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの DMONITORCLK へ接続されます。

drpaddr_in 入力 drp_addr_width × (チャネル数)

トランシーバーチャネルプリミティブの DRPADDR へ接続されます。

drp_addr_width の詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』(UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』(UG578) [参照 2] を参照してください。

drpclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの DRPCLK へ接続されます。このポートは、gtwiz_reset_clk_freerun_in と同じ安定したソースに接続することを推奨します。

drpdi_in 入力 16 × (チャネル数) トランシーバーチャネルプリミティブの DRPDI へ接続されます。

drpen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの DRPEN へ接続されます。

drprst_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの DRPRST へ接続されます (GTHE4 および GTYE4 のみ)。

drpwe_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの DRPWE へ接続されます。

elpcaldvorwren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの ELPCALDVORWREN へ接続されます (GTYE3 のみ)。

elpcalpaorwren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの ELPCALPAORWREN へ接続されます (GTYE3 のみ)。

evoddphicaldone_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EVODDPHICALDONE へ接続されます (GTHE3 および GTYE3 のみ)。

evoddphicalstart_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EVODDPHICALSTART へ接続されます (GTHE3 および GTYE3 のみ)。

evoddphidrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EVODDPHIDRDEN へ接続されます (GTHE3 および GTYE3 のみ)。

表 2-25: トランシーバーチャネルポート (続き)






evoddphidwren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EVODDPHIDWREN へ接続されます (GTHE3 および GTYE3 のみ)。

evoddphixrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EVODDPHIXRDEN へ接続されます (GTHE3 および GTYE3 のみ)。

evoddphixwren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EVODDPHIXWREN へ接続されます (GTHE3 および GTYE3 のみ)。

eyescanmode_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブのEYESCANMODE へ接続されます (GTHE3 および GTYE3 のみ)。

eyescanreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EYESCANRESET へ接続されます。

eyescantrigger_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの EYESCANTRIGGER へ接続されます。

freqos_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの FREQOS へ接続されます (GTHE4 および GTYE4 のみ)。

gtgrefclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTGREFCLK へ接続されます。

gthrxn_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTHRXN へ接続されます (GTH のみ)。

gthrxp_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTHRXP へ接続されます (GTH のみ)。

gtnorthrefclk0_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTNORTHREFCLK0 へ接続されます。

gtnorthrefclk1_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブのGTNORTHREFCLK1 へ接続されます。

gtrefclk0_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTREFCLK0 へ接続されます。

gtrefclk1_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTREFCLK1 へ接続されます。

gtresetsel_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTRESETSEL へ接続されます (GTHE3 および GTYE3 のみ)。

gtrsvd_in 入力 16 × (チャネル数) トランシーバーチャネルプリミティブの GTRSVD へ接続されます。

gtrxreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTRXRESET へ接続されます。

gtrxresetsel_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTRXRESETSEL へ接続されます (GTHE4 および GTYE4 のみ)。

gtsouthrefclk0_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTSOUTHREFCLK0 へ接続されます。







gtsouthrefclk1_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTSOUTHREFCLK1 へ接続されます。

gttxreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTTXRESET へ接続されます。

gttxresetsel_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTTXRESETSEL へ接続されます (GTHE4 および GTYE4 のみ)。

incpctrl_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの INCPCTRL へ接続されます (GTHE4 および GTYE4 のみ)。

gtyrxn_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTYRXN へ接続されます (GTY のみ)。

gtyrxp_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTYRXP へ接続されます (GTY のみ)。

loopback_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの LOOPBACK へ接続されます。

looprsvd_in 入力 16 × (チャネル数) トランシーバーチャネルプリミティブの LOOPRSVD へ接続されます (GTYE3 のみ)。

lpbkrxtxseren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの LPBKRXTXSEREN へ接続されます (GTHE3 および GTYE3 のみ)。

lpbktxrxseren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの LPBKTXRXSEREN へ接続されます (GTHE3 および GTYE3 のみ)。

pcieeqrxeqadaptdone_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIEEQRXEQADAPTDONE へ接続されます。

pcierstidle_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIERSTIDLE へ接続されます。

pciersttxsyncstart_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIERSTTXSYNCSTART へ接続されます。

pcieuserratedone_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの CIEUSERRATEDONE へ接続されます。

pcsrsvdin_in 入力 16 × (チャネル数) トランシーバーチャネルプリミティブの PCSRSVDIN へ接続されます。

pcsrsvdin2_in 入力 5 × (チャネル数) トランシーバーチャネルプリミティブの PCSRSVDIN2 へ接続されます (GTHE3 および GTYE3 のみ)。

pmarsvdin_in 入力 5 × (チャネル数) トランシーバーチャネルプリミティブの PMARSVDIN へ接続されます (GTHE3 および GTYE3 のみ)。

qpll0clk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの QPLL0CLK へ接続されます。

qpll0freqlock_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの QPLL0FREQLOCK へ接続されます (GTHE4 および GTYE4 のみ)。







qpll0refclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの QPLL0REFCLK へ接続されます。

qpll1clk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの QPLL1CLK へ接続されます。

qpll1freqlock_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの QPLL1FREQLOCK へ接続されます (GTHE4 および GTYE4 のみ)。

qpll1refclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの QPLL1REFCLK へ接続されます。

resetovrd_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RESETOVRD へ接続されます。

rstclkentx_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RSTCLKENTX へ接続されます (GTHE3 および GTYE3 のみ)。

rx8b10ben_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RX8B10BEN へ接続されます。

rxafecfoken_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXAFECFOKEN へ接続されます (GTHE4 および GTYE4 のみ)。

rxbufreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXBUFRESET へ接続されます。

rxcdrfreqreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCDRFREQRESET へ接続されます。

rxcdrhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCDRHOLD へ接続されます。

rxcdrovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCDROVRDEN へ接続されます。

rxcdrreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCDRRESET へ接続されます。

rxcdrresetrsv_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCDRRESETRSV へ接続されます (GTHE3 および GTYE3 のみ)。

rxchbonden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCHBONDEN へ接続されます。

rxchbondi_in 入力 5 × (チャネル数) トランシーバーチャネルプリミティブの RXCHBONDI へ接続されます。

rxchbondlevel_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの RXCHBONDLEVEL へ接続されます。

rxchbondmaster_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCHBONDMASTER へ接続されます。

rxchbondslave_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCHBONDSLAVE へ接続されます。

rxckcalreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCKCALRESET へ接続されます (GTYE3、GTHE4、 GTYE4 のみ)。







rxckcalstart_in 入力 7 × (チャネル数) トランシーバーチャネルプリミティブの RXCKCALSTART へ接続されます (GTHE4 および GTYE4 のみ)。

rxcommadeten_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCOMMADETEN へ接続されます。

rxdfeagcctrl_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEAGCCTRL へ接続されます (GTH のみ)。

rxdccforcestart_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDCCFORCESTART へ接続されます (GTYE3 のみ)。

rxdfeagchold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEAGCHOLD へ接続されます。

rxdfeagcovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEAGCOVRDEN へ接続されます。

rxdfecfokfcnum_in 入力 4 × (チャネル数) トランシーバーチャネルプリミティブの RXDFECFOKFCNUM へ接続されます (GTHE4 および GTYE4 のみ)。

rxdfecfokfen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFECFOKFEN へ接続されます (GTHE4 および GTYE4 のみ)。

rxdfecfokfpulse_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFECFOKFPULSE へ接続されます (GTHE4 および GTYE4 のみ)。

rxdfecfokhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFECFOKHOLD へ接続されます (GTHE4 および GTYE4 のみ)。

rxdfecfokovren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFECFOKOVREN へ接続されます (GTHE4 および GTYE4 のみ)。

rxdfekhhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEKHHOLD へ接続されます (GTHE4 および GTYE4 のみ)。

rxdfekhovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEKHOVRDEN へ接続されます (GTHE4 および GTYE4 のみ)。

rxdfelfhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFELFHOLD へ接続されます。

rxdfelfovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFELFOVRDEN へ接続されます。

rxdfelpmreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFELPMRESET へ接続されます。

rxdfetap10hold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFETAP10HOLD へ接続されます。

rxdfetap10ovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFETAP10OVRDEN へ接続されます。











rxdfeuthold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEUTHOLD へ接続されます。

rxdfeutovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEUTOVRDEN へ接続されます。

rxdfevphold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEVPHOLD へ接続されます。

rxdfevpovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEVPOVRDEN へ接続されます。

rxdfevsen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEVSEN へ接続されます (GTHE3 および GTYE3 のみ)。

rxdfexyden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDFEXYDEN へ接続されます。

rxdlybypass_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDLYBYPASS へ接続されます。

rxdlyen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDLYEN へ接続されます。

rxdlyovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDLYOVRDEN へ接続されます。

rxdlysreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDLYSRESET へ接続されます。

rxelecidlemode_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXELECIDLEMODE へ接続されます。

rxeqtraining_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXEQTRAINING へ接続されます (GTHE4 および GTYE4 のみ)。

rxgearboxslip_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXGEARBOXSLIP へ接続されます。

rxlatclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLATCLK へ接続されます。

rxlpmen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMEN へ接続されます。

rxlpmgchold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMGCHOLD へ接続されます。

rxlpmgcovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMGCOVRDEN へ接続されます。







rxlpmhfhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMHFHOLD へ接続されます。

rxlpmhfovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMHFOVRDEN へ接続されます。

rxlpmlfhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMLFHOLD へ接続されます。

rxlpmlfklovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMLFKLOVRDEN へ接続されます。

rxlpmoshold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMOSHOLD へ接続されます。

rxlpmosovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLPMOSOVRDEN へ接続されます。

rxmcommaalignen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXMCOMMAALIGNEN へ接続されます。

rxmonitorsel_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXMONITORSEL へ接続されます。

rxoobreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOOBRESET へ接続されます。

rxoscalreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSCALRESET へ接続されます。

rxoshold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSHOLD へ接続されます。

rxosintcfg_in 入力 4 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTCFG へ接続されます (GTHE3 および GTYE3 のみ)。

rxosinten_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTEN へ接続されます (GTHE3 および GTYE3 のみ)。

rxosinthold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTHOLD へ接続されます (GTHE3 および GTYE3 のみ)。

rxosintovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTOVRDEN へ接続されます (GTHE3 および GTYE3 のみ)。

rxosintstrobe_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTSTROBE へ接続されます (GTHE3 および GTYE3 のみ)。

rxosinttestovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTTESTOVRDEN へ接続されます (GTHE3 および GTYE3 のみ)。

rxosovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSOVRDEN へ接続されます。

rxoutclksel_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの RXOUTCLKSEL へ接続されます。







rxpcommaalignen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPCOMMAALIGNEN へ接続されます。

rxpcsreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPCSRESET へ接続されます。

rxpd_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXPD へ接続されます。

rxphalign_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPHALIGN へ接続されます。

rxphalignen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPHALIGNEN へ接続されます。

rxphdlypd_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPHDLYPD へ接続されます。

rxphdlyreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPHDLYRESET へ接続されます。

rxphovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPHOVRDEN へ接続されます (GTE3、 GTHE4、GTYE4 のみ)。

rxpllclksel_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXPLLCLKSEL へ接続されます。

rxpmareset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPMARESET へ接続されます。

rxpolarity_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPOLARITY へ接続されます。

rxprbscntreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPRBSCNTRESET へ接続されます。

rxprbssel_in 入力 4 × (チャネル数) トランシーバーチャネルプリミティブの RXPRBSSEL へ接続されます。

rxprogdivreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPROGDIVRESET へ接続されます。

rxqpien_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXQPIEN へ接続されます (GTH のみ)。

rxrate_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの RXRATE へ接続されます。

rxratemode_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXRATEMODE へ接続されます。

rxslide_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSLIDE へ接続されます。

rxslipoutclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSLIPOUTCLK へ接続されます。

rxslippma_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSLIPPMA へ接続されます。

rxsyncallin_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSYNCALLIN へ接続されます。







rxsyncin_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSYNCIN へ接続されます。

rxsyncmode_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSYNCMODE へ接続されます。

rxsysclksel_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXSYSCLKSEL へ接続されます。

rxtermination_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXTERMINATION へ接続されます (GTHE4 および GTYE4 のみ)。

rxuserrdy_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXUSERRDY へ接続されます。

rxusrclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXUSRCLK へ接続されます。

rxusrclk2_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXUSRCLK2 へ接続されます。

sigvalidclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの SIGVALIDCLK へ接続されます。

tstin_in 入力 20 × (チャネル数) トランシーバーチャネルプリミティブの TSTINへ接続されます。

tx8b10bbypass_in 入力 8 × (チャネル数) トランシーバーチャネルプリミティブの TX8B10BBYPASS へ接続されます。

tx8b10ben_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TX8B10BEN へ接続されます。

txbufdiffctrl_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの TXBUFDIFFCTRL へ接続されます (GTHE3 および GTYE3 のみ)。

txcominit_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXCOMINIT へ接続されます。

txcomsas_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXCOMSAS へ接続されます。

txcomwake_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXCOMWAKE へ接続されます。

txctrl0_in 入力 16 × (チャネル数) トランシーバーチャネルプリミティブの TXCTRL0 へ接続されます。



txdata_in 入力 128 × (チャネル数) トランシーバーチャネルプリミティブの TXDATA へ接続されます。

txdataextendrsvd_in 入力 8 × (チャネル数) トランシーバーチャネルプリミティブの TXDATAEXTENDRSVD へ接続されます。







txdccforcestart_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDCCFORCESTART へ接続されます (GTYE3、GTHE4、 GTYE4 のみ)。

txdccreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDCCRESET へ接続されます (GTYE3、 GTHE4、GTYE4 のみ)。

txdeemph_in 入力 1 × (チャネル数) (GTHE3 または GTYE3 の場合)

2 × (チャネル数) (GTHE4 または GTYE4 の場合)

トランシーバーチャネルプリミティブの TXDEEMPH へ接続されます。

txdetectrx_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDETECTRX へ接続されます。

txdiffctrl_in 入力 4 × (チャネル数) (GTHE3)

5 × (チャネル数) (GTYE3、GTHE4、または GTYE4 の場合)

トランシーバーチャネルプリミティブの TXDIFFCTRL へ接続されます。

txdiffpd_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDIFFPD へ接続されます (GTHE3 および GTYE3のみ)。

txdlybypass_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDLYBYPASS へ接続されます。

txdlyen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDLYEN へ接続されます。

txdlyhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDLYHOLD へ接続されます。

txdlyovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDLYOVRDEN へ接続されます。

txdlysreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDLYSRESET へ接続されます。

txdlyupdown_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDLYUPDOWN へ接続されます。

txelecidle_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXELECIDLE へ接続されます。

txelforcestart_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXELFORCESTART へ接続されます (GTYE3 のみ)。

txheader_in 入力 6 × (チャネル数) トランシーバーチャネルプリミティブの TXHEADER へ接続されます。

txinhibit_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXINHIBIT へ接続されます。

txlatclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXLATCLK へ接続されます。

txlfpstreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXLFPSTRESET へ接続されます (GTHE4 および GTYE4 のみ)。







txlfpsu2lpexit_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXLFPSU2LPEXIT へ接続されます (GTHE4 および GTYE4 のみ)。

txlfpsu3wake_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXLFPSU3WAKE へ接続されます (GTHE4 および GTYE4 のみ)。

txmaincursor_in 入力 7 × (チャネル数) トランシーバーチャネルプリミティブの TXMAINCURSOR へ接続されます。

txmargin_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの TXMARGIN へ接続されます。

txmuxdcdexhold_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXMUXDCDEXHOLD へ接続されます (GTHE4 および GTYE4 のみ)。

txmuxdcdorwren_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXMUXDCDORWREN へ接続されます (GTHE4 および GTYE4 のみ)。

txoneszeros_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXONESZEROS へ接続されます (GTHE4 および GTYE4 のみ)。

txoutclksel_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの TXOUTCLKSEL へ接続されます。

txpcsreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPCSRESET へ接続されます。

txpd_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの TXPD へ接続されます。

txpdelecidlemode_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPDELECIDLEMODE へ接続されます。

txphalign_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHALIGN へ接続されます。

txphalignen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHALIGNEN へ接続されます。

txphdlypd_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHDLYPD へ接続されます。

txphdlyreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブのTXPHDLYRESET へ接続されます。

txphdlytstclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHDLYTSTCLK へ接続されます。

txphinit_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHINIT へ接続されます。

txphovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHOVRDEN へ接続されます。

txpippmen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPIPPMEN へ接続されます。

txpippmovrden_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPIPPMOVRDEN へ接続されます。







txpippmpd_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPIPPMPD へ接続されます。

txpippmsel_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPIPPMSEL へ接続されます。

txpippmstepsize_in 入力 5 × (チャネル数) トランシーバーチャネルプリミティブの TXPIPPMSTEPSIZE へ接続されます。

txpisopd_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPISOPD へ接続されます。

txpllclksel_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの TXPLLCLKSEL へ接続されます。

txpmareset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPMARESET へ接続されます。

txpolarity_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPOLARITY へ接続されます。

txpostcursor_in 入力 5 × (チャネル数) トランシーバーチャネルプリミティブの TXPOSTCURSOR へ接続されます。

txpostcursorinv_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPOSTCURSORINV へ接続されます (GTHE3 のみ)。

txprbsforceerr_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPRBSFORCEERR へ接続されます。

txprbssel_in 入力 4 × (チャネル数) トランシーバーチャネルプリミティブの TXPRBSSEL へ接続されます。

txprecursor_in 入力 5 × (チャネル数) トランシーバーチャネルプリミティブの TXPRECURSOR へ接続されます。

txprecursorinv_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPRECURSORINV へ接続されます (GTHE3 のみ)。

txprogdivreset_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPROGDIVRESET へ接続されます。

txqpibiasen_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXQPIBIASEN へ接続されます (GTH のみ)。

txqpistrongpdown_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXQPISTRONGPDOWN へ接続されます (GTHE3 のみ)。

txqpiweakpup_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXQPIWEAKPUP へ接続されます (GTH のみ)。

txrate_in 入力 3 × (チャネル数) トランシーバーチャネルプリミティブの TXRATE へ接続されます。

txratemode_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXRATEMODE へ接続されます。

txsequence_in 入力 7 × (チャネル数) トランシーバーチャネルプリミティブの TXSEQUENCE へ接続されます。

txswing_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXSWING へ接続されます。







txsyncallin_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXSYNCALLIN へ接続されます。

txsyncin_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXSYNCIN へ接続されます。

txsyncmode_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXSYNCMODE へ接続されます。

txsysclksel_in 入力 2 × (チャネル数) トランシーバーチャネルプリミティブの TXSYSCLKSEL へ接続されます。

txuserrdy_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXUSERRDY へ接続されます。

txusrclk_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXUSRCLK へ接続されます。

txusrclk2_in 入力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXUSRCLK2 へ接続されます。

bufgtce_out 出力 3 × (チャネル数) (GTHE3 または GTYE3 の場合)


トランシーバーチャネルプリミティブの BUFGTCE へ接続されます。

bufgtcemask_out 出力 3 × (チャネル数) トランシーバーチャネルプリミティブの BUFGTCEMASK へ接続されます。

bufgtdiv_out 出力 9 × (チャネル数) トランシーバーチャネルプリミティブの BUFGTDIV へ接続されます。

bufgtreset_out 出力 3 × (チャネル数) (GTHE3 または GTYE3 の場合)


トランシーバーチャネルプリミティブの BUFGTRESET へ接続されます。

bufgtrstmask_out 出力 3 × (チャネル数) トランシーバーチャネルプリミティブの BUFGTRSTMASK へ接続されます。

cpllfbclklost_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLFBCLKLOST へ接続されます。

cplllock_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLLOCK へ接続されます。

cpllrefclklost_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの CPLLREFCLKLOST へ接続されます。

dmonitorout_out 出力 17 × (チャネル数) (GTHE3 または GTYE3 の場合)


トランシーバーチャネルプリミティブの DMONITOROUT へ接続されます。

dmonitoroutclk_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの DMONITOROUTCLK へ接続されます (GTHE4 および GTYE4 のみ)。

drpdo_out 出力 16 × (チャネル数) トランシーバーチャネルプリミティブの DRPDO へ接続されます。

drprdy_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの DRPRDY へ接続されます。







eyescandataerror_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの EYESCANDATAERROR へ接続されます。

gthtxn_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTHTXN へ接続されます (GTH のみ)。

gthtxp_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTHTXP へ接続されます (GTH のみ)。

gtpowergood_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTPOWERGOOD へ接続されます。

gtrefclkmonitor_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTREFCLKMONITOR へ接続されます。

gtytxn_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTYTXN へ接続されます (GTY のみ)。

gtytxp_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの GTYTXP へ接続されます (GTY のみ)。

pcierategen3_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIERATEGEN3 へ接続されます。

pcierateidle_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIERATEIDLE へ接続されます。

pcierateqpllpd_out 出力 2 × (チャネル数) トランシーバーチャネルプリミティブの PCIERATEQPLLPD へ接続されます。

pcierateqpllreset_out 出力 2 × (チャネル数) トランシーバーチャネルプリミティブの PCIERATEQPLLRESET へ接続されます。

pciesynctxsyncdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIESYNCTXSYNCDONE へ接続されます。

pcieusergen3rdy_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIEUSERGEN3RDY へ接続されます。

pcieuserphystatusrst_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIEUSERPHYSTATUSRST へ接続されます。

pcieuserratestart_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの PCIEUSERRATESTART へ接続されます。

pcsrsvdout_out 出力 12 × (チャネル数) (GTHE3)

16 × (チャネル数) (GTYE3、GTHE4、または GTYE4 の場合)

トランシーバーチャネルプリミティブの PCSRSVDOUT へ接続されます。

phystatus_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの PHYSTATUS へ接続されます。

pinrsrvdas_out 出力 8 × (チャネル数) (GTHE3 または GTYE3 の場合)


トランシーバーチャネルプリミティブの PINRSRVDAS へ接続されます。

powerpresent_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの POWERPRESENT へ接続されます (GTHE4 および GTYE4 のみ)。

resetexception_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RESETEXCEPTION へ接続されます。







rxbufstatus_out 出力 3 × (チャネル数) トランシーバーチャネルプリミティブの RXBUFSTATUS へ接続されます。

rxbyteisaligned_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXBYTEISALIGNED へ接続されます。

rxbyterealign_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXBYTEREALIGN へ接続されます。

rxcdrlock_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCDRLOCK へ接続されます。

rxcdrphdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCDRPHDONE へ接続されます。

rxchanbondseq_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCHANBONDSEQ へ接続されます。

rxchanisaligned_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCHANISALIGNED へ接続されます。

rxchanrealign_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCHANREALIGN へ接続されます。

rxchbondo_out 出力 5 × (チャネル数) トランシーバーチャネルプリミティブの RXCHBONDO へ接続されます。

rxckcaldone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCKCALDONE へ接続されます (GTYE3、GTHE4、 GTYE4 のみ)。

rxclkcorcnt_out 出力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXCLKCORCNT へ接続されます。

rxcominitdet_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCOMINITDET へ接続されます。

rxcommadet_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCOMMADET へ接続されます。

rxcomsasdet_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCOMSASDET へ接続されます。

rxcomwakedet_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXCOMWAKEDET へ接続されます。

rxctrl0_out 出力 16 × (チャネル数) トランシーバーチャネルプリミティブの RXCTRL0 へ接続されます。




rxdata_out 出力 128 × (チャネル数) トランシーバーチャネルプリミティブの RXDATA へ接続されます。

rxdataextendrsvd_out 出力 8 × (チャネル数) トランシーバーチャネルプリミティブの RXDATAEXTENDRSVD へ接続されます。







rxdatavalid_out 出力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXDATAVALID へ接続されます。

rxdlysresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXDLYSRESETDONE へ接続されます。

rxelecidle_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXELECIDLE へ接続されます。

rxheader_out 出力 6 × (チャネル数) トランシーバーチャネルプリミティブの RXHEADER へ接続されます。

rxheadervalid_out 出力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXHEADERVALID へ接続されます。

rxlfpstresetdet_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLFPSTRESETDET へ接続されます (GTHE4 および GTYE4 のみ)。

rxlfpsu2lpexitdet_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLFPSU2LPEXITDET へ接続されます (GTHE4 および GTYE4 のみ)。

rxlfpsu3wakedet_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXLFPSU3WAKEDET へ接続されます (GTHE4 および GTYE4 のみ)。

rxmonitorout_out 出力 7 × (チャネル数) (GTHE3 および GTYE3 のみ)

8 × (チャネル数) (GTHE4 および GTYE4 のみ)

トランシーバーチャネルプリミティブの RXMONITOROUT へ接続されます。

rxosintdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTDONE へ接続されます。

rxosintstarted_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTSTARTED へ接続されます。

rxosintstrobedone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTSTROBEDONE へ接続されます。

rxosintstrobestarted_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOSINTSTROBESTARTED へ接続されます。

rxoutclk_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOUTCLK へ接続されます。

rxoutclkfabric_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOUTCLKFABRIC へ接続されます。

rxoutclkpcs_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXOUTCLKPCS へ接続されます。

rxphaligndone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPHALIGNDONE へ接続されます。

rxphalignerr_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPHALIGNERR へ接続されます。

rxpmaresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPMARESETDONE へ接続されます。

rxprbserr_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPRBSERR へ接続されます。







rxprbslocked_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPRBSLOCKED へ接続されます。

rxprgdivresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXPRGDIVRESETDONE へ接続されます。

rxqpisenn_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXQPISENN へ接続されます (GTH のみ)。

rxqpisenp_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXQPISENP へ接続されます (GTH のみ)。

rxratedone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXRATEDONE へ接続されます。

rxrecclkout_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXRECCLKOUT へ接続されます。

rxresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXRESETDONE へ接続されます。

rxsliderdy_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSLIDERDY へ接続されます。

rxslipdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSLIPDONE へ接続されます。

rxslipoutclkrdy_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSLIPOUTCLKRDY へ接続されます。

rxslippmardy_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSLIPPMARDY へ接続されます。

rxstartofseq_out 出力 2 × (チャネル数) トランシーバーチャネルプリミティブの RXSTARTOFSEQ へ接続されます。

rxstatus_out 出力 3 × (チャネル数) トランシーバーチャネルプリミティブの RXSTATUS へ接続されます。

rxsyncdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSYNCDONE へ接続されます。

rxsyncout_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXSYNCOUT へ接続されます。

rxvalid_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの RXVALID へ接続されます。

txbufstatus_out 出力 2 × (チャネル数) トランシーバーチャネルプリミティブの TXBUFSTATUS へ接続されます。

txcomfinish_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXCOMFINISH へ接続されます。

txdccdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDCCDONE へ接続されます (GTYE3、 GTHE4、GTYE4 のみ)。

txdlysresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXDLYSRESETDONE へ接続されます。

txoutclk_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXOUTCLK へ接続されます。







txoutclkfabric_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXOUTCLKFABRIC へ接続されます。

txoutclkpcs_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXOUTCLKPCS へ接続されます。

txphaligndone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHALIGNDONE へ接続されます。

txphinitdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPHINITDONE へ接続されます。

txpmaresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPMARESETDONE へ接続されます。

txprgdivresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXPRGDIVRESETDONE へ接続されます。

txqpisenn_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXQPISENN へ接続されます (GTH のみ)。

txqpisenp_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXQPISENP へ接続されます (GTH のみ)。

txratedone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXRATEDONE へ接続されます。

txresetdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXRESETDONE へ接続されます。

txsyncdone_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXSYNCDONE へ接続されます。

txsyncout_out 出力 1 × (チャネル数) トランシーバーチャネルプリミティブの TXSYNCOUT へ接続されます。






第 3 章

コアを使用するデザインこの章では、UltraScale™ FPGAs Transceivers Wizard IP コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン基本的に、このコアのデザインガイドラインは、ウィザード IP によってインスタンシエートされるシリアルトランシーバーのデザインガイドラインと同じです。シリアルトランシーバーの一般的な使用法、およびシステムでシリアルトランシーバーを正しく動作させるために必要な手順を理解しておく必要があります。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

ウィザード IP は Vivado® 統合設計環境 (IDE) で非常に柔軟なカスタマイズが可能で、トランシーバーの使用モードの基本的なカスタマイズに加え、リソースの位置を選択するインターフェイスやオプションポート有効化インターフェイスも利用でき、ヘルパーブロックの配置場所も選択できます。このようにして、個々のアプリケーション要件に応じたコアインスタンスを生成できます。このため、ウィザード IP のコアインスタンスはユーザーによる変更の必要がなく、生成されたファイルを直接編集することは避けてください。生成したコアの出力ファイルに変更を加えた場合、タイミング、機能、サポートは保証されません。

ヘルパーブロックを使用するデザイン

ウィザード IP に付属するヘルパーブロックモジュールを使用すると、トランシーバーの一般的な使用法から複雑な使用法までをシンプルにできます。次のセクションからは、これらヘルパーブロックの設計および使用に関するガイドラインを示します。

ヘルパーブロックをコアとサンプルデザインのどちらに含めるかを決めるには、その長所と短所を考慮する必要があります。ヘルパーブロックをコアに含めると、インターフェイスが抽象化されシンプルになるだけでなく、コアを新しいバージョンにアップグレードするとその一部であるヘルパーブロックも更新される利点があります。ただし、用途に応じてヘルパーブロックの動作を変更する場合でも、ユーザーによる変更はできません。

ヘルパーブロックをサンプルデザインに含めると、ヘルパーブロックの接続や内容を個々の要件に合わせて変更してユーザーのシステムに統合できる利点があります。ただしヘルパーブロックはコアに含まれないため、コアを新しいバージョンにアップグレードした場合はサンプルデザインを生成し直し、手作業による変更をもう一度加える必要があります。サンプルデザインの内容を変更した場合、ザイリンクスのサポートは保証されません。

サンプルデザインを使用するデザイン

ウィザード IP は、どのようなコアインスタンスに対してもサンプルデザインを生成できます。サンプルデザインは、コアインスタンス、サンプルデザインに含めるように選択したすべてのヘルパーブロック、必要な基準クロックおよびリカバリクロックバッファーをインスタンシエートします。また、チャネル単位のベクタースライシングなどの便利な機能も各種利用できます。コアをカスタマイズすると、その内容をサポートするためにサンプルデザインの内容もカスタマイズされます。サンプルデザインはデモンストレーションとして使用するか、カスタマイズしてユーザーのシステムに統合する使用法があります。




第 3 章: コアを使用するデザイン

リセットコントローラーヘルパーブロックリセットコントローラーヘルパーブロックは、シリアルトランシーバープリミティブのリセットおよび初期化シーケンスを簡略化します。このヘルパーブロックを動作させるには、デバイスコンフィギュレーション前の IP のカスタマイズ時に指定した周波数でトグルするフリーランニングクロック gtwiz_reset_clk_freerun_in をヘルパーブロックに供給する必要があります。

このヘルパーブロックのインスタンスは、ウィザード IP コアの各インスタンスに 1 つ生成されます。このヘルパーブロックのユーザーインターフェイスを使用すると、簡単な方法でトランシーバーのリセット手順を開始し、その完了をモニターできます。このヘルパーブロックのトランシーバーインターフェイスはコアインスタンス内の各トランシーバープリミティブリソースに接続します。

このヘルパーブロックには、次に示す 3 つの有限ステートマシン (FSM) が含まれます。

• トランスミッターリセットステートマシン: すべてのトランシーバープリミティブのトランスミッター PLL またはトランスミッターデータパス (またはその両方) をリセットし、完了時に通知します。

• レシーバーリセットステートマシン: すべてのトランシーバープリミティブのレシーバー PLL またはレシーバーデータパス (またはその両方) をリセットし、完了時に通知します。

• 「全リセット」ステートマシン: トランスミッターリセットステートマシンとレシーバーリセットステートマシンの動作を制御して、冗長な操作なしに必要なトランシーバープリミティブをすべて適切にリセットします。

トランスミッターおよびレシーバーリセットステートマシンは互いに独立しており、ユーザーインターフェイスからそれぞれを直接開始することも、全リセットコマンドを開始して「全リセット」ステートマシンで制御することもできます。全リセットステートマシンはユーザーの利便を図るために提供されており、初のブリングアップに使用すると便利です。ただし、トランスミッターとレシーバーを同時にリセットする必要がなければ使用は必須ではありません。

リセットステートマシン

トランスミッターおよびレシーバーリセットステートマシンにはそれぞれ 2 つのエントリポイントがあります。1 つは関連する PLL をリセットした後、データパスをリセットします。もう 1 つはデータパスのみをリセットします。図 3-1 に、 3 つのリセットコントローラーヘルパーブロックの有限ステートマシンと、それぞれが制御するリセットシーケンスを示します。






図 3-1: リセットコントローラーヘルパーブロックの有限ステートマシン

Transmitter ResetState Machine

Receiver ResetState Machine

“Reset All”State Machine

ST_RESET_TX_BRANCH

TX PLL and Datapath Reset Requested TX Datapath Reset Requested

TX PLL Not Locked

ST_RESET_TX_WAIT_USERRDY

TX User Clock Active

TXUSERRDY ‘1’

TX PLL Locked

GTTXRESET ‘0’

TX User Clock Not Active

ST_RESET_TX_WAIT_RESETDONE

TX Reset Not Done

TX Reset Done

TX Reset Done User Indicator ‘1’

ST_RESET_TX_IDLE

If TX PLL Not Locked thenTX Reset Done User Indicator ‘0’

ST_RESET_TX_PLL

TX PLL Reset ‘1’GTTXRESET ‘1’TXUSERRDY ‘0’

ST_RESET_TX_DATAPATH

GTTXRESET ‘1’TXUSERRDY ‘0’

ST_RESET_TX_WAIT_LOCK

TX PLL Reset ‘0’

ST_RESET_RX_BRANCH

RX PLL and Datapath Reset Requested RX Datapath Reset Requested

RX PLL Not Locked

ST_RESET_RX_WAIT_CDR

CDR Locked

RX PLL Locked

GTRXRESET ‘0’

CDR Not Locked

ST_RESET_RX_WAIT_RESETDONE

RX Reset Not DoneRX Reset Done

RX Reset Done User Indicator ‘1’

ST_RESET_RX_IDLE

If RX PLL Not Locked thenRX Reset Done User Indicator ‘0’

ST_RESET_RX_PLL

RX PLL Reset ‘1’GTRXRESET ‘1’

RXUSERRDY ‘0’

ST_RESET_RX_DATAPATH

GTRXRESET ‘1’

RXUSERRDY ‘0’

ST_RESET_RX_WAIT_LOCK

RX PLL Reset ‘0’

ST_RESET_RX_WAIT_USERRDY

RX User Clock Not Active

RX User Clock Active

RXUSERRDY ‘1’

ST_RESET_ALL_BRANCH

ST_RESET_ALL_TX_PLL

Reset TX PLL and Datapath

ST_RESET_ALL_RX_PLL

Reset RX PLL and Datapath

TX Direction Enabled TX Direction Not Enabled

ST_RESET_ALL_TX_PLL_WAIT

TX Reset Not Done

TX Reset Done andRX Direction Enabled andPLL Not Shared Between TX & RX

TX Reset Done andRX Direction Enabled andPLL Shared Between TX & RX

ST_RESET_ALL_RX_DP

Reset RX DatapathST_RESET_ALL_RX_WAIT

ST_RESET_ALL_DONETX Reset Done andRX Direction Not Enabled

RX Reset Not Done

RX Reset Done

TX PLL and Datapath Reset Requested or TX Datapath Reset Requested

RX PLL and Datapath Reset Requested orRX Datapath Reset Requested

Falling Edge of “Reset All” User Input

ST_RESET_ALL_INIT

Power is Good to All Transceiver Channels

Initial Device Configuration

X14540

RXPROGDIVRESET ‘1’RXPROGDIVRESET ‘1’

RXPROGDIVRESET ‘0’





gtwiz_reset_tx_pll_and_datapath_in 入力をパルスすると、トランスミッターリセットステートマシンは PLLリセットを開始した後、トランスミッターデータパスをリセットします。トランスミッターデータパスにクロックを供給するコアインスタンスによってインスタンシエートされたすべての PLL (QPLL および CPLL) が、この入力によってリセットされます。PLL がすべてロックすると、すべてのトランシーバープリミティブのトランスミッターの設定変更可能な除算器とデータパスがリセットされます。PLL のリセットが不要な場合は、gtwiz_reset_tx_datapath_in入力をパルスするとトランスミッターデータパスのみのリセットが開始します。どちらのエントリポイントからリセットを開始した場合も、すべてのトランシーバープリミティブのトランスミッターリセットシーケンスが完了すると、トランスミッターマスターチャネルの TXUSRCLK2 に同期して gtwiz_reset_tx_done_out ステータス信号がアサートされます。

同様に、 gtwiz_reset_rx_pll_and_datapath_in 入力をパルスすると、レシーバーリセットステートマシンは PLL リセットを開始した後、レシーバーデータパスをリセットします。レシーバーデータパスにクロックを供給するコアインスタンスによってインスタンシエートされたすべての PLL (QPLL および CPLL) が、この入力によってリセットされます。 PLL がすべてロックすると、すべてのトランシーバープリミティブのレシーバーデータパスがリセットされます。 PLL のリセットが不要な場合は、 gtwiz_reset_rx_datapath_in 入力をパルスするとレシーバーデータパスのみのリセットが開始します。どちらのエントリポイントからリセットを開始した場合も、すべてのトランシーバープリミティブのレシーバーリセットシーケンスが完了すると、レシーバーマスターチャネルのRXUSRCLK2 に同期して gtwiz_reset_rx_done_out ステータス信号がアサートされます。

重要: トランスミッターリセットステートマシンとレシーバーリセットステートマシンは独立しているため、シンプルで便利です。ただしトランスミッターデータパスとレシーバーデータパスで PLL を共有することがあるため、gtwiz_reset_tx_pll_and_datapath_in および gtwiz_reset_rx_pll_and_datapath_in 入力を使用する際はシステムへの潜在的な影響を考慮する必要があります。たとえば QPLL0 リソースからトランスミッターデータパスとレシーバーデータパスの両方にクロックを供給している場合、これら 2 つの入力のいずれかをアサートすると各トランシーバークワッドで共有している QPLL0 がリセットされ、反対方向のデータパスのリンクが切断されてしまいます。したがって、特に PLL リソースをほかのコアインスタンスと共有している場合、これら入力の使用には注意が必要です。

全リセットステートマシンを使用すると、このように冗長な PLL リセットシーケンスを避けることができます。さらに、全リセットステートマシンはトランスミッターデータ方向をリセットしてからレシーバーデータ方向をリセットするためループバックやその他いくつかの条件下でデータ完全性が改善します。また、全リセットステートマシンは 1 入力のシンプルなインターフェイスでトリガーできます。全リセットステートマシン自体は、トランシーバープリミティブのリセット信号を直接操作するのではなく、コアのカスタマイズ内容に応じてトランスミッターおよびレシーバーリセットステートマシンを適切に制御し、その結果として gtwiz_reset_tx_pll_and_datapath_in、gtwiz_reset_rx_pll_and_datapath_in、gtwiz_reset_rx_datapath_in の一連のアサートを制御します。コアのカスタマイズ内容に応じた全リセットステートマシンの動作は、図 3-1 を参照してください。ここでは、全リセットステートマシンは同期した gtwiz_reset_all_in 入力の立ち下がりエッジによって開始されます。





エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスの場合の GTH トランシーバーの CPLL リセットに関する特別な要件

エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスをターゲットにした GTH トランシーバーの設定において、トランスミッター PLL タイプ、レシーバー PLL タイプ、または選択可能な TXOUTCLK 周波数のソースとして CPLL を使用している場合、PLL リセットシーケンスの一部として特別な CPLL キャリブレーション手順が実行されます。エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスをターゲットとした GTH トランシーバーコアの設定で CPLL を使用する場合、リセットに関して次に示す条件と特性があります。

• CPLL リセットを初期化してから CPLL ロックインジケーターがアサートされるまで、またはパワーダウンモードの CPLL をリリースしてから CPLL リセットを初期化するまでの間、トランシーバーチャネルの DRP トランザクションを実行しないでください。これらの期間中、トランシーバーチャネルの DRP トランザクションは無視されます。

• CPLL リセットを初期化してから CPLL ロックインジケーターがアサートされるまで、またはパワーダウンモードの CPLL をリリースしてから CPLL リセットを初期化するまでの間、 txprogdivreset_in をアサートしたり txoutclksel_in ポートの値を変更したりしないでください。これらの期間中、これらポートへの入力は無視されます。

• drpclk_in ポートの各ビットは、 IP のカスタマイズ時に指定したのと同じ周波数で動作するフリーランニングクロックによって駆動する必要があります。詳細は、 9 ページの「パフォーマンス」を参照してください。

• トランスミッターのユーザークロッキングネットワークヘルパーブロックをサンプルデザインに含めた場合、このヘルパーブロックの gtwiz_userclk_tx_reset_in ポートとコアの gtwiz_userclk_tx_reset_inは同じソースで駆動する必要があります。詳細は、18 ページの「トランスミッターのユーザークロッキングネットワークヘルパーブロックのポート」を参照してください。

• ハードウェア動作において CPLL がロックするまでに必要な時間は、CPLL リセットの種類によって異なります。

• CPLL がレシーバーデータパス専用に使用されていても、 CPLL をリセットすると TXOUTCLK 信号が一時的に中断されるため、トランスミッターのユーザークロッキングネットワークヘルパーブロックによって生成されたクロックも中断されます。これは、 CPLL がどのリソースから駆動されているかは関係なく、 CPLL リセット時には CPLL キャリブレーション手順によって TXOUTCLK が制御されるためです。CPLL がレシーバーリソースのみを駆動する設定で、トランスミッターユーザークロックの動作中の中断が許容されない場合は、トランスミッターリソースを駆動する前に CPLL をリセットしてロックするか、またはトランスミッターリソースを駆動しないように注意する必要があります。

CPLL リセットの初期化には、gtwiz_reset_all_in、gtwiz_reset_tx_pll_and_datapath_in ( トランスミッターデータパスに CPLL を使用している場合)、 gtwiz_reset_rx_pll_and_datapath_in (レシーバーデータパスに CPLL を使用している場合)、または cpllreset_in ( リセットコントローラーヘルパーブロックを使用していない場合) のパルスが含まれます。

CPLL ロックインジケーターには、 gtwiz_reset_tx_done_out ( トランスミッターデータパスに CPLL を使用している場合)、 gtwiz_reset_rx_done_out (レシーバーデータパスに CPLL を使用している場合)、またはcplllock_out ( リセットコントローラーヘルパーブロックを使用していない場合、または直接の CPLL ロックインジケーターが必要な場合) が含まれます。

UltraScale+ デバイスの CPLL キャリブレーションブロックの有効化

UltraScale+ GTH/GTY トランシーバーでは、次の場合 CPLL を確実にロックできないことがあります。

• コンフィギュレーション後

• 基準クロックを削除する /再度適用する場合

• CPLLPD をアサート /ディアサートする場合

ロックできなかった場合、無効な周波数出力で CPLL が停止し、 CPLLLOCK 信号が誤って High になることがあります。この問題の解決策として、 CPLL キャリブレーションブロックを含める方法があります。これを可能にするオプションは GUI に表示されませんが、次のパラメーターが UltraScale GT ウィザード IP に追加されています。





• INCLUDE_CPLL_CAL

° Default Value => 2: CPLL が設定されている IP の場合、 GTHE4 および GTYE4 に対して CPLL キャリブレーションブロックはデフォルトで内部で有効になります。

° setting 1 => CPLL キャリブレーションブロックは含まれます。

° setting 0 => CPLL キャリブレーションブロックは含まれません。

• SIM_CPLL_CAL_BYPASS

° Default Value => 0

° setting 1 => 論理シミュレーションでのみ CPLL キャリブレーションブロックの一部のカウンターをバイパスします。

GTYE4/GTHE4 UltraScale+ デバイスの CPLL キャリブレーションブロックを有効にするには、TCL カスタマイズで IPを生成する際に INCLUDE_CPLL_CAL を 1 に設定する必要があります。このブロックが追加されたことで、シミュレーション時間が増えます。これは、 CPLL キャリブレーションブロックにより、 CPLL がロックする周波数が評価されるためです。論理シミュレーション時間を短縮するためにこのブロックをバイパスするには、 IP カスタマイズ時に SIM_CPLL_CAL_BYPASS ユーザーパラメーターを 1 に設定する必要があります。

注記: これによる、合成後のシミュレーションおよびハードウェア機能への影響はありません。

CPLL キャリブレーションブロックは、高度なユースケース向けに TX だけに、または RX だけに使用できるように拡張されています。TX のみ、または TX と RX で CPLL が使用されている場合、TX CPLL キャリブレーションブロックのみ適用可能です。一方、TX が CPLL を使用せず RX が CPLL を使用するユースケースでは (txpllclksel_in!=2 および rxpllclksel_in ==2)、RX CPLL キャリブレーションブロックが使用されます。次に示す CPLL キャリブレーションブロックポートは、 INCLUDE_CPLL_CAL ユーザーパラメーターが 1 に設定されている場合にのみ現れます。ラインレートに対応するデフォルト値は、 [Open IP Example Design] の手順、または表の「説明」欄に示す式から得られます。 INCLUDE_CPLL_CAL の値を 2 に設定すると、ウィザード内の HDL ロジックは IP カスタマイズ時にコンフィギュレーションに関連するポートを内部駆動します。GT 親 IP でラインレートの動的な切り替えを実行する場合、ザイリンクスでは、 INCLUDE_CPLL_CAL を 1 に設定し、表 3-1 に示すポートに適切な値を駆動することを推奨しています。

表 3-1: CPLL キャリブレーションブロックの追加ポート

名前方向説明

USER_TXOUTCLK_BUFG_CE_INgtwiz_gthe4_cpll_cal_bufg_ce_ingtwiz_gtye4_cpll_cal_bufg_ce_in

入力 TX クロッキング用の BUFG_GT の CE

CNT_TOL_IN[17:0]gtwiz_gthe4_cpll_cal_cnt_tol_in gtwiz_gtye4_cpll_cal_cnt_tol_in

入力 ROUND(0.01*TXOUTCLK_PERIOD_IN) に設定する

TXOUTCLK_PERIOD_IN[17:0]gtwiz_gthe4_cpll_cal_txoutclk_period_ingtwiz_gtye4_cpll_cal_txoutclk_period_in

入力次のように計算する

FREQ_COUNT_WINDOW を 16,000 に設定します。FREQ_CLKINは、図 4-4 に示す UltraScale GT ウィザードの [PhysicalResources] タブで FREERUN_FREQUENCY ユーザーパラメーター ([Free-running and DRP clock frequency (MHz)]) とも呼ばれる gtwiz_reset_clk_freerun_in の周波数です。([Free-running and DRP clock frequency (MHz)]) とも呼ばれる。CPLL_VCO_RATE は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] では fPLLClkout と呼ばれています。





リセットシーケンスおよびその他のサービス

トランスミッターおよびレシーバーリセットステートマシンは、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578)[参照 2] に記載されたリセットシーケンスを実装しています。リセットコントローラーヘルパーブロックのトランシーバーインターフェイスは、トランシーバープリミティブに接続します。 TXUSERRDY および RXUSERRDY 信号を適切に実装するため、リセットコントローラーヘルパーブロックとトランスミッターおよびレシーバーのユーザークロッキングネットワークヘルパーブロックの間には配線があります。また、トランスミッターまたはレシーバーバッファーをバイパスする場合、リセットコントローラーヘルパーブロックと関連するバッファーバイパスコントローラーヘルパーブロックの間にはリセットシーケンス完了時にバッファーバイパスシーケンスを開始するための配線があります。この配線は、各ヘルパーブロックの位置にかかわらず存在します。

デバイスのコンフィギュレーション後、トランシーバーのパワーグッドが報告されるまでリセットヘルパーブロックのリセット入力をアサートしないでください。リセットコントローラーヘルパーブロックは、すべてのトランシーバーチャネルの GTPOWERGOOD が High になるまですべての PLL およびデータパスリソースを内部でリセットに保持した後、全リセットステートマシンを 1 回だけ後まで遷移してすべてのトランシーバーリソースをリセットします。このため、gtpowergood_out ポートを有効化している場合はこのポートのすべてのビットがアサートされるのを待つか、 gtwiz_reset_tx_done_out と gtwiz_reset_rx_done_out の両方のビットがすべてアサートされるのを待ってからリセットを実行してください。ただし UltraScale+ デバイスで、 FPGA がプログラムされる JTAG周波数が 6MHz を超える場合、 BUFG_GT が後に続く IBUFDS_GTE4 からの GT 基準クロック出力が初は若干安定しないことがわかっています。これを回避するために、ロジックが初にリセット状態に保たれるようgtpowergood_out を保持するパワーグッド遅延ロジックがデフォルトで GT ウィザード IP 内部に追加されています。これを有効にする USER_GTPOWERGOOD_DELAY_EN ユーザーパラメーターが追加されています。 CPLL が有効のときは、必須の CPLL キャリブレーションブロックが GT 基準クロックのソースを使用することがあるため、このパラメーターは 0 に設定しないでください。

トランスミッターリセットステートマシンの完了時、トランシーバープリミティブのトランスミッターデータパスにクロックを供給している 1 つまたは複数の PLL がロックを失うと、ユーザーインターフェイスの gtwiz_reset_tx_done_out 出力がディアサートされます。この場合リセットシーケンスは自動では再開せず、ユーザーによる操作が必要です。

同様に、レシーバーリセットステートマシンの完了時、トランシーバープリミティブのレシーバーデータパスにクロックを供給している 1 つまたは複数の PLL がロックを失うと、ユーザーインターフェイスの gtwiz_reset_rx_done_out 出力がディアサートされます。この場合リセットシーケンスは自動では再開せず、ユーザーによる操作が必要です。

このヘルパーブロックは、ユーザーの設定によってコア内またはサンプルデザイン内のどちらにも含めることができます。このヘルパーブロックの位置、およびほかのヘルパーブロックの位置に応じて、関連するポートの信号がコア境界をまたぐ必要がある場合は、それらのポートはコアインターフェイスで有効化されます。

これ以外のリセット制御または関連ポートがアプリケーションで必要な場合、またはトランシーバープリミティブの個々のリセットステータス信号を観察する場合は、 IP のカスタマイズ時にオプションポート有効化インターフェイスを使用して関連ポートをコアインスタンス上で有効にできます。

リセットコントローラーヘルパーブロックの各ポートの説明は、第 2 章「製品仕様」を参照してください。トランシーバープリミティブのリセットと初期化の詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。





トランスミッターのユーザークロッキングネットワークヘルパーブロックトランスミッターのユーザークロッキングネットワークヘルパーブロックは、 1 つまたは複数のトランシーバーチャネルプリミティブの TXUSRCLK および TXUSRCLK2 入力を駆動する適切なクロックを派生させバッファーするために使用するシンプルなモジュールです。

このヘルパーブロックのインスタンスは、ウィザード IP コアの各インスタンスに 1 つ生成されます。デフォルトでは、このヘルパーブロックのソースクロック入力ポート gtwiz_userclk_tx_srcclk_in はマスタートランシーバーチャネルの TXOUTCLK ポートによって駆動されます。このソースは、ヘルパーブロック内で 1 つまたは 2 つのBUFG_GT プリミティブ (クロック分周機能を持つグローバルクロックバッファー ) を駆動します。

図 3-2 に示すように、 TXUSRCLK と TXUSRCLK2 の周波数が同じ場合 (すなわちトランスミッターユーザーデータ幅が内部データ幅以下の場合)、ヘルパーブロックには BUFG_GT が 1 つだけインスタンシエートされます。このバッファーは、各トランシーバーチャネルプリミティブの TXUSRCLK および TXUSRCLK2 入力ポートにそれぞれ接続された gtwiz_userclk_tx_usrclk_out および gtwiz_userclk_tx_usrclk2_out ヘルパーブロック出力ポートを両方駆動します。このヘルパーブロックは、ソースクロックが適切なユーザークロック周波数まで分周されるように BUFG_GT を設定します。

図 3-3 に示すように、 TXUSRCLK の周波数が TXUSRCLK2 の 2 倍の場合 (すなわちトランスミッターユーザーデータ幅が内部データ幅より大きい場合)、ヘルパーブロックには BUFG_GT プリミティブが 2 つインスタンシエートされます。そのうちの 1 つは、ソースクロックを適切なトランスミッターデータパス周波数まで分周し、各トランシーバーチャネルプリミティブの TXUSRCLK 入力ポートに接続された gtwiz_userclk_tx_usrclk_out ヘルパーブロック出力ポートを駆動するようにヘルパーブロックによって設定されます。もう 1 つの BUFG_GT は、ソースクロックを適切なトランスミッターユーザーインターフェイス周波数まで分周し、各トランシーバーチャネルプリミティブの TXUSRCLK2 入力ポートに接続された gtwiz_userclk_tx_usrclk2_out ヘルパーブロック出力ポートを駆動するようにヘルパーブロックによって設定されます。


図 3-2: トランスミッターのユーザークロッキングネットワークヘルパーブロック (BUFG_GT が 1 つの場合)

X14541

gtwiz_userclk_tx_srcclk_inFrom TXOUTCLK of TX Master Channel

gtwiz_userclk_tx_usrclk_outTo TXUSRCLK of All Channels

gtwiz_userclk_tx_usrclk2_outTo TXUSRCLK2 of All Channels

Transmitter User ClockingNetwork Helper Block

(FTXUSRCLK = FTXUSRCLK2)

/

/



gtwiz_userclk_tx_reset_in ユーザー入力をアサートすると、このヘルパーブロックは BUFG_GT プリミティブをリセット状態に保持します。このリセット入力は、ソースクロック入力の安定が確認されるまで High に保持する必要があります。リセット入力をリリースすると、ユーザーインターフェイスの gtwiz_userclk_tx_active_out 出力が同期してアサートされ、アクティブなユーザークロックが存在することを示します。これによって、ほかのヘルパーブロックが動作を開始します。

このヘルパーブロックは、ユーザーの設定によってコア内またはサンプルデザイン内のどちらにも含めることができます。コア内に含めた場合、マスタートランシーバーチャネルプリミティブの TXOUTCLK 出力ポートからヘルパーブロックの gtwiz_userclk_tx_srcclk_in 入力ポートへの配線もコア内部に存在しますが、そのクロック信号は gtwiz_userclk_tx_srcclk_out としてコアインターフェイスに出力されます。同様に、ヘルパーブロックの gtwiz_userclk_tx_usrclk_out および gtwiz_userclk_tx_usrclk2_out 出力ポートからトランシーバーチャネルプリミティブへの配線もコア内部に存在しますが、これらのヘルパーブロック出力はコアインターフェイスにも出力されます。

このヘルパーブロックをサンプルデザインに含めた場合、関連するトランシーバーチャネルクロックポートの信号はコア境界をまたぐことになるため、必然的にこれらのポートはコアインターフェイスで有効化されます。

これ以外のクロック信号または関連ポートがアプリケーションで必要な場合、 IP のカスタマイズ時にオプションポート有効化インターフェイスを使用して関連ポートをコアインスタンス上で有効にできます。トランスミッターのユーザークロッキングネットワークヘルパーブロックの各ポートの説明は、第 2 章「製品仕様」を参照してください。トランシーバープリミティブのクロッキングの詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。


図 3-3: トランスミッターのユーザークロッキングネットワークヘルパーブロック

X14542

gtwiz_userclk_tx_srcclk_inFrom TXOUTCLK of TX Master Channel

gtwiz_userclk_tx_usrclk_outTo TXUSRCLK of All Channels

gtwiz_userclk_tx_usrclk2_outTo TXUSRCLK2 of All Channels

Transmitter User ClockingNetwork Helper Block

(FTXUSRCLK <> FTXUSRCLK2)

/

/



レシーバーのユーザークロッキングネットワークヘルパーブロックレシーバーのユーザークロッキングネットワークヘルパーブロックは、1 つまたは複数のトランシーバーチャネルプリミティブの RXUSRCLK および RXUSRCLK2 入力を駆動する適切なクロックを派生させバッファーするために使用するシンプルなモジュールです。

通常、このヘルパーブロックのインスタンスはウィザード IP コアの各インスタンスに 1 つ生成されます。または、レシーバーエラスティックバッファーをバイパスしてシングルレーンバッファーバイパスモードを有効にした場合、このヘルパーブロックのインスタンスは独立してクロック供給される各トランシーバーチャネルプリミティブインスタンスに 1 つ生成され、これらトランシーバーチャネルプリミティブインスタンスに接続されます。

デフォルトでは、ヘルパーブロックのソースクロック入力ポート gtwiz_userclk_rx_srcclk_in は、一般的な構成ではマスタートランシーバーチャネルの RXOUTCLK ポートによって駆動され、シングルレーンのバッファーバイパスモードの場合は対応するトランシーバーチャネルの RXOUTCLK ポートによって駆動されます。このソースは、ヘルパーブロック内で 1 つまたは 2 つの BUFG_GT プリミティブ (クロック分周機能を持つグローバルクロックバッファー ) を駆動します。

図 3-4 に示すように、 RXUSRCLK と RXUSRCLK2 の周波数が同じ場合 (すなわちレシーバーユーザーデータ幅が内部データ幅以下の場合)、ヘルパーブロックには BUFG_GT が 1 つだけインスタンシエートされます。このバッファーは、適切なトランシーバーチャネルプリミティブの RXUSRCLK および RXUSRCLK2 入力ポートにそれぞれ接続された gtwiz_userclk_rx_usrclk_out および gtwiz_userclk_rx_usrclk2_out ヘルパーブロック出力ポートを両方駆動します。このヘルパーブロックは、ソースクロックが適切なユーザークロック周波数まで分周されるように BUFG_GT を設定します。






図 3-4: レシーバーのユーザークロッキングネットワークヘルパーブロック (BUFG_GT が 1 つの場合)

gtwiz_userclk_rx_srcclk_inFrom RXOUTCLK of RX Master Channel

gtwiz_userclk_rx_usrclk_outTo RXUSRCLK of All Channels

gtwiz_userclk_rx_usrclk2_outTo RXUSRCLK2 of All Channels

Receiver User Clocking Network Helper BlockFor Most Configurations

(FRXUSRCLK = FRXUSRCLK2)

/

/

X14543

gtwiz_userclk_rx_srcclk_inFrom RXOUTCLK of

Corresponding Channel

gtwiz_userclk_rx_usrclk_outTo RXUSRCLK of Corresponding Channel

gtwiz_userclk_rx_usrclk2_outTo RXUSRCLK2 of Corresponding Channel

Receiver User Clocking Network Helper BlockFor Single-Lane RX Elastic Buffer Bypass Configurations

(FRXUSRCLK = FRXUSRCLK2)

/

/



図 3-5 に示すように、 RXUSRCLK の周波数が RXUSRCLK2 の 2 倍の場合 (すなわちレシーバーユーザーデータ幅が内部データ幅より大きい場合)、ヘルパーブロックには BUFG_GT プリミティブが 2 つインスタンシエートされます。そのうちの 1 つは、ソースクロックを適切なレシーバーデータパス周波数まで分周し、適切なトランシーバーチャネルプリミティブの RXUSRCLK 入力ポートに接続された gtwiz_userclk_rx_usrclk_out ヘルパーブロック出力ポートを駆動するようにヘルパーブロックによって設定されます。もう 1 つの BUFG_GT は、ソースクロックを適切なレシーバーユーザーインターフェイス周波数まで分周し、適切なトランシーバーチャネルプリミティブのRXUSRCLK2 入力ポートに接続された gtwiz_userclk_rx_usrclk2_out ヘルパーブロック出力ポートを駆動するようにヘルパーブロックによって設定されます。

gtwiz_userclk_rx_reset_in ユーザー入力をアサートすると、このヘルパーブロックは BUFG_GT プリミティブをリセット状態に保持します。このリセット入力は、ソースクロック入力の安定が確認されるまで High に保持する必要があります。リセット入力をリリースすると、ユーザーインターフェイスの gtwiz_userclk_rx_active_out 出力が同期してアサートされ、アクティブなユーザークロックが存在することを示します。これによって、ほかのヘルパーブロックが動作を開始します。

このヘルパーブロックは、ユーザーの設定によってコア内またはサンプルデザイン内のどちらにも含めることができます。コア内に含めた場合、適切なトランシーバーチャネルプリミティブの RXOUTCLK 出力ポートからヘルパーブロックの gtwiz_userclk_rx_srcclk_in 入力ポートへの配線もコア内部に存在しますが、そのクロック信号はgtwiz_userclk_rx_srcclk_out としてコアインターフェイスに出力されます。


図 3-5: レシーバーのユーザークロッキングネットワークヘルパーブロック (BUFG_GT プリミティブが 2 つの場合)

gtwiz_userclk_rx_srcclk_inFrom RXOUTCLK of RX Master Channel

gtwiz_userclk_rx_usrclk_outTo RXUSRCLK of All Channels

gtwiz_userclk_rx_usrclk2_outTo RXUSRCLK2 of All Channels

Receiver User Clocking Network Helper BlockFor Most Configurations

(FRXUSRCLK <> FRXUSRCLK2)

/

X14544

gtwiz_userclk_rx_srcclk_inFrom RXOUTCLK of

Corresponding Channel

gtwiz_userclk_rx_usrclk_outTo RXUSRCLK of Corresponding Channel

gtwiz_userclk_rx_usrclk2_outTo RXUSRCLK2 of Corresponding Channel

Receiver User Clocking Network Helper BlockFor Single-Lane RX Elastic Buffer Bypass Configurations

(FRXUSRCLK <> FRXUSRCLK2)

/

/

/



同様に、ヘルパーブロックの gtwiz_userclk_rx_usrclk_out および gtwiz_userclk_rx_usrclk2_out 出力ポートからトランシーバーチャネルプリミティブへの配線もコア内部に存在しますが、これらのヘルパーブロック出力はコアインターフェイスにも出力されます。このヘルパーブロックをサンプルデザインに含めた場合、関連するトランシーバーチャネルクロックポートの信号はコア境界をまたぐことになるため、これらのポートはコアインターフェイスで有効化されます。

これ以外のクロック信号または関連ポートがアプリケーションで必要な場合、 IP のカスタマイズ時にオプションポート有効化インターフェイスを使用して関連ポートをコアインスタンス上で有効にできます。レシーバーのユーザークロッキングネットワークヘルパーブロックの各ポートの説明は、第 2 章「製品仕様」を参照してください。トランシーバープリミティブのクロッキングの詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

ユーザーデータ幅のサイズ変更ヘルパーブロックユーザーデータ幅のサイズ変更ヘルパーブロックは、トランシーバーチャネルプリミティブのトランスミッターおよびレシーバーデータポートへの接続手順を簡略化します。

各トランシーバーチャネルの TXDATA および RXDATA ポートは 128 ビットですが、実際に使用されるのはトランスミッターおよびレシーバーユーザーデータ幅として設定された範囲のビットのみで、その他のビットは固定値に接続されるか未接続のままとします。複数のチャネルを有効にした場合、 txdata_in および rxdata_out コアポートベクターの有効ビットの識別には手間がかかります。しかもユーザーデータ幅が 20、 40、 80、または 160 ビットの場合、 TXCTRL0 と TXCTRL1 の一部が TXDATA とインターリーブされ、 RXCTRL0 と RXCTRL1 の一部が RXDATAとインターリーブされます。

このヘルパーブロックはこうしたトランシーバーとの接続に関する複雑さを解消するもので、選択したユーザーデータ幅にサイズを調整したシンプルなユーザーインターフェイスを配線のみを使用して提供します。このヘルパーブロックは、トランスミッターモジュールとレシーバーモジュールの 2 つの独立したモジュールで構成されます。どちらのモジュールも生成された HDL の配線割り当てを使用します。組み合わせロジックも順序ロジックも使用しないため、データパスには影響しません。

トランスミッターモジュール

このヘルパーブロックのトランスミッターモジュールの gtwiz_userdata_tx_in ポートは、選択したトランスミッターユーザーデータ幅と有効なトランシーバーチャネル数を掛けたサイズのベクターです。コアの規則では、このベクターの下位ビットは、も低い XY グリッド位置にあるトランシーバーチャネルの下位ビットに対応します。

図 3-6 に、トランスミッターユーザーデータ幅が 32 ビットで 4 つのトランシーバーチャネルを有効にした場合のコア設定に対するヘルパーブロックの構成を示します。この場合、 gtwiz_userdata_tx_in ベクターは 128 ビットにパック化され、ヘルパーブロックは各トランシーバーチャネルの TXDATA ポートの適切なビットを駆動します。トランスミッターユーザーデータ幅が 20、 40、 80、 160 ビットの場合、このヘルパーブロックは各トランシーバーチャネルの TXCTRL0 および TXCTRL1 ポートの適切なビットも駆動し、必要なデインターリーブを実行します。それ以外の構成では TXCTRL0 および TXCTRL1 ポートはヘルパーブロックによって駆動されないため、ユーザーからのアクセスが可能です。





レシーバーモジュール

このヘルパーブロックのレシーバーモジュールの gtwiz_userdata_rx_out ポートは、選択したレシーバーユーザーデータ幅と有効なトランシーバーチャネル数を掛けたサイズのベクターです。コアの規則では、このベクターの下位ビットは、も低い XY グリッド位置にあるトランシーバーチャネルの下位ビットに対応します。

図 3-7 に、レシーバーユーザーデータ幅が 32 ビットで 4 つのトランシーバーチャネルを有効にした場合のコア設定に対するヘルパーブロックの構成を示します。この場合、ヘルパーブロックの 128 ビットにパック化されたgtwiz_userdata_rx_out ベクターが各トランシーバーチャネルの RXDATA ポートから受信した適切なビットデータを供給します。レシーバーユーザーデータ幅が 20、 40、 80、 160 ビットの場合、このヘルパーブロックは各トランシーバーチャネルの RXCTRL0 および RXCTRL1 ポートからの適切なビットも供給し、必要なインターリーブを実行します。 RXCTRL0 および RXCTRL1 ポートはユーザーからのアクセスが可能です。


図 3-6: ユーザーデータ幅サイズ変更ヘルパーブロック (トランスミッターモジュール) の構成例


図 3-7: ユーザーデータ幅サイズ変更ヘルパーブロック (レシーバーモジュール) の構成例

gtwiz_userdata_tx_in128 (4 Channels x 32 bits)

User Data Width Sizing Helper Block(Transmitter Module)

txdata_out512 (4 Channels x 128 bits)

txctrl0_out64 (4 Channels x 16 bits)

txctrl1_out64 (4 Channels x 16 bits)

To TransceiverChannel Primitives

X14545

gtwiz_userdata_rx_out128 (4 Channels x 32 bits)

User Data Width Sizing Helper Block(Receiver Module)

rxdata_in512 (4 Channels x 128 bits)

rxctrl0_in64 (4 Channels x 16 bits)

rxctrl1_in64 (4 Channels x 16 bits)

From TransceiverChannel Primitives

X14546





トランスミッターのバッファーバイパスコントローラーヘルパーブロックトランスミッターのバッファーバイパスコントローラーヘルパーブロックは、シリアルトランシーバーのトランスミッターバッファーを使用しない場合に必要なバッファーバイパスシーケンスを自動で実行します。このヘルパーブロックは自動モードのバッファーバイパスシーケンスを実行します。

このヘルパーブロックのインスタンスは、トランスミッターバッファーをバイパスするように設定されたウィザード IP コアの各インスタンスに 1 つ生成されます。このユーザーインターフェイスを利用すると、トランスミッターバッファーバイパスシーケンスを簡単な方法で開始してそのステータスを監視できます。トランシーバーインターフェイスは、コア内の各トランシーバーチャネルプリミティブに接続します。

複数のシリアルトランシーバープリミティブを含む構成では、このヘルパーブロックはマルチレーンバッファーバイパスシーケンスを実行します。トランスミッターマスターチャネルは IP のカスタマイズ時に指定します。

このヘルパーブロックは、gtwiz_buffbypass_tx_reset_in ユーザー入力をアサートすると同期してリセットされます。この信号は、すべてのチャネルでトランスミッターデータパスリセットシーケンスが完了する前に、TXUSRCLK2 が安定したらすぐにリリースする必要があります。デフォルトでは、リセットコントローラーヘルパーブロックの gtwiz_reset_tx_done_out 出力はトランスミッターバッファーバイパスコントローラーヘルパーブロックの gtwiz_buffbypass_tx_resetdone_in 入力に接続されます。このポートの立ち上がりエッジにより、トランスミッターバッファーバイパスシーケンスが自動的に開始します。

トランスミッターバッファーバイパスシーケンスが完了すると、ユーザーインターフェイスの gtwiz_buffbypass_tx_done_out 出力がアサートされ、 gtwiz_buffbypass_tx_error_out 出力が確定します。バッファーバイパスシーケンスの結果は、表 3-2 に示すように 2 つのユーザーインターフェイス出力に基づいてデコードします。

ヘルパーブロックがリセットされ、初期シーケンスが完了した後は、トランスミッターのバッファーバイパスコントローラーヘルパーブロックに gtwiz_buffbypass_tx_start_user_in ユーザー入力をパルスしていつでもバッファーバイパスシーケンスを開始できます。

このヘルパーブロックは、ユーザーの設定によってコア内またはサンプルデザイン内のどちらにも含めることができます。このヘルパーブロックの位置、およびほかのヘルパーブロックの位置に応じて、関連するポートの信号がコア境界をまたぐ必要がある場合は、それらのポートはコアインターフェイスで有効化されます。ヘルパーブロックをコアに含め、なおかつトランシーバープリミティブの個々のバッファーバイパスステータス信号を観察する場合は、 IP のカスタマイズ時にオプションポート有効化インターフェイスを使用して関連ポートをコアインスタンス上で有効にできます。

トランスミッターのバッファーバイパスコントローラーヘルパーブロックの各ポートの説明は、第 2 章「製品仕様」を参照してください。トランシーバープリミティブのトランスミッターバッファーのバイパスについての詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

表 3-2: トランスミッターのバッファーバイパスコントローラーヘルパーブロックの完了結果のエンコード

gtwiz_buffbypass_tx_done_out gtwiz_buffbypass_tx_error_out バッファーバイパスシーケンスの結果

0 ドントケア未完了

1 0 完了 (エラーなし )

1 1 完了 (エラーあり )





レシーバーのバッファーバイパスコントローラーヘルパーブロックレシーバーのバッファーバイパスコントローラーヘルパーブロックは、シリアルトランシーバーのレシーバーエラスティックバッファーを使用しない場合に必要なバッファーバイパスシーケンスを自動で実行します。このヘルパーブロックは自動モードのバッファーバイパスシーケンスを実行します。レシーバーエラスティックバッファーをバイパスするようにウィザード IP を設定した場合、次の内容が該当します。

• マルチレーンバッファーバイパスモードを有効にした場合、このヘルパーブロックのインスタンスが 1 つ生成され、マルチレーンバッファーバイパスシーケンスを実行します。この場合、ユーザーインターフェイスのポート幅はそのままで、トランシーバーインターフェイスはコア内のチャネルプリミティブの数を掛けた値になります。

• シングルレーンバッファーバイパスモードを有効にした場合、このヘルパーブロックのインスタンスは各トランシーバーチャネルプリミティブインスタンスに 1 つ生成され、これらトランシーバーチャネルプリミティブインスタンスに接続されます。この場合、ユーザーインターフェイスのポート幅はヘルパーブロックの数を掛けた値になり、トランシーバーインターフェイスは対応するチャネルプリミティブにのみ接続します。

このヘルパーブロックのユーザーインターフェイスを利用すると、レシーバーバッファーバイパスシーケンスを簡単な方法で開始してそのステータスを監視できます。トランシーバーインターフェイスは、コア内のトランシーバーチャネルプリミティブに接続します。

このヘルパーブロックは、gtwiz_buffbypass_rx_reset_in ユーザー入力をアサートすると同期してリセットされます。この信号は、すべてのチャネルでレシーバーデータパスリセットシーケンスが完了する前に、レシーバーマスターチャネルの RXUSRCLK2 (マルチレーンバッファーバイパスコンフィギュレーションの場合) または対応するチャネルの RXUSRCLK2 (シングルレーンバッファーバイパスコンフィギュレーションの場合) が安定したらすぐにリリースする必要があります。デフォルトでは、リセットコントローラーヘルパーブロックのgtwiz_reset_rx_done_out 出力はレシーバーバッファーバイパスコントローラーヘルパーブロックのgtwiz_buffbypass_rx_resetdone_in 入力に接続されます。このポートの立ち上がりエッジにより、レシーバーバッファーバイパスシーケンスが自動的に開始します。

レシーバーバッファーバイパスシーケンスが完了すると、ユーザーインターフェイスの gtwiz_buffbypass_rx_done_out 出力がアサートされ、 gtwiz_buffbypass_rx_error_out 出力が確定します。バッファーバイパスシーケンスの結果は、表 3-3 に示すように 2 つのユーザーインターフェイス出力に基づいてデコードします。

ヘルパーブロックがリセットされ、初期シーケンスが完了した後は、レシーバーのバッファーバイパスコントローラーヘルパーブロックに gtwiz_buffbypass_rx_start_user_in ユーザー入力をパルスしていつでもバッファーバイパスシーケンスを開始できます。

このヘルパーブロックは、ユーザーの設定によってコア内またはサンプルデザイン内のどちらにも含めることができます。このヘルパーブロックの位置、およびほかのヘルパーブロックの位置に応じて、関連するポートの信号がコア境界をまたぐ必要がある場合は、それらのポートはコアインターフェイスで有効化されます。

ヘルパーブロックをコアに含め、なおかつトランシーバープリミティブの個々のバッファーバイパスステータス信号を観察する場合は、 IP のカスタマイズ時にオプションポート有効化インターフェイスを使用して関連ポートをコアインスタンス上で有効にできます。

表 3-3: トランスミッターのバッファーバイパスコントローラーヘルパーブロックの完了結果のエンコード

gtwiz_buffbypass_rx_done_out gtwiz_buffbypass_rx_error_out バッファーバイパスシーケンスの結果

0 ドントケア未完了

1 0 完了 (エラーなし )

1 1 完了 (エラーあり )





レシーバーのバッファーバイパスコントローラーヘルパーブロックの各ポートの説明は、第 2 章「製品仕様」を参照してください。トランシーバープリミティブのレシーバーエラスティックバッファーのバイパスについての詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

トランシーバーコモンプリミティブQPLL0 または QPLL1 クロッキングリソースを使用するコア設定ではトランシーバーコモンプリミティブが必要なためインスタンシエートされます。これはトランシーバープリミティブですが、その論理位置を IP のカスタマイズ時に指定できます。ヘルパーブロック同様、コア内またはサンプルデザイン内に配置できます。

このように柔軟な配置が可能なため、次に示す条件を満たした場合に 1 つのトランシーバーコモンを複数のウィザード IP コアインスタンスで共有できます。

• これらコアインスタンスのトランシーバーリソースを 1 つのトランシーバークワッドに配置する場合。

• トランシーバーコモンの設定が同じ、または 2 つのコアインスタンスで共有しても安全な構成の場合。

複数のコアインスタンスによるトランシーバーコモンの共有は上級ユーザー向けの使用方法のため、制限事項を十分に理解した上で実行してください。トランシーバーコモンプリミティブの使用法の詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

図 3-8 に、 1 つまたは複数のトランシーバーコモンプリミティブを有効にしてコアインスタンス内に配置した場合の例を示します。この例では、トランシーバーコモンプリミティブの QPLL#OUTCLK および QPLL#OUTREFCLK ポートが関連するトランシーバーチャネルプリミティブの QPLL#CLK および QPLL#REFCLK ポートをコア内部で駆動します (# は QPLL0 の場合 0、QPLL1 の場合 1)。ただし、これらの信号はコアインターフェイスから qpll#outclk_outおよび qpll#outrefclk_out としても出力されます。


図 3-8: トランシーバーコモンをコアに配置した場合


COMMON Primitive


CHANNEL Primitive

Wizard IP Core

qpll#outclk_outqpll#outrefclk_out

X14547





図 3-9 に、 1 つまたは複数のトランシーバーコモンプリミティブを有効にしてサンプルデザインに配置した場合の例を示します。この例では、トランシーバーコモンプリミティブの QPLL#OUTCLK および QPLL#OUTREFCLK ポートがコアインターフェイスの qpll#clk_in および qpll#refclk_in 入力ポートを駆動し、この信号が関連するトランシーバーチャネルプリミティブの QPLL#CLK および QPLL#REFCLK ポートに接続されます。

複数のコアインスタンスをシステムに統合する場合、これまでに説明した 2 種類のカスタマイズを組み合わせ、片方のインスタンスに存在するトランシーバーコモンリソースを別のインスタンスと共有できます。図 3-10 に示すように、トランシーバーコモンリソースを含むコアインスタンスの出力ポートを、トランシーバーコモンリソースを含まないコアインスタンスの関連する入力ポートに簡単に接続できます。基本的に、これら 2 つのインスタンスはコアを統合する際に相互に接続され、サンプルデザインラッパーは除外されます。


図 3-9: トランシーバーコモンをサンプルデザインに配置した場合


COMMON Primitive


CHANNEL Primitive

Wizard IP Core

qpll#clk_in

qpll#refclk_in

X14548

IP Example Design

qpll#outclk_int

qpll#outrefclk_int





GTH トランシーバーを使用するコモンブロックの共有方法は、 AR#65228 を参照してください。


図 3-10: トランシーバーコモンの共有


CHANNEL Primitive

Wizard IP Core


COMMON Primitive


CHANNEL Primitive

Wizard IP Core

qpll#outclk_outqpll#outrefclk_out

X14549

qpll#clk_inqpll#refclk_in

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=answers;d=65228.html




第 4 章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローについては、次の『Vivado Design Suite ユーザーガイド』を参照してください。

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 9]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 10]

コアのカスタマイズおよび生成ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

ウィザード IP コアはユーザーデザインに合わせてカスタマイズできます。それには、コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. Vivado Design Suite で新規プロジェクトを作成するか、サポートされている UltraScale™ または UltraScale+™ デバイスのいずれかをターゲットにして作成した既存のプロジェクトを開きます。

重要: スピードグレード、温度グレード、シリコンレベルなどの特性によってシリアルトランシーバーの利用可能な機能や性能の上限が異なるため、使用するデバイスは正しく指定する必要があります。ウィザード IP をカスタマイズする際、 Vivado 統合設計環境 (IDE) で利用可能な選択肢は各デバイス特性に応じて変わります。

2. IP カタログを開き、[FPGA Features and Design] → [I/O Interfaces] → [UltraScale FPGAs Transceivers Wizard] をクリックしてウィザード IP を選択します。

3. IP をダブルクリックするか、ツールバーまたはポップアップメニューから [Customize IP] コマンドを選択してウィザード IP の [Customize IP] ダイアログボックスを表示します。

注記: このコアは Vivado IP インテグレーターでは使用できません。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8] を参照してください。

注記: この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。




第 4 章: デザインフローの手順

Vivado IDE のカスタマイズ可能なパラメーター

ウィザード IP のパラメーターは 4 つのタブにまとめられています。

• [Basic]: トランシーバーの種類、トランスミッターおよびレシーバーの設定など、トランシーバーの基本機能をカスタマイズします。トランシーバーのプリセット設定を選ぶこともできます。「[Basic] タブ」を参照してください。

• [Physical Resources]: 有効にするトランシーバーチャネルサイト、および基準クロックの配線オプションをテーブル表示とグラフィック表示で選択します。「[Physical Resources] タブ」を参照してください。

• [Optional Features]: オプション機能または高度な機能に関する設定項目が豊富に用意されています。アプリケーションで必要な場合に設定します。「[Optional Features] タブ」を参照してください。

• [Structural Options]: 利用可能な各ヘルパーブロックの位置を選択します。オプションポート有効化インターフェイスもあります。「[Structural Options] タブ」を参照してください。

利用可能な選択肢を検討した上で、ユーザーのシステム要件を満たしたコアインスタンスが生成されるようにオプションを変更してください。トランシーバープリミティブの機能および利用可能な使用モードの詳細は、『UltraScaleアーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

[Component Name] およびシンボル

[Component Name] では、生成される IP の名前を設定します。デフォルトのコンポーネント名は gtwizard_ultrascale_0です。プロジェクト全体で一意の名前を設定する必要があります。

[Customize IP] ダイアログボックスの左側にある [IP Symbol] には、デフォルトで有効化されたポートのみが表示されます。この IP シンボルの左側には入力ポート、右側には出力ポートが表示されます。カスタマイズオプションを変更するか、オプションポート有効化インターフェイスを使用すると IP シンボルの表示が更新されます。各ポートとその使用法の詳細は、第 2 章「製品仕様」を参照してください。

[Basic] タブ

ここでは、 [Basic] タブ (図 4-1) に表示される IP のカスタマイズオプションについて説明します。ここで選択した設定は、コアインスタンス内で有効化した各トランシーバーチャネルに適用されます。各カスタマイズオプションの詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。






図 4-1: [Basic] タブ





[System] セクション

このセクションでは、システム全体に関する設定をカスタマイズします。 XGUI デザインにおける設定の優先度は、トップダウン方式です。トランスミッター側 ([Transmitter]) の更新はより優先度が高く、この設定を受けて従属関係にあるレシーバー側 ([Receiver]) のカスタマイズが更新されます。

• [Transceiver configuration preset]: 業界標準規格をサポートしたプリセット設定がいくつか登録されています。プリセット設定を選択すると、その業界標準規格に適したオプションが設定されます。プリセットを適用後、個々のシステムおよびプロトコル IP に合わせてオプションをさらに変更することもできます。すべてのオプションを自分で設定する場合は、 [Start from scratch] を選択します。このダイアログボックスの上部にある [Switch toDefaults] をクリックすると、すべてのオプションが [Start from scratch] のデフォルト設定に戻ります。

• [Transceiver type]: 設定するシリアルトランシーバーのタイプを選択します。使用するデバイスに存在するトランシーバータイプのみを選択できます。

[Transmitter] セクション

このセクションでは、シリアルトランシーバーのトランスミッター設定をカスタマイズします。

• [Line rate (Gb/s)]: トランスミッターのラインレートを Gb/s で入力します。入力可能な値の範囲はトランシーバーのタイプおよび使用するデバイスによって異なります。

• [PLL type]: 有効化した各シリアルトランシーバーチャネルのトランスミッターにクロックを供給する PLL のタイプを選択します。 [QPLL0]、 [QPLL1]、 [CPLL] のいずれかを指定できますが、選択したデバイスおよびトランスミッターラインレートによっては利用可能な選択肢が制限される場合があります。 [QPLL0] または [QPLL1]を選択した場合、1 つまたは複数のトランシーバーコモンプリミティブがインスタンシエートされます。トランスミッターとレシーバーのラインレートが異なる場合、データ方向ごとに異なるタイプの PLL が必要になることがあります。

• [QPLL Fractional-N options]: フラクショナル N フィードバック分周器をサポートするデバイスの QPLL をターゲットにするコンフィギュレーションでは、 [Requested reference clock (MHz)] に値を入力して [Calc] をクリックします。これにより、要求した値に基づいて、サポートされる複数のトランスミッター基準クロック周波数が[Actual Reference Clock (MHz)] にリストで示されます。ほとんどの場合、要求する周波数はリストから選択可能です。この [Calc] により、 [Resulting fractional part of QPLL feedback divider] に、トランスミッターデータパスへのクロック供給に使用される QPLL フィードバック分周器の小数部も示されます。この値は、高度なユースケース向けに利用可能な [Actual Reference Clock (MHz)] の選択肢を微調整して手動で調整することができます。 0 ～16777215 の値を設定できます (0 の場合はフラクショナル N 動作が無効)。このフィールドを変更すると、利用可能な [Actual Reference Clock (MHz)] の選択肢も更新されます。

• [Actual Reference clock (MHz)]: 選択したトランスミッターラインレートとなるように、選択した PLL タイプに供給される基準クロックの周波数を互換性のあるすべての周波数の中から選択します。

• [Encoding]: データ送信時にトランシーバーが適用するエンコーディングまたはデータフォーマット処理のタイプを選択します。次に示す項目から選択できますが、使用するデバイス、トランシーバータイプ、ラインレートによっては利用可能な選択肢が制限される場合があります。

° [Raw (no encoding)]: データをそのまま送信します。

° [8B/10B]: データを 8B/10B フォーマットでエンコードしてから送信します。

° [Sync. gearbox for 64B/66B]: 64B/66B アプリケーションで通常モードの TX 同期ギアボックスを使用してデータを送信します。

° [Sync. gearbox for 64B/66B (CAUI mode)]: 64B/66B アプリケーションで CAUI (デュアルデータストリーム)モードの TX 同期ギアボックスを使用してデータを送信します。

° [Async. gearbox for 64B/66B]: 64B/66B アプリケーションで通常モードの TX 非同期ギアボックスを使用してデータを送信します。

° [Async. gearbox for 64B/66B (CAUI mode)]: 64B/66B アプリケーションで CAUI (デュアルデータストリーム)モードの TX 非同期ギアボックスを使用してデータを送信します。

° [Sync. gearbox for 64B/67B]: 64B/67B アプリケーションで通常モードの TX 同期ギアボックスを使用してデータを送信します。





° [Sync. gearbox for 64B/67B (CAUI mode)]: 64B/67B アプリケーションで CAUI (デュアルデータストリーム)モードの TX 同期ギアボックスを使用してデータを送信します。

• [User data width]: 外部データ幅とも呼びます。各シリアルトランシーバーチャネルのトランスミッターユーザーデータインターフェイスのビット幅を選択します。 16、 20、 32、 40、 64、 80、 128、 160 のいずれかを指定できますが、使用するデバイス、トランシーバータイプ、ラインレート、エンコーディングによっては利用可能な選択肢が制限される場合があります。ここで選択した値によって、トランスミッターデータベクターの有効な範囲が設定され、ユーザーデータ幅サイズ変更ヘルパーブロックをコアに含めた場合を除き、これがコアインターフェイスにフルサイズで現れます。トランスミッターデータベクターの有効な範囲は下位ビットを起点に設定されます。非アクティブなビットは Low に接続してください。

• [Internal data width]: 各シリアルトランシーバーチャネルの内部トランスミッターデータパスのビット幅を選択します。 16、 20、 32、 40、 64、 80 のいずれかを利用できますが、使用するデバイス、トランシーバータイプ、ラインレート、エンコーディング、ユーザーデータ幅によっては利用可能な選択肢が制限される場合があります。

• [Buffer]: トランスミッターバッファーを有効にするかバイパスするかを選択します。選択したエンコーディングによっては、バッファーをバイパスできない場合があります。バッファーをバイパスすると、トランスミッターバッファーバイパスコントローラーヘルパーブロックが生成されます。

• [TXOUTCLK source]: 各シリアルトランシーバープリミティブの TXOUTCLK ポートに対する内部クロックソースを選択します。 [TXPLLREFCLK_DIV1]、 [TXPLLREFCLK_DIV2]、 [TXOUTCLKPCS]、 [TXOUTCLKPMA]、[TXPROGDIVCLK] のいずれかを指定できますが、使用するデバイス、ラインレート、基準クロック周波数、エンコーディング、内部データ幅、バッファー使用状況によっては利用可能な選択肢が制限される場合があります。トランスミッターのユーザークロッキングネットワークヘルパーブロックはマスタートランシーバーチャネルの TXOUTCLK ポートによって駆動されるため、このクロックソースで駆動されることになります。

[Advanced] セクション (トランスミッター )

このセクションでは、シリアルトランシーバーのトランスミッターに関する高度な設定をカスタマイズします。このセクションは初期状態ではタイトルのみが表示されています。タイトルをクリックすると、セクションが展開表示されます。

• [Differential swing and emphasis mode]: トランスミッタードライバーモードを選択します。これによって、トランスミッタードライバーのスイングおよびカーサーを制御するポートが決まります。

[Receiver] セクション

このセクションでは、シリアルトランシーバーのレシーバー設定をカスタマイズします。

• [Line rate (Gb/s)]: レシーバーのラインレートを Gb/s で入力します。入力可能な値の範囲はトランシーバーのタイプおよび使用するデバイスによって異なります。

• [PLL type]: 有効化した各シリアルトランシーバーチャネルのレシーバーにクロックを供給する PLL のタイプを選択します。 [QPLL0]、 [QPLL1]、 [CPLL] のいずれかを指定できますが、使用するデバイスおよびレシーバーラインレートによっては利用可能な選択肢が制限される場合があります。 [QPLL0] または [QPLL1] を選択した場合、1 つまたは複数のトランシーバーコモンプリミティブがインスタンシエートされます。レシーバーとトランスミッターのラインレートが異なる場合、データ方向ごとに異なるタイプの PLL が必要になることがあります。

• [QPLL Fractional-N options]: フラクショナル N フィードバック分周器をサポートするデバイスの QPLL をターゲットにするコンフィギュレーションでは、 [Requested reference clock (MHz)] に値を入力して [Calc] をクリックします。これにより、要求した値に基づいて、サポートされる複数のレシーバー基準クロック周波数が [ActualReference Clock (MHz)] にリストで示されます。ほとんどの場合、要求する周波数はリストから選択可能ですが、トランスミッターとレシーバーで同じ QPLL を使用する場合、トランスミッターの設定値と揃える必要があります。この [Calc] により、 [Resulting fractional part of QPLL feedback divider] に、レシーバーデータパスへのクロック供給に使用される QPLL フィードバック分周器の小数部も示されます。この値は、高度なユースケース向けに利用可能な [Actual Reference Clock (MHz)] の選択肢を微調整して手動で調整することができます。 0 ～ 16777215の値を設定できます (0 の場合はフラクショナル N 動作が無効)。このフィールドを変更すると、利用可能な[Actual Reference Clock (MHz)] の選択肢も更新されます。

• [Actual Reference clock (MHz)]: 選択したレシーバーラインレートとなるように、選択した PLL タイプに供給される基準クロックの周波数を互換性のあるすべての周波数の中から選択します。





• [Decoding]: データ受信時にトランシーバーが適用するデコーディングまたはデータフォーマット処理のタイプを選択します。次に示す項目から選択できますが、使用するデバイス、トランシーバータイプ、ラインレート、トランスミッターデータエンコーディングによっては利用可能な選択肢が制限される場合があります。

° [Raw (no encoding)]: 受信したデータをそのまま使用します。

° [8B/10B]: 受信したデータを 8B/10B フォーマットからデコードします。

° [Sync. gearbox for 64B/66B]: 64B/66B アプリケーションで通常モードの RX 同期ギアボックスを使用してデータを受信します。

° [Sync. gearbox for 64B/66B (CAUI mode)]: 64B/66B アプリケーションで CAUI (デュアルデータストリーム)モードの RX 同期ギアボックスを使用してデータを受信します。

° [Async. gearbox for 64B/66B]: 64B/66B アプリケーションで通常モードの RX 非同期ギアボックスを使用してデータを受信します。

° [Async. gearbox for 64B/66B (CAUI mode)]: 64B/66B アプリケーションで CAUI (デュアルデータストリーム)モードの RX 非同期ギアボックスを使用してデータを受信します。

° [Sync. gearbox for 64B/67B]: 64B/67B アプリケーションで通常モードの RX 同期ギアボックスを使用してデータを受信します。

° [Sync. gearbox for 64B/67B gearbox (CAUI mode)]: 64B/67B アプリケーションで CAUI (デュアルデータストリーム) モードの RX 同期ギアボックスを使用してデータを受信します。

• [User data width]: 外部データ幅とも呼びます。各シリアルトランシーバーチャネルのレシーバーユーザーデータインターフェイスのビット幅を選択します。 16、 20、 32、 40、 64、 80、 128、 160 のいずれかを指定できますが、使用するデバイス、トランシーバータイプ、ラインレート、デコーディングによっては利用可能な選択肢が制限される場合があります。ここで選択した値によって、レシーバーデータベクターの有効な範囲が設定され、ユーザーデータ幅サイズ変更ヘルパーブロックをコアに含めた場合を除き、これがコアインターフェイスにフルサイズで現れます。レシーバーデータベクターの有効な範囲は下位ビットを起点に設定されます。非アクティブなビットは無視してください。

• [Internal data width]: 各シリアルトランシーバーチャネルの内部レシーバーデータパスのビット幅を選択します。 16、 20、 32、 40、 64、 80 のいずれかを利用できますが、使用するデバイス、トランシーバータイプ、ラインレート、デコーディング、ユーザーデータ幅によっては利用可能な選択肢が制限される場合があります。

• [Buffer]: レシーバーエラスティックバッファーを有効にするかバイパスするかを選択します。選択したデコーディングによっては、バッファーをバイパスできない場合があります。バッファーをバイパスすると、レシーバーバッファーバイパスコントローラーヘルパーブロックが生成されます。

• [RXOUTCLK source]: 各シリアルトランシーバープリミティブの RXOUTCLK ポートに対する内部クロックソースを選択します。 [RXPLLREFCLK_DIV1]、 [RXPLLREFCLK_DIV2]、 [RXOUTCLKPCS]、 [RXOUTCLKPMA]、[RXPROGDIVCLK] のいずれかを指定できますが、使用するデバイス、ラインレート、基準クロック周波数、デコーディング、内部データ幅、バッファー使用状況によっては利用可能な選択肢が制限される場合があります。レシーバーのユーザークロッキングネットワークヘルパーブロックはマスタートランシーバーチャネルまたは各トランシーバーチャネル (バッファー使用オプションによる ) の RXOUTCLK ポートによって駆動されるため、このクロックソースで駆動されることになります。

[Advanced] セクション (レシーバー )

このセクションでは、シリアルトランシーバーのレシーバーに関する高度な設定をカスタマイズします。このセクションは初期状態ではタイトルのみが表示されています。タイトルをクリックすると、セクションが展開表示されます。

• [Insertion loss at Nyquist (dB)]: ナイキスト周波数におけるトランスミッターとレシーバーの間のチャネル挿入損失を dB で指定します。

• [Equalization mode]: レシーバー等化に関して判定帰還等化 (DFE) モードと低電力モード (LPM) のいずれかを選択します。 [Auto] を選択すると、チャネル挿入損失に基づいて自動的にモードが設定されます。この場合、 14dBを超える値が設定されると DFE が使用され、それ以下の値が設定されると LPM が使用されます。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。





• [Link coupling]: [AC] または [DC] から選択します。アプリケーションで外部 AC カップリングを有効にする場合は [AC]、それ以外の場合は [DC] を選択します。

• [Termination]: レシーバーの終端電圧を選択します。プロトコルおよびそのリンクカップリングに基づいて設定してください。

• [Programmable termination voltage (mV)]: [Termination] で [Programmable] を選択した場合、終端電圧を mV で指定します。

• [PPM offset between receiver and transmitter]: 受信したデータとトランスミッターデータのオフセットを PPMで指定します。たとえば使用するプロトコルで ±100ppm と指定されている場合、このフィールドに 200 と入力します。ここで指定した値は、レシーバー CDR の設定に影響します。

• [Spread spectrum clocking]: スペクトラム拡散クロック (SSC) 変調量を PPM で指定します。ここで指定した値は、レシーバー CDR の設定に影響します。

• [Enable Out of Band signaling (OOB)/Electrical Idle]: OOB (Out of Band) 信号/電気的アイドルを有効にする場合、このチェックボックスをオンにします。サポートされるレシーバーラインレート、データデコーディング、基準クロック周波数、終端、変更可能な終端の値、リンク結合の選択によっては、チェックボックスを利用できない場合があります。

注記:

1. レートについては、 6G カスタマーは CDR 用にウィザードの [PPM offset between receiver and transmitter] に1000PPM と入力する必要があります。この CDR の設定では、 1000PPM の上方/下方拡散、または +/- 500PPM の中央拡散に対応可能です。

2. 1.5G、 3G、および 6G の場合、カスタマーはウィザードの [Spread spectrum clocking] を使用する必要があります。ここでは、 CDR を 5000PPM (上方拡散または下方拡散または +/- 2500 の中央拡散) に設定します。







[Physical Resources] タブ

ここでは、 [Physical Resources] タブに表示される IP のカスタマイズオプションについて説明します。このタブのオプションをカスタマイズすると、生成される HDL および制約に影響することに注意が必要です。個々のプロジェクトおよびシステムに適したオプションを選択してください。トランシーバークワッドアーキテクチャおよび基準クロックオプションの詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。図 4-4に、 [Physical Resources] タブのレイアウトを示します。

[Free-running and DRP clock frequency (MHz)]

コアのブリングアップおよび各種ヘルパーブロックへのクロック供給に必要なフリーランニングクロックの周波数を指定します。クロック制約の生成、および一部のデザインモジュールのパラメーター指定のために正確な周波数が必要です。エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスをターゲットとした GTH トランシーバーの設定で CPLL を使用する場合、このクロックをトランシーバーチャネルの DRP インターフェイスにも使用する必要があります。大周波数についての説明は、 9 ページの「パフォーマンス」を参照してください。

[TX Master channel] および [RX Master channel]

有効化したすべてのトランシーバーチャネルからマスタートランスミッターチャネルとマスターレシーバーチャネルを個別に選択します。有効化したチャネルは、トランシーバーチャネルグリッドで識別されます。生成されたコアインスタンスでは、 TX マスターチャネルがトランスミッターのユーザークロッキングネットワークヘルパーブロックのソースクロック入力を駆動し、 RX マスターチャネルがレシーバーのユーザークロッキングネットワークヘルパーブロックのソースクロック入力を駆動します。ここで指定した TX および RX マスターチャネルは、トランスミッターバッファーまたはレシーバーエラスティックバッファーをバイパスする場合、バッファーバイパスマスターレーンの設定にも使用します。

チャネルのテーブル表示とグラフィック表示

トランシーバーチャネルの有効化、基準クロックソースとリカバリクロックの選択は、チャネルのテーブル表示またはグラフィック表示を利用してカスタマイズできます。 [Physical Resources] タブのオプションを設定する際は、[Customize IP] ダイアログボックスの左側の [IP Symbol] が表示される場所にチャネルがグラフィック表示されます。[Channel table] には、ユーザー設定可能な [Enable]、 [TX REFCLK source]、 [RX REFCLK source]、 [RXRECCLKOUTbuffer] 列、および情報表示専用の [Location details] 列があります。利用可能なチャネルは、それぞれのカラムとクワッドの位置ごとに表示されます。グラフィック表示でも同じカスタマイズが可能で、さらにトランシーバープリミティブと基準クロックのトポロジが視覚的に表示されます。


図 4-4: [Physical Resources] タブ





• チャネルの有効化: 使用するトランシーバーチャネルを有効化するには、 [Channel table] でそのチャネルの[Enable] 列のチェックボックスをオンにするか、グラフィック表示でチャネルを右クリックして [Enable] をクリックします。チャネルを有効にすると、生成されるコアインスタンスでトランシーバーサイトがインスタンシエートおよび接続され、制約が適切に適用されます。少なくとも 1 つのチャネルを必ず有効にする必要があります。デフォルトのチャネルを無効にする場合は、まず必要なチャネルを有効にしてからデフォルトを無効にします。 [Disable All Channels] ボタンをクリックするとトランシーバーチャネルの有効化がデフォルト状態に戻ります。トランシーバーチャネルはカラムとクワッドごとに表示され、トランシーバーチャネルグリッドの座標に基づいた名前が付けられます。チャネルは、 [Location details] 列に表示されるシリアルデータピンでも識別できます。

• トランスミッター基準クロックソースの選択: 有効化したチャネルには、それぞれ有効なトランスミッター基準クロックソースを選択する必要があります。 [Channel table] の [TX REFCLK] 列でソースを選択するか、グラフィック表示でチャネルを右クリックして選択します。参照用に、 [Basic] タブのカスタマイズで選択したトランスミッター PLL タイプが表示されます。チャネルに対して基準クロックソースを選択すると、そのバッファー経由の入力がそのチャネルに接続され、適切な制約が生成されます。選択した基準クロックソースの種類の数だけ、デバイスに差動クロック入力が必要です。

• レシーバー基準クロックソースの選択: 有効化したチャネルには、それぞれ有効なレシーバー基準クロックソースを選択する必要があります。 [Channel table] の [RX REFCLK] 列でソースを選択するか、チャネルグラフィックでチャネルを右クリックして選択します。参照用に、 [Basic] タブのカスタマイズで選択したレシーバー PLLタイプが表示されます。チャネルに対して基準クロックソースを選択すると、そのバッファー経由の入力がそのチャネルに接続され、適切な制約が生成されます。選択した基準クロックソースの種類の数だけ、デバイスに差動クロック入力が必要です。

注記: MGTREFCLK1 または上下方向の配線が必要な基準クロックを選択した場合も、ウィザード IP は常にバッファー経由の基準クロック信号を適切な PLL クロックマルチプレクサーの「GTREFCLK0」位置に接続します。これはウィザード IP でサポートされる簡略化された使用モードの 1 つで、複雑な配線は Vivado デザインツールが処理します。

• リカバリクロックソースおよびバッファーの選択: トランシーバーチャネルのリカバリクロックはバッファーを経由してデバイス外部へ駆動できます。有効化した各トランシーバーチャネルに対して、 [Channel table] の[RXRECCLKOUT buffer] 列またはグラフィック表示でチャネルを右クリックしたメニューで利用可能な出力バッファーを選択します。同じリソースを基準クロック入力バッファーとして使用するのを避けるため、そのトランシーバーのクワッド内の利用可能な差動クロックバッファーを出力として使用する必要があります。リカバリクロックソースおよびバッファーを選択するとチャネルのリカバリクロック出力はインスタンシエートされた出力バッファープリミティブに接続され、適切な制約が生成されます。





[Optional Features] タブ

ここでは、 [Optional Features] タブに表示される IP のカスタマイズオプションについて説明します。これら機能はいずれも任意で使用できます。実際のアプリケーションでこれらの機能を使用しない場合、カスタマイズの必要はありません。関連するシリアルトランシーバーの機能の詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。図 4-5 に、 [Optional Features] タブのレイアウトを示します。この図では、 [Receiver comma detectionand alignment] セクションを展開しています。

[Receiver Comma Detection and Alignment] セクション

このセクションを展開すると、受信したカンマ文字の検出およびこれらカンマ文字に対するデータアライメントに関する各種カスタマイズオプションが表示されます。タイトルをクリックすると、セクションが展開表示されます。

• [Valid comma values for 8B/10B decoding]: カンマ文字としてすべての 8B/10B カンマをデコードするか IEEE Std802.3 で定義されたカンマ文字のみをデコードするかを選択します。

• [Plus comma]: [Detect] の下のチェックボックスをオンにすると、供給されるビットパターンを正のカンマとして検出します。 [Value] の下のテキストボックスに直接パターンを入力するか、コンボボックスからプリセットとして定義された標準の正のカンマパターンを指定します。

• [Minus comma]: [Detect] の下のチェックボックスをオンにすると、供給されるビットパターンを負のカンマとして検出します。 [Value] の下のテキストボックスに直接パターンを入力するか、コンボボックスからプリセットとして定義された標準の負のカンマパターンを指定します。

• [Mask]: カンママスクのビットパターンを入力します。カンマ検出ブロックは、ここで「0」に設定したビット位置を正および負のカンマ検出で「ドントケア」として扱います。

• [Detect combined plus/minus (double length) comma]: このチェックボックスをオンにすると、トランシーバーは連続する 2 つのカンマを検出します。

• [Alignment boundary]: カンマアライメントに使用可能なデータバイト境界を選択します。 [Any byte boundary]、[Two byte boundaries]、 [Four byte boundaries]、 [Eight byte boundaries] のいずれかを指定できますが、レシーバー内部データ幅によっては利用可能な選択肢が制限される場合があります。


図 4-5: [Optional Features] タブ





• [Show realign comma]: このチェックボックスをオンにすると、再アライメントを発生させるカンマがレシーバーインターフェイスに送信されます。

• [Manual alignment (RXSLIDE) mode]: RXSLIDE を使用して手動アライメントを実行する場合、どちらのモードを有効にするかを選択します。 [Off] (手動アライメント無効)、 [PCS]、 [PMA]、 [Automated PMA] のいずれかを指定できますが、レシーバーデータデコーディングおよびレシーバーエラスティックバッファー使用状況によっては利用可能な選択肢が制限される場合があります。

[Receiver channel bonding] セクション

このセクションを展開すると、レシーバーチャネルボンディングに関する各種カスタマイズオプションが表示されます。タイトルをクリックすると、セクションが展開表示されます。

• [Enable and select number of sequences to use]: レシーバーチャネルボンディングを有効にするかどうか、有効にする場合はいくつのチャネルボンディングシーケンスを使用するかを選択します。 [No channel bonding]、 [1 sequence]、[2 sequences] のいずれかを指定できますが、有効チャネル数、レシーバーデータデコーディング、レシーバー内部データ幅、レシーバーエラスティックバッファー使用状況によっては利用可能な選択肢が制限される場合があります。

• [Length of each sequence]: チャネルボンディングを使用する場合、各チャネルボンディングシーケンスの長さを選択します。 1、 2、 4 パターンのいずれかを選択できます。

• [Sequence maximum skew]: チャネルボンディングを使用する場合、チャネルボンディングの大スキュー値を選択します。この値は、チャネルボンディングシーケンス間の小距離の半分未満とする必要があります。 1、 2、3、 4、 5、 6、 7、 8、 9、 10、 11、 12、 13、 14 文字のいずれかを選択できます。

• [Maximum channel bonding level to be used]: チャネルボンディングを使用する場合、システムのチャネルボンディングトポロジで使用する大チャネルボンディングレベルを選択します。 1、 2、 3、 4、 5、 6、 7 レベルのいずれかを選択できます。

• [Don't care]: 有効化した各チャネルボンディングシーケンスの各パターンについて、このチェックボックスをオンにすると「ドントケア」として扱われ、チャネルボンディングシーケンス内で常に一致と見なされます。

• [Value]: 有効化した各チャネルボンディングシーケンスの各パターンについて、そのビット値を指定します。

• [K character]: 有効化した各チャネルボンディングシーケンスの各パターンについて、このチェックボックスをオンにすると K 符号であることが示されます。

• [Inverted disparity]: 有効化した各チャネルボンディングシーケンスの各パターンについて、このチェックボックスをオンにすると反転したディスパリティを使用して故意にエラーを発生させキャラクター制御を知らせることを示します。

[Receiver clock correction] セクション

このセクションを展開すると、クロックコレクションに関する各種カスタマイズオプションが表示されます。タイトルをクリックすると、セクションが展開表示されます。

• [Enable and select number of sequences to use]: レシーバークロックコレクションを有効にするかどうか、有効にする場合はいくつのクロックコレクションシーケンスを使用するかを選択します。 [No clock correction]、 [1sequence]、 [2 sequences] のいずれかを指定できますが、レシーバーデータデコーディング、レシーバー内部データ幅、レシーバーエラスティックバッファー使用状況によっては利用可能な選択肢が制限される場合があります。

• [Length of each sequence]: クロックコレクションを使用する場合、各クロックコレクションシーケンスの長さを選択します。 1、 2、 4 パターンのいずれかを選択できます。

• [Don't care]: 有効化した各クロックコレクションシーケンスの各パターンについて、このチェックボックスをオンにすると「ドントケア」として扱われ、クロックコレクションシーケンス内で常に一致と見なされます。

• [Value]: 有効化した各クロックコレクションシーケンスの各パターンについて、そのビット値を指定します。

• [K character]: 有効化した各クロックコレクションシーケンスの各パターンについて、このチェックボックスをオンにすると K 符号であることが示されます。





• [Inverted disparity]: 有効化した各クロックコレクションシーケンスの各パターンについて、このチェックボックスをオンにすると反転したディスパリティを使用して故意にエラーを発生させ制御キャラクターを知らせることを示します。

• [Periodicity of the sequence (in bytes)]: クロックコレクションシーケンスの周期をバイト単位で指定します。

• [Keep idle]: 受信したクロックコレクションシーケンスの各連続ストリームに対して、低 1 クロックコレクションシーケンスを保持するかどうかを指定します。 [Enable] または [Disable] のいずれかを選択できます。

• [Precedence]: クロックコレクションとチャネルボンディングが同時にトリガーされた場合、クロックコレクションを優先するかどうかを指定します。 [Enable] または [Disable] のいずれかを選択できます。

• [Minimum repetition]: クロックコレクション完了後、エラスティックバッファーが次のクロックコレクションを開始できるようになるまでの RXUSRCLK サイクル数を指定します。0 (制限なし )、または 1 ～ 31 サイクルのいずれかを選択できます。

[Buffer control] セクション

このセクションを展開すると、トランスミッターおよびレシーバーエラスティックバッファーの制御と動作に関する各種カスタマイズオプションが表示されます。タイトルをクリックすると、セクションが展開表示されます。

• [Receiver elastic buffer bypass mode]: レシーバーエラスティックバッファーをバイパスして 2 つ以上のトランシーバーチャネルを有効にした場合、マルチレーンバッファーバイパスモードとシングルレーンバッファーバイパスモードのどちらを使用するかを指定します。マルチレーンモードを選択した場合、指定したレシーバーマスターチャネルがバッファーバイパスマスターレーンとして動作し、マスターおよびすべてのスレーブレーンにユーザークロックを供給するレシーバーのユーザークロッキングネットワークヘルパーブロックインスタンスのクロックソースとなります。シングルレーンモードを選択した場合、各トランシーバーチャネルのレシーバーエラスティックバッファーは個別にバイパスされ、各トランシーバーチャネルにレシーバーバッファーバイパスコントローラーヘルパーブロックとレシーバーのユーザークロッキングネットワークヘルパーブロックが 1 つずつインスタンシエートされます。デフォルト値はマルチレーンモードです。

• [Reset receiver elastic buffer on channel bonding change]: RXCHANBONDMASTER、 RXCHANBONDSLAVE、またはRXCHANBONDLEVEL の変更時にレシーバーエラスティックバッファーをリセットするかどうかを指定します。レシーバーエラスティックバッファーを使用する場合、 [Enable] または [Disable] のいずれかを選択できます。

• [Reset receiver elastic buffer on comma alignment]: カンマアライメント時にレシーバーエラスティックバッファーをリセットするかどうかを指定します。レシーバーエラスティックバッファーを使用する場合、 [Enable] または[Disable] のいずれかを選択できます。

• [Reset receiver elastic buffer on rate change]: レート変更時にレシーバーエラスティックバッファーをリセットするかどうかを指定します。レシーバーエラスティックバッファーを使用する場合、 [Enable] または [Disable] のいずれかを選択できます。

• [Reset transmitter buffer on rate change]: レート変更時にトランスミッターバッファーをリセットするかどうかを指定します。トランスミッターバッファーを使用する場合、[Enable] または [Disable] のいずれかを選択できます。

[Advanced clocking] セクション

このセクションを展開すると、高度なクロッキングメソドロジと周波数に関する各種カスタマイズオプションが表示されます。タイトルをクリックすると、セクションが展開表示されます。

• [Enable secondary QPLL]: QPLL0 または QPLL1 のいずれか一方を使用してトランスミッター /レシーバーにクロックを供給する場合、残りの QPLL はコアでは未使用として構成されます。このチェックボックスをオンにするとトランシーバーコモンのセカンダリ QPLL を別のコアで使用するようにカスタマイズできます。トランシーバーコモンの共有方法は、 69 ページの「トランシーバーコモンプリミティブ」を参照してください。

• [Line rate of second core (Gb/s)]: このコアによってインスタンシエートされるセカンダリ QPLL を使用するコアのトランスミッター /レシーバーのラインレートを Gb/s で入力します。入力可能な値の範囲はトランシーバーのタイプおよび使用するデバイスによって異なります。





• [QPLL Fractional-N options]: フラクショナル N フィードバック分周器をサポートするデバイスのセカンダリQPLL をターゲットにするコンフィギュレーションでは、 [Requested reference clock (MHz)] に値を入力して [Calc]をクリックします。これにより、要求した値に基づいて、サポートされる複数の基準クロック周波数が [ActualReference Clock (MHz)] にリストで示されます。ほとんどの場合、要求する周波数はリストから選択可能です。この [Calc] により、 [Resulting fractional part of QPLL feedback divider] に、セカンダリ QPLL が駆動するレシーバーデータパスへのクロック供給に使用される QPLL フィードバック分周器の小数部も示されます。この値は、高度なユースケース向けに利用可能な [Actual Reference Clock (MHz)] の選択肢を微調整して手動で調整することができます。 0 ～ 16777215 の値を設定できます (0 の場合はフラクショナル N 動作が無効)。このフィールドを変更すると、利用可能な [Actual Reference Clock (MHz)] の選択肢も更新されます。

• [Actual Reference clock (MHz)]: 2 番目のコアで使用するように選択したトランスミッター/ラインレートを達成できるように、セカンダリ PLL に供給される基準クロックの周波数を互換性のあるすべての周波数の中から選択します。

• [Enable selectable TXOUTCLK frequency]: TX の設定変更可能な除算器 (TXPROGDIVCLK) を TXOUTCLK ソースとして選択した場合、そのクロックのデフォルト以外の周波数を選択するか、 TX の設定変更可能な分周器に別のクロックソースを選択できる場合があります。このチェックボックスをオンにすると、コアの設定と互換性のある周波数から選択できます。

• [Programmable divider clock source]: TX の設定変更可能な除算器の PLL クロックソースを選択します。トランスミッターで選択した PLL タイプ、および周波数が特定の関係にある場合は CPLL を選択できます。

注記: トランスミッターで選択したのとは異なる PLL タイプを選択した場合、コア全体およびシステムリセットシーケンスと協調して TX の設定変更可能な除算器のクロックソースを適切にリセットしてロックする必要があります。

• [TXOUTCLK frequency (MHz)]: TX の設定変更可能な分周器によって生成可能な TXOUTCLK 周波数のうち、コアの設定および使用するデバイスと互換性のあるものから選択します。ここで選択した周波数が、トランスミッターのユーザークロッキングネットワークヘルパーブロックによって必要なユーザークロック周波数に分周されます。

[SATA] セクション

このセクションを展開すると、 SATA の設定に関する各種オプションが表示されます。タイトルをクリックすると、セクションが展開表示されます。

• [TX COM sequence burst length]: SATA COM シーケンスを構成するバーストの数を選択します。 6、 7、 8、 9、 10、11、 12、 13、 14、 15 のいずれかを選択できます。





[Structural Options] タブ

ここでは、 [Structural Options] タブに表示される IP のカスタマイズオプションについて説明します。図 4-6 に、[Structural Options] タブのレイアウトを示します。

ヘルパーブロックの位置に関するセクション

[Customize IP] ダイアログボックスの [Simplify transceiver usage by organizing resources and helper blocks] と書かれたセクションです。トランシーバーコモンプリミティブとヘルパーブロックの位置をここで選択します。各ヘルパーブロックの使用法、およびトランシーバーコモンとヘルパーブロックの配置場所に関するトレードオフについては、第 3 章「コアを使用するデザイン」を参照してください。

• [Include the transceiver COMMON in the…]: 有効化したトランシーバーコモンプリミティブをコアとサンプルデザインのどちらにインスタンシエートするかを指定します。デフォルトは [Core] (コアにインスタンシエート ) です。

• [Include simple transmitter user clocking network in the…]: トランスミッターのユーザークロッキングネットワークヘルパーブロックをコアとサンプルデザインのどちらにインスタンシエートするかを指定します。デフォルトは [Example Design] (サンプルデザインにインスタンシエート ) です。

• [Include simple receiver user clocking network in the…]: レシーバーのユーザークロッキングネットワークヘルパーブロックをコアとサンプルデザインのどちらにインスタンシエートするかを指定します。デフォルトは[Example Design] (サンプルデザインにインスタンシエート ) です。

• [Include reset controller in the…]: リセットコントローラーヘルパーブロックをコアとサンプルデザインのどちらにインスタンシエートするかを指定します。デフォルトは [Core] (コアにインスタンシエート ) です。


図 4-6: [Structural Options] タブ





• [Include user data width sizing in the…]: ユーザーデータ幅サイズ変更ヘルパーブロックをコアとサンプルデザインのどちらにインスタンシエートするかを指定します。デフォルトは [Core] (コアにインスタンシエート ) です。

• [Include transmitter buffer bypass controller in the…]: トランスミッターバッファーをバイパスする場合、トランスミッターバッファーバイパスコントローラーヘルパーブロックをコアとサンプルデザインのどちらにインスタンシエートするかを指定します。デフォルトは [Core] (コアにインスタンシエート ) です。

• [Include receiver elastic buffer bypass controller in the…]: レシーバーエラスティックバッファーをバイパスする場合、レシーバーバッファーバイパスコントローラーヘルパーブロックをコアとサンプルデザインのどちらにインスタンシエートするかを指定します。デフォルトは [Core] (コアにインスタンシエート ) です。

• [Include In-System IBERT core]: ウィザードのサンプルデザインにオプションで含める In-System IBERT コアを指定します。デフォルトは [No (do not include)] (含めない) です。

オプションポート有効化インターフェイス

[Customize IP] ダイアログボックスの [Expose additional ports by Functionality, for advanced feature usage] と書かれたセクションです。オプションポート有効化インターフェイスを利用すると、トランシーバーチャネル/コモンプリミティブのポートを追加でコアインターフェイスに引き出すことができます。利用可能なトランシーバープリミティブポートの詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] を参照してください。

• [All Ports]: カラー表示されたこのセクションを展開すると、ウィザード IP の任意のポートをオプションで有効化できます。タイトルをクリックするとセクションが展開し、 [All Ports] テーブルが表示されます。ポートは、入力と出力でそれぞれポート名のアルファベット順に並んでいます。テーブルの [Name] 列には各ポートのウィザード IP コアインターフェイス名が表示され、 [Information] 列にはトランシーバープリミティブのタイプおよびそのポートのマップ (ヘルパーブロックポート以外) が表示されます。各ポートの [Enable] 列のチェックボックスをオンにするとそのポートがコアインターフェイスに引き出されます。ポートを有効にすると、 [IP Symbol]のグラフィック表示も更新されます。 [Search] フィールドでは、 [All Ports] セクション内のテキスト検索が可能です。 [All Ports] テーブルでは、ポート有効化に関して次の制限があります。

° ヘルパーブロックのポートはこのテーブルでは有効化できません。ポートが有効かどうかは、ヘルパーブロックの有無とその位置によってのみ決まります。

° コアインスタンス内で駆動されるトランシーバープリミティブ入力ポート (主にヘルパーブロックをコア内に含めた場合) は有効化できません。

° コアインスタンスがトランシーバーコモンプリミティブを 1 つもインスタンシエートしない場合、トランシーバーコモンプリミティブに対応するポートは有効化できません。

° 選択したトランシーバータイプとは異なるトランシーバータイプに固有のポートは有効化できません。

• その他のグループ: [All Ports] の下には、トランシーバー機能ごとに分類したウィザード IP のポートが展開可能なグループとして表示されます。グループのタイトルをクリックすると、そのセクションが展開表示されます。アプリケーションで必要なポートを簡単に識別して有効にできるように、グループは『UltraScale アーキテクチャGTH トランシーバーユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578) [参照 2] の各章に対応した名前で整理されています。このほか、頻繁に使用するデバッグポートをまとめた [Transceiver-based IP Debug Ports] グループもあります。各ポートのチェックボックスをオンにするとそのポートがコアインターフェイスに引き出されます。ポートを有効にすると、 [IP Symbol] のグラフィック表示も更新されます。その他のグループでは、ポート有効化に関して次の制限があります。

° コアインスタンス内で駆動されるトランシーバープリミティブ入力ポート (主にヘルパーブロックをコア内に含めた場合) は有効化できません。

° コアインスタンスがトランシーバーコモンプリミティブを 1 つもインスタンシエートしない場合、トランシーバーコモンプリミティブに対応するポートは有効化できません。

° 選択したトランシーバータイプとは異なるトランシーバータイプに固有のポートは有効化できません。





コアへの制約ここでは、 Vivado® Design Suite でコアに制約を指定する方法について説明します。

必須の制約

コアレベルの制約

UltraScale FPGAs Transceivers Wizard コアの各インスタンスには、そのインスタンスに適化されたコアレベルのザイリンクスデザイン制約 (XDC) ファイルが含まれます。コアレベルの XDC ファイルには次の制約が含まれます。

• トランシーバーロケーション制約: [Customize IP] ダイアログボックスの [Physical Resources] タブでカスタマイズ時に選択したトランシーバープリミティブサイトの位置を反映したものです。

• ケース解析制約: 動作可能な TXOUTCLK 周波数に対する適切な制約を伝搬するように Vivado デザインツールに指示する制約で、必要に応じて使用します。

• フォルスパス制約: シンクロナイザーモジュールまたはフォルスパスがコアに含まれる場合、必要に応じて使用します。

コアレベルの XDC ファイルに含まれる制約は、コアインスタンスを正しく動作させるために必要です。このファイルは Vivado デザインツールによって管理され、コアのカスタマイズ内容を変更またはコアのバージョンをアップグレードすると自動的に反映されます。このファイルを直接編集しないでください。高度なユースケースで GT ロケーションを手動で管理する場合は、IP のカスタマイズ時に DISABLE_LOC_XDC ユーザーパラメーターを 1 に設定します。

サンプルデザインの制約

ウィザード IP コアのインスタンスに対してサンプルデザインを生成すると、そのサンプルプロジェクトに対するXDC ファイルが生成されます。サンプルデザインの XDC ファイルには、デザイン全体に対して必要な上位の制約が含まれます。これには次のものがあります。

• I/O ロケーション制約: インスタンシエートされた各トランシーバー差動基準クロックバッファーに対する制約です。

• プレースホルダー I/O ロケーション制約: システムに対して適切な上位 I/O の位置を制約するためのコメント記号付きテンプレートとして使用します。

• システムレベルクロック周期制約: システムのブリングアップに使用するフリーランニングクロック、およびトランシーバー基準クロックの差動入力に対する制約です。

• フォルスパス制約: サンプルデザインに含まれるシンクロナイザーモジュールまたはその他のフォルスパス用の制約です。

サンプルデザインの XDC ファイルは、サンプルデザイン内のエレメントに適切な制約を適用するために必要です。また、この XDC ファイルを元にしてシステムレベル制約を開発することもできます。サンプルデザインの XDC とコアレベルの XDC には、重複する制約は含まれません。

アウトオブコンテキスト (OOC) 制約

アウトオブコンテキスト (OOC) 合成や階層デザインなど、上位から独立したデザインフローを使用する場合、ウィザード IP はそのインスタンスに対してカスタマイズした専用の OOC XDC ファイルも使用します。 OOCXDC ファイルには、通常サンプルデザインの XDC ファイルによって制約されるクロックポートに対するデフォルトの PERIOD 制約が含まれます。このファイルは Vivado デザインツールによって管理され、コアのカスタマイズ内容を変更またはコアのバージョンをアップグレードすると自動的に反映されます。このファイルを直接編集しないでください。





デバイス、パッケージ、スピードグレードの選択

特定のウィザード IP インスタンスに対するコアおよびサンプルデザインの制約は、使用するデバイスに対して IP のカスタマイズ時に指定した設定を反映して生成されます。別のデバイス、パッケージ、スピードグレードを使用する場合は、 XDC ファイルを直接編集するのではなく、 Vivado IDE を使用して目的のデバイスを選択し、コアをカスタマイズし直してください。

クロック周波数

サンプルデザインの XDC ファイルは専用の差動基準クロックバッファーを駆動するクロック入力に対する PERIOD制約を生成します。するとこれがコア内の各種 PLL リソースを駆動し、各トランシーバーチャネルプリミティブのTXOUTCLK および RXOUTCLK ピンに伝搬します。トランシーバーチャネルがユーザークロッキングネットワークヘルパーブロックを駆動する場合、これらの生成された制約はヘルパーブロックリソースを伝搬してそのユーザークロックネットワークの関連するクロック周波数で同期パスを制約します。各制約に対する適切なクロック周期はウィザード IP が自動的に決定します。たとえばグリッド X0Y0 の位置に基準クロックバッファーを 1 つ使用する場合、サンプルデザインの XDC ファイルには次のようなコマンドが含まれます。

create_clock -period 6.400 [get_ports mgtrefclk0_x0y0_p]

重要: サンプルデザインの XDC ファイルには、差動基準クロックバッファーの入力に適用される create_clock コマンドがあります。このコマンドはそのまま残しておいてください。この制約は、ユーザークロッキングネットワークの制約を生成するために使用します。

エンジニアリングサンプル (ES1 または ES2) UltraScale デバイスをターゲットにした GTH トランシーバーの設定で、いずれかのデータ方向の PLL タイプとして、または選択可能な TXOUTCLK 周波数のソースとして CPLL を使用する場合、コアレベルの XDC ファイルに set_case_analysis コマンドが含まれます。次に例を示します。

set_case_analysis 0 [get_pins -hierarchical -filter {NAME =~ *gen_channel_container[0].*gen_gthe3_channel_inst[0].GTHE3_CHANNEL_PRIM_INST/TXOUTCLKSEL[2]}]



システムブリングアップに使用するフリーランニングクロックの PERIOD 制約は、コアのカスタマイズ時に指定した周波数に基づいてサンプルデザインの XDC ファイルによって生成されます。次に例を示します。

create_clock -period 10 [get_ports hb_gtwiz_reset_clk_freerun_in]

ウィザード IP コアをシステムに統合する場合はこれ以外のクロックの PERIOD 制約が必要です。次に例を示します。

• DRP クロックなどオプションのクロックポートをウィザード IP のコアインターフェイスで有効化した場合、これらのクロックに適切な制約を適用する必要があります。

注記: 第 4 章「コアのカスタマイズおよび生成」で説明したように、エンジニアリングサンプル (ES1 または ES2)UltraScale デバイスをターゲットとした GTH トランシーバーの設定で CPLL を使用する場合は、トランシーバーチャネルの DRP インターフェイスクロックにもフリーランニングクロックを使用する必要があります。

支給されたユーザークロッキングネットワークヘルパーブロックを使用せず、 TXOUTCLK または RXOUTCLK から適切なユーザークロッキングネットワークヘルパーブロックを経て適切なトランシーバーユーザークロックに至るまでのパスを構成しない場合、トランシーバーユーザークロックの新しいソースに適切な制約を適用する必要があります。



クロック管理

このセクションは、この IP コアには適用されません。

クロック配置

サンプルデザインの XDC ファイルはインスタンシエートされた各トランシーバー差動基準クロックバッファープリミティブに対してパッケージピン制約を生成します。使用する場合は、インスタンシエートされた各差動リカバリクロック出力バッファープリミティブに対してもパッケージピン制約を生成します。この制約は、 [Customize IP] ダイアログボックスの [Physical Resources] タブでカスタマイズ時に選択したトランシーバープリミティブサイトの位置を反映したものです。別の位置を使用する場合は、サンプルデザインの XDC ファイルを直接編集するのではなく、コアをカスタマイズし直して別のクロックバッファーの位置を選択してロケーション制約およびクロックバッファーとトランシーバーチャネル/コモンプリミティブ間の接続の両方を正しく変更する必要があります。

サンプルデザインの XDC には、 1 つのトランシーバー差動基準クロックバッファーに対し次に示すフォーマットのset_property package_pin コマンドが 2 つあります。ロケーションとポートの値は単なる参考例です。

set_property package_pin Y5 [get_ports mgtrefclk0_x0y0_n]set_property package_pin Y6 [get_ports mgtrefclk0_x0y0_p]

サンプルデザインの XDC には、 1 つのトランシーバー差動リカバリクロック出力バッファーに対し次に示すフォーマットの set_property package_pin コマンドが 2 つあります。ロケーションとポートの値は単なる参考例です。

set_property package_pin T5 [get_ports rxrecclkout_chx0y4_n]set_property package_pin T6 [get_ports rxrecclkout_chx0y4_p]

バンク設定

このセクションは、この IP コアには適用されません。トランシーバーチャネルプリミティブのロケーション制約については、「トランシーバーの配置」を参照してください。

トランシーバーの配置

コアレベルの XDC ファイルは、有効化された各トランシーバーチャネルプリミティブに対するロケーション制約を生成します。この制約は、 [Customize IP] ダイアログボックスの [Physical Resources] タブでカスタマイズ時に選択したトランシーバープリミティブサイトの位置を反映したものです。別の位置を使用する場合は、コアレベルのXDC ファイルを直接編集するのではなく、コアをカスタマイズし直して別のトランシーバーチャネルプリミティブの位置を選択してください。

コアレベルの XDC ファイルには、各トランシーバーチャネルに対して次に示すフォーマットの set_property LOC コマンドが 1 つあります。階層パスとロケーションの値は単なる参考例です。

set_property LOC GTHE3_CHANNEL_X0Y0 [get_cells -hierarchical -filter {NAME =~ *gen_channel_container[0].*gen_gthe3_channel_inst[0].GTHE3_CHANNEL_PRIM_INST}]

I/O 規格と配置

サンプルデザインの XDC ファイルは、一般的なサンプルデザインの上位 I/O に対して次に示すプレースホルダー制約を生成します。 set_property package_pin 制約および set_property iostandard 制約のコメントを削除し、実際のシステムに合わせて「<>」の部分にパッケージピンまたは I/O 規格をそれぞれ割り当てる必要があります。

#set_property package_pin <> [get_ports hb_gtwiz_reset_clk_freerun_in]#set_property iostandard <> [get_ports hb_gtwiz_reset_clk_freerun_in]

#set_property package_pin <> [get_ports hb_gtwiz_reset_all_in]#set_property iostandard <> [get_ports hb_gtwiz_reset_all_in]

#set_property package_pin <> [get_ports link_down_latched_reset_in]#set_property iostandard <> [get_ports link_down_latched_reset_in]

#set_property package_pin <> [get_ports link_status_out]#set_property iostandard <> [get_ports link_status_out]

その他の制約

ヘルパーブロックの位置など、 IP のカスタマイズ内容によっては個々の信号のクロック乗せ換えを容易にするためにコアまたはサンプルブロックにシンクロナイザーをインスタンシエートできます。シンクロナイザーまたはその他の無視可能な非同期パスが存在する場合、必要に応じてコアレベルの XDC ファイルまたはサンプルデザインの XDCファイルにこれら任意レイテンシのパスに対するフォルスパス制約が含まれます。各 XDC ファイルには次のようなコマンドが記述されます。

set_false_path -to [get_cells -hierarchical -filter {NAME =~ *bit_synchronizer*inst/i_in_meta_reg}] set_false_path -to [get_cells -hierarchical -filter {NAME =~ *reset_synchronizer*inst/rst_in_*_reg}

set_false_path -to [get_cells -hierarchical -filter {NAME =~ *gtwiz_userclk_tx_inst/*gtwiz_userclk_tx_active_*_reg}]

set_false_path -to [get_cells -hierarchical -filter {NAME =~ *gtwiz_userclk_rx_inst/*gtwiz_userclk_rx_active_*_reg}]

シミュレーションウィザード IP のサンプルデザインをテストベンチでシミュレーションすると、コアとトランシーバーの機能を簡単に確認できます。詳細は、第 6 章「テストベンチ」を参照してください。

Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 10] を参照してください。

合成およびインプリメンテーションウィザード IP のサンプルデザインを合成およびインプリメントすると、コアとトランシーバーの機能をハードウェアで簡単に確認できます。詳細は、第 5 章「サンプルデザイン」を参照してください。

合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8] を参照してください。


第 5 章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

サンプルデザインの目的UltraScale™ FPGAs Transceivers Wizard IP コアをどのようにカスタマイズした場合でも、ウィザード IP コアのサンプルデザインを生成できます。コアインスタンスをカスタマイズして生成した後、Vivado 統合設計環境 (IDE) で [OpenIP Example Design] をクリックしてそのインスタンスを選択します。すると新しい Vivado プロジェクトが開き、ウィザード IP のサンプルデザインが上位モジュールとして表示されます。サンプルデザインは、カスタマイズしたコアをインスタンシエートします。

ウィザード IP のサンプルデザインの目的は次のとおりです。

• シンプルなデモンストレーション: PRBS ジェネレーターおよびチェッカーに基づくリンクステータスインジケーターを使用して、カスタマイズしたコアインスタンスの動作をシミュレーションまたはハードウェア環境で確認できます。

• システムに統合の開始点: 基準クロックバッファーやサンプルのシステムレベル制約が含まれ、カスタマイズしたコアをシステムに統合できます。

• ハードウェアブリングアップおよびデバッグの簡略化: 主要なデバッグ信号をプローブする VIO (Virtual Input/Output) コアインスタンスを使用します。このインスタンスは必要に応じてさらにカスタマイズが可能です。

• 各種の便利な機能を提供: コアに含まれないヘルパーブロックのインスタンシエーションおよび使用、チャネル単位のベクタースライシングなど。

このサンプルデザインには、設定設定可能な PRBS ジェネレーターおよびチェッカーモジュールがトランシーバーチャネルごとにあり、データ完全性の簡単なテストを実行し、リンクステータスの結果を出力できます。第 6 章「テストベンチ」で説明するように、付属のセルフチェックテストベンチがループバック構成でサンプルデザインをシミュレーションし、リンクが維持されているかどうかを確認します。このサンプルデザインは合成も可能なため、ループバック構成または適切なリンクパートナーに接続してハードウェア環境でデータ完全性とリンクステータスを確認できます。VIO コアインスタンスは主要なステータス信号をプローブし、基本的な制御信号を駆動します。このため、ハードウェア I/O をインタラクティブに操作する必要が軽減します。

推奨: サンプルデザインはカスタマイズしたコアのデモンストレーションを行う主要な手段として提供しています。このため、ウィザード IP コアの基本的な使用法と動作の習得にこのサンプルデザインを使用することを推奨します。




第 5 章: サンプルデザイン

階層および構造図 5-1 に、ウィザード IP のサンプルデザインの階層、および簡略化した構造図を示します。

サンプルデザインは、カスタマイズしたコアインスタンスをインスタンシエートします。コアインスタンスには 1つまたは複数のトランシーバーチャネルプリミティブが含まれ、カスタマイズの内容によっては 1 つまたは複数のトランシーバーコモンプリミティブと 1 つまたは複数のヘルパーブロックがインスタンシエートされることもあります。図の A で示した部分は、コアインスタンスに含めたヘルパーブロックを示しています。

サンプルデザインのも低い階層は、サンプルデザインラッパーです。サンプルデザインラッパーの目的は、カスタマイズしたコアとサンプルデザインに含めるように指定したヘルパーブロックのみをインスタンシエートすることにあります。サンプルデザインラッパーに含まれるのはこれらリソースのみで、余分なデモンストレーションロジックはインスタンシエートされないため、小限の変更で (または変更なしに) ユーザープロジェクトに統合できます。図の B で示した部分は、サンプルデザインラッパーにインスタンシエートされたヘルパーブロックを示しています。コアインスタンスで有効化したポートのうち、ヘルパーブロック B に直接接続されないものはサンプルデザインの次の階層へ接続されます。


図 5-1: ウィザード IP のサンプルデザインのブロック図

IP Example Design Wrapper


CHANNELPrimitive

Helper Block in IP Core Transceiver

COMMON Wrapper

COMMONPrimitive

X14550

IP Core Instance

A

Helper Block in Example

Design

B

Initialization

PRBS Generator

PRBS Checker

Logic

Link Status

IP Example Design Top-Level Module

D

C

E

VIO



サンプルデザインの上位モジュールはサンプルデザインラッパーをインスタンシエートします。この上位モジュールが、 Vivado IP サンプルプロジェクトの上位モジュールとなります。上位モジュールは多くの役割を果たします。図の C で示した部分は、コアで有効化したポートがサンプルデザインラッパーの外部に引き出され、サンプルデザインの上位モジュールでいくつかの異なる方法で処理されているようすを示しています。オプションで有効化したポート、またはその他の方法で有効化したポートのうち、サンプルデザインで直接使用しないポートはコアのカスタマイズ内容に応じて適切な固定値に接続されます。サンプルデザインの動作のためにサンプルデザイン内部で駆動する必要のある少数のポートは、必要な値が生成されるようにロジックファンクションによって駆動されます。上位のサンプルデザイン I/O に接続されるポートもわずかに存在します。

サンプルスティミュラスモジュールとサンプルチェッキングモジュールは各トランシーバーチャネルインスタンスに 1 つずつインスタンシエートされます。図の D の部分で示すように、これらのモジュールにはデータ生成またはチェッキング用にカスタマイズされた PRBS ブロックが含まれます。また、トランシーバーチャネルの選択したトランスミッターデータエンコーディングおよびレシーバーデータデコーディングフォーマットに接続するために必要小限のロジックも含まれます。

注記: サンプルスティミュラスおよびサンプルチェッキングモジュールは基本的に生の PRBS データを送信し、生データをカプセル化する高次プロトコルは実装していません。

サンプルスティミュラスおよびサンプルチェッキングモジュールはチャネルごとに独立して存在するため、すべてのモジュールを総合したパターン一致ステータスが必要です。サンプルデザインの上位モジュールには、すべてのサンプルチェッキングモジュールからの一致信号を 1 つの「全体一致」信号に集約する小規模なロジックがあります。シンプルなリンクステータスステートマシンはこの信号を使用して、散発的なビットエラーに影響されないPRBS チェッカーに基づくリンク状態を表します。リンクステータス信号がディアサートされるとラッチ付きリンクダウンインジケーターがセットされます。この値は、リセット信号を入力するまでセットされたままです。これらの3 つの信号を組み合わせるだけで、すべてのトランシーバーチャネルのデータ完全性に基づくリンクステータスを抽象的な形で十分に監視できます。 3 つの信号は、上位 I/O で PCB 上の 2 つの LED と 1 つのプッシュボタンに接続します。ハードウェア I/O との連携への依存を軽減し、サンプルデザインのブリングアップとデバッグを簡略化するために、 VIO コアインスタンスもこれら上位信号およびその他の主要な制御/ステータス信号に接続します。 VIOコアは、必要に応じてさらにカスタマイズし、別の信号に接続することもできます。

さらに、リセットコントローラーヘルパーブロックと連携してその機能を強化し、システムブリングアップを容易にするデモンストレーションロジックも初期化ステートマシンとして提供されます。これら機能の詳細は、 95 ページの「リンクステータスおよび初期化」を参照してください。

[Customize IP] ダイアログボックスの [Physical Resources] タブで指定した各基準クロックソースには、図の E で示した専用のトランシーバー基準クロック差動バッファー (IBUFDS_GTE3 または IBUFDS_GTE4 プリミティブ) がインスタンシエートされます。差動クロック入力ポートが各バッファーインスタンスを駆動し、このバッファーインスタンスは駆動先に指定したすべてのトランシーバーチャネルまたはトランシーバーコモンプリミティブに接続されます。システムでの接続を変更する場合は、配線およびトランシーバープリミティブのロケーション制約の両方を変更する必要があるため、クロック接続を直接編集するのではなく、 [Customize IP] ダイアログボックスでコアをカスタマイズし直し、別のトランシーバー基準クロックの位置を選択してください。

表 5-1 に示すポートはサンプルデザインの上位モジュールに存在するため、サンプルプロジェクトのパッケージピンでもあります。

表 5-1 : サンプルデザインの最上位ポート


説明

mgtrefclk_<j>_p 入力 1 差動基準クロックの正および負入力です。

: 0 (MGTREFCLK0 ソースに対応) または 1 (MGTREFCLK1ソースに対応)<j>: IBUFDS_GTE3 または IBUFDS_GTE4 インスタンスが存在するトランシーバーコモンプリミティブの座標。

たとえば入力「mgtrefclk0_x0y0_p」は、 X0Y0 の座標位置にトランシーバーコモンが存在するクワッド内の MGTREFCLK0の正クロック入力です。

mgtrefclk_<j>_n 入力 1

rxrecclkout_ch<j>_p 出力 1 差動リカバリクロックの正および負出力です。

<j>: 差動出力を生成する OBUFDS_GTE3 または OBUFDS_GTE4 プリミティブを駆動するトランシーバーチャネルプリミティブの座標。

たとえば出力「rxrecclkout_chx0y4_n」は X0Y4 の座標位置にトランシーバーチャネルプリミティブが存在するクワッド内の OBUFDS_GTE3 または OBUFDS_GTE4 の負クロック出力です。

rxrecclkout_ch<j>_n 出力 1

ch_gt[h|y]rxn_in 入力 1 シリアルトランシーバーチャネルの差動シリアルデータレシーバーの正および負入力です。

: コア内で有効化したすべてのトランシーバーチャネル内のインデックスに対応します。

ch_gt[h|y]rxp_in 入力 1 シリアル

ch_gt[h|y]txn_out 出力 1 シリアルトランシーバーチャネルの差動シリアルデータトランスミッターの正および負出力です。

: コア内で有効化したすべてのトランシーバーチャネル内のインデックスに対応します。

ch_gt[h|y]txp_out 出力 1 シリアル

hb_gtwiz_reset_clk_freerun_in

入力 1 サンプルデザインおよびリセットコントローラーヘルパーブロックがシステムブリングアップに関する各種タスクを実行するために使用するフリーランニングクロックです。サンプルデザインの上位モジュールはこのシングルエンドクロック入力をグローバルにバッファーします。

注記: オプションで差動クロック入力を使用する方法を次に示しま

す。 - 入力ポートをもう 1 つ追加する。 - 既存の hb_gtwiz_reset_clk_freerun_in と追加した新しいポートの両方

で駆動される IBUFDS プリミティブをインスタンシエートする。 - hb_gtwiz_reset_clk_freerun_in ポートではなく、インスタンシエート

した IBUFDS の出力で既存の BUFG プリミティブの入力を駆動す

る。

hb_gtwiz_reset_all_in 入力 1 非同期システム全体のリセットシーケンスを開始するためにリセットコントローラーヘルパーブロックが使用する、立ち下がりエッジトリガーのアクティブ High の「全リセット」入力です。デバイス外部でデバウンスしておく必要があります。

link_down_latched_reset_in

入力 1 非同期ラッチ付きリンクダウンインジケーターをリセットするためのアクティブ High の信号です。デバイス外部でデバウンスしておく必要があります。

link_status_out 出力 1 hb_gtwiz_reset_clk_freerun_in

すべてのサンプルチェッキングモジュールの間で集約したPRBS 一致ステータスに基づいて現在のリンクステータスを示すアクティブ High の信号です。

link_down_latched_out 出力 1 hb_gtwiz_reset_clk_freerun_in

アクティブ High のラッチ付きリンクダウンインジケーターです。 link_status_out が Low になるとセットされ、link_down_latched_reset_in を High にするとクリアされます。

表 5-1 : サンプルデザインの最上位ポート (続き)


説明



リンクステータスおよび初期化ウィザード IP のサンプルデザインには、散発的なビットエラーなど一過性の不一致を無視し、すべてのトランシーバーチャネルの PRBS チェッカーの現在の状態を正しく表すリンクステータスロジックが含まれます。サンプルデザインには、リセットコントローラーヘルパーブロックと連携してその機能を強化し、システムブリングアップを容易にするロジックの構成方法をデモとして示した初期化モジュールも含まれます。リンクステータスロジックと初期化モジュールを組み合わせると、サンプルデザインのシステムブリングアップに関する強力なデモを実行できます。また、リンクステータスロジックと初期化モジュールは連携して動作し、リンクステータスを示すと同時にリンクが失われた場合にはリンクの再確立を試みます。

リンクステータスロジック

ウィザード IP のサンプルデザインは、有効化した各トランシーバーチャネルに対して独立した PRBS データチェッカーモジュールを 1 つずつインスタンシエートします。リンクステータスロジックは、これらの一致信号を 1 つに集約および同期した信号を使用し、ウィザード IP のサンプルデザインに含まれるシンプルなステートマシンに基づいてリンクステータスインジケーターを生成します。サンプルデザインシステムのリンク状態をなるべく正しく反映するため、リンクステータスインジケーターは散発的なビットエラーなど一過性の不一致を無視し、集約後のPRBS 一致信号の値に従います。

リンクステータスステートマシンはリーキーバケットアルゴリズムを採用しており、集約後の PRBS 一致信号が連続する限り、そのクロックサイクルをリンクカウンターでカウントします。このカウンターが所定の大値に達すると、リンクアップと報告されます (link_status_out = 1)。リンクアップの後、 PRBS 不一致が発生するとリンクカウンターの値は急落します。このため、不一致状態が継続的に発生するか短い間隔で繰り返し発生した場合はリンクカウンターの値が所定の小値に達し、リンクダウンとして報告されます (link_status_out = 0)。このロジックは常に動作しており、一過性の不一致からの回復を自動的に試みると共に、リンクが失われた場合はリンクの再確立も試みます。図 5-2 に、 PRBS チェッカーの各種状態に対するリンクカウンターの動作とリンクステータスを示します。

動作開始時を含め、リンクがダウンしている状態ではラッチ付きリンクダウンインジケーター link_down_latched_out は常に 1 にセットされます。この信号は link_down_latched_reset_in 入力をアサートした場合のみリセットされます。


図 5-2: PRBS チェッカーの各種状態に対するリンクカウンターとリンクステータスの応答

Start of Operation Time

Link counter increments on each subsequent clock cycle when PRBS checker matches

MAX

Link

Cou

nter

Val

ue

MIN

PRBS checker beginsto indicate matches

Link counter reachesterminal count; link is declared to be UP

Single PRBS mismatch (e.g., due to bit error) reduces link count by just over half its value, but link remains UP

Link counter againreaches terminal count

PRBS checker again begins to indicate matches; link remains DOWNas link counter increments

Link Status

* *DOWN UP DOWN

PRBS mismatches in close proximity reduce link count to its floor; link is declared to be DOWN

X14551





link_status_out と link_down_latched_out をアクティブ High の LED に接続し、 link_down_latched_reset_in をアクティブ High のプッシュボタンに接続すると、リンクステータスインターフェイスをハードウェアで簡単に使用できます。現在のおおよそのリンク動作状態は、 link_status_out LED で知ることができます。一度でもリンクがダウンすると、ラッチ付きリンクダウンインジケーターの link_down_latched_out に接続したLED が点灯します。link_down_latched_reset_in プッシュボタンを押すと link_down_latched_out がクリアされ、リンクが確立していれば LED が消灯します。これらのリンクステータスインターフェイス信号はデフォルトで VIO コアインスタンスにも接続されています。

初期化モジュール

ウィザード IP のサンプルデザインには、リセットコントローラーヘルパーブロックと連携してその機能を強化し、システムブリングアップを容易にする初期化ロジックの構成方法をデモとして示した初期化モジュールも含まれます。サンプルとして提供されるこの初期化ロジックはトランシーバーリソースのリセットが所定の時間内に完了するかを監視し、必要に応じて適切なリセットを再試行することにより、クロックまたはデータ接続の異常など、システムブリングアップの問題を緩和します。また、システムの動作開始後にデータ品質を監視して、品質が低下した場合はレシーバーをリセットするオプション機能もあります。この初期化モジュールはサンプルであり、個々の要件に合わせて変更できます。

サンプルの初期化モジュールは有限ステートマシンとして実装されており、デバイスコンフィギュレーション直後にユーザーが「全リセット」パルスを供給すると動作が開始します。このモジュールはまずトランスミッター PLL およびデータパストランシーバーリソースのリセットが所定の時間内に完了するかを監視します。トランスミッターリセットが所定の時間内に完了しない場合はリセットコントローラーヘルパーブロックに内部「全リセット」信号をパルスします。同様に、トランスミッターのリセットが完了するとこの初期化モジュールはレシーバー PLL およびデータパストランシーバーリソースのリセットが所定の時間内に完了するかを監視します。レシーバーリセットが所定の時間内に完了しない場合はリセットコントローラーヘルパーブロックに内部レシーバー PLL およびデータパスリセット (または両方のデータ方向に 1 つの PLL を使用している場合はレシーバーデータパスリセット ) をパルスします。デバッグ用として、リセットをアサートするたびに再試行カウンターが指定した飽和点に達するまでインクリメントします。この再試行カウンターは、デバイスコンフィギュレーションによってのみクリアされます。初期化完了および再試行カウンターの信号は、デフォルトで VIO コアインスタンスに接続されます。

サンプル初期化モジュールには受信データグッド入力もあります。このデータグッド入力ポートをアクティブ High信号で駆動する場合、デザインの初期化に成功した後に受信データグッド入力が Low になると初期化モジュールはリセットコントローラーヘルパーブロックに対して適切なレシーバーリセットを自動的にパルスします。このようにして、レシーバー側でケーブルが抜かれるなどリンクが失われた場合、初期化モジュールは良好なデータ受信を再確立しようと繰り返し試みます。図 5-3 に、初期化モジュールのステートマシンを示します。





初期状態のサンプルデザインでは、リンクステータスインジケーター信号が初期化モジュールの受信データグッド入力ポートを直接駆動します。したがって、リンクが失われるとリンクが再び確立されるまでレシーバーリセットが繰り返し実行されます。このアプローチは、ケーブル引き抜きテストなどのシステム障害発生時のリンクのロバスト性を実証するのに有用です。その必要がない場合は、初期化モジュールの受信データグッド入力ポートを High に接続するとこのオプション動作を無効にできます。


図 5-3: サンプル初期化モジュールの有限ステートマシン

Device Configuration or “Reset All” User Input

ST_START

“Reset All” Not UsedSince Configuration

ST_TX_WAIT

“Reset All” Has Been Used Since Configuration

Timer ResetRest all ‘0’Reset RX ‘0’

ST_RX_WAIT

RX_MONITOR

Tx Initialization Not Done and Timer Not Expired

Timer Count

Timer Not Expired

Timer Count

Tx Initialization Not Done and Timer Expired

Timer ResetReset all ‘1’Reset counter Increment

Timer Expired and (RX Initialization Not Done or RX Data Not “Good”)

Timer ResetReset RX ‘1’Reset counter Increment

TX Initialization Done

Timer Reset

RX Initialization Not Done or RX Data Not “Good”

Initialization Done ‘0’Timer ResetReset RX ‘1’Retry Counter Increment

RX Initialization Done and RX Data “Good”

TImer Expired and (RX Initialization Done and RX Data “Good”)

Initialization Done ‘1’

X14552





VIO コアインスタンスサンプルデザインのハードウェアブリングアップとデバッグを簡略化するため、サンプルデザインの上位モジュールには VIO コアインスタンスが含まれます。デフォルトでは、この VIO コアはカスタマイズしたウィザードIP コアに適合するようにインスタンシエートされており、主要なステータスおよびデバッグ信号をプローブし、主要な制御信号を駆動します。必要に応じて VIO コアインスタンスをさらにカスタマイズし、別の信号に接続することもできます。

デフォルトでは、 VIO コアインスタンスは常に次の信号をプローブします。

• リンクステータスインジケーター信号の link_status_out と link_down_latched_out

• 初期化モジュールの再試行カウンター信号の init_done_int と init_retry_ctr_int

• リセットコントローラーヘルパーブロックの信号 gtwiz_reset_tx_done_out と gtwiz_reset_rx_done_out の同期後の信号

VIO コアは常に次の信号を駆動します。

• リンクステータスインジケーター信号 link_down_latched_reset_in の内部バージョン (必要に応じて論理和を使用)

• リセットコントローラーヘルパーブロックの信号 gtwiz_reset_all_in、gtwiz_reset_tx_pll_and_datapath_in、 gtwiz_reset_tx_datapath_in、gtwiz_reset_rx_pll_and_datapath_in、 gtwiz_reset_rx_datapath_in

これらの主要な信号とのやり取りを伴う VIO コアを使用することにより、ハードウェア I/O をインタラクティブに操作する必要性が軽減され、基本的なシステム動作をすばやく把握することが可能になります。

次に示す信号がカスタマイズしたウィザード IP コアのサンプルデザイン上位モジュールで利用できる場合、デフォルトの VIO コアインスタンスはこれら信号の同期後の信号をプローブします。

ヒント : これらの信号をプローブするには、 IP のカスタマイズ時にオプションポート有効化インターフェイスを使用して関連するポートを IP コア境界から外部へ引き出します。

1 つの信号につき 1 つの VIO プローブポートを使用します。各信号は、有効化したすべてのトランシーバープリミティブの間でベクター化されます。

gtpowergood_out cplllock_out

qpll0lock_out qpll1lock_out

txprgdivresetdone_out rxprgdivresetdone_out

txpmaresetdone_out rxpmaresetdone_out

gtwiz_buffbypass_tx_done_out gtwiz_buffbypass_rx_done_out

gtwiz_buffbypass_tx_error_out gtwiz_buffbypass_rx_error_out

rxelecidle_out rxstatus_out

rxbufstatus_out rxprbserr_out

rxprbslocked_out





次に示す信号がカスタマイズしたウィザード IP コアのサンプルデザイン上位モジュールで利用できる場合、デフォルトの VIO コアインスタンスはこれら信号を駆動します。必要に応じてシンクロナイザーが使用されます。

ヒント : これらの信号をインタラクティブに駆動するには、 IP のカスタマイズ時にオプションポート有効化インターフェイスを使用して関連するポートを IP コア境界から外部へ引き出します。

1 つの信号につき 1 つの VIO プローブポートを使用します。各信号は、有効化したすべてのトランシーバープリミティブの間でベクター化されます。

サンプルデザインの上位モジュールで利用可能なウィザード IP のその他の信号をプローブするには、 VIO コアインスタンスをカスタマイズし直してプローブポートを追加します。VIO コアおよびその他 Vivado Design Suite のデバッグ機能の使用に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 12] を参照してください。

In-System IBERT コアのインスタンス[Structural Options] タブでの GUI カスタマイズで In-System IBERT コアを含めるように設定した場合、このコアのインスタンスがサンプルデザインの上位モジュールにオプションで含まれます。このインスタンスはサンプルデザインのハードウェアブリングアップを簡単にするために含まれており、GT の調整に有用で、シリアル I/O アナライザーツールをランタイムで使用してアイスキャンを得ることを目的としています。このインスタンスの使用方法の詳細は、『In-System IBERT v1.0 LogiCORE IP 製品ガイド』 (PG246) [参照 13] を参照してください。

txpmareset_in rxpmareset_in

txpcsreset_in rxpcsreset_in

rxcdrreset_in rxdfelpmreset_in

txelecidle_in txpd_in

rxpd_in txprecursor_in

txpostcursor_in loopback_in

txprbssel_in rxprbssel_in

txprbsforceerr_in rxprbscntreset_in





便利な機能ウィザード IP のサンプルデザインには、コアインスタンスをユーザーのシステムに統合するのに役立つ便利な機能がいくつかあります。

• サンプルデザインに含めるように指定したヘルパーブロックは、サンプルデザインのラッパー階層にインスタンシエートされます。サンプルデザインラッパーに含まれるのはこれらリソースのみで、余分なデモンストレーションロジックはインスタンシエートされないため、小限の変更で (または変更なしに) ユーザープロジェクトに統合できます。

• トランシーバーコモンをサンプルデザインに含めるように指定した場合、有効化した共通のトランシーバーインスタンスもすべてサンプルデザインのラッパー階層に含まれます。

• 第 2 章「製品仕様」で説明したように、このコアには有効化したトランシーバープリミティブの対応するポートを連結してベクター化したポートがあります。これによってコンパクトで予測可能なユーザーインターフェイスを実現していますが、トランシーバープリミティブごとに個別の信号として扱いたい場合もあります。サンプルデザインの上位モジュールには有効化した各ポートに対するベクタースライシングの機能があり、信号タイプに合わせて各スライスが適切に割り当てられます。この機能はリファレンスとして使用することも、システムに統合することもできます。次に 3 つの例を示します。

a. コアインスタンスに 4 つの有効化した GTH トランシーバーチャネルが含まれる場合、これらの GTHTXP シリアルデータ出力ピンはコアインターフェイスで gthtxp_out[3:0] としてベクター化され、サンプルデザインの上位モジュール内で gthtxp_int[3:0] にマッピングされます。これら 4 ビットのベクターを4 つのチャネル単位の割り当てにスライスします。これらは上位出力にもマッピングされます。各信号の接頭辞「ch」はトランシーバーチャネル信号タイプを示し、その後の数字は有効化したすべてのトランシーバーチャネルプリミティブ内でのインデックスを示します。

wire [3:0] gthtxp_int;assign ch0_gthtxp_out = gthtxp_int[0:0];assign ch1_gthtxp_out = gthtxp_int[1:1];assign ch2_gthtxp_out = gthtxp_int[2:2];assign ch3_gthtxp_out = gthtxp_int[3:3];


図 5-4: GT ウィザードのサンプルデザインに In-System IBERT コアを含めるオプション





b. コアインスタンスに 3 つの有効化したトランシーバーチャネルが含まれ、オプションポートとしてdrpaddr_in を有効にした場合、9 ビットの DRPADDR トランシーバーチャネルポートはコアインターフェイスで drpaddr_in[26:0] としてベクター化され、サンプルデザインの上位モジュール内でdrpaddr_int[26:0] にマッピングされます。これら 27 ビットのベクターを 3 つのチャネル単位の割り当てにスライスします。これらはそれぞれ、ポートをコアインターフェイスに引き出していなければ対応するトランシーバープリミティブポートが本来内部で代入されていたはずのデフォルトのドライバー値に設定されます。ベクタースライシングのコードをプロジェクトに統合する場合は、システムに合わせて適切な信号を代入してください。

wire [26:0] drpaddr_int;wire [8:0] ch0_drpaddr_int = 9'b000000000;wire [8:0] ch1_drpaddr_int = 9'b000000000;wire [8:0] ch2_drpaddr_int = 9'b000000000;assign drpaddr_int[8:0] = ch0_drpaddr_int;assign drpaddr_int[17:9] = ch1_drpaddr_int;assign drpaddr_int[26:18] = ch2_drpaddr_int;

c. コアインスタンスに 1 つの有効化したトランシーバーコモンが含まれ、オプションポートとしてqpll0lock_out を有効にした場合、1 ビットの QPLL0LOCK トランシーバーコモンポートはコアインターフェイスで qpll0lock_out[0:0] として提供され、サンプルデザインの上位モジュール内でqpll0lock_int[0:0] にマッピングされます。このようにプリミティブが 1 つの場合、ベクタースライシングは信号のリネームと等価です。各信号の接頭辞「cm」はトランシーバーコモン信号タイプを示し、その後の数字は有効化したすべてのトランシーバーコモンプリミティブ内のインデックスを示します。

wire [0:0] qpll0lock_int;wire [0:0] cm0_qpll0lock_int;assign cm0_qpll0lock_int = qpll0lock_int [0:0];

d. ヘルパーブロックのインスタンスが複数ある場合も同様に割り当てられます。各信号の接頭辞「hb」はヘルパーブロック信号タイプを示し、その後の数字はそのタイプとして含まれるすべてのヘルパーブロック内でのインデックスを示します。

注記: ほとんど使用されることのないごく少数のトランシーバープリミティブポートは、コア内で安全な値に接続されます。オプションポート有効化インターフェイスを使用してこれらのポートにコアインターフェイスからアクセスできるようにした場合、サンプルデザインの上位モジュールでのベクタースライシングの割り当てコードのコメントとして警告メッセージと使用上の注意が記載されます。

• サンプルデザインの上位モジュールを使用すると、ユーザークロッキングネットワークヘルパーブロックのリセット入力に簡単にアクセスできます。デフォルトでは、サンプルデザインの上位モジュールはクロックソースの安定を示す適切な信号でこれらのリセット入力を駆動します。

サンプルデザインの変更サンプルデザインはウィザード IP コアのデモンストレーション用として提供されていますが、カスタマイズしてユーザーシステムに統合することもできます。カスタマイズする際は、コアファイル自体を変更するのではなくサンプルデザインを変更します。

重要: サンプルデザインを初期状態から変更した場合、ザイリンクスのサポートは保証されません。変更が及ぼす影響を十分に理解した上で、このユーザーガイドおよびサンプルデザインのコードに記載された推奨事項に従ってください。

サンプルデザイン階層のサンプルラッパーレベルにはコアがインスタンシエートされます。また、 IP のカスタマイズ時にサンプルデザインに含まれるよう指定した場合はサンプルヘルパーブロックと共通のトランシーバーインスタンスも含まれるため、ユーザーシステムではこの階層レベルを使用すると便利です。サンプルラッパー内に生成されるヘルパーブロックと共通のトランシーバーインスタンスはサンプルとして提供されており、個々のシステム要件に合わせて変更できます。





注記: カスタマイズでサンプルデザインに含まれるように指定したか否かにかかわらず、共通のトランシーバーインスタンスには同じパラメーターが上書きされます。

サンプルデザインの上位モジュールには、個々のコアインスタンスにおいてトランシーバー PLL を適切に駆動するための IBUFDS_GTE3 または IBUFDS_GTE4 トランシーバー差動基準クロックバッファープリミティブが 1 つまたは複数インスタンシエートされます。これらのバッファーおよび OBUFDS_GTE3 または OBUFDS_GTE4 差動リカバリクロック出力バッファーは、共有の利便性および全体的なクロッキングの柔軟性を考慮してコアではなくサンプルデザインに含まれます。ただしこれらはウィザード IP ソリューションに必要なコンポーネントであるため、バッファープリミティブとそれらが接続するネットをユーザーのシステムに含める必要があります。システムで別の接続を使用する場合は、配線およびトランシーバープリミティブのロケーション制約の両方を変更する必要があるため、クロック接続を直接編集するのではなく、コアをカスタマイズし直してトランシーバー基準クロック / リカバリクロックバッファーに別の位置を選択してください。

「コアへの制約」で説明したように、サンプルデザインの XDC ファイルには上位のデザイン制約が含まれ、ウィザード IP コアをユーザーのシステムに統合する際はこれら制約の一部をシステムに含める必要があります。たとえば差動基準クロックの PERIOD 制約とバッファーロケーション制約はユーザープロジェクトの XDC ファイルに含める必要があります。個々のトランシーバーチャネルの位置を制約するコアレベルの XDC ファイルとコアの各インスタンシエーションの関連付けは自動的に維持されます。

サンプルデザインの制限事項サンプルデザインは、実際のシステム環境から切り離してウィザード IP コアインスタンスのシミュレーションまたはインプリメンテーションを実行する手段として推奨されます。また、サンプルデザインのコアをカスタマイズして実際のシステムに統合することもできます。ただしサンプルデザインは非常に簡略化されているため、次の制限事項を理解した上での利用してください。

• サンプルデザインは、特定のプロトコルによるデータの生成またはチェックを行いません。たとえばサンプルスティミュラスモジュールは TX ギアボックスのデータエンコーディング設定をサポートし、サンプルチェッキングモジュールは RX ギアボックスのデータデコーディング設定をサポートしており、トランシーバーチャネルプリミティブへの接続が可能ですが、真の 64B/66B または 64B/67B データコーディングをインプリメントするわけではありません。基本的に、 PRBS ローデータを生成してチェックします。

• 付属のテストベンチでサンプルデザインにスティミュラスを与えると、各トランシーバーチャネルはシリアルデータトランスミッターからレシーバーへループバックされます。このため、データの完全性を正しくチェックできるのはトランスミッターとレシーバーのラインレートとデータコーディングが同じに設定されている場合に限られます。トランスコードまたはレート調整は行われません。システム内のトランスミッターとレシーバーが異なるラインレートまたはデータコーディングに設定されている場合は、 2 つのコアインスタンスを相互に結合し、ハードウェアまたはユーザーのテストベンチでデータの完全性をチェックできます。この場合、コアインスタンス A のトランスミッターとコアインスタンス B のレシーバー、およびコアインスタンス B のトランスミッターとコアインスタンス A のレシーバーのラインレートおよびデータコーディングが同じになるようにカスタマイズします。




第 6 章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

UltraScale™ FPGAs Transceivers Wizard にはセルフチェック用のシンプルなテストベンチモジュールが付属します。このモジュールは、サンプルデザインに基本的なスティミュラスを与えてリンクステータスインターフェイスとの間でやりとりし、有効化したすべてのトランシーバーチャネルにおけるデータの完全性をチェックします。

サンプルデザインのシミュレーションウィザード IP コアのインスタンスをシミュレーションするには、第 5 章「サンプルデザイン」で説明した方法でサンプルデザインを開きます。サンプルプロジェクトを開いたら、 Vivado 統合設計環境 (IDE) で [Run Simulation] →[Run Behavioral Simulation] をクリックし、ビヘイビアーシミュレーションを開始します。 [Simulation Settings] をクリックして、使用するシミュレータを一覧から選択します。

サンプルデザインは、トランスミッターユーザーインターフェイスを駆動するサンプルスティミュラスモジュール、および各トランシーバーチャネルのレシーバーユーザーインターフェイスによって駆動されるサンプルチェッキングモジュールをインスタンシエートします。このサンプルデザインは、各チャネルからの個々の PRBS 一致ステータス信号を 1 つの一致ステータス信号へ集約します。リンクステータスインジケーター、ラッチ付きリンクダウンインジケーター、専用リセット入力は、この集約された一致ステータス信号に基づいて動作します。サンプルデザインのデータスティミュラス、チェッキング、およびリンクステータス信号の機能の詳細は、第 5 章「サンプルデザイン」を参照してください。

提供されるテストベンチはサンプルデザインの上位モジュールをインスタンシエートし、コアインスタンスで有効化した各トランシーバーチャネルをシリアルデータトランスミッターからレシーバーへループバックします。これにより、シミュレーションテストベンチのスティミュラスを与えるとサンプルデザイン内のサンプルスティミュラス、チェッキングモジュール、リンクステータスロジックがセルフチェックシステムとして動作します。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 10] を参照してください。




第 6 章: テストベンチ

シミュレーションの動作サンプルデザインのシミュレーションテストベンチは、必須のフリーランニングクロックおよびトランシーバー基準クロック信号に加え、サンプルデザインロジックおよびリセットコントローラーヘルパーブロックの入力ポートに対する「全リセット」パルスを供給します。このスティミュラスにより、リセットコントローラーヘルパーブロックによるシステム全体のブリングアップが十分に可能です。しばらくすると、トランシーバー PLL がロックしてリセットコントローラーヘルパーブロックの有限ステートマシンがリセットシーケンス全体を完了します。リセットシーケンスが完了すると、サンプルスティミュラスモジュールがデータを送信するのを観察できます。その後、サンプルチェッキングモジュールがデータアライメントの検索を開始し、データの完全性をチェックします。この結果に基づき、リンクステータスロジックがリンクステータスインジケーターを駆動します。

注記: サンプルデザイン全体の動作を手早く確認できるようにするため、シミュレーションテストベンチは動作を開始すると直ちに「全リセット」をアサートします。ハードウェアでは、トランシーバーのパワーグッド信号を確認してからリセット入力を供給してください。関連するガイドラインは、 59 ページの「リセットシーケンスおよびその他のサービス」を参照してください。

サンプルデザインの出力ポート link_status_out は、 PRBS 一致に基づいてすべてのチャネルのリンクステータスを示します。テストベンチはカウンターを使用してレベル link_status_out がアサートされるのを検出します。この信号がディアサートされると、カウンターはリセットされます。カウンターが飽和すると、テストベンチは次のメッセージを表示します。

Initial link achieved across all transceiver channels.

次にテストベンチは link_down_latched_reset_in をパルスしてサンプルデザインのラッチ付きリンクダウンインジケーターをリセットし、所定の時間だけシミュレーションを実行した後、リンクが維持されているかを確認します。このとき、次のメッセージが表示されます。

Resetting latched link down indicator.

Continuing simulation for 50us to check for maintenance of link.

所定の時間が経過したら、テストベンチはリンクが維持されているかどうかを確認します。リンクが維持されている場合、次のメッセージが表示されテストは成功と見なされます。これでシミュレーションが完了します。

PASS: simulation completed with maintained link.

** Test completed successfully

図 6-1 に、テスト成功時の特徴的な波形を示します。ここには、初のリンク、リンクアップカウンターの飽和によるリンク安定、ラッチ付きリンクダウンインジケーターをリセットするパルス、ラッチ付きリンクダウンインジケーターがディアサートされたままテストベンチが動作する待機期間の開始が見てとれます。この図には、テストベンチレベルの階層の信号のみを表示しています。Vivado デザインツールからシミュレーションを読み込むと、デフォルトではこれらの信号が表示されます。サンプルデザインまたはコアインスタンスの動作をより詳細に観察する場合は、波形ウィンドウに表示する信号を追加できます。




第 6 章: テストベンチ

いったん確立したリンクが失われている場合、次のメッセージが表示されテストは失敗と見なされます。これでシミュレーションが完了します。

FAIL: simulation completed with subsequent link loss after initial link.

** Error: Test did not complete successfully

シミュレータの [Run All] 機能を使用すると、シミュレーションを無期限に実行できます。付属のテストベンチにはタイムアウトプロセスが含まれており、リンクが安定する前にタイムアウトになると下記のメッセージを表示してシミュレーションを終了します。これは予想外の動作であり、テスト失敗と見なされます。

FAIL: simulation timeout.Link never achieved.

** Error: Test did not complete successfully


図 6-1: テストに成功した場合のテストベンチのシミュレーション波形




付録 A

移行およびアップグレードこの付録では、新版 IP コアへのアップグレードについて説明します。 Vivado® Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado Design Suite への移行Vivado Design Suite への移行方法については、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 11] を参照してください。

旧バージョンからのアップグレードUltraScale™ FPGAs Transceivers Wizard IP の新バージョンは旧バージョンと互換性があり、機能改良とバグ修正も行われているため、旧バージョンをご利用の場合は新バージョンへのアップグレードを推奨します。各バージョンでの変更点はウィザード IP の変更履歴を参照してください。また、 IP アップグレード中に表示されるメッセージにも注意してください。

デバイス間の移行

IP をデバイス間で移行する場合、トランシーバーウィザード IP コアから直接アップグレードする方法は保証されていません。ザイリンクスでは、デバイスが変更されて IP アップグレードが実施された場合、 GT ロケーションおよびその他の設定内容を見直すことを推奨しています。 GT ウィザード IP のアップグレードは、 PACKAGE_PIN の割り当てではなくチャネルのロケーションに基づいてます。したがって、ターゲットとなるデバイスに GT ロケーションがあることを確認する必要があります。




付録 A: 移行およびアップグレード

従来のデバイスファミリからの移行従来のザイリンクスデバイスファミリのトランシーバーウィザード IP コアから、 UltraScale および UltraScale+™ デバイスファミリのみをサポートする UltraScale FPGAs Transceivers Wizard IP コアへ直接アップグレードする方法はありません。初に UltraScale または UltraScale+ をターゲットにする際に、新しいコアインスタンスをカスタマイズして生成する必要があります。

UltraScale FPGAs Transceivers Wizard IP は、従来のザイリンクスデバイスファミリのトランシーバーウィザード IP コアのオプションの多くを引き継いでおり、機能と柔軟性も大きく向上しています。




付録 B

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイトUltraScale™ FPGAs Transceivers Wizard を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは UltraScale™ FPGAs Transceivers Wizard に関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (https://japan.xilinx.com/support) またはXilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

UltraScale FPGAs Transceivers Wizard に関するマスターアンサー

AR: 57487





https://japan.xilinx.com/support/download.html


https://japan.xilinx.com/support/answers/57487.htm



付録 B: デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。ただし、次に該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。

Vivado Design Suite のデバッグ機能Vivado® Design Suite のデバッグ機能は、Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。この機能は Vivado IDE で使用でき、ハードウェア上のザイリンクスデバイスで実行されるデザインの論理デバッグおよびバリデーションに使用されます。

Vivado ロジック解析は、次の LogiCORE IP ロジックデバッグコアと共に使用されます。

• ILA 6.2 (およびそれ以降のバージョン)

• VIO 3.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド :プログラムおよびデバッグ』 (UG908) [参照 12] を参照してください。







付録 C

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料次の資料は、この製品ガイドの補足資料として役立ちます。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版)

2. 『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版)

3. 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892: 英語版、日本語版)

4. 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893: 英語版、日本語版)

5. 『Zynq UltraScale+ MPSoC データシート : DC 特性および AC スイッチ特性』 (DS925: 英語版、日本語版)

6. 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922: 英語版、日本語版)

7. 『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS923: 英語版、日本語版)

8. 『『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

9. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

10. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

11. 『ISE から Vivado Design Suite への移行ガイド』 (UG911: 英語版、日本語版)

12. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

13. 『In-System IBERT v1.0 LogiCORE 製品ガイド』 (PG246)



http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug578-ultrascale-gty-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug578-ultrascale-gty-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds923-virtex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds923-virtex-ultrascale-plus.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=in_system_ibert;v=latest;d=pg246-in-system-ibert.pdf



付録 C: その他のリソースおよび法的通知

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2017 年 10 月 4 日 1.7 • SIM_CPLL_CAL_BYPASS の使用に関する説明およびガイダンスを更新。

2017 年 6 月 7 日 1.7 • コアを v1.7 に更新。

• GTHE4 および GTYE4 の CPLL コンフィギュレーションでは、 CPLL キャリブレーションブロックはデフォルトで有効。

• gtpowergood_out を必須ポートとして追加。

2017 年 4 月 5 日 1.6 • CPLL キャリブレーションブロックのシミュレーションガイドラインを更新。 • スペクトラム拡散に関するガイドラインを更新。

2016 年 11 月 30 日 1.6 • UltraScale+ デバイスの CPLL キャリブレーションブロックを更新。

2016 年 10 月 5 日 1.6 • 2016.3 リリース用に内容を更新。

• 2016.3 で In-System IBERT コアのサンプルデザインへのインスタンシエーションを追加。

• 『In-System IBERT LogiCORE IP 製品ガイド』 (PG246) への参照を追加。

2015 年 11 月 18 日 1.6 • UltraScale+™ ファミリのサポートを追加。

2015 年 9 月 30 日 1.6 • 表「フリーランニングクロックの大周波数」の大周波数を更新。

• リソース使用量に関するデータを更新。

• リセットコントローラーヘルパーブロックの全リセット入力は立ち下がりエッジトリガーであるという説明を追加。

• ウィザードのオプション:

° QPLL フラクショナル N を追加。

° [Fractional part of QPLL feedback divider] ([Advanced] セクション) を削除。

° 「[Physical Resources] タブ」の「チャネルの有効化」の説明を更新。

2015 年 2 月 23 日 1.5 • コア v1.5 用に内容を更新。

• GTH トランシーバー設定で CPLL を使用する場合のすべての説明に、エンジニアリングサンプル (ES1 または ES2) デバイスの文言を追加。

• サンプルデザインに VIO (Virtual Input/Output) コアインスタンスを追加。

• 第 4 章でこのコアが IP インテグレーターで使用できないことを明記。制約サポートの詳細も明記。



2014 年 10 月 1 日 1.4 • 2014.3 リリース用に内容を更新。

• IP の概要: 箇条書きの第 8 項目を更新。

• 第 1 章の「機能概要」の第 9 項目を更新。

• 第 2 章:

° 「リソース使用状況」の LUT およびフリップフロップ数を更新 (表 2-2 を含む)。

° 表 2-3 の gtwiz_reset_rx_data_good_in を削除し、 gtwiz_reset_rx_cdr_stable_outの説明を更新。

° 表 2-6 に gtpowergood_in を追加。

• 第 3 章: 「リセットシーケンスおよびその他のサービス」の第 2 段落を更新。

• 第 4 章:

° 「チャネルのテーブル表示とグラフィック表示」の「チャネルの有効化」を更新。

° 図 4-1 ～図 4-4 を更新。

• 第 5 章:

° 「コアレベルの制約」の箇条書きに第 2 項目を追加。

° 「クロック周波数」で create_clock コマンドを set_case_analysis コマンドに変更。

° 「I/O 規格と配置」でプレースホルダーパッケージピン制約を更新。

° 「その他の制約」で XDC ファイルコマンドを更新。

° 「サンプルデザインの目的」の初の箇条書き項目と後の段落を更新。

° 「階層および構造」を更新。

° 図 5-1 に初期化ブロックを追加し、「PRBS ロック I/O」ブロックの名称を「リンクステータス」に変更。

° 表 5-1 に rxrecclkout_ch<j>_p/n を追加し、 link_down_latched_reset_in、link_status_out、 link_down_latched_out ポートを更新。

° 「リンクステータスおよび初期化」を追加。

° 「サンプルデザインの制限事項」の箇条書きの第 3 項目を削除。

• 第 6 章:

° 「サンプルデザインのシミュレーション」の第 2 段落および第 3 段落を更新。

° 「シミュレーションの動作」 (図 6-1 を含む) を更新。

• 付録 B: Vivado Lab Edition の ILA と VIO のバージョンを更新。



2014 年 6 月 4 日 1.3 2014.2 リリース用に内容を更新。

• 文書全体で『UltraScale FPGA GTH トランシーバーユーザーガイド』 (UG576)と『UltraScale FPGA GTY トランシーバーユーザーガイド』 (UG578) のタイトルを訂正。

• 第 2 章:

° 表 2-2 でリセットコントローラー、トランスミッターバッファーバイパスコントローラー、レシーバーバッファーバイパスコントローラーのリソース使用量を更新し、

° ユーザーデータ幅サイズ変更の行を追加。

° 表 2-3 で gtwiz_reset_rx_data_good_in の説明を更新。

• 第 3 章:

° 「サンプルデザインを使用するデザイン」にリカバリクロックバッファーを追加。

° 「リセットコントローラーヘルパーブロック」の初の段落を更新。

° 図 3-1 のレシーバーリセットステートマシンを更新。

° 「リセットシーケンスおよびその他のサービス」の第 3 段落を更新。

• 第 4 章:

° 「[System] セクション」の箇条書きを更新。

° 「[Transmitter] セクション」の「[Encoding]」を更新。

° 「[Receiver] セクション」の「[Decoding]」を更新。

° 「チャネルのテーブル表示とグラフィック表示」の初の段落を更新。

° 「ヘルパーブロックの位置に関するセクション」の第 4 段落を更新。

° 図 4-1 ～図 4-4 を更新。

• 第 5 章:

° 「コアレベルの制約」の箇条書きからコアレベルのクロック PERIOD 制約の項目を削除。

° 「アウトオブコンテキスト制約」を更新。

° 「クロック周波数」を更新。

° 第 5 章: 「サンプルデザインの変更」の後の段落を更新。

• 第 6 章: 図 6-1 を更新。






2014 年 4 月 2 日 1.2 2014.1 リリース用に内容を更新。

• 第 1 章: 「機能概要」の第 5 項目を更新。

• 第 2 章:

° 「大周波数」の注記を更新。

° 表 2-3 に gtwiz_reset_qpll0lock_in、 gtwiz_reset_qpll1lock_in、gtwiz_reset_qpll0reset_out、 gtwiz_reset_qpll1reset_out ポートを追加し、

° gtwiz_reset_rx_cdr_stable_out ポートの説明を更新。

° 表 2-9 に gtwiz_userclk_tx_reset_in ポートを追加。

° 表 2-25 で rxckokreset_in と rxckokdone_out をそれぞれ rxckcalreset_in と rxckcaldone_out に訂正。

• 第 3 章:

° 図 3-1 の後の段落を更新。

° 「エンジニアリングサンプル (ES1 または ES2) デバイスの場合の GTH トランシーバーの CPLL リセットに関する特別な要件」を追加。

° 「リセットシーケンスおよびその他のサービス」の第 2 段落で CDR の安定に関する説明を更新。

• 第 4 章:

° すべての図を更新。

° 「[Advanced] セクション ( トランスミッター )」に [Fractional part of QPLLfeedback divider] を追加。

° 「[Advanced] セクション (レシーバー )」に [Fractional part of QPLL feedbackdivider] と [Enable Out of Band signaling (OOB)/Electrical Idle] を追加し、 [Jittertolerance mask: Mask corner frequency (MHz)] と [Jitter tolerance mask: Mask lowfrequency slope (dB/decade)] を削除。

° [Free-running and DRP clock frequency (MHz)] を追加。

° 「[Receiver Comma Detection and Alignment] セクション」の [Manual alignment(RXSLIDE) mode] の項目を更新。

° 「[Receiver channel bonding] セクション」の [Enable and select number ofsequences to use] の項目を更新。

° 「[Receiver clock correction] セクション」の [Enable and select number ofsequences to use] の項目を更新。

° 「[Advanced clocking] セクション」および「[SATA] セクション」を追加。

° 「ヘルパーブロックの位置に関するセクション」の [Include reset controller inthe...] の項目から注記を削除。

• 第 5 章:

° 「コアレベルの制約」の箇条書きの第 1 項目を更新。

° 「クロック周波数」を更新。

• 付録 C: 『UltraScale FPGA GTY トランシーバーユーザーガイド』 (UG578) および『Virtex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS893) を「参考資料」に追加。

2013 年 12 月 18 日 1.1 初版






法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ )に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれら

に限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴

社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、

直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、

その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、

ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいか

なる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書

面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイ

リンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参

照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになり

ます。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するため

に、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと

責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照して

ください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフ

ティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前ま

たは提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使

用するリスクはすべて顧客が負い、製品責任の制限を規定する適用法令および規則にのみ従うものとします。

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この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの

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け付けておりません。あらかじめご了承ください。


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