USB to SDLC V2.1

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사용자 매뉴얼

USB2S

USB to SDLC V2.1

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목 차

1. 개 요

2. 제품 사양 및 기능

2.1 사양

2.2 기능

3. 사용자 환경 설정

4. 사용자 기본 매뉴얼 설명 및 예제(기본 레지스터 설정)

4.1 터미널 Help 매뉴얼

4.2 레지스터 설정(예)

5. USB2S 데이터 통신 구조

6. ZiLOG USER’s MANUAL(SDLC)

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1. 개 요

모든 산업 분야에서 컴퓨터는 뗄 수 없는 하나의 작업 수단으로 사용 되고 있다. 이러한 산업용 컴퓨터 및 일반

PC(Personal computer)는 성능이 나날이 향상 되어 지고 목적에 따라, 분야 별로 중추적인 역할을 가지고 사용

되어진다. 그리고 사용 목적에 따라 여러 장치와 연동하여, 산업 현장에서 각 장비 및 장치에 맞게 표준화된 인

터페이스, 아키텍처 등을 토대로 많은 디바이스들이 각각의 목적에 맞게 설계 되어지고 사용되고 있다.

특히, 여러 디바이스 중에 USB 인터페이스가 유용성에 있어 두각을 보인다.

또한 USB는 Hot-pluggable 방식으로 PC와 연결하여 사용 되어지며 별도의 전원 공급장치가 필요 없도록 되어

있다. 우리가 개발한 장치는 사용자가 손쉽게 데이터 통신을 확인 하기 위한 하나의 도구로써 개발하였다. 개발

된 장치는 USB 인터페이스를 통해서 PC와 연결 되어지고, SDLC(synchronous data link control)변환 모듈 부분은

시리얼 통신을 통해 장치와 연결 되어진다.

본 장치는 동기(synchronous) 및 비동기(asynchronous), SDLC통신 규약(communications protocol)을 사용하기 위

해, 기존에 경쟁사 제품에서 사용되어진 여러 기능들 중에 필요한 장점만을 고려하였다.

사용자가 PC에서 확인 및 점검 하기 위해 만들어진 장치를 소형화 및 간소화하여 필요한 기능만 쓰도록 개발하

게 된 장치가 USB2S이다.

사용자 매뉴얼을 통해 우리가 개발한 장치에 대한 소개를 하고자 한다. 아래의 그림 1은 우리가 개발한 장치의

내부 구성 흐름이다. 사용자가(좌측) USB 인터페이스를 통해 PC에서 시리얼 터미널로 데이터 통신을 PC로 모니

터링하며, 시리얼 통신(우측)을 통해 장치 및 장비와 연결 되어진다.

그림 1. USB2S 내부 구성도

*USB2S(2S: Serial Interface & SDLCl) 이하 USB2S라 지칭함.

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2. 제품 사양 및 기능

2.1 사양

- USB 드라이브 지원(FTDI: FD245RL)

- USB 인터페이스/ 5Vdc 전원 공급(SDLC변환모듈)

- 8비트 마이크로 컨트롤러

- USB 케이블을 이용한 직렬통신 데이터 전송

- SDLC 데이터 전송속도 1Mb

- 9 pin D-sub 암(female) 커넥터/ 시리얼 통신(serial interface)

- RS485 Interface(최대전송속도 4Mbps), 전이중 방식(full-duplex) 설계

- 16Mhz 외부 클럭사용, AUX 클럭으로 Baund Rate 다양화 설정 가능(문의): 정확한 주파수 발생

- 제품크기 최소화(minimize), 전체 무게 120g: 경량화(lightweight)

- 알루미늄 케이스

2.2기능

- PC(USER) to SDLC(Device): SDLC데이터 통신 검증 및 시험용(방산/ex,유도무기체계)

* USB to Serial Interface: PC의 USB port 연결, 장비와는 시리얼통신(TIA규격 RS통신)

- 시리얼 통신지원

- 동기 및 비동기식 데이터 통신지원: 레지스터 세팅으로 다양한 방법으로 데이터 전송가능

- SDLC mode

- CLOCK mode, etc. 기능지원(ZiLOG SDLC CHIP APP.)

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3. 사용자 환경 설정

COM방식 SDLC통신모듈 사용자 환경 구성방법

1) 구성: 시리얼 터미널 프로그램(제공), USB2S(SDLC변환모듈장치)

그림 2. 시리얼 터미널(좌측: Terminal V1.9b)과 USB2S(우측)

2) 데이터의 송수신은 PC에서 SDLC통신모듈까지는 USB로, SDLC통신간에는 RS485(시리얼 통신)로 데이터를

송수신 한다. (그림 1. 참고)

( USB Controller: FTDI245R, SDLC Controller: Zilog Z85230 )

3) 준비: PC통신 터미널 프로그램을 준비 합니다.(제공된 Terminal V1.9b WIN OS 환경에 설치)

4) 설치: USB2S PC에 연결시 자동인식, 설치시 FTDI사의 USB 드라이버를 다운로드 받아 PC에 설치 한다.

(USB 드라이버설치: http://www.ftdichip.com/Support/Documents/InstallGuides.htm)

5) 연결: SDLC 통신모듈(USB2S)의 USB커넥터를 PC의 USB 포트에 연결 한다. (아래의 예는 윈도우 7를

기준으로 설명함)

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방법1,

COM포트 확인: 윈도우OS 내컴퓨터 시스템 속성 장치관리자 포트(COM&LPT) USB Serial

Port(COM?)인식

방법2, 제어판하드웨어 및 소리장치 및 프린터장치관리자 확인가능,

방법3, 윈도우시작에서 프로그램 및 파일 검색 창에서 장치관리자 검색

아래 그림3은 장치 관리자 접속 후 USB COM포트가 7번으로 인식된 모습이다. USB가 연결되지 않으면

USB Serial Port (COM7)가 사라진다.

그림 3. 장치관리자 COM포트 확인

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*COM포트 변경시 설정 방법: 그림 4에 장치 관리자의 포트구성에서 인식된 USB Serial Port (COM7)을 더블 클릭

또는 마우스 우클릭하여 속성 클릭 한다.

그림 4. 장치관리자 COM포트 설정

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속성 창에서 포트설정 매뉴를 클릭한다. 고급 아이콘을 클릭하면 그림 5와 같이 COM포트 고급 설정 창이 열린

다. COM 포트 번호(P)창에서 포트 번호를 변경할 수 있다.

다른 장치와 포트 번호가 겹칠 경우와 기타 환경 조건에 따라 포트 번호 변경이 필요할 때 사용한다.

세부 포트 환경 사항은 사용자에 의해 변경이 가능하다.

그림 5. 장치관리자 COM포트 고급설정(포트변경)

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6) 동작: 제공된 PC통신터미널 프로그램을 압축을 푼 후 동작 시킨다.(그림 6. 터미널 프로그램)

그림 6. 터미널 프로그램

7) 통신설정: 시리얼(Serial)통신을 위한 통신 파라미터를 설정한다.

7.1 Com Port를 설정한다. (USB, 터미널 포트연결)

터미널 COMs를 누르면 COM포트가 검색된다. 현재 사용할 수 있는 즉, PC와 연결 되어져 있는 포트가

검색되어 진다.

그림 7과 같이 COM1과 COM7이 PC와 연결 되어진 걸 볼 수 있다.

COM7를 선택하여 Connect 아이콘을 클릭 하면 Disconnect로 변경되며 터미널가 연결된 상태가 된다.

기본 터미널 프로그램 설정은 아래와 같다.

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(연결전)

(연결후)

그림 7. 터미널 프로그램 포트 연결

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7.2 BaudRate는 터미널에서 2M bps 설정 최대 4M bps 설정가능.

7.3 Data bits는 8 bits를 설정.

7.4 Parity는 none,

7.5 Stop bits는 1 bit,

7.6 Handshaking은 none을 설정.

*USB2S 데이터 통신 기본 사항(설계기준사양)

- SDLC통신속도는 최고 1Mbps 입니다.

- 송신데이터의 한 프레임 크기는 100바이트 이내로 제한합니다.

- 송신데이터의 한 프레임 내의 바이트간의 간격은 1ms 이내 이어야 하며, 프레임 간의 간격은 1ms 이상

이어야 합니다.

- 수신 데이터의 프레임간의 간격은 40us 이상이어야 합니다.

- 수신프레임의 크기에는 제한이 없습니다.

이상, 터미널 프로그램 환경에서 기본 환경 설정을 설명 하였다.

다음 장은 터미널 프로그램에서 기본 매뉴얼(Help Manual)에 대해 설명하고, 예제를 통해 레지스터 사용 방법을

알아 보려 한다.

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4. 사용자 기본 매뉴얼 설명 및 예제(기본 레지스터 설정)

4.1 터미널 Help 매뉴얼

기본 사용자 매뉴얼은 주로 사용하는 레지스터를 터미널에서, Help로 그림 8과 같이 명령창에 !@H 넣고 send를

누르면 확인 할 수 있다.

그림 8. 터미널 프로그램 Help

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그림 8의 Help 내용은 아래와 같이 텍스트로 전시 되며, 터미널 Help 내용을 설명하고자 한다.(ver 2.1 기준)

--- REGISTER DESCRIPTIONS_Help (V2.1) 2017.9.25----

SCC Write Registers(User Manual, chapter5 Table 5-1.) => !@Wxyz, x=0-F:write_reg, y=0-

F:write_val_hi_nibble, z=0-F:write_val_low_nibble

SCC 쓰기 레지스터이며, !@는 레지스터 설정하기 위한 특수 문자이며, WX는 쓰기(Write) 레지스터 주소

(X), Y,Z는 환경 설정 값을 의미 한다. 자세한 내용은 예제를 통해 자세한 설명을 하기로 한다.

SCC Check Write Registers(User Manual, chapter5 Table 5-1.) => !@RWx , x=0-F :read_Write_reg

SCC 쓰기 레지스터의 설정한 값을 확인 하기 위한 명령어다.(테이블 5-1. Read Write: RW, X:레지스터 주

소)

SCC Read Registers(User Manual, chapter5 Table 5-2.) => !@Rx , x=0-F :read_Read_reg

SCC 읽기 레지스터를 의미 한다.(테이블 5-2. Read: R, X:레지스터 주소)

그림 9. SCC 레지스터 테이블(Zilog사 제공)

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1. BaudRate(User Manual, chapter 5.2.15-16) => WR12(Lower byte BR) + WR13(Upper byte

BR) : !@wcyz + !@wdyz

시리얼 통신에서 보우 레이터 설정을 하기 위한 것으로 Zilog 사용자 매뉴얼을 참고 하면 자세한 내용이

나와 있다.

WR12(진수:WC)과 WR13(16진수:Wd)은 그림 9의 테이블 5-1에 나와 있는 것 처럼 Lower, Upper 값으로

세팅 할 수 있다.

기본적인 세팅 값은 아래와 같이 많이 사용되어지는 10K bps~4M bps로 세팅 할 수 있는 레지스터 값

을 넣어 두었다. 사용하고자 하는 각 보우 레이터 값을 명령창에 넣어 환경을 구성하여 사용 할 수 있다.

(10K: !@wc1e + !@wd03), (20K: !@wc8e + !@wd01), (50K: !@wc9e + !@wd00),

(100K: !@wc4e + !@wd00),

(125K: !@wc3e + !@wd00), (250K: !@wc1e + !@wd00), (500K: !@wc0e + !@wd00),

(800K: !@wc08 + !@wd00),

(1M: !@wc06 + !@wd00), (2M: !@wc02 + !@wd00), (4M: !@wc00 + !@wd00)

2. ClockMode Control(User Manual, chapter 5.2.14) => WR11 : !@wbyz, yz= HEX_ Value

WR11(16진수: Wb) 레지스터는 클럭 모드에서 마스터와 슬레이브 기준을 설정하며, 동기화 및 비동기

환경 설정에 기본 요소의 하나이다.

Write Registers 11(8bits/ BIN_ bit positions) => D7, D6, D5, D4, D3, D2, D1, D0

그림 10에서 클럭 모드 쓰기레지스터 구조를 자세히 보여 준다.

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그림 10. SCC 레지스터 테이블 WR11: 클럭모드(Zilog사 제공)

위의 그림 10기준에서 WR11: 클럭모드 레지스터를 아래와 같이 터미널 Help창에 풀이 해 놓았다.

아래는 Bit 1과 Bit 0을 의미한다.

*D1 & D0 => 00: /TRxC Out= Xtal Output Or 01: /TRxC Out=Transmit Clock Or 10: /TRxC

Out=BR Generator Output Or 11: /TRxC Out=Transmit Clock

아래는 Bit 2을 의미한다.

*D2 => /TRxC O(1)/I(0)

아래는 Bit 4과 Bit 3을 의미한다.

*D4 & D3 => 00: Transmit Clock = /RTxC Pin Or 01: Transmit Clock = /TRxC Pin Or 10:

Transmit Clock = BR Generator Output Or 11: Transmit Clock = DPLL Ouput

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아래는 Bit 6과 Bit 5을 의미한다.

*D6 & D5 => 00: Receive Clock = /RTxC Pin Or 01: Receive Clock = /TRxC Pin Or 10: Receive

Clock = BR Generator Output Or 11: Receive Clock = DPLL Output

아래는 Bit 7을 의미한다.

*D7 => /RTxC Xtal // No Xtal= 0 or 1

ex)trans clock=BR Gen, receive clock=BR Gen, /TRxC Out= BR Gen=> !@Wb56 : HEX_ Value <=>

BIN_ bit positions= 00111000

예) 2진수 값을16진수로 변환하여 레지스터 설정에 적용한다.

3. SDLC Address: !@w6yz

SDLC 통신을 하기 위한 어드레스로 W6번 쓰기 레지스터이다. 통신을 위해 어드레스를 확인하여야 한다.

(그림11. Sync Characters or SDLC address Field)

Ex: (Addr 0xFF:!@w6FF)

그림 11. SCC 레지스터 테이블 WR6: SDLC 어드레스(Zilog사 제공)

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4. REFER_ SCC supports Asynchronous mode(User Manual, chapter 5.2.5) => WR4(stop

bit) : !@w4yz

*Asynchronous mode: bits per-character, the number of stop bits, the clock factor, modem

interface signals, and break detect and generation(reference point => User Manual, chapter 4.2)

5. REFER_Character-Oriented mode: Monosynchronous, Bisynchronous, External Synchronous

(User Manual, chapter 4 or 5)

6. REFER_Bit-Oriented mode:SDLC/HDLC, SDLC/HDLC Loop (User Manual, chapter 4 or 5)

기타 동기 및 비동기 설정 방법 등은 다양하게 환경 구성을 할 수 있으며, 4~6번 레지스터 환경 설정은 6.

ZiLOG USER’s MANUAL(SDLC) 참고한다.

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4.2 레지스터 설정(예)

앞에서 환경 설정 설명과 기본 사용자 Help를 토대로 레지스터 환경 설정에 예를 들어 보려고 한다.

1) Sdlc 내부레지스터인 WR의 Register 확인 및 설정:

SDLC컨트롤을 위한 Help가 PC에서의 터미널에서 설정을 할 수 있다. 앞서 설명한 것 처럼

PC 터미널 환경에서 !@H 의 한 프레임의 명령어를 SDLC모듈에 보내면, 사용안내를 위한 Help

Menu가 표시 된다. 그림11은 help 전시 화면이다.

(프레임내의 각 바이트 간격은 1ms 이내이어야 하며, 그 이상일 시 다음프레임으로 판단 한다.)

그림 11. 터미널 프로그램(Help ver. 2.1)

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Sdlc 내부 레지스터는

16개의 Write Register(0-15)와

16개의 Read Register(0-15)로 되어 있다.

Write Register는 수행 명령을 담고, Read Register는 처리된 결과를 표시합니다.

!@H 프레임을 보내면, 기본 사용에 도움이 된다.

2) Write Register에 데이터를 넣을시: 예문

!@Wxyz, x=0-F:write_reg번호, y=0-F:write_val_hi_nibble, z=0-F:write_val_low_nibble에서

W: Write Register를 지칭한다.

x: 0-F로 0-15번의 Write Register 번호를 지칭,

yz: 명령값의 High Nibble, Low Nibble을 2바이트의 헥사데시멀로 표현 한다.

예1) Write Register 12번에 수행값의 헥사값 0x06 을 넣을시: (그림 11번)

전송:!@WC06 => 응답:(06)ok

그림 11. 쓰기 레지스터: WR12

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예2) Write Register 7번에 헥사값 0x1a 을 넣을시: (그림 12번)

전송:!@W71a => 응답:(1A)ok,

그림 12. 쓰기 레지스터: WR7

3) Write Register 값을 읽을 시: 쓰기한 레지스터 값이 이상 없는지를 다시 한번 더 확인하기

위한 것(SCC Check Write Registers: RW를 의미한다.)

* Read Registers혼동 하면 안 된다.(앞 절 Zilog 테이블 확인)

!@RWx : x=0-F:read_Write_reg 에서,

RW는 Read Write Register를 지칭하고,

x=0-F는 Read할 Write Register의 번호를 지칭한다.

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예1) Write Register 12 번 값을 읽을 때 그림13: (앞서 그림 11번 쓰기 레지스터 확인시)

전송: !@RWc => 응답: (c:06)ok

그림 13. 쓰기 레지스터 확인: W12

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예2) Write Register 7번 값을 읽을때: (앞서 그림 12번 쓰기 레지스터 확인시)

전송: !@RW7 => 응답: (7=1A)

그림 14. 쓰기 레지스터 확인: W7

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3) Read Register를 읽을 시: SCC Read Registers(User Manual, chapter5 Table 5-2.) 읽기 레지

스터 이며, 쓰기레지스터 확인인 RW와 다르다.

!@Rx : x=0-F:read_Read_reg 에서,

R은 Read Register를,

X=0-F는 Register번호(0-15)를 지칭합니다.

예1) Read Register 12: (c)번의 값을 읽으면 그 값 06값이 읽힌다.(그림 14 참고)

전송: !@Rc => 응답: (c:06)ok

그림 14. 읽기 레지스터 확인: RR12

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예2) Read Register 7번 값을 읽을 때 08값이 읽힌다.(그림 15 참고)

전송: !@R7 => 응답: (7:08)ok

그림 15. 읽기 레지스터 확인: RR7

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4) BaudRate 속도 설정 예제

앞서 설명한 보우레이터 설정의 예이다.

예1) 10K bps설정시: 각각 설정 값을 입력해 준다.

전송: !@wc1e => 응답: (1e)ok

전송: !@wd03 => 응답: (03)ok

그림 16. 쓰기 레지스터 설정: WR12 & WR13

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예2) 20K bps설정시:

전송: !@wc8e => 응답: (8e)ok

전송: !@wd01 => 응답: (01)ok

예3) 100K bps설정시:

전송: !@wc4e => 응답: (4e)ok

전송: !@wd00 => 응답: (00)ok

예4) 1M bps설정시:

전송: !@wc06 => 응답: (06)ok

전송: !@wd00 => 응답: (00)ok

기타 설정 값은 Help 내용을 참고 한다.

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5) Clock Mode Control 설정 예제

예1) Transmit Clock을 BR Generator output을 사용하고, Receive Clock도 BR Generator Clock을 사

용시:

bits: 01010110 = 0x56,(Bit 어드레스,그림 10 참고)

전송: !@wb56 => 응답: (56)ok

그림 17. 쓰기 레지스터 설정: WR11

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예2) Transmit Clock을 BR Generator output을 사용하고, Receive Clock은 /RTxC Pin을 사용시:

bits: 00010110 = 0x16,

전송: !@wb16 => 응답: (16)ok

그림 18. 쓰기 레지스터 설정: WR11

기타 MODE별 상세기능은 ZiLOG USER Manual을 참고 바랍니다.

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5. USB2S 데이터 통신 구조

그림 19. USB2S 내부 구성

그림 19는 USB2S의 내부 구성도이다. 8Bit MCU에서 SDLC 칩과 USB쪽을 제어 한다. 외부 클럭으로는

16Mhz가 구성 되어 있으며, RS 데이터 및 클럭 통신 방향은 그림 21, 그림 22와 같이 제한 한다.

RS 시리얼 통신 부분의 D-sub(9pin)은 그림 20과 같다. 장치 및 장비와 환경 구성시 참고 할 수 있다.

D-sub커넥터는 USB2S 변환 모듈 쪽은 암 커넥터로 구성 되어 있다.

내부 AUX(SUB) CLK는 Baud rate 다양한 지원을 하기 위해 만들어 놓은 것이다. 표 1를 참고 할 수 있다.

D-sub커넥터 8,9번 PIN이 AUK CLK으로 구성 되어 있지만, 현재 수신 포트로 사용 중이다. (상세내용은

문의)

TIA-485, Tranceiver

TX

RX

CLK IN

CLK OUTOr IN

RXD

TXD

LCLK 1

LCLK 2

DATA

CONT

CLK

DATA

CONT

CLK

DATA

CONT

8BIT MCU

16Mhz

INTVEINT

ZILOGSDLC Controller

DATA

CONT

USB

USB FIFO Bridge

SUB CLK

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그림 20. 시리얼 통신(D-sub): PIN NAME

USB TO SDLC

DATA OUT J1 Female PIN-OUT

J1 Female Pin Connector

1 2 3 4 5

6 7 8 9

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그림 21. USB2S 데이터 통신 방향1

CLK OUT

TX DATA

RX

DATA

사용안함

TIA-485, Tranceiver

TX

RX

CLK IN

CLK OUTOr IN

RXD

TXD

LCLK 1

LCLK 2CLK16Mhz

ZILOGSDLC Controller

SUB CLK

ㅇ

CLK IN

TX DATA

RX

DATA

사용안함

TIA-485, Tranceiver

TX

RX

CLK IN

CLK OUTOr IN

RXD

TXD

LCLK 1

LCLK 2CLK16Mhz

ZILOGSDLC Controller

SUB CLK

DI

TIA-485, Tranceiver

TX

RX

CLK IN

CLK OUTOr IN

RXD

TXD

LCLK 1

LCLK 2CLK16Mhz

ZILOGSDLC Controller

SUB CLK

CLK OUT

TX DATA

RX

DATA

RX CLK IN

DI

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그림 22. USB2S 데이터 통신 방향2

*사각형: 분배

TX DATA

RX DATA

TIA-485, Tranceiver

TX

RX

CLK IN

CLK OUTOr IN

RXD

TXD

LCLK 1

LCLK 2CLK16Mhz

ZILOGSDLC Controller

SUB CLK

DI

CLK

OUT

사용 못함

TIA-485, Tranceiver

TX

RX

CLK IN

CLK OUTOr IN

RXD

TXD

LCLK 1

LCLK 2CLK16Mhz

ZILOGSDLC Controller

SUB CLK

TX DATA

RX DATA

CLK IN

사용 못함

TIA-485, Tranceiver

TX

RX

CLK IN

CLK OUTOr IN

RXD

TXD

LCLK 1

LCLK 2CLK16Mhz

ZILOGSDLC Controller

SUB CLK

TX DATA

RX DATA

CLK IN

사용 못함

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그림 23. USB2S 데이터 통신(회로도)

그림 20의 시리얼 통신 핀과 연결된 내부 회로가 그림 23이다. AUX_CLK은 8,9핀에 해당되며, 앞서 설명한 바와

같이 보조 클럭 또는 RX용 포트로 활용된다.

그림 24. USB2S 데이터 통신 흐름도

그림 24는 설명한 것과 같은 SDLC칩의 채널사용을 보여 주며, 우리가 개발한 USB2S는 채널 A를 양뱡향 통신으

로 사용하며, 채널 B는 보조 클럭과 수신용으로 제한되어 있다.

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표 1. Clock Frequency에 따른 baud rate 예

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6. ZiLOG USER’s MANUAL(SDLC)

당사의 USB2는 help환경에서 지원하는 모드에 대한 매뉴얼 중심으로 작성하였으며, 기타 추가 제공하는

SDLC칩(ZiLoG사) 매뉴얼을 통해 다양한 데이터 통신을 할 수 있다.

다음 아래의 내용 매뉴얼은 당사가 추가적으로 PDF변환 파일로 제공하며, Zilog사에서 제공 받을 수 있

다.

Chapter 3. SCC/ESCC Ancillary Support Circuitry 3.1 Introduction ..................................................................................................................................... 3-1 3.2 Baud Rate Generator ...................................................................................................................... 3-1 3.3 Data Encoding/Decoding ................................................................................................................ 3-4 3.4 DPLL Digital Phase-Locked Loop ................................................................................................ 3-7

3.4.1 DPLL Operation in the NRZI Mode ............................................................................. 3-8 3.4.2 DPLL Operation in the FM Modes .............................................................................. 3-9 3.4.3 DPLL Operation in the Manchester Mode .................................................................. 3-10 3.4.4 Transmit Clock Counter (ESCC only) ......................................................................... 3-10

3.5 Clock Selection ............................................................................................................................ 3-11 3.6 Crystal Oscillator .......................................................................................................................... 3-14 Chapter 4. Data Communication Modes 4.1 Introduction ................................................................................................................................... 4-1

4.1.1 Transmit Data Path Description .......................................................................................4-1 4.1.2 Receive Data Path Description ...................................................................................... 4-2

4.2 Asynchronous Mode ........................................................................................................................ 4-3 4.2.1 Asynchronous Transmit ....................................................................................................4-4 4.2.2 Asynchronous Receive .....................................................................................................4-6 4.2.3 Asynchronous Initialization ...............................................................................................4-7

4.3 Byte-Oriented Synchronous Mode ................................................................................................... 4-8 4.3.1 Byte-Oriented Synchronous Transmit ...............................................................................4-8 4.3.2 Byte-Oriented Synchronous Receive .............................................................................. 4-10 4.3.3 Transmitter/Receiver Synchronization ............................................................................ 4-17

4.4 Bit-Oriented Synchronous (SDLC/HDLC) Mode .............................................................................. 4-18 4.4.1 SDLC Transmit ............................................................................................................... 4-19 4.4.2 SDLC Receive ................................................................................................................ 4-22 4.4.3 SDLC Frame Status FIFO .............................................................................................. 4-27 4.4.4 SDLC Loop Mode ........................................................................................................... 4-30

USB to SDLC V2.1

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Chapter 5. Register Descriptions 5.1 Introduction ........................................................................................................................................ 5-1 5.2 Write Registers .................................................................................................................................. 5-2

5.2.1 Write Register 0 (Command Register) ............................................................................. 5-2 5.2.2 Write Register 1 (Transmit/Receive Interrupt and Data Transfer Mode Definition) ...........5-4 5.2.3 Write Register 2 (Interrupt Vector) .....................................................................................5-7 5.2.4 Write Register 3 (Receive Parameters and Control) ..........................................................5-7 5.2.5 Write Register 4 (Transmit/Receive Miscellaneous Parameters and Modes) .................. 5-8 5.2.6 Write Register 5 (Transmit Parameters and Controls) ..................................................... 5-9 5.2.7 Write Register 6 (Sync Characters or SDLC Address Field) ............................................ 5-10 5.2.8 Write Register 7 (Sync Character or SDLC Flag) ............................................................. 5-11 5.2.9 Write Register 7 Prime (ESCC only) ................................................................................. 5-12 5.2.10 Write Register 7 Prime (85C30 only) .............................................................................. 5-13 5.2.11 Write Register 8 (Transmit Buffer) .................................................................................. 5-13 5.2.12 Write Register 9 (Master Interrupt Control) ..................................................................... 5-14 5.2.13 Write Register 10 (Miscellaneous Transmitter/Receiver Control Bits) ............................ 5-15 5.2.14 Write Register 11 (Clock Mode Control) ......................................................................... 5-17 5.2.15 Write Register 12 (Lower Byte of Baud Rate Generator Time Constant) ....................... 5-18 5.2.16 Write Register 13 (Upper Byte of Baud Rate Generator Time Constant) ....................... 5-19 5.2.17 Write Register 14 (Miscellaneous Control Bits) .............................................................. 5-19 5.2.18 Write Register 15 (External/Status Interrupt Control) ...................................................... 5-20

5.3 Read Registers ................................................................................................................................... 5-21 5.3.1 Read Register 0 (Transmit/Receive Buffer Status and External Status) ........................... 5-21 5.3.2 Read Register 1 ................................................................................................................. 5-23 5.3.3 Read Register 2 ................................................................................................................. 5-24 5.3.4 Read Register 3 ................................................................................................................. 5-25 5.3.5 Read Register 4 (ESCC and 85C30 Only) ......................................................................... 5-25 5.3.6 Read Register 5 (ESCC and 85C30 Only) ......................................................................... 5-25 5.3.7 Read Register 6 (Not on NMOS) ........................................................................................ 5-25 5.3.8 Read Register 7 (Not on NMOS) ........................................................................................ 5-25 5.3.9 Read Register 8 .................................................................................................................. 5-26 5.3.10 Read Register 9 (ESCC and 85C30 Only) ........................................................................ 5-26 5.3.11 Read Register 10 .............................................................................................................. 5-26 5.3.12 Read Register 11 (ESCC and 85C30 Only) ...................................................................... 5-27 5.3.13 Read Register 12 .............................................................................................................. 5-27 5.3.14 Read Register 13 .............................................................................................................. 5-27 5.3.15 Read Register 14 (ESCC and 85C30 Only) ...................................................................... 5-27 5.3.16 Read Register 15 .............................................................................................................. 5-27

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업데이트 2017. 10.31: 내용 구성 추가 설명