variability characterization using an ro-array test … 10 単体セル評価(2/4):...

02012/8/21

低電圧動作に向けたXOR論理ゲートの構成法の検討

西澤真一，石原亨，小野寺秀俊

京都大学情報学研究科

JST, CREST, Japan

DAシンポジウム2013

12012/8/21

アウトライン序論

評価対象となるXORゲート

実験結果

結論


22012/8/21

序論 (1/2) 算術論理回路の性能はXORセルの性能に大きく依存する

e.x.桁上げ伝搬加算器

XOR論理を相補CMOSで構成すると回路面積が大きい

パストランジスタ論理はXOR論理を効率良く実現可能[1-2]


b3a3

s3

bNaN

sNco

b2a2

s2

b1a1

s1

ci

32012/8/21

序論 (2/2) VLSIの消費エネルギーの削減が要求されている

電源電圧の低下が効果的

パストランジスタは出力電圧がVTHの分低下するため，低電圧動

作に適さない問題がある

遅延/スリューが大きい

微細プロセスではVTH /VDDが高い

プロセスばらつきに脆弱

低電圧動作に適するXORの回路構成について評価する必要が

ある


42012/8/21



実験結果

結論


52012/8/21

評価対象(1/2)

CCMOS-XOR

相補CMOS型

一般的なセルと同じ回路

構造

12 Transistors

DPL-XOR

CMOSトランスミッション

ゲート型(Dual pass

transistor logic: DPL)

BもしくはB を選択し出力

10 Transistors

A

B

A

B

B

A

B

A

B

A

B

A

A

YB

A A

A

A Y

4種類のXORセルを評価


62012/8/21

評価対象(2/2) SPL-XOR

パストランジスタ型(Single

Pass Transistor Logic)

(A,B)=(0,0)の時の駆動力

を前段のセルに依存

4 Transistors

SPLB-XOR

パストランジスタ型XNORに

バッファを付加

バッファを付加する事で弱い

駆動力を補償

6 Transistors

B

A

Y

B

A Y


72012/8/21

評価項目 4種のXORゲートを65-nm LP CMOSで実装，評価

表：XORセルのレイアウト結果 [um2]


(1) セルレベルの評価(Simulation)

(2) 回路設計実験(Simulation)

(3) 実シリコンでの評価(実測)

CCMOS

-XOR

DPL-

XOR

SPL-

XOR

SPLB-

XOR

4.68 4.32 1.8 2.52

遷移遅延/伝搬遅延

消費エネルギー

回路面積

回路設計への親和性

遅延ばらつき

82012/8/21



実験結果

セル単体の遷移遅延/伝搬遅延の評価

論理合成による回路性能の評価

ROによる遅延ばらつきの評価

結論


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単体セル評価 (1/4): Setup 入力スリュー/出力負荷に対する伝搬遅延/遷移遅延を評価

以下FO3入力スリュー/FO3負荷の伝搬遅延を抜粋

6つの入力パターンのうち最も伝搬遅延/遷移遅延の大きいパ

ターンを比較

対象電圧：定格1.2V / 低電圧0.6V

DUT

Equivalent FO3-

INV. waveform

Equivalent

FO3-INV.

load


102012/8/21

単体セル評価 (2/4): 伝搬遅延@1.2V

DPL-XORはCCMOS-XORより遅い

Inverterを2つ通るパスがクリティカルパス

SPL-XORが最も速い (しかしスリュー大)

SPLB-XORは立ち下がり遅延が遅い

パストラの出力スリューがInverterの遅延を大きくしている

Rise delay Fall delay

B

A Y

SPLB-XOR

(1)

(1)

Weak (1)

B

A

A

DPL-XOR

1.2V

Dela

y [

a.u

.]

DAシンポジウム2013CCMOS

-XOR

DPL-

XOR

SPL-

XORSPLB-

XOR

112012/8/21

単体セル評価 (3/4): 伝搬遅延@0.6V

DPL-XORはCCMOS-XORより速い

CCMOS-XORのトランジスタスタックが遅いため

SPL-XOR・SPLB-XORは立ち下がり遅延が極端に遅い (~310x)

パストラによる回路は低電圧には向かない

Rise delay Fall delay

0.6VD

ela

y [

a.u

.]

A

B

A

B

B

A

B

A

B

A

B

A Y

CCMOS-XOR


CCMOS

-XOR

DPL-

XOR

SPL-

XORSPLB-

XOR

122012/8/21

単体セル評価 (4/4): CCMOS-XOR (相補CMOS)とDPL-XORの比較

CCMOS-XORのDPL-XOR優劣は入

力スリューに依存する

DPL-XORはスリューが大きい領域で

CCMOS-XORより高速

低電圧では入力スリューが大きいた

め，DPL-XORの方が低電圧動作に

適する

input slew [ps]

input slew [ps]

CCMOS-

XOR is

better

DPL-XOR

is better

Min. slew

@FO3 Inv.

1.2V

0.6V


CCMOS

-XOR

DPL-

XOR

132012/8/21

論理合成による回路設計実験合成対象: 32-bit桁上げ保存加算器(CSA)

Primitive library: Inverter, Buffer, NAND2-4, NOR2-4

上記Lib.にXORセルを1種足し，再度合成を行う

タイミング制約は固定

回路の消費エネルギー(HSIM)/面積を比較

電源電圧1.2V/0.6Vで評価

netlistRTL

Prim.lib

TimingSynthesis

Area

Synthesis w/ Primitive lib. Synthesis w/ XOR

netlist

RTL

Prim.libSynthesis

AreaXOR

Timing

142012/8/21

回路設計実験結果@1.2V XORを付加した回路は面積/エネルギーともに削減

DPL-XORを利用した回路が最も面積/消費エネルギーが小さい

面積: 38%. 消費エネルギー: 17%

SPL-XORはクリティカルパスには使用されず

Synthesized area Energy consumption

1.2V 1.2V

Are

a [

a.u

.]

En

erg

y [

a.u

.]


CCMOS

-XOR

SPLB-

XOR

DPL-

XOR

Plim.

Lib.

CCMOS

-XOR

DPL-

XOR

SPL-

XOR

SPLB-

XOR

Plim.

Lib.SPL-

XOR

152012/8/21

回路設計実験結果@0.6V SPL/SPLB-XORを付加した回路はタイミング制約を満たさず

パストランジスタのスリューが大きく，次段のセルの遅延が悪化するため

DPL-XORを利用した回路が最も面積/消費エネルギーが小さい

面積: 39%. 消費エネルギー: 7%

Synthesized area Energy consumption

0.6V0.6V

Are

a [

a.u

.]

En

erg

y [

a.u

.]


CCMOS

-XOR

SPL-

XOR

SPLB-

XOR

DPL-

XOR

Plim.

Lib.

CCMOS

-XOR

DPL-

XOR

SPL-

XOR

SPLB-

XOR

Plim.

Lib.

162012/8/21

ROによるばらつきの評価

リングオシレータ(RO)による評価回路

CCMOS/DPL/SPL-XORからなる3種のROをSECTIONに搭載

SECTIONを計294個集積

65-nm LP CMOSプロセスによる2 x 4 mm2

XORの入力ポートのうち1ポートをプルアップ

SPL-XORの特性が最悪となる (A,B)=(0,0)ではなく(1,0)で構成

ROTEG_A

SECTION

ROTEG_B


RO w/ XOR

172012/8/21

ROによる実測 (m) SPL-XORによるROが最も速い

SPL-XORは(A,B)=(1,1)の時に最も高速に動作する

SPL-XORは論理段数1段 vs.CCMOS-XOR/DPL-XORは

論理段数2段

DPL-XORはCCMOS-XORよりも速い

B

A

A Y

B

A

Y

A

1st stage 2nd stage

DPL-XOR SPL-XOR


CCMOS

-XOR

DPL-

XOR

SPL-

XOR

182012/8/21

ROによる実測 (s/m) SPL-XORによるROは低電圧でばらつきが大きい

0.6Vにおいて2.96%

単体パストランジスタを利用する回路は低電圧動作に向かない

DPL-XORとCCMOS-XORのば

らつきはほぼ同等

トランスミッションゲート型は

相補CMOS型と同等の特性


CCMOS

-XOR

DPL-XOR

SPL-

XOR

192012/8/21



実験結果

結論


202012/8/21

結論低電圧動作に適するXOR論理の実現方法について検討した

4種類のXORゲートを選択し，単体セルの性能評価/論理合成に

よる回路の性能評価，およびROによるばらつきの評価を行った

パストランジスタ型XORは低電圧動作には向かない事がわかっ

た．

トランスミッションゲート型XORは入力スリューが大きい領域で優

位

低電圧動作にはトランスミッションゲート型XORが有効である

相補CMOS型XORに比べ，桁上げ先見加算器の回路面積を

24%削減し，35%エネルギーを削減


212012/8/21

Thank you!


222012/8/21

Backup


232012/8/21

Test Chip Block Diagram

ROTEG(A/B) macro has 294 SECTIONs(A/B)

Each SECTION(A/B) have several types of ROs

7-stage RO is used for IR-drop measurement

One RO is enabled in same time Reduce uncertainty

SECTION(A) has VCCS

RO

RO

SE

L

DE

C

VCCSVVCCS

SELRO

EN DIV

SECTION

OUT

SECTION

SE

L

DE

C

VVCCS

SELSEC

EN DIV

OUT

ROTEG

SECTION


242012/8/21

RO using XOR w/ slowest cond. Slowest condition of SPL-XOR is (A,B)=(0,0)

Input port of XOR need to connect to VSS

Becomes large PMOS chain

Equal to short the input and output of NAND gate


252012/8/21

Characterization (1/3): Delay 1.2V

2-input XOR has 4-input pattern.

Evaluate largest delay/slew pattern, .

Rise/Fall delays characteristics

CCMOS-XOR and DPL-XOR: same rise/fall

characteristics

SPL-XOR and SPLB-XOR: small rise delay, large fall

delay

Weak drivability pattern create large fall delay

Input slew [ps]Load cap. [pF]

Rise delay [ps]


Fall delay [ps]


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Characterization (2/3): Slew 1.2V

Rise/Fall slew characteristics

CCMOS-XOR and DPL-XOR: same rise/fall

characteristics

SPL-XOR and SPLB-XOR: small rise slew, large fall slew

Weak drivability pattern create large fall delay

hakeinozu


Rise slew [ps]


Fall slew [ps]

SPL-XOR:

out of range


272012/8/21

序論 (1/2) 算術論理回路の性能はXORセルの性能に大きく依存する

XOR論理を相補CMOSで構成すると回路面積が大きい

XOR論理の構成法が数多く提案されている

面積/遅延/消費エネルギーがそれぞれ異なる

パストランジスタを利用することで，少ないトランジスタでXOR論

理を実現可能である

XOR logic

Complementary CMOS

Dual Pass Tr

Single Pass Tr

目的：最適な回路構成(Logic

Style)を調べる


282012/8/21

序論 (2/2) VLSIの消費エネルギーの削減が要求されている

電源電圧の低下が効果的

パストランジスタは出力電圧がVTHの分低下するため，低電圧動

作に適さない問題がある

低電圧では遅延/スリューが大きくなる

微細プロセスはVTH /VDDが高いため，回路動作への影響大

プロセスばらつきの影響を受けやすい

低電圧動作に適するXORの回路構成について評価する必要が

ある


292012/8/21

評価対象(3/3) 4種のXORゲートを65-nm LP CMOSで実装

SPL-XORが最も回路面積が小さい

# of Tr. Area [um2]

CCMOS

-XOR

C相補CMOS 12 4.68

DPL-

XOR

DPL 10 4.32

SPL-

XOR

パストランジスタロジック 4 1.8

SPLB-

XOR

パストランジスタ+バッファ 6 2.52

表：XORセルのレイアウト結果


variability characterization using an ro-array test … 10 単体セル評価(2/4):...

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