ve devrelerİ lojİk kapilar
TRANSCRIPT
-
7/31/2019 VE DEVRELER LOJK KAPILAR
1/30
52
SAYISAL ELEKTRONK Derin
VE DEVRELER LOJK KAPILAR
Saysal devrelerin tasarmnda kullanlan temel devre elemanlarna Lojik kaplar adverilir. Bir lojik kap bir k, bir veya birden fazla giri hattna sahiptir. k, girihatlarnn durumuna bal olarak Lojik-1 veya Lojik-0 olabilir. Bir Lojik kapnngirilerine uygulanan sinyale bal olarak knn ne olacan gsteren tabloyadoruluk tablosu (truth table) ad verilir. VE(AND), VEYA(OR), DEL(NOT),VEDEL(NAND), VEYADEL(NOR), ZELVEYA(EXOR) ve ZELVEYADEL(EXNOR) temel lojik kaplardr.
BLM 3
-
7/31/2019 VE DEVRELER LOJK KAPILAR
2/30
53
SAYISAL ELEKTRONK Derin
3.1. DORULUK TABLOLARI (TRUTH TABLE)
Doruluk tablolar saysal devrelerin tasarmnda ve analizinde kullanlan en basit vefaydal yntemdir. Doruluk tablosu giri deikenlerinin alabilecei olas btndurumlar iin k ifadesinin ne olduunu gsteren tablodur. Bir doruluktablosunda eer n sayda giri deikeni varsa bu deikenler olas 2n sayda deiikdurum alabilirler. rnein bir saysal devrenin iki (n=2) giri deikeni varsa budeikenlerin alabilecei durum says 22=4 iken, giri deikeni (n=3) iin 23=8farkl durum yazlabilir. Saysal devreleri tasarlarken en nemli ilerden birisi doruluktablosunun oluturulmasdr. Doruluk tablosu olutururken belli bir ama iintasarlanacak devrenin giri deiken says bulunduktan sonra bu girideikenlerinin alaca olas durumlarda devre knn ne olmas gerektii tabloya
yazlmaldr.
Aada ekil 7.1de A ve B iki giri deikeni, Q ise k gstermek zere iki girideikeni iin oluturulmu olan doruluk tablosu verilmitir.
Giriler k
A B Q
0 0 1
0 1 01 0 1
1 1 1
ekil 7.1 ki giri deikenli doruluk tablosu
3.1. MANTIK KAPILARI (LOGIC GATES)
3.1.1 VE KAPISI(AND GATE)
VE kapsnn bir k, iki veya daha fazla giri hatt vardr. ekil 3.1de iki giri,birkl VE kapsnn sembol, doruluk tablosu ve elektrik edeer devresiverilmitir.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
3/30
54
SAYISAL ELEKTRONK Derin
A B Q
Giriler k
0 0
0 1
1 0
1 1
0
0
0
1
Q
ekil 3.1ki girili VE Kaps
(b) Doruluk Tablosu
Q
AB
(a) Sembol
+
-
A B
12V
(c) Denk anahtar devresi
Bir VE kapsnn almasn denk anahtar devresi yardm ile aklayalm
I- r A ve B anahtarlar ak ise (A=0, B=1) lamba yanmayacaktr (Q=0) .
+
-
A B
12V Q
ekil 3.2
R
II- Eer A anahtar ak (A=0), B anahtar kapal(B=1) ise, lamba yanmayacaktr(Q=0) .
+
-
A B
12V Q
ekil 3.3
R
-
7/31/2019 VE DEVRELER LOJK KAPILAR
4/30
55
SAYISAL ELEKTRONK Derin
III- Eer A anahtar kapal (A=1),B anahtar ak(B=0) ise, lamba yanmayacaktr
(Q=0) .
+
-
A B
12V Q
ekil 3.4
R
IV- Eer A ve B anahtarlar kapal (A=1,B=1) ise,lamba yanacaktr (Q=1).
+
-
A B
12V Q
ekil 3.5
R
k Boolen ifadesi eklinde Q= A. B yazlr. Q eit A VE Beklinde okunur.Buna gre bir VE kapsnn almasyle zetlenebilir;
Bir VE kapsnn girilerinin tamam lojik-1 ise k lojik-1, eer girilerden biri veyatamam lojik-0 ise k lojik-0 olur.
rnek:
-girili bir VE kapsna ait Lojik ifadeyi yazarak doruluk tablosunu oluturunuz.
zm:
Girilere A,B,C dersek (n=3) oluturulacak doruluk tablosunda 23 = 8 farkl durumunyazlmas gerekir.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
5/30
56
SAYISAL ELEKTRONK Derin
Lojik ifade ise;
Q= A.B.C eklinde olacaktr.
rnek:
Aada dalga ekilleri verilen A ve B iaretleri bir VE kaps girilerine uygulanrsa;
a) k dalga ekli nasl olacaktr?b) LED hangi zaman aralklarnda yanacaktr?
10 0 0
000
11
1 1 1
A
B Q
AB
Giriler kA B C Q0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1
-
7/31/2019 VE DEVRELER LOJK KAPILAR
6/30
57
SAYISAL ELEKTRONK Derin
zm:
a-kapsnn doruluk tablosu yardm ile k;
10 0 0
000
11
1 1 1B
t1t0 t2 t3 t4 t5 t6
Lojik-0
Lojik-1
Lojik-1
Lojik-0
Lojik-1
Lojik-0
A
Q
b- LED k ifadesinin Lojik-1 olduu zaman aralklarnda k verecektir.
t0 - t1 LED k verir (Q=1)t1 - t2 LED k vermez (Q=0)t2 - t3 LED k verir (Q=1)t3 - t4 LED k vermez (Q=0)t4 - t5 LED k vermez (Q=0)t5 t6 LED k vermez (Q=0)
3.1.2 VEYA KAPISI (OR GATE)
Bir VEYA kapsnn iki veya daha fazla giri, bir k hatt vardr. ekil-3.6da iki giribir kl VEYA kapsnn lojik sembol, doruluk tablosu ve denk anahtar devresi
verilmitir.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
7/30
58
SAYISAL ELEKTRONK Derin
Q
ekil 3.6ki girili VEYA Kaps
(b) Doruluk TablosuQ
AB
(a) Sembol
+
-
A
B12V
(c) Denk anahtar devresi
A BGiriler k
0 0
0 1
1 0
1 1
0
1
1
1
Q
R
Denk anahtar devresi ile VEYA kapsnn almasn aklayalm
I- Eer A ve B anahtarlar ak ise (A=0, B=1) lamba yanmayacaktr (Q=0) .
+
-
A
B12V
Q
ekil 3.7
R
II- Eer A anahtar ak (A=0), B anahtar kapal(B=1) ise, lamba yanacaktr (Q=1) .
+
-
A
B12V Q
ekil 3.8
R
-
7/31/2019 VE DEVRELER LOJK KAPILAR
8/30
59
SAYISAL ELEKTRONK Derin
III-Eer A anahtar kapal (A=1), B anahtar ak (B=0) ise, lamba yanacaktr (Q=0) .
+
-
A
B12V Q
ekil 3.9
R
IV- Eer A ve B anahtarlar kapal (A=1,B=1) ise,lamba yanacaktr (Q=1).
+
-
A
B12V Q
ekil 3.10
R
k Boolen ifadesi eklinde Q= A + Beklinde yazlr. Q eit A VEYA B eklindeokunur.
Bir VEYA kapsnn almasnyle zetleyebiliriz;Eer bir VEYA kapsnn girilerinden biri veya tamam Lojik-1 ise k Lojik-1,her ikigiriin birden Lojik-0 olmas halinde k Lojik-0 olur.
rnek:
Aada dalga ekilleri verilen A ve B iaretleri bir VEYA kaps girilerineuygulanrsa;a) k dalga ekli nasl olacaktr?
b) LED hangi zaman aralklarnda k verecektir?
-
7/31/2019 VE DEVRELER LOJK KAPILAR
9/30
60
SAYISAL ELEKTRONK Derin
Q
t1t0 t2 t3 t4 t5 t6
01 1
1A
B
AB
1 1
0
0 0 1
1 1
zm:
a- Doruluk tablosu yardm ile k dalga ekli izilirse;
QLojik-1
Lojik-1
Lojik-0
Lojik-0
Lojik-1
t1
t0 t2 t3 t4t
5t
6
01 1
1A
B
1 1
0
0 0 1
1 1
Lojik-0
0
0 1 1 1 1 10
0
b- LED, k dalga eklinin Lojik-1 olduu zamanlarda k verecektir.
t0 - t1 LED k verir (Q=1)t1 - t2 LED k vermez (Q=1)t2 - t3 LED k verir (Q=1)t3 - t4 LED k vermez (Q=0)t4 - t5 LED k vermez (Q=1)t5 t6 LED k vermez (Q=1)
-
7/31/2019 VE DEVRELER LOJK KAPILAR
10/30
61
SAYISAL ELEKTRONK Derin
3.1.3 DEL KAPISI (NOT GATE- INVERTER)
DEL kaps bir giri, bir k hattna sahiptir. k iareti giri iaretinin tersi(deili-tmleyeni) olur. ekil 3.11de standart deil kaps sembol,doruluk tablosuve denk anahtar devresi verilmitir.
Q
ekil 3.11DEL (NOT) Kaps
(b) Doruluk Tablosu
Q
A
(a) Sembol
(c) Denk anahtar devresi
A
Giri k
0
1 0
1
+
-A12V
Q
R
Denk anahtar devresi yardm ile DEL kapsnn almasn aklayalm;
I - Eer A anahtar aksa (A=0) akm devresini Q lambas zerindentamamlayacandan lamba yanacaktr(Q=1).
Q+
-A12V
ekil 3.12
R
II - Eer A anahtar kapal ise (A=1) akm devresini A anahtar zerindentamamlayacandan lamba yanmayacaktr (Q=0)
Q+
-A12V
ekil 3.13
R
k Boolen ifadesi olarak AQ = olarak yazlr. Q eit Ann deili eklindeokunur.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
11/30
62
SAYISAL ELEKTRONK Derin
rnek:
Aada verilen dalga ekli bir DEL kaps giriine uygulanrsa k dalga ekli neolur.
t0
A
Q
A
t1 t2 t3 t4 t5
R
zm:
DEL kapsnn doruluk tablosu yardm ile k dalga ekli aadaki gibiolacaktr.
A
t0
t1
t2
t3
t4
t5
Lojik-1
Lojik-0
Lojik-1
Lojik-0
Q
3.1.4 VE DEL KAPISI (NAND GATE)
VE DEL kapsnn en az iki giri ve bir k vardr. Lojik fonksiyon olarak VEfonksiyonunun DELi olarak tanmlayabiliriz. ekil 3.14de iki giri, bir klVEDEL kapsnn sembol,doruluk tablosu ve denk anahtar devresi verilmitir.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
12/30
63
SAYISAL ELEKTRONK Derin
Q
ekil 3.14ki girili VE DEL Kaps
(b) Doruluk Tablosu
Q
AB
(a) Sembol
+
-
A
B
12V
(c) Elektrik edeer devresi
QAB
A B
Giriler k
0 0
0 1
1 0
1 1
1
1
1
0
Q
R
Denk anahtar devresi yardm ile VEDEL kapsnn doruluk tablosu elde edilebilir;
I - Eer A ve B anahtarlar ak (A=0,B=0) ise akm devresini Q lambaszerinden tamamlar lamba yanar(Q=1).
Q+
-
A
B
12V
R
ekil 3.15
II - Eer A anahtar ak(A=0), B anahtar kapal(B=1) ise akm devresini Q lambaszerinden tamamlar lamba yanar(Q=1).
Q+
-
A
B
12V
R
ekil 3.16
-
7/31/2019 VE DEVRELER LOJK KAPILAR
13/30
64
SAYISAL ELEKTRONK Derin
III - Eer A anahtar kapal(A=1), B anahtar ak ise akm devresini Q lambas
zerinden tamamlar lamba yanar (Q=1).
Q+
-
A
B
12V
R
ekil 3.17
VI - Eer A ve B anahtarlar kapal ise(A=1,B=1) ise akm devresini anahtarzerinden tamamlar Q lambas yanmaz (Q=0).
Q+
-
A
B
12V
R
ekil 3.18
k Boolen ifadesi olarak BAQ = yazlr. Q eit A VEDEL B ekilndeokunur.
VEDEL kapsnn girilerinden birisi veya tamam Lojik-0 ise k Lojik-1, her ikigiri birden Lojik-1 ise k Lojik-0 olur.
rnek:
Aada verilen dalga ekilleri bir VE DEL kaps girilerine uygulanrsa k dalgaekli ne olur.
1 00
0 0
11
1 1 1
A
B
t1
t0
t2
0 1
t3
t4
t5
t6
AB
1 1
-
7/31/2019 VE DEVRELER LOJK KAPILAR
14/30
65
SAYISAL ELEKTRONK Derin
zm:
Girilere uygulanan dalga ekillerinin Lojik seviyelerine baklarak k dalga ekliaadaki gibi olacaktr
QLojik-1
Q
1 00
0 10
11
1 11
A
B
Lojik-0
Lojik-1
Lojik-1
Lojik-0
0 1
AB
t0 t3 t4 t5 t6t1 t2
Lojik-0
1
1111 0 0 0
R
-
7/31/2019 VE DEVRELER LOJK KAPILAR
15/30
66
SAYISAL ELEKTRONK Derin
3.1.5 VEYA DEL KAPISI (NOR GATE)
VEYA DEL kapsnn en az iki giri ve bir k hatt vardr. Lojik fonksiyon olarakVEYA fonksiyonunun DELi olarak tanmlayabiliriz. ekil 3.15de iki giri, bir klVEYA DEL kapsnn sembol,doruluk tablosu ve elektrik edeer devresiverilmitir.
Q
Q
ekil 3.15ki girili VE DEL Kaps
(b) Doruluk Tablosu
AB
(a) Sembol
12V
(c) Elektrik edeer devresi
QA B
Giriler k
0 0
0 11 0
1 1
1
0
AB
0
0
Q
Q+
-A B
R
Denk anahtar devresi yardm ile VEDEL kapsnn doruluk tablosu elde edilebilir;
I - Eer A ve B anahtarlar ak (A=0,B=0) ise akm devresini Q lambas zerindentamamlar lamba yanar(Q=1).
Q+
-A B12V
R
-
7/31/2019 VE DEVRELER LOJK KAPILAR
16/30
67
SAYISAL ELEKTRONK Derin
II - Eer A anahtar ak(A=0), B anahtar kapal(B=1) ise akm devresini B anahtar
zerinden tamamlar Q lambas yanmaz(Q=0).
Q+
-A B12V
R
III - Eer A anahtar kapal(A=1), B anahtar ak ise akm devresini A anahtarzerinden tamamlar Q lambas yanmaz (Q=0).
Q+
-A B12V
R
IV - Eer A ve B anahtarlar kapal ise(A=1,B=1) ise akm devresini anahtarzerinden tamamlar Q lambas yanmaz (Q=0).
Q+
-A B12V
R
k Boolen ifadesi olarak BAQ += yazlr. Q eit A VEYA DEL Beklindeokunur.
VEYA DEL kapsnn girilerinden birisi veya tamam Lojik-1 ise k Lojik-0, heriki giri birden Lojik-0 ise k Lojik-1 olur.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
17/30
SAYISAL ELEKTRONK Derin
rnek:
Aada verilen dalga ekilleri bir VEYA DEL kaps girilerine uygulanrsa kdalga ekli ne olur.
1 00
0 0
11
1 1 0
A
B
t1
t0
t2
0 1
t3
t4
t5
t6
AB
0 1
R
zm:
VEYA DEL kapsnn girilerinden birisi veya tamam Lojik-1 ise k Lojik-0, heriki giri birden Lojik-0 ise k Lojik-1 oluyordu. Girilere uygulanan dalga ekillerininLojik seviyelerine gre k dalga ekli aadaki gibi olacaktr
1 00
0 0
11
1 1 0
A
B
t0
t2
0 1
0 1
t1
t3
t4
t5
t6
Q
Lojik-1
Lojik-0
Lojik-1
Lojik-1
Lojik-0
Lojik-01 0 0 1 10 0
-
7/31/2019 VE DEVRELER LOJK KAPILAR
18/30
SAYISAL ELEKTRONK Derin
3.1.6 ZEL VEYA KAPISI (XOR GATE)
Bir ZEL VEYA kapsnn iki veya daha fazla giri, bir k hatt vardr. ekil-3.16daiki giri bir kl ZELVEYA kapsnn lojik sembol, doruluk tablosu ve denkanahtar devresi verilmitir.
Q
ekil 3.16ki girili ZELVEYA Kaps
(b) Doruluk Tablosu
B
(a) Sembol
12V
(c) Elektrik edeer devresi
A B
Giriler k
0 0
0 11 0
1 1
11
0
Q
A
QA
Q+
-
B0
1 1
0
0
R
Denk anahtar devresi yardm ile ZEL VEYA kapsnn doruluk tablosu eldeedilebilirI - Eer A ve B anahtarlar ak (A=0,B=0) ise akm devresini tamamlamaz ve lambayanmayacaktr(Q=0).
0 0
12V
A
Q+
-
B
1 1
R
-
7/31/2019 VE DEVRELER LOJK KAPILAR
19/30
SAYISAL ELEKTRONK Derin
II -Eer A anahtar ak(A=0), B anahtar kapal(B=1) ise akm devresini tamamlar Q
lambas yanar(Q=1).
0 0
12V
A
Q+-
B
1 1
R
III - Eer A anahtar kapal(A=1), B anahtar ak (B=0) ise akm devresini tamamlarQ lambas yanar (Q=0).
0 0
12V
A
Q+-
B
1 1
R
IV - Eer A ve B anahtarlar kapal ise(A=1,B=1) ise akm devresini anahtarzerinden tamamlar Q lambas yanmaz (Q=0).
0 0
12V
A
Q+-
B
1 1
R
k Boolen ifadesi olarak ; BAQ = veya eklinde yazlr. Q eit A ZELVEYA B eklinde okunur.ZEL VEYA kaps DEL-VE-VEYA kaplar ile ifade edilebilir.Bu durumda birZEL VEYA fonsiyonunu;
BABAQ += eklinde tanmlayabiliriz.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
20/30
SAYISAL ELEKTRONK Derin
A B
ekil 3.17DEL-VE-VEYA kaplar ile
ZEL VEYA kaps
Q
ZEL VEYA kapsnn girileri ayn lojik seviyede ise k Lojik-0, her iki giri farkllojik seviyede ise k Lojik-1 olur.
rnek:
a) Aada verilen dalga ekilleri bir ZEL VEYA kaps girilerine uygulanrsa
k dalga ekli ne olur.
b) ka bir LED balanrsa hangi zaman aralklarnda LED k verecektir.
0 0
0 0
11
1 1 0
A
B
t1
t0
t2
0 1
t3
t4
t5
t6
AB
0 1
R0
-
7/31/2019 VE DEVRELER LOJK KAPILAR
21/30
SAYISAL ELEKTRONK Derin
zm:
a- ZEL VEYA kapsnn girileri ayn Lojik seviyede ise k Lojik-0, her iki girifarkl lojik seviyede ise k Lojik-1 oluyordu. Girilere uygulanan dalga ekillerininLojik seviyelerine gre k dalga ekli aadaki gibi olacaktr
t1t0 t2 t3 t4 t5 t6
0 0
0
0
11
1 1 0
0 1
0 1
0
1
1 1 1000
Lojik1
Lojik1
Lojik0
Lojik0
Lojik0
Lojik1
B
A
Q
b - LED kn Lojik-1 olduu zaman aralklarnda k verecektir.
t0 - t1 LED
k verir (Q=0)t1 - t2 LED k vermez (Q=1)t2 - t3 LED k verir (Q=0)t3 - t4 LED k vermez (Q=1)t4 - t5 LED k vermez (Q=0)t5 t6 LED k vermez (Q=1)
-
7/31/2019 VE DEVRELER LOJK KAPILAR
22/30
SAYISAL ELEKTRONK Derin
3.1.7 ZEL VEYA DEL KAPISI (XNOR GATE)
Bir ZEL VEYA DEL kapsnn iki veya daha fazla giri, bir k hatt vardr. Lojikfonksiyon olarak ZEL VEYA ileminin deildir. ekil-3.17dE iki giri bir klZEL VEYA DEL kapsnn lojik sembol, doruluk tablosu ve denk anahtardevresi verilmitir.
Q
ekil 3.18ki girili ZELVEYA DELKaps
(b) Doruluk Tablosu
B
(a) Sembol
12V
(c) Elektrik edeer devresi
A B
Giriler k
0 0
0 11 0
1 1
00
1
Q
A
QA
0
1
1
0
1
Q+
-
B
AB
Q
R
Denk anahtar devresi yardm ile ZEL VEYA kapsnn doruluk tablosu eldeedilebilir;
I - Eer A ve B anahtarlar 0 konumunda ise akm devresini lamba zerindentamamlar(Q=1).
12V
A0
1
1
0
Q+
-
BR
-
7/31/2019 VE DEVRELER LOJK KAPILAR
23/30
SAYISAL ELEKTRONK Derin
II - Eer A anahtar 0konumunda, B anahtar 1 konumunda ise akm devresini
anahtarlar zerinden tamamlar Q lambas yanmaz(Q=0).
12V
A0
1
1
0
Q+
-
BR
III - Eer A anahtar kapal(A=1), B anahtar ak (B=0) ise akm devresini tamamlarQ lambas yanar (Q=0).
12V
A0
1
1
0
Q+
-
BR
VI - Eer A ve B anahtarlar 1 konumunda ise akm devresini lamba zerindentamamlar(Q=1)
12V
A0
1
1
0
Q+
-
BR
k Boolen ifadesi olarak ; BAQ = veya eklinde yazlr. Q eit AZEL VEYA DEL B eklinde okunur.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
24/30
SAYISAL ELEKTRONK Derin
ZEL VEYA-Deil kaps DEL-VE-VEYA kaplar ile ifade edilebilir.Bu durumda bir
ZEL VEYA- Deil fonksiyonunu; BABAQ += eklinde tanmlayabiliriz.A B
ekil 3.17DEL-VE-VEYA kaplar ileZEL VEYA DEL kaps
Q
ZEL VEYA DEL kapsnn girileri ayn lojik seviyede ise k Lojik-1, her ikigiri farkl lojik seviyede ise k Lojik-0 olur.
rnek:
Aada verilen dalga ekilleri bir ZEL VEYA DEL kaps girilerine uygulanrsak dalga ekli ne olur.
1 00
0 0
11
1 1 0
A
B
t1
t0
t2
0 1
t3
t4
t5
t6
AB
0 1
R
-
7/31/2019 VE DEVRELER LOJK KAPILAR
25/30
SAYISAL ELEKTRONK Derin
zm:
k dalga ekli doruluk tablosu yardm ile izilirse aadaki gibi olacaktr.
t1t0 t2 t3 t4 t5 t6
Q
B
1 00
0 0
11
1 1 0
0 1
0 1
Lojik-1
Lojik-1
Lojik-1
Lojik-0
Lojik-0
Lojik-0A
1 1 1 1 1 10
3.2 ENTEGRE DEVRE MANTIK ALELER
Bir nceki blmde saysal devrelerin tasarmnda kullanlan temel lojik kaplar
inceledik. Lojik kaplar saysal sistemlerin temel elemanlardr. Bir ok lojik kapnnoluturduu bir saysal devre bir silisyum yonga zerine entegre devre (integratedcircuit IC) olarak yaplr.
Tek bir yonga iersine yerletirilen kap saysna gre entegre devreler entegresyonleini gstermesi asnda drt ayr grupta incelenebilirler.
I. SSI (Kk lekli Entegrasyon - Small Scale Integration) En fazla 20
lojik kap ieren entegre devrelerdir.
II. MSI(Orta lekli Entegrasyon - Medium Scale Integration) 1000 bellek
bitinden daha az ve20 ila 100 kap ieren entegre devrelerdir. rnein
sayclar, kaydrmal kaydediciler, kod zcler v.b.
III. LSI (Byk lekli Entegrasyon Large Scale Integration) 1000den
16000e kadar bellek biti, 100 ila 5000 lojik kap ieren entegre
devreleridir. rnein 8-bitlik mikroilemci, bellek yongalar v.b.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
26/30
SAYISAL ELEKTRONK Derin
IV. VLSI (ok Byk lekli Entegrasyon Very Large Scale Integration)
5000 lojik kapdan daha fazla kap ieren entegre devreleridir. rnein 16-
bitlik mikroilemci , yksek younluklu bellek yongalar v.b.
Bu blmde ise saysal devre tasarmlarnda en fazla kullanlan iki farkl tip TTL veCMOS mantk aileleri devreleri incelenecektir.
3.2.1 TTL (TRANSSTOR-TRANSSTOR LOGC)
Terim olarak TTL transistor-transistor logic ifadesinin ksaltlmas olarak
kullanlmaktadr. Entegre devrelerinin tasarmnda bipolar transistorler kullanlmtr.TTL mantk ailesi hz ve g parametreleri asndan yedi alt gruba ayrlrlar:
I. Standart TTL
II. Yksek Gl TTL
III. Dk-Gl TTL
IV. Schottky TTL
V. Dk-Gl Schottky TTL
VI. Gelimi Dk-Gl Schottky TTL
VII. Gelimi Schottky TTL
TTL mantk ailesi 54 veya 74 numaral nekine sahiptirler. 54 serisi askeriamaldr.alma scakl aral -55C ile +125C arasnda iken, 74 serisientegreler iin bu aralk 0C ila +70C arasndadr.
Bu mantk ailesindeki entegreler genellikle AA74YYXXXeklinde tanmlanrlar. AAharfleri entegreyi reten firmay gsteren harf veya harflerdir. Texas Insturuments n
ek olarak SN, National Semiconductor DM, Signetics S k
saltmalar
n
kullanmaktadrlar. YYharfleri entegrenin hangi TTL alt grubuna ait olduunu gsterir.XXXentegrenin fonksiyonunu gsteren iki veya basamakl bir saydr.
DM74LS08
retici firma Alt grup FonksiyonNational Semiconductor Dk-Gl SchottkyTTL 4-tane iki girili VE kapskaps
-
7/31/2019 VE DEVRELER LOJK KAPILAR
27/30
SAYISAL ELEKTRONK Derin
Aada TTL alt gruplarna ait ksaltma tablosu verilmitir.
TTL Serisi nek rnek EntegreStandart TTL 54 veya 74 7404 (altl DEL kaps)Yksek-gl TTL 54H veya 74H 74H04 (altl DEL kaps)Dk-gl TTL 54L veya 74L 74L04 (altl DEL kaps)Schottky TTL 54S veya 74S 74S04 (altl DEL kaps)Dk-gl Schottky TTL 54LS veya 74LS 74LS04 (altl DEL kaps)
Gelitirilmi dk-glSchottky TTL
54ALS veya74ALS
74ALS04 (altl DELkaps)
Gelitirilmi Schottky TTL 54AS veya 74ALS 74AS04 (altl DEL kaps)
3.2.2 CMOS ( TAMAMLAYICI MOS LOJK)
CMOS terim olarak tamamlayc MOS Lojik (Complementary Metal OxideSemiconductor) ifadesinin ksaltlmas olarak kullanlmaktadr. Entegre devrelerinintasarmnda alan etkili transistrler kullanlmtr. Logic fonksiyonlar ayn kalmaklaberaber TTL ve CMOS yapm teknolojilerinde kullanlan aralar farkldr. Devre
teknolojileri lojik fonksiyonlarda deil sadece performans karakteristiklerindedeiiklik gsterir. CMOS ailesi temel olarak metal kapl CMOS ve silikon kaplCMOS olmak zere iki ayr ilem teknolojisi katagorisine ayrlr. Eski metal kaplteknoloji 4000 serisinden oluurken, yeni silikon kapl teknolojiler ise 74C, 74HC,74HCT serisinden oluur. CMOS ailesine ait btn 74 serisi, TTL ler ile bacak vefonksiyon uyumludur. Yani TTL ve CMOS entegreler ayn sayda ve benzer giri,k, besleme gerilimine (Vcc) sahiptir. Ayrca 74HCT serisi TTL ile voltaj seviyesiuyumludur. 74HCT serisinin 74C ve 74HC serileri ile balanmas iin zel birgereksinim yoktur. TTL ile CMOS ailesi arasndaki farkllklar performanskarakteristiklerinde yatar.
3.2.3 PERFORMANS KARAKTERSTKLER
Yaylm Gecikmesi (Propagasyon Delay) lojik devrelerde karlalan en nemlikarakteristiklerden biridir. Lojik devrenin veya kapnn hz limitleri bu karakteristik ilebelirlenir. Lojik devrelerde kullanlan yksek hzl veya dk hzl terimleri yaylmgecikmesi referans alnarak belirlenir. Eer bir lojik devrenin veya kapnn yaylmgecikmesi ne kadar ksa ise devrenin veya kapnn hz o kadar yksektir.Yaylm gecikmesi saysal devrenin veya kapnn girilerindeki deiime bal olarakkta meydan gelen deiim arasndaki zaman farkdr. Mantk kaplarnda ikiyaylm gecikmesi sresi tanmlanr.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
28/30
SAYISAL ELEKTRONK Derin
tPHL : k sinyalinin Lojik-1den Lojik-0a geme sresi. Bu sre giri sinyali
zerinde belirlenen genel bir referans noktas ile k sinyali zerindeki ayn referansnoktas arasndaki fark olarak belirlenir.
tPLH : k sinyalinin Lojik-0dan Lojik-1e geme sresi. Bu sre giri sinyalizerinde belirlenen genel bir referans noktas ile k sinyali zerindeki ayn referansnoktas arasndaki fark olarak belirlenir.
ekil -3.18 bir DEL kapsnda yaylm gecikme srelerinin gstermektedir
tPHL tPLH
Giri k
Giri
k
L
H
H
L
G Harcamas (Power Dissipation): Bir lojik kapda harcanan g miktardr.Harcanan g dc besleme gerilimi ile ekilen akmn arpm ile elde edilir ve mWcinsinden ifade edilir. Bir lojik kap tarafndan ekilen akm kn durumuna gredeieceinden harcana g, kn Lojik-1 ve Lojik-0 olduu iki durum iinhesaplanan glerin ortalamas alnarak bulunabilir.
k Kapasitesi (Fan Out):Bir lojik kapnn ayn entegre ailesinden srebileceimaximum yk saysna k kapasitesi (Fan Out) ad verilir.
rnein bir standart TTL kapsnn k kapasitesi 10 ise bu kapnn srebileceimaximum yk says standart TTL ailesinden 10 adet kap giriidir. Bundan fazla kapgirii balanmas durumunda giriin srlmesi iin yeterli akm salanamayacaktr.
-
7/31/2019 VE DEVRELER LOJK KAPILAR
29/30
SAYISAL ELEKTRONK Derin
1
2
3
10
Ana Entegre
Ykler
ekil 3.19 Standart TTL ailesinde fan-out gsterimi
Hz-G retimi (Speed Power Product): Saysal devrelerin performansn lmekzere reticiler tarafndan zel olarak eklenen bir karakteristiktir. Yaylmgecikmesinin ve zel ferkanslardaki g harcamasnn arpmndan elde edilir. Hz-G retimi(SPP) Joule ile tanmlanr, J sembol ile gsterilir. rnein TTL ailesine
ait 74LS serisi iin 100kHz frekans
ndaki H
z-G retimi aa
daki gibi hesaplan
r;
SPP=(10ns).(2mW) =20pJ
Aada Tablo 3.? TTL ve CMOS ailelerine ait performans karakteristiklerinivermektedir.
TeknolojiCMOS(silikonkapl)
CMOS(metalkapl)
TTLStd
TTLLS
TTLS
TTLALS
TTLAS
Seri 74HC 4000B 74 74S 74S 74ALS 74AS
G HarcamasStatik
100kHZ iin2,5nW
0,17mW1W
0,1mW10mW10mW
2mW2mW
19mW19mw
1mW1mW
8,5mW8,5mW
YaylmGecikmesi
8ns 50ns 10ns 10ns 3ns 4ns 1,5ns
-
7/31/2019 VE DEVRELER LOJK KAPILAR
30/30
SAYISAL ELEKTRONK Derin
Fan-Out 10 20 20 20 40
Not: CMOS ailesinde yaylm gecikmesi (propagasyon delay) besleme gerilimine(Vcc) baldr. G harcamas(power dissipation) ve k kapasitesi (fan out) isefrekansn bir fonksiyonudur.