viorica sudacevschi abstract

7/22/2019 Viorica Sudacevschi Abstract

1/31

UNIVERSITATEA TEHNICA MOLDOVEI

Cu titlu de manuscrisC.Z.U.: 004.03: 004.7

VIORICA SUDACEVSCHI

SINTEZA STRUCTURILOR DE PROCESARE

CONCURENTA DATELOR

05.13.13 CALCULATOARE, SISTEME DE CALCUL I REELEINFORMAIONALE

Autoreferatul tezei de doctor n tehnic

CHIINU, 2009


2/31

2

Teza a fost elaboratn cadrul catedrei Calculatoare, Universitatea TehnicaMoldovei.

Conductor tiinific:Guuleac Emilian, conf. univ., dr. hab. n tehnic, Universitatea Tehnic a

Moldovei.

Refereni oficiali:

Gremalschi Anatol, doctor habilitat n tehnic, profesor universitar,Institutul de Politici Publice din Moldova,Secrieru Nicolae, doctor n tehnic, confereniar universitar,

Universitatea Tehnica Moldovei.

Componena consiliului tiinific specializat:

BolunIon, preedinte, doctor habilitat n tehnic, profesor universitar,Academia de Studii Economice a Moldovei.

Zaporojan Sergiu, secretar tiinific, doctor n tehnic, confereniaruniversitar, Universitatea Tehnica Moldovei,

Perju Veaceslav, doctor habilitat n tehnic, confereniar universitar,academician al Academiei Internaionale de Informatizare a ONU, CNAA,

Ababii Victor, doctor n tehnic, confereniar universitar, Universitatea

Tehnica Moldovei,Sidorenco Veaceslav,doctor n tehnic, confereniar universitar, UniversitateaTehnica Moldovei.

Susinerea va avea loc la 15 ianuarie 2009 , ora 15.00, n edinaConsiliului specializat DH 31.05.13.13-04 din cadrul Universitii Tehnice aMoldovei pe adresa: MD-2068, mun. Chiinu, str. Studenilor, 7, aud. 3-208.

Teza de doctor i autoreferatul pot fi consultate la biblioteca UniversitiiTehnice a Moldovei i pe pagina Web a C.N.A.A. (www.cnaa.acad.md).

Autoreferatul a fost expediat la 3 decembrie 2009

Secretar tiinifical Consiliului tiinific specializat,

dr. n tehnic, conf. univ. Zaporojan SergiuConductor tiinific,dr. hab. n tehnic, conf. univ. Guuleac Emilian

Autor,ing. Sudacevschi Viorica

( Sudacevschi Viorica, 2009)


3/31

3

II..RREEPPEERREELLEECCOONNCCEEPPTTUUAALLEEAALLEECCEERRCCEETTRRIIII

Actualitatea temei. Utilizarea automatelor finite la proiectareasistemelor distribuite, asincrone i concurente este anevoioas, n principal,din cauza dificultilor de reprezentare a proceselor concurente i a creteriiexponeniale a spaiului strilor. Evoluia rapida sistemelor digitale a dusla apariia unor noi tehnici formale folosite pentru specificarea i descrierea

acestor sisteme. Un interes deosebit este acordat modelelor n baza re elelorPetri, deoarece acestea permit studierea detaliat a comportrii sistemelorcu procesare concurent, respectnd asemenea proprieti ca excludereamutual, sincronizarea i comunicarea ntre procese, fiind n acelai timpun formalism grafic simplu i intuitiv de reprezentare a sistemelor digitale.

Recent, atenia mai multor cercettori, a fost axat pe elaborareametodelor de sinteza sistemelor digitale n baza modelelor de reele Petri.Principalele direcii sunt sinteza logicdin graful semnalelor de tranziie imaparea directdin modelul reelei Petri.

Sinteza logicpoate fi utilizatdoar atunci cnd sistemul este specificatla niveluri joase de abstractizare. Ea se caracterizeazprintr-o complexitatecomputaionalridicati necesitmulte resurse, de aceea este foarte dificil

de a fi aplicatpentru sinteza circuitelor mari.Conceptul maprii directe const n faptul, c reeaua Petri este

translatat ntr-o list de conexiuni a circuitului n aa mod, ca nodurilereelei s corespund componentelor circuitului, iar arcele interconexiunilor dintre aceste componente. Maparea direct ofer ocomplexitate algoritmic redus i corespundere transparent ntreelementele specificaiei iniiale i componentele circuitului rezultat, fapt cefaciliteaz procedura de analiz i testare. Totui, metodele bazate pemaparea direct a modelelor de reele Petri sunt ncpuin cercetate, iartehnicile existente nu ntotdeauna permit obinerea unor structuri optime.

Considerentele enumerate stau la baza identificrii problemelorabordate n teza de doctorat.

n lucrare, prin sistem digital se nelege un sistem cu un numr ndeintrri i un numr m de ieiri, care servete la procesarea informaieidigitale prin efectuarea asupra ei a unei succesiuni de operaii aritmetice ilogice n concordan cu un anumit algoritm. Structura, obinut nrezultatul sintezei sistemului digital n baza maprii directe a reelei Petri ncircuite reconfigurabile, care se caracterizeazprin concurenn procesare,va fi denumitstructurde procesare concurenta datelor.


4/31

4

Domeniul de cercetare. Lucrarea are ca domeniu de cercetare aspecteleteoretice i practice ale modelrii i verificrii funcionale a sistemelor digitale,

precum i a sintezei structurilor de procesare concurent a datelor.Scopul i obiectivele lucrrii. Scopul lucrrii constn elaborarea unor

metode, tehnici i algoritmi de sintez a structurilor de procesare concurenta datelor bazate pe maparea directa reelei Petri n circuite reconfigurabile.

Scopul propus a determinat urmtoarele obiective ale cercetrilor:

definirea unei noi extensii a reelelor Petri ordinare i sigure netemporizate reele Petri de control sincrone (RPCS), cu o variabil de sincronizare,care permite declanarea simultana tuturor tranziiilor validate; definireareelelor Petri hard, formate din elemente de procesare i conexiuni dintre ele,care permit translatarea modelului de reea Petri direct in arhitecturahardware; elaborarea unei metode de sintez a structurilor de procesareconcurent a datelor n baza modelului RPH, lundu-se n considerarespecificul implementrii n circuite FPGA; validarea metodei de sintez astructurilor de procesare concurent a datelor din componena sistemelormoderne de calcul i a celor de control a proceselor tehnologice; elaborarea,implementarea i dezvoltarea unui produs program HPNS (Hard Petri NetSynthesis) pentru analiza modelelor RPCS sigure

i ordinare, ob

inerea

modelului matematicRPHi generarea coduluiHDL.Suportul metodologic i teoretico-tiinific al cercetrilor. Suportul

metodologic al cercetrilor este bazat pe teoria sistemelor de calcul, teoriareelelor Petri, teoria limbajelor formale, teoria algoritmilor, metode demodelare matematici tehnologii orientate obiect de programare.

Noutatea i originalitatea tiinifica rezultatelor obinute const nnoi metode, tehnici i algoritmi de sintez a structurilor de procesareconcurenta datelor, bazate pe maparea directa modelelor de reele Petrin arhitecturi hardware reconfigurabile.

Semnificaia teoretica lucrrii o constituie elaborarea metodelor demodelare, verificare i sintez a structurilor de procesare concurent a

datelor prin reele Petri sigure i ordinare, care includ: o extensie a reelelorPetri netemporizate reele Petri de control sincrone (RPCS) cu declanaresimultana tuturor tranziiilor validate; reelele Petri Hard (RPH), formatedin elemente de procesare i conexiuni dintre ele, care permit translatareamodelului de reea Petri direct in arhitectura hardware; metoda de analizstructural a modelului RPCS, care include analiza lexical i semantic,

precum i analiza parametrica diferitor clase de obiecte din acest model;metoda de translatare a modelului matematic RPH n lista de conexiuni a


5/31

5

circuitului, care include analiza i extragerea datelor din mulimile dedescriere parametrica modeluluiRPHpentru efectuarea sintezei structuriide procesare concurent a datelor; suportul matematic pentru definirea,analiza i sinteza elementelor de procesare de tip poziie i tranziie pentru

RPCS ordinare i sigure;Valoarea aplicativ a lucrrii Metodele propuse n lucrare au fost

aplicate att n cadrul proiectelor instituionale de cercetare n perioada

2000-2008, dintre care prezentm: Sistem informaional pentru modelarea,optimizarea i monitorizarea proceselor (2000-2002) Nr. 0104MD02452;Verificarea, securizarea i evaluarea performanelor sistemelor de calcul ia reelelor de calculatoare (2002-2005) Nr. 0101MD02000; Metode itehnologii informaionale de modelare, verificare i implementare Software& Hardware a sistemelor cu procesare concurenta datelor (2006-2010)

Nr. 06.411.04.5 A, ct i n cadrul procesului de nvmnt (cursuri i tezede licen) la catedra Calculatoare, Facultatea de Calculatoare, Informatici Microelectronic, Universitatea Tehnica Moldovei.

Rezultatele tiinifice naintate spre susinere:1. Modelul reelelor Petri ordinare i sigure netemporizate RPCS(reele

Petri de control sincrone) cu declanare simultan

a tranzi

iilor validate,

care permite descrierea sistemelor digitale cu procesare concurent adatelor n cadrul aceluiai formalism;

2. Modelul matematicRPH (reele Petri Hard)de descriere parametricacomponentelor reelei Petri, care permite translatarea modelului direct inarhitectura hardware;

3. Metoda de analizstructurala modeluluiRPCS, care include analizalexical i semantic, precum i analiza parametric a diferitor clase deobiecte din acest model;

4. Metoda de translatare a modelului matematic RPH n lista deconexiuni a circuitului, care include analiza i extragerea datelor dinmulimile de descriere parametric a modelului RPH pentru efectuarea

sintezei structurii de procesare concurenta datelor;5. Suportul matematic pentru definirea, analiza i sinteza elementelor deprocesare a datelor de tip poziie i tranziie pentruRPCS ordinare i sigure;

Aprobarea rezultatelor lucrrii. Concepia, metodele i rezultateleprincipale ale lucrrii au fost prezentate la 16 foruri tiinifice, dintre carevom meniona: The 5th International Conference on Development andApplication Systems: D&AS2000, 18-20 May 2000; D&AS2002, 23-25 May2002; D&AS-2004, May 27-29, 2004; D&AS2006, 25-27, May 2006;


6/31

6

D&AS2008, 22-24, May 2008, Suceava, Romnia; International Conferenceon Microelectronics and Computer Science: ICMCS-02, september 26-28,2002; ICMCS-05, September 15-17, 2005; ICMCS-07, Septembrie 19-21,2007, Chisinau; The Second European Conference on the Use of ModernInformation and Communication Technologies: ECUMICT 2004, 1-2 April2004; ECUMICT 2006, 30-31 March 2006, Gent, Belgium; The InternationalConference on Computers, Communications&Control, ICCCC2006, June 1-3,

Bile Felix-Oradea, Romnia;Publicaii tiinifice. Pe tema tezei au fost publicate 26 lucrri

tiinifice (din care 5 lucrri frcoautori) cu un volum total de 7 coli deautor, inclusiv i 5 articole publicate n reviste cu recenzeni.

Structura i volumul lucrrii. Teza const din introducere, patrucapitole, concluzii finale i recomandri, bibliografie (160 titluri) i 6anexe. Coninutul de baz al tezei este expus pe 120 pagini i include 46figuri i 14 tabele.

II. CONINUTUL TEZEI

n Introducere, este argumentat actualitatea temei de cercetare igradul de studiere. Este formulat scopul i sarcinile cercetrii, sunt

prezentate domeniul i obiectul cercetrii, elementele de noutatetiinific a rezultatelor obinute, redat semnificaia teoretic ivaloarea aplicativa lucrrii.

n Capitolul I Metodologii de proiectare a sistemelor digitalesuntanalizate caracteristicile de baz ale sistemelor digitale i cerinele ndomeniul proiectrii acestor sisteme. n baza acestei analize esteargumentatnecesitatea dezvoltrii unor metodologii de proiectare, bazate

pe reprezentri formale (modele), care s susinprocesul de proiectare asistemului de la etapa de specificare pnla cea de implementare.

Sunt descrise tehnicile formale folosite pentru specificarea proceselor,caracteristicile crora sunt concurena, paralelismul, distribuirea fizic i

logic, non-determinismul etc., i anume: sisteme cu evenimente discrete,grafuri ale fluxului de date, modele sincrone/reactive, automate cu strifinite i reele Petri. Este argumentatalegerea reelelor Petri n calitate demodel de referin pentru sinteza sistemelor digitale cu procesareconcurenta datelor.

Reelele Petri pot modela o varietate de caracteristici ale sistemelor(secvenierea, ramificarea, sincronizarea, conflictul la resurse,


7/31

7

concurena). Modelele de reele Petri pot fi utilizate pentru testarea ivalidarea anumitor proprieti comportamentale ale sistemelor, ca

sigurana, viabilitatea i reversibilitatea. Fade alte modele ale sistemelorconcurente, reelele Petri au urmtoarele avantaje: simplitatea (teoriareelelor Petri face apel la un numr redus de concepte elementare care suntcombinate ntr-o varietate de forme); generalitatea (reelele Petri potmodela diverse tipuri de sisteme: distribuite, reconfigurabile, hibride .a.);

adaptibilitatea (modificrile se realizeazuor i se obin modele noi, carecuprind, pe lng concuren i paralelism i alte proprieti, catemporalitatea, probabilitatea sau controlul producerii unor evenimente).Reelele Petri prezint de asemenea un mare interes datorit claritii dereprezentare a fluxului controlului ntr-un sistem cu activitiinterdependente. n acelai timp, teoria reelelor Petri permite studiereadetaliat a comportrii sistemelor cu procese concurente, respectndasemenea proprieti ca excluderea mutual, sincronizarea i comunicarea.

Tot n cadrul acestui capitol sunt analizate principalele metode desinteza sistemelor digitale n baza reelelor Petri - sinteza logicdin grafulsemnalelor de tranziie (STG signal transition graf) i maparea directn

baza modelului reelei Petri sau STG.

Sinteza logic se utilizeaz n cazul cnd sistemul este specificat lanivelul tranziiilor semnalelor. Ea ncepe cu descrierea sistemului prinintermediul grafului semnalelor de tranziie i generarea grafului de stare.Utiliznd tehnici de minimizare booleanse obine o funcie logiccare apoieste implementat n circuit. Aceast abordare are o complexitatecomputaional ridicat i necesit multe resurse, de aceea ea nu poate fiaplicatpentru sinteza circuitelor mari.

Conceptul maprii directe constn faptul, cmodelul reelei Petri estetranslatat ntr-o list de conexiuni ale circuitului, n aa mod, ca nodurilereelei s corespund componentelor circuitului, iar arcele interconexiunilor dintre aceste componente. Maparea direct poate fi

divizat n trei etape: translatarea, optimizarea i maparea. Pentru nceput,specificarea formal a sistemului este translatat ntr-o reprezentareintermediar, acceptabilpentru implementarea ulterioar n circuit. Dupoptimizarea reprezentrii intermediare (adaptarea la particularitileresurselor disponibile ale circuitului i verificarea regulilor de proiectare),ea este mapat ntr-o list de conexiuni, ce poate fi utilizat pentruimplementarea sistemului proiectat n circuit. Metodele bazate pe mapareadirect se caracterizeaz prin complexitate algoritmic redus, ce ofer


8/31

8

posibilitatea de sintez a sistemelor mari cu multiple procese concurente.Aceasta nu este posibil, ntr-un timp rezonabil, n cazul metodelor bazate peexplorarea spaiului strilor, din cauza problemei creterii exponeniale anumrului de stri.

innd cont de aceste considerente, scopul lucrrii constn elaborareaunor metode, tehnici, algoritmi i produse program de sinteza structurilorde procesare concurent a datelor bazate pe maparea direct a modelului

reelei Petri n structuri hardware reconfigurabile.

n Capitolul II Modelarea sistemelor digitale n baza reelelor Petrisunt determinate aspectele teoretice ale modelrii sistemelor digitale n bazaextensiei propuse de reele Petri [1, 4, 5, 23], sunt definite reelele Petri hard [3,9], care permit translatarea modelului de reea Petri direct in arhitecturahardware i elaborate elementele de procesare a datelor pentru acest tip dereele [22, 26].

Pentru a descrie n cadrul aceluiai formalism sistemele digitale cuprocesare concurent a datelor, a efectua verificarea i sinteza lor, esteintroduso nouextensie a reelelor Petri ordinare i sigure netemporizate

reele Petri de control sincrone(RPCS).

Definiia 1.O reea Petri de control sincron(RPCS)este un 6-tuplu(P, T, A,M0, Mmax, C), unde:

1 2= L NP { p , p , , p } este o mulime finit i nevid de poziii;

1 2= L LT { t ,t , ,t } este o mulime finit i nevid de

tranziii;A ( P T ) (T P ) este o mulime de arce. Mulimea arcelorA

este partiionat n trei submulimi: = N I TA A A A ,

= N I TA A A { } ; 1 20 0 0 0 NP P P

M { M , M , , M }= K este marcajul iniial,

definit de numrul iniial de jetoane n fiecare poziie;1 2 NP P P

max max max max M { M , M , , M }= K este marcajul maximal, definit de numrul

maximal posibil de jetoane n fiecare poziie; C este variabila de

sincronizare, care valideazdeclanarea tranziiilor n timp.Submulimea NA determina mulimea arcelor normale prin care se

consum din pre-poziii (*t) sau se produc n post-poziii ( *t ) jetoane.

Submulimea I i/sau T determina mulimea arcelor de inhibiie i/sau test.

Acestea nu consumjetoane. Ponderea tuturor arcelor este unitar. Mulimile Pi Tsunt disjuncte P T { } = i satisfac condiia }{TP .


9/31

9

Definiia 2. (Regula de validare a unei tranziii). O tranziie jt este

validatde marcajul curent k, notat [k jt >, daci numai dac este

adevratrelaia:= N I Tj k j k j k j kA A AV ( t , M ) V ( t , M ) V ( t , M ) V ( t , M ) C , unde:

1

= iN*

i j

p

j k kA

p t

V ( t ,M ) ( M ) - este condiia de validare n cazul

prezenei a cel puin unui jeton n toate poziiile de intrare, conectate cu tjprin arce normale ( iP

kM - marcajul curent n poziia ip ,

*

jt - poziiile de

intrare pentru tranziiaj

t ). Pentru NA = se va considera 1=N j kAV ( t ,M ) ;

0

= = iI*

i j

p

j k kAp t

V ( t , M ) ( M )- este condiia de validare n cazul absenei

jetoanelor n toate poziiile de intrare, conectate cu t prin arce de inhibiie.

Pentru IA = se va considera 1=I j kAV ( t , M ) ;

1

= iT*

i j

p

j k kAp t

V ( t ,M ) ( M ) - este condiia de validare n cazul

prezenei a cel puin a unui jeton n toate poziiile de intrare, conectate cu

jt prin arce de test. Pentru

TA = se va considera 1=T j kAV ( t ,M ) ;

C- este variabila de sincronizare. Definiia 3. (Regula declanrii tranziiilor validate). Mulimea tranziiilor

validate de marcajul curentk

M , notat kT( M ) , se va declana sincron,

consumnd cte un jeton din pre-poziiile, unite cu tranziiilek

T( M ) prin arce

normale NA i producnd cte un jeton n post-poziiile, unite cu tranziiile

kT( M )prin arce normale NA . Declanarea tranziiilor validate kT( M )

conduce la un nou marcaj1+kM , conform urmtoarelor reguli:

1

1

1 1

1 1

+

+

= =

= + =

*

i k k k

*

i k k k

p T( M )[ M M ], i , N

p T ( M )[ M M ], i , N,

unde: *k

T( M ) este mulimea tuturor poziiilor de intrare pentru tranziiile

dinkT( M ) ,

*

kT ( M )este mulimea tuturor poziiilor de ieire pentru tranziiile


10/31

10

dink

T( M ) , 1+kM i kM sunt numrul de jetoane n poziia p dupi pnla

declanarea tranziiilor dinkT( M ) , corespunztor.

Reelele Petri permit exprimarea activitilor paralele sau concurente ntermenii tranziiilor. Dou tranziii validate n modelul de reea Petri suntconcurente dac ele se afl n relaii cauzal independente (nu sunt nconflict una cu alta) i deci se pot declana n paralel. Gradul de concuren

n reelele Petri depinde de numrul tranziiilor validate pentru orice marcajaccesibil

kM . Deoarece n RPCS este posibil declanarea simultan a

tuturor tranziiilor validate de marcajul curentk

M , gradul de concuren

va fi determinat de numrul tranziiilor declanate.Procesul de sintez a sistemelor digitale n baza conceptului de

mapare directnecesitelaborarea unui model intermediar, numit reea Petrihard, care poate fi nemijlocit implementat n arhitectura hardware [2].

Definiia 4.Oreea Petri Hard(RPH) este un 12-tuplu [21]:

0+ =< >S T I In Out

ma xRPH T , P , A , A , A , A , A , P , P , M , M ,C , unde:

{ }1 2= LT t , t , ..., t , T - mulimea elementelor de procesare de tip

tranziie; { }1 2, ,...,= NP p p p , P - mulimea elementelor de procesarede tip poziie; A+ - mulimea conexiunilor de incrementarea numrului de

jetoane n elementul de procesarei

p ; A - mulimea conexiunilor de

decrementare a numrului de jetoane n elementul de procesare ip ; SA -

mulimea conexiunilor de stare care determin condiia de validare aelementului de procesare jt n cazul prezenei jetoanelor n poziia ip ;

TA

- mulimea conexiunilor de test care determin condiia de validare aelementului de procesare

jt n cazul prezenei jetoanelor n poziia ip ;IA

- mulimea conexiunilor de inhibiiecare determincondiia de validare aelementului de procesare

j

t n cazul absenei jetoanelor n poziiai

p ;

{ }, 1,= =In In IniP P i N - mulimea elementelor de procesare de tip poziie

iPcu funcia de semnale de intrare, unde InP P; { }, 1,= =Out Out Out iP P i N

- mulimea elementelor de procesare de tip poziieiPcu funcia de semnale

de ieire, unde OutP P; 1 20 0 0 0NP P PM { M , M , , M }= K - marcajul iniial al


11/31

11

PRH,definit de numrul iniial de jetoane n fiecare element de procesarede tip poziie; 1 2 NP P P

max max max max M { M , M , , M }= K - marcajul maximal al

RPH, definit de numrul maximal de jetoane n fiecare element deprocesare de tip poziie; C- variabila de sincronizare [20].

n lucrare a fost efectuat sinteza elementelor de procesare pentruimplementarea hardware a modelelor de reele Petri de doutipuri: ordinare

i sigure [1, 23].Elementul de procesare poziie pentru RPH ordinare i sigure.

n structuraRPH,elementul de procesare poziie ndeplinete funcia dememorare a strii i de efectuare a operaiilor de incrementare idecrementare a numrului de jetoane. ntr-o reea Petri ordinarpondereaarcelor este unitar, iar poziia este marcatcu un numr ntreg pozitivde

jetoane.Numrul de jetoane n poziie se schimbconform formulei:*

*

* *

* *

( )

max1

( )

1

1 ( ) ( )

1 1

( ) ( )

1 1

1 ( ) 1, ;

1 ( ) 1 0;

, 1,

( ) 0 & ( ) 0;

( ) 1 & ( ) 1;

+

=

=

++

= =

+

= =

+ =

= = = = = =

i

i i i

i

i i

i

i i

i

i i

i

N pp p p

k ij k j

N pp p

k ij k j

p

k N p N pp

k ij ij j j

N p N pp

k ij ij j j

M a M M

M a M

i N

M a a

M a a

(1)

Structura logic a elementului de procesare P(Fig.1) pentru RPHordinarreprezintun numrtor i o logiccombinaionalde control [9].

Pentru o reea Petri sigurnumrul de jetoane din poziie nu poate fi maimare dect unu i se schimbconform formulei:

*

*

* *

* *

( )

1

( )

1

1( ) ( )

1 1

( ) ( )

1 1

1 ( ) 1, 0;

0 ( ) 1 1;

, 1,

( ) 0 & ( ) 0;

( ) 1 & ( ) 1;

+

=

=

+

+

= =

+

= =

= =

= == =

= = = =

i

i

i

i

i

i i

i

i i

i

N pp

ij kj

N pp

ij kjp

kN p N p

p

k ij ij j j

N p N pp

k ij ij j j

a M

a M

M i N

M a a

M a a

(2)

Structura logic a elementului de procesare P pentru RPH sigur [3]reprezintun bistabil i o logiccombinaionalde control (Fig. 2).


12/31


13/31

13

J

Q

Q

K

SET

CLR

1

s

,ja

s

n, ja

. . .

CLK

oT

SET

RESET

1

t

,ja

1

i

,ja

i

n, ja

. . .

. . .

t

n, ja

Figura 3. Structura logic a elementului de procesare tranziie.

Pentru fiecare tip de element de procesare au fost elaborate codurileHDL [15, 16]. n urma executrii codurilor respective n mediul specializatde proiectare MAX+Plus II au fost obinute diagramele de timp care auconfirmat funcionarea corect a elementelor de procesare pentru RPHordinare i sigure. Au fost evaluate caracteristicile de bazale elementelorde procesare (cost i timp de reinere) pentru diferii parametri [22].

n Capitolul III Algoritmi i tehnici de sintez a structurilor de

procesare concurent a datelor sunt definite etapele principale pentrusinteza structurilor de procesare concurent a datelor n baza mapriidirecte a modelelor de reele Petri (Fig. 4), lundu-se n consideraieimplementarea acestor structuri n circuiteFPGA [5].

Specificarea formal a sistemului este efectuat prin intermediulmodelului RPCS, care permit descrierea funcional i structural asistemului la un nivel de abstractizare nalt.

Modelul grafic al reelei Petri este analizat prin intermediul produsuluiprogram VPNP (VisualPetri Net +), care ofer posibilitatea de a efectuasimularea animat, verificarea proprietilor comportamentale alesistemului (sigurana, viabilitatea i reversibilitatea) i evaluarea

performanelor. n rezultat se obine codul XML, care conine informaianecesarpentru elaborarea modelului matematicRPHprin intermediul unuialgoritm de translatare L1. Codul HDL al modelului RPH se obine prinintermediul algoritmului de translatare L2. Executarea i testarea coduluiobinut este efectuat n mediul de proiectare MAX+Plus II, Altera. nrezultatul acestor operaii se obine lista de conexiuni la nivel de porilogice, ce urmeaza fi implementatn circuiteFPGA [1, 16, 17, 23].


14/31

14

Este elaborat i implementat algoritmul de analiz structural amodelelor de reele Petri, definite prin cod XML (Fig. 5). Acest algoritminclude analiza lexical i semantic a codului, precum i analiza

parametrica diferitor clase de obiecte din acest cod. n rezultatul analizeise obine modelul matematicRPH.

Specificarea

sistemului

Modelare

Verificare

Optimizare

VPNP

Translatare

L1

Model RPH

0 max

, , , , ,

, , ,

+ S

T I

T P A A A

A A M M

Translatare

L2

Simulare

Testare

MAX+Plus II

Implementare

in FPGA

Lista de conexiuni

Model RP

Descriere

XML

Analiza lexicala si sintactica a

codului XML

Tratarea

Erorilor

Obiecte de tip

P, T, A

Analizaparametricaa

obiectelordetipP

Analizaparametricaa

obiectelordetipT

Analizaparametricaa

obiectelordetipA

0 max,M M

P

T , ,

, ,I T S

A A

A A

+

Figura 4. Etapele

de bazale procesuluide sintez

Figura 5. Algoritmul de analizstructuralamodelelor de reele Petri

Este elaborat algoritmul de sinteza structurii de procesare concurenta datelor prin translatarea modelului matematic RPH n cod HDL. Acestalgoritm permite analiza i extragerea datelor din mulimile de descriere


15/31

15

parametric a modelului RPH i sinteza codului HDL pentru formareainterconectrilor dintre mulimile de elemente de procesare i semnalele desetare, resetare, intrare, ieire i sincronizare [19].

CodulHDLse formeazn zece etape de baz:1)Declararea tipului elementelor de procesare, coninute n biblioteca de

elemente standarde. Pentru implementarea modelelorRPHsigure sunt utilizateelementele de procesare t_obj i p_obj_s. Pentru implementarea modelelorRPHordinare sunt utilizate elementele de procesare t_objip_obj_o. Deoareceatt n cazul reelelor Petri ordinare ct i a celor sigure ponderea arcelor esteunitar, se utilizeazun singur tip de elemente de procesare T;

2) Declararea semnalelor de intrare i ieire n/din sistemul deprocesare a datelor.

Se deosebesc doutipuri de semnale de intrare:- semnale de sincronizare, prezente n toate modelele RPH (clock

semnal de ceas, reset resetarea elementelor de procesare i set setareamarcajului iniialM0n elementele de procesareP);

- semnale de intrare pentru definirea strii procesului controlat. Acestesemnale se genereaz conform condiiei:

, 1, " _ : "In

i iP P i N P In Input = .Semnalele de ieire, destinate pentru aciunea asupra procesului

controlat, se obin n urma selectrii elementelor de procesare P:, 1, " _ : "Out

i iP P i N P Out Output = ;

3)Declararea variabilelor de tipul elementelor de procesare P.Pentru modelele RPH sigure generarea codului are loc conform

condiiei: , 1, , " : _ "i iP i N P P Obj = . Pentru modelele RPH ordinare

generarea codului are loc conform condiiei:

( )max 0, 1, , " : _ , " = = =i iP i N P P Elem with cnt M init M , unde: cnt reprezint

numrul maximal de jetoane din poziie i servete pentru configurareanumrtorului din circuitul elementului de procesare P, init reprezintnumrul iniial de jetoane din poziie i servete pentru setareanumrtorului;

4) Declararea variabilelor de tipul elementelor de procesare T.Pentru modeleleRPHsigure i ordinare generarea codului are loc conformcondiiei: , 1, , " : _ "

i iT i L T T Obj = ;


16/31

16

5) Conectarea semnalelor de resetare la elementele de procesare P.Pentru modelele RPH sigure generarea codului de resetare are loc conformcondiiei:

0& 0 , 1, " .Re Re " = = =i

i iP M i N P set set . Generarea codului

de setare are loc conform condiiei:0& 1, 1, " . " = = =i

i iP M i N P Set Set .

Pentru modelele RPH ordinare, generarea codului de setare a poziiilor,corespunztor marcajului iniial M0, are loc conform condiiei:

, 1, " . " = =i iP i N P Set Set . n rezultat, n numrtorul poziiei se nscrie

numrul respectiv de jetoane definit n p. 3 al algoritmului;6) Conectarea semnalelor de resetare la elementele de procesare

T.Pentru modeleleRPHsigure i ordinare generarea codului de resetare areloc conform condiiei: , 1, " .Re Re "

i iT i L T set set = = ;

7) Conectarea semnalelor de sincronizare la elementele deprocesare P.Pentru modeleleRPH sigure i ordinare generarea codului desincronizare are loc conform condiiei: , 1, " . "

i iP i N P Clk Clock = = ;

8) Conectarea semnalelor de sincronizare la elementele deprocesare T.Pentru modeleleRPHsigure i ordinare generarea codului de

sincronizare are loc conform condiiei: , 1, " . ! "i iT i L T Clk Clock = = ;9) Conectarea semnalelor de intrare i ieire n/din elementele de

procesare P.Pentru modeleleRPHsigure i ordinare generarea codului deconectare a intrrilor are loc conform condiiei:

, 1, " . 0 _ "Ini i iP P i N P Pinc P In = = . Generarea codului de conectare

a ieirilor are loc conform condiiei:, 1, , " _ . "Outi i iP P i N P Out P Pout = = ;

10) Formarea conexiunilor dintre elementele de procesare P i T.Pentru modelele RPH sigure i ordinare, codul pentru conexiunile dintreelementele de procesarePi Tse formeazn dependende tipul arcelor,dupcum urmeaz:

- pentru semnalele de incrementare:, 1, , 1, " . . "+ = = =ij i Ind j a A i N j L P Pinc T Tout ;

- pentru semnalele de decrementare:

, 1, , 1, " . . " = = =ij i Ind j

a A i N j L P Pdec T Tout ;


17/31

17

- pentru semnalele de test:, 1, , 1, " . . " = = =T

ij j Ind i a A i N j L T Tin P Pout ;

- pentru semnalele de inhibiie:

, 1, , 1, " . ! . " = = =Iij j Ind i a A i N j L T Tin P Pout ;

- pentru semnalele de stare:

, 1, , 1, " . . " = = =Sij j Ind i

a A i N j L T Tin P Pout .

IndiceleInd, n expresiile de mai sus, semnificuna din intrrile libereale elementelor de procesarePi T.

Complexitatea algoritmilor elaborai pentru efectuarea sintezeistructurilor de procesare concurenta datelor face parte din clasa O(n2), pecnd complexitatea algoritmilor bazai pe formalismul automatelor finiteface parte din clasa NP (nedeterminist-polinomial).

Pentru efectuarea automat a sintezei structurilor de procesareconcurent a datelor n baza maprii directe a modelului RPH n circuiteFPGA a fost elaborat, dezvoltat i implementat un produs programspecializat -HPNS(Hard Petri Net Synthesis).

n Capitolul IV Aspecte practice de sintez a structurilor deprocesare concurenta datelorsunt prezentate mai multe modaliti deaplicare a metodelor, tehnicilor i algoritmilor elaborai pentru sintezastructurilor de procesare concurent a datelor din componena sistemelormoderne de calcul i a celor de control a proceselor tehnologice [2, 4, 17].Pentru fiecare caz de sintez sunt descrise i analizate modelul RPCS,graful de accesibilitate, modelul RPH i codul AHDL generat. ndependen de complexitatea structurilor digitale sunt utilizate modeleRPCS ordinare i sigure. Executarea codurilor AHDL a fost efectuat nmediul de proiectare MAX+PLUS II. Analiza rezultatelor obinute n urmaaplicrii metodei de sinteza fost efectuatutiliznd pachetul de proiectareMAX+PLUS II. Rezultatele experimentale de simulare au confirmat faptul

c structurile de procesare concurenta a datelor funcioneaz corect, iarsoluiile tehnice obinute se caracterizeaz prin fiabilitate i siguran defuncionare avansat, cea ce confirm importana practic a metodei desintezelaborate.

n continuare este descris procesul de sinteza unui arbitru de magistralpentru un sistem multiprocesor. Sistemul multiprocesor (Fig. 6) conine: unarbitru de magistral (Arbitru RPH); o memorie RAM de task-uri (RAM);


18/31

18

patru module de procesare a datelor (Pr1 Pr4) cu memorie de stocare atask-ului aflat n execuie (RAM Cache 1 RAM Cache 4); o magistraldedate (MD) i o magistralde control (MC).

RAM

Task 2

...

Task n

Task 1

Pr 1

RAM Cache 1

Pr 3

RAM Cache 3

Pr 4

RAM Cache 4

Pr 2

RAM Cache 2

Arbitru

RPH

MD

MC

En1 En3WR2 En4En2WR1 RD2 WR4WR3CS1 RD4RD1 RD3 CS4

WR0

CS3CS2

NTRD0

Figura 6. Sistemul multiprocesorFiecare modul de procesare genereaz: semnalul En(Enable) pentru a

indica starea modulului de procesare: pregtit pentru execuie (En=1) sau nexecuie (En=0), semnalul WR(Write) pentru nscrierea datelor n memoriaRAMde task-uri i semnalulRD(Read) pentru citirea datelor din memoriaRAM de task-uri. Selectarea modulului de procesare de ctre arbitru seefectueazprin generarea semnalului CS(Chip Select).

Arbitrul de magistral reprezint un mecanism logic de acordare aprioritilor pentru cererile simultane de acces la memoria de task-uri dinpartea modulelor de procesare. La apariia unui nou task se genereazsemnalul NT (New Task) care este recepionat de arbitrul de magistral.Arbitrul de magistral verific consecutiv starea modulelor de procesare(semnalulEn). n cazul n care un modulul de procesare este liber (En=1),se genereaz semnalul CS pentru selectarea lui. Ca urmare a arbitrrii,modulul selectat se activeaz i trece n regim de master curent (En=0),

prelund magistrala de date i magistrala de control. Masterul curent ncepeoperaia de citire a task-ului din memoria RAM n memoria proprie RAMCache. La finisarea operaiei de transfer de date modulul de procesareelibereaz ambele magistrale i trece n regim de execuie a task-ului


19/31


20/31

20

n urma aplicrii algoritmului de translatare L2 a fost generat codulAHDL pentru arbitrul de magistral. n rezultatul compilrii i executriicodului AHDL n pachetul de proiectare MAX+PLUS II a fost generatcodul de configurare pentru circuitul FPGA. A fost simulat situaia deacordare a prioritilor de acces la magistral n cazul cererilor multiple din

partea modulelor de procesare att pentru citirea task-ului din memoriaRAM, ct i pentru nscrierea rezultatelor obinute n memoriaRAM(Fig. 8).

Figura 8. Diagramele de timp ale simulrii funcionrii arbitrului demagistral

Rezultatele experimentale de simulare confirm faptul c structura deprocesare concurenta a datelor realizeaz corect algoritmul de acordare aprioritii de acces la magistral, iar soluia tehnic obinut secaracterizeazprin fiabilitate i sigurande funcionare avansat.

Analiza comparativ a parametrilor de performan pentru arbitrul demagistral, implementat n bazaRPHi n baza unui sistem uniprocesor, adeterminat un factor de accelerare egal cu 3,06. Rezultatele obinute seexplicprin posibilitatea de efectuare n paralel a anumitor opera ii logicen structura sintetizat, spre deosebire de sistemul uniprocesor, unde are locefectuarea secveniala acestor operaii.


21/31

21

CONCLUZII I RECOMANDRI

Lucrarea conine contribuii originale formate din noi metode, tehnici,algoritmi i produse program privind sinteza structurilor de procesareconcurenta datelor bazate pe maparea directa modelului reelei Petri ncircuite reconfigurabile.

Sintetiznd rezultatele obinute, pot fi prezentate urmtoarele concluzii

referitoare la cercetrile efectuate n cadrul tezei:1. Din analiza comparativefectuata diferitor modele de descriere a

sistemelor digitale, se evideniaz avantajele utilizrii modelelor de reelePetri care se caracterizeaz prin: simplitate, ce se datoreaz unui numrredus de concepte elementare; claritate de reprezentare a fluxului decontrol; generalitate n utilizare; adaptabilitate pentru descrierea diverselor

proprieti ale sistemelor digitale.

2. Examinnd metodele de sintez a sistemelor digitale n bazareelelor Petri i a rezultatelor obinute n aceastdirecie de cercetare, seconstatcuna din cile de mbuntire a fiabilitii i siguranei, precumi de reducere a costului i efortului de proiectare a sistemelor digitale, este

utilizarea tehnicilor de mapare directcare permit reducerea complexitiialgoritmice a metodelor de sintezi faciliteazprocedura de verificare itestare.

3. Extensia reelelor Petri netemporizate, propussub forma de reelePetri de control sincrone (RPCS), permite declanarea sincron a tuturortranziiilor validate n dependen de semnalul de sincronizare. Aceastextensie oferposibilitatea de a descrie i de a efectua verificarea i sintezasistemelor digitale cu procesare concurent a datelor n cadrul aceluiaiformalism.

4. Pentru efectuarea sintezei structurilor de procesare concurent adatelor se introduce noiunea de reele Petri Hard (RPH). RPHreprezintun sistem neomogen de elemente de procesare de tip tranziie i poziie,conectate ntre ele cu cinci tipuri de arce. Implementarea direct amodelului RPH in arhitectura hardware permite realizarea structurii de

procesare concurent a datelor. Este elaborat descrierea analitic amodelului RPH, care permite determinarea mecanismului de succesiune astrilor modelului n dependen de mulimile de operaii, ndeplinite deelementele de procesare de tip poziie i tranziie. Pentru fiecare tip de


22/31

22

element de procesare sunt definite regulile de operare, n baza crora seefectueazsinteza lor.

5. Au fost elaborate modele matematice, structuri logice i coduriHDL ale elementelor de procesare poziie i tranziie, lundu-se nconsideraie criteriile de universalitate, autonomie, funcionalitate,scalabilitate i concuren. Analiz caracteristicilor de baz a elementelorde procesare (cost i timp de reinere) efectuatpentru diferii parametri i

prezentat prin rezultate experimentale, obinute n urma implementriielementelor de procesare n circuitul FPGA EP1K10TC100-1, in s aratec aceste elemente pot fi cu succes utilizate la implementarea sistemelordigitale.

6. A fost propus o metod de sinteza automat a structurilor deprocesare concurent a datelor, bazatpe maparea direct a modelelor dereele Petri Hard (RPH) n lista de conexiuni pentru implementare ncircuite FPGA. Aceastmetodofero complexitate algoritmicredusio coresponden transparent ntre elementele specificaiei iniiale icomponentele circuitului rezultat, fapt ce faciliteazprocedura de verificarei testare.

7. A fost elaborat i implementat un algoritm de analizstructuralamodelelor de reele Petri, definite prin cod XML, care include analizalexical i semantic a codului, precum i analiza parametric a diferitorclase de obiecte din acest cod. n rezultatul analizei este obinut modelulmatematicRPHde descriere a structurii de procesare concurenta datelor.

8. A fost elaborat i implementat un algoritm de sinteza structurii deprocesare concurenta datelor prin translatarea modelului matematic RPHn cod HDL.Acesta permite de a efectua analiza i extragerea datelor dinmulimile de descriere parametric a modelului RPH i generarea coduluiHDL pentru formarea interconexiunilor dintre mulimile de elemente deprocesareP, T, semnalelor de setare, resetare, intrare, ieire i sincronizare.

9. Pentru efectuarea automat a operaiei de conversie a modeluluiRPCS(codXML) n modelul matematicRPHi apoi n structura hardware(codHDL) a fost elaborat i implementat un produs program specializat.

10.Cu scopul de a valida metodele, tehnicile i algoritmii elaborai afost efectuat sinteza structurilor de procesare concurent a datelor dincomponena sistemelor moderne de calcul i a celor de control a proceselortehnologice. n dependende complexitatea sistemelor de control au fost


23/31

23

utilizate modele RPCS ordinare i sigure. Rezultatele experimentale desimulare au confirmat faptul cstructurile de procesare concurenta a datelorfuncioneaz corect, iar soluiile tehnice obinute se caracterizeaz prinfiabilitate i sigurande funcionare avansat, cea ce confirmimportana

practica metodei de sintezpropuse.

Ca viitoare direcii de cercetare intenionm:

1. Extinderea rezultatelor obinute la clasele de reele Petritemporizate hibride pentru efectuarea sintezei structurilor de calcul definiteprin parametri i funcii discret-continue.

2. Elaborarea algoritmilor, tehnicilor i produselor program bazate peconceptul maprii directe pentru sinteza sistemelor de calculreconfigurabile.

Adnotare

la teza de doctor n tehniccu tema Sinteza structurilor deprocesare concurenta datelor, Chiinu, 2009

autor: Sudacevschi Viorica

Teza cuprinde introducerea, patru capitole, concluzii, bibliografia din160 titluri, 6 anexe, 120 pagini text de baz, inclusiv 46 figuri i 14 tabele.Rezultatele obinute sunt publicate n 26 de lucrri tiinifice.

Cuvinte cheie: circuite reconfigurabile, elemente de procesare, limbajede descriere hardware, modelare, procesare concurent, reele Petri, maparedirect, sintez, sisteme de calcul, validare, verificare.

Domeniul de cercetare l constituie aspectele teoretice i practice alemodelrii i verificrii funcionale a sistemelor digitale, precum i a sintezeistructurilor de procesare concurent a datelor.

Scopul lucrriiconst n elaborarea unor metode, tehnici i algoritmi desintez a structurilor de procesare concurent a datelor bazate pe mapareadirecta reelei Petri n circuite reconfigurabile.

Metodologia cercetrii tiinifice se bazeaz pe teoria sistemelor decalcul, teoria reelelor Petri, metodele de modelare matematici tehnologiileorientate obiect de programare.

Noutatea i originalitatea tiinifica rezultatelor obinute const n:definirea unei noi extensii a reelelor Petri ordinare i sigure netemporizate reele Petri de control sincrone, cu capacitatea de declanare simultana tuturortranziiilor validate, fapt ce permite realizarea efectiva metodei de sintezioferposibilitatea de modelare i verificare a sistemelor digitale cu procesare


24/31

24

concurent a datelor; definirea reelelor Petri hard, formate din elemente deprocesare i conexiuni dintre ele, care permit translatarea modelului de reeaPetri direct in arhitectura hardware; elaborarea algoritmilor de analizstructural a reelei Petri i obinerea modelului matematic al reelelor Petrihard,precum i a algoritmilor de sinteza structurii de procesare concurentadatelor prin translatarea modelului matematic n codul de configurare acircuitelorFPGA.

Semnificaia teoretic a lucrrii o constituie elaborarea metodelor demodelare, verificare i sinteza structurilor de procesare concurenta datelorn baza reelelor Petri sigure i ordinare.

Valoarea aplicativ a lucrrii const n elaborarea unor metode ialgoritmi de sintez care asigur obinerea unor structuri de procesareconcurent a datelor, ce se caracterizeaz prin siguran i fiabilitate defuncionare mai naltdect cele obinute prin metodele cunoscute. Algoritmii

propui de sintez a structurilor de procesare concurent a datelor secaracterizeazprintr-o complexitate mai joasa dect cele cunoscute i asiguroimplementare eficient pe platformele de proiectare asistat de calculator.Aceste trsturi determinposibilitatea de utilizare a metodei de sintezpentru

proiectarea structurilor de procesare concurent a datelor din componen

a

sistemelor moderne de calcul i a celor de control al proceselor tehnologice.

Summary

of the Ph.D. thesis on the theme Synthesis of the systems withconcurrent data processing, Chisinau, 2009

author: Sudacevschi Viorica

The Ph.D. thesis comprises the introduction, four chapters, conclusions,bibliography (160 titles), 6 appendixes, 120 pages of main text, 46 figuresand 14 tables. The obtained results are published in 26 scientific articles.

Key words:computer systems, concurrent processing, direct mapping,hardware description languages, modelling, Petri nets, processing elements,

reconfigurable circuits, synthesis, validation, verification.Domain of study is represented by the theoretical and practical

principles of modelling and functional verification of digital systems, aswell as the synthesis of concurrent data processing structures.

Goal of work consists in elaboration of methods, techniques andalgorithms for synthesis of concurrent data processing structures based ondirect mapping of Petri net models in reconfigurable circuits.


25/31

25

Methodology of scientific research is based on computer systemstheory, Petri net theory, mathematical modelling methods and object-oriented technologies.

Scientific novelty and originality of the obtained results consists in:defining of a new extension of non-temporized ordinary and safe Petri net Control Synchronized Petri Net, with the capacity of synchronous firing of allenabled transitions, that allows the realization of the synthesis method and

gives the possibility of modelling and validation of digital systems withconcurrent data processing; defining of Hard Petri net, that consists of

processing elements and connections between them, that allows the conversionof the Petri net model directly into hardware architecture; elaboration ofalgorithms for structural analysis of Petri net model and generation ofmathematical model of Hard Petri Net, elaboration of algorithms forconcurrent data processing structures synthesis by direct translation of a Petrinet model into an FPGA circuit netlist.

Theoretical significance is made up by the method for modelling,verification and synthesis of concurrent data processing structures based onordinary and safe Petri nets.

Applicative value of work consists in elaboration of synthesis methodsand algorithms that assure the obtaining of concurrent data processingstructures, characterised with more reliability and safeness then those,obtaining using known methods. The proposed algorithms are characterized bylow complexity and assure an efficient implementation on computer aideddesign platforms. These features offer the possibility to use the synthesismethod for design of concurrent data processing structures in modern computersystems and control systems of technological processes.

,2009: Sudacevschi Viorica

, , , 160 , 6 , 120 , 46 14 . 26.


26/31

26

:, , , , , , , ,, , .

, .

, , .

, , -.

:

,

,

; , , ; , FPGA.

,

.

, , , .


27/31

27

. , .

LISTA LUCRRILOR PUBLICATE LA TEMA TEZEI

Articole n reviste de circulaie internaional:

1. Ababii Victor, Sudacevschi Viorica, Guuleac Emilian. ControlSystems Modelling and Design for Processes Synchronization.

International Journal of Computers, Communi-cations & Control

ICCCC, Baile Felix Spa-Oradea, Romania, 1-3 June, 2006, vol. 1, p. 57-

61, ISSN 1841-9836, - 0,35c.a.

2. Sudacevschi Viorica. Sisteme de control n timp real n bazareelelor Petri Hard. Meridian ingineresc, Nr. 4, 2006, p.73-78, Ed.:U.T.M., Chiinu, ISSN 1683-853X, -0,25 c.a.

3. Sudacevschi Viorica, Ababii Victor, Negur Valentin. AHardware Implementation of Safe Petri Net Models.Advances in

Electrical and Computer Engineering, Academy of Technical

Sciences of Romania Stefan cel Mare, University of Suceava,Nr. 1 (25) 2006, vol. 6 (13), p. 54-58, ISSN 1582-7445, - 0,35 c.a.

4. Sudacevschi Viorica. Proiectarea sistemelor de control n bazareelelor Petri. Meridian ingineresc, Nr. 2, 2007, p.88-92, Ed.: U.T.M.,Chiinu, ISSN 1683-853X, -0,35 c.a.

5. Sudacevschi Viorica, Ababii Victor. Control systems designbased on Petri nets. . . ,

vol. 423, 2008, p. 60-66, - 0,25 c.a.

Articole n culegeri internaionale:

6. Ababii V., Guuleac E, Sudacevschi V. Distributed computations incontrol and optimum control of technological process. Proceedings of the5th International Conference on D&AS2000, 18-20 May 2000, Suceava,Romnia, p. 30-34, ISBN 973-8122-11-2, - 0,35 c.a.


28/31

28

7. Ababii Victor, Guuleac Emilian, Sudacevschi Viorica. Similardistributed computing structure for control of single-level processes in realtime. Proceedings of the 3-rd International Conference onMicroelectronics and Computer Science, vol 2, september 26-28, 2002,

p. 219-228, ISBN 9975-9719-1-1, - 0,35 c.a.

8. Ababii Victor, Sudacevschi Viorica. Robust similar distributedsystem for control of technological processes in real time. Proceedings ofthe 6-th International Conference on Development and Application SystemsDAS-2002, Suceava, Romania, May 23-25, 2002, p. 11-15, ISBN 973-98670-9-X, - 0,25 c.a.

9. Sudacevschi Viorica, Guuleac Ludmila, Ababii Victor. AHardware Implementation of Petri Nets Models. Proceedings of the 7thInternational Conference on Development and Application Systems DAS-2004,May 27-29, 2004, Suceava, Romania, p. 24-28, ISBN 973-666-106-7, - 0,3 c.a.

10.Ababii Victor, Sudacevschi Viorica. The Reconfigurable ComputerStructures for the Control of Dynamic Processes.Proceedings of the 8th

International Symposium on Automatic Control and Computer Science, SACS2004, Iasi, Romania, Oct. 2004, p. 24, ISBN 973-621-083-9, - 0,05 c.a.

11.Ababii Victor, Sudacevschi Viorica. FPGA-Based Implementationof Safe Petri Nets Models.Proceedings of the 4th International Conferenceon Microelectronics and Computer Science, September 15-17, 2005,Chisinau, Moldova, Vol. 2, p.226-229, ISBN 9975-66-040-1, - 0,25 c.a.

12.Ababii Victor, Sudacevschi Viorica. The System withReconfigurable Architecture for Software Testing for MCS-51Microcontroller. Proceedings of the 4th International Conference onMicroelectronics and Computer Science, September 15-17, 2005, Chisinau,Moldova, Vol. 2, p.318-323, ISBN 9975-66-040-1, - 0,35 c.a.

13.Ababii Victor, Sudacevschi Viorica. . - " ", ,2005, p. 5-17, - 0,5 c.a.

14.Ababii V., Sudacevschi Viorica. Safe Petri Nets Models Mappinginto FPGA Using HDL Code. The International Symposium on Systems


29/31

29

Theory, SINTES 12,October 20-22, 2005, Craiova, Romania, Vol.4, p. 697-699, ISBN 973-742-154-X, - 0,25 c.a.

15.Sudacevschi Viorica, Ababii Victor, NegurValentin. A HardwareImplementation of Safe Petri Net Models. Proceedings of the 8thInternational Conference on Development and Application Systems,Suceava, Romania, 25-27 May, 2006, p. 54-58, ISBN(10) 973-666-194-6,

ISBN(13) 978-973-666-194-5, - 0,35 c.a.16.Ababii Victor, Sudacevschi Viorica, Guuleac Emilian, NeguraValentin. HDL Design from Petri Net Descriptions. Proceedings of theSecond European Conference on the Use of Modern Information andCommunication Technologies, ECUMICT 2006, 30-31 March 2006, Gent,Belgium, p. 227-235, ISBN 9-08082-552-2, - 0,25 c.a.

17.Sudacevschi Viorica. Control systems design based on Petri nets,Else Software, Craiova, nr. 26, 2006, p. 72-82, ISSN 1221-4469, - 0,35 c.a.

18.Sudacevschi Viorica, Ababii Victor. Compilator pentruimplementarea modelelor de reele Petri n hard. Conferina InternaionalICMCS-2007, Chiinu, Moldova, Septembrie 19-21, 2007, vol. 2, p. 81-

86, ISBN 978-9975-45-047-8, - 0,25 c.a.19.Sudacevschi Viorica, Ababii Victor. Sistem automatizat de sortare n baza

RPH. Conferina InternaionalICMCS-2007,Chiinu, Moldova, Septembrie 19-21, 2007, vol. 2, p. 87-91, ISBN 978-9975-45-047-8, - 0,25 c.a.

20.Sudacevschi Viorica, Ababii Victor, Negura Valentin.Reconfigurable Control Systems Modeling and Design Based on Petri Nets,Proceedings of the 9th International Conference on Development andApplication Systems, Suceava, Romania, May 22-24, 2008, p. 46-49. ISSN1844-5020, - 0, 25 c.a.

Articole n culegeri naionale:

21.Ababii Victor, Sudacevschi Viorica. Gestiunea obiectelor dinamicein baza RPHI. Conferina Tehnico-tiinific Jubiliar a Colaboratorilor,doctoranzilori studenilor, UTM,Chiinu, 8-9 octombrie, 2004, vol. 3, p.147-148, ISBN 9975-9841-2-6. - 0,1 c.a.

22.Sudacevschi Viorica. Analiza bazei de elemente pentruimplementarea RPH. Conferina Tehnico-tiinific Jubiliar a


30/31

30

Colaboratorilor, doctoranzilor i studenilor, UTM, Chiinu, 8-9octombrie, 2004, vol. 3, p. 149-150, ISBN 9975-9841-2-6. - 0,1 c.a.

23.Ababii Victor, Sudacevschi Viorica.The Methodology ofModelling and Design of Control Systems. I Conferin Naional deTelecomunicaii, Electronici Informatic CNTEI 2006, Chiinu, Mai19-20, 2006, p. 96-101, ISBN 978-9975-9853-7-6, - 0,30 c.a.

24.Sudacevschi Viorica, Ababii Victor. Modele analitice pentrusisteme CAD n baza reelelor Petri. Conferina Jubiliar Tehnico-Stiinifica Colaboratorilor, Doctoranzilor i Studenilor consacratceleide-a 40-a Aniversri a Doctoranturei UTM, 17-18 Noiembrie, Chiinu2006, p. 131-134, ISBN 978-9975-45-024-9, - 0,25 c.a.

Teze ale comunicrilor tiinifice:

25.Ababii Victor, Sudacevschi Viorica. Gestiunea proceselor dinamicen baza structurilor de calcul reconfigurabile. Proceedings of the 4-thInternational Conference, BIT+2004, May 3-7, 2004, Chisinau, Moldova,p.91, - 0.05 c.a.

26.Sudacevschi Viorica. VHDL functional elements for Petri Netsimplementation. Proceedings of the 4-th International Conference,BIT+2004,May 3-7, 2004,Chisinau, Moldova, p.158, - 0,15 c.a.


31/31

31

VIORICA SUDACEVSCHI

SINTEZA STRUCTURILOR DE PROCESARE CONCURENTADATELOR

05.13.13 CALCULATOARE, SISTEME DE CALCUL I REELEINFORMAIONALE

Aprobat spre tipar: 09.11.09 Formatul hrtiei 60x84 1/16Hrtie ofset. Tipar RISO Tirajul ex. 50Coli de tipar 2,0 Comanda Nr. 97

U.T.M., 2009, Chiinu, bd. tefan cel Mare i Sfnt, 168.Secia Redactare i Editare a U.T.M.2068, Chiinu, str. Studenilor, 9/9.

U.T.M., 2009

viorica sudacevschi abstract

Documents