x 線・ガンマ線観測のための 半導体検出器用アナログ asic の 低雑音化
DESCRIPTION
X 線・ガンマ線観測のための 半導体検出器用アナログ ASIC の 低雑音化. 東京大学理学系研究科物理学専攻 ISAS/JAXA. 田村 健一. 蛭田 達朗、高橋 忠幸(東大理、 ISAS/JAXA ) 池田 博一、高島 健 、 中澤 知洋 ( ISAS/JAXA ). NASA. はじめに. 我々はこれまで色々なアナログ ASIC を使って半導体イメージャを開発し、 具体的に各アーキテクチャの持つ利点と問題点を知った。 利点を残しつつ、問題点は解決しなければならない。 解決するために、 ASIC 上でのアナログ回路技術を研究する必要がある。 - PowerPoint PPT PresentationTRANSCRIPT
X 線・ガンマ線観測のための半導体検出器用アナログ ASIC の
低雑音化
蛭田 達朗、高橋 忠幸(東大理、 ISAS/JAXA )池田 博一、高島 健、中澤 知洋( ISAS/JAXA )
東京大学理学系研究科物理学専攻ISAS/JAXA
田村 健一
NASA
はじめに
我々はこれまで色々なアナログ ASIC を使って半導体イメージャを開発し、具体的に各アーキテクチャの持つ利点と問題点を知った。利点を残しつつ、問題点は解決しなければならない。解決するために、 ASIC 上でのアナログ回路技術を研究する必要がある。また、作ってみなければ分からない点が多い。
・設計通りに動くとは限らない・プロセスの違いに大きく依存する・シミュレーションで正確な雑音レベルを予想するのは難しい・アナログ ASIC の最高性能を引き出すフロントエンドの設計が難しい
[1] 午前中、大貫 講演
[1]
増幅器
・ CSA 用・オペアンプ
バイアス回路
ピークホールド回路
コンパレータ回路
高抵抗回路
コンパレータVth
CSA
2pF 2pFP/H
= 高抵抗回路
試作アナログ ASIC 「 K02 」
検証項目:各回路コンポーネントの基本動作 アナログ性能
ピークホールド回路
回路コンポーネント
各コンポーネントに正確なバイアス電流を供給することが重要
製造工程上で FET の大きさがばらつく影響を最小限に
参照電流( uA )
基準電位
ばらつきの影響安定動作
使える領域
「バイアス回路」
複数の回路コンポーネントのバイアス電流を同時に正確に調整
参照電流
「高抵抗回路」
R = ( Vin2 – Vin1) / Iout
600 MΩ
8 MΩ
120 kΩ
周波数( Hz )
抵抗値
( Ω )
1MΩ ~ 1GΩ の抵抗値が必要
幅広い抵抗値を正確に調整
短絡して使用
ノイズレベルの実測
CIN
容量 vs ノイズレベル
実測値の容量勾配はシミュレーションより 30 %も大きい
実測値317 e- @ 0pF
コンデンサーを挿入
※ 配線の容量はゼロとしてプロット
入力容量に依存したノイズがのっている ⇒ CSA に原因?
50 e/pF
65 e/pF
87 e- @ 0pFSPICE シミュレーションの結果
( e- )
ノイズレベ
ル
入力容量 CIN ( pF )
シミュレーションより悪い
テストパルス
ノイズ源の考察 原因の究明
VSS
CIN に依存するノイズ源
⇒ CIN に接続している初段 FET が怪しい
CIN
ノイズ源を追っていくと
初段 FETマイナス電源( VSS )が揺れると⇒ 初段 FET のドレイン電流が揺れる⇒ 初段 FET のゲート電圧が揺れる⇒ 入力電荷の揺れ
仮定
シミュレーションで定量的に評価
- 1.3V ( VSS )の揺れ 0.1mV p-p @100 kHz で 約 40e- 悪化
電源の揺れを下げる対策へ
VSS
整形回路出力
0.1 mV
5 mV( 40e相当)
CSA 回路内部に RC フィルターを追加
1/10 の電圧感度へ感度(d B )
電源( VSS )の揺れに対する感度のシミュレーション結果
電圧
現在開発中のアナログ ASIC から採用
周波数( Hz )
まとめ
・ ASIC のアナログ回路技術を研究
・試作チップ「 K02 」を設計・製作
・徹底したシミュレーション
・実際に製作したチップがシミュレーション通りに動作するか検証
・雑音レベルはシミュレーションの 87e に対して実測 317e
・主要因である電源の揺れを抑える対策
現在開発中のアナログ ASIC
メモ・・・K02-64P/NK02-32LG P/NK02-32SAH02
CdTe イメージャ用 ASIC (評価準 備中)200um角、 32X32ch 、 152uW / ch 、 TSMC 0.25um CMOS プロセス
8.0
mm
200m
60
m
アナログ回路
デジタル回路
実際の写真
1ch 分のレイアウト図
バン
プパ
ッド
その他のアプリケーションへの応用64ch アナログ ASIC の技術をベースに
・入力容量( 100pF~1000pF )の Si ストリップ検出器から読み出し 6m
m
荷電粒子検出器用 ASIC
・ 12bit カウンタを 1ch ごとに搭載・カウンタ回路を中心にデジタル回路の開発・実証・ 16×16 ch 、 250uW / ch 、ローム 0.35um CMOS プロセス
高速イメージャ用 ASIC
・チャージアンプを外し、ゲインアンプのアレイに・応用用途が広い・ 32ch 、 1.4mW / ch 、 TSMC 0.35um CMOS プロセス
マルチアノード光電子増倍管用 ASIC
9.8 mm
・ 10 MeV ~ 200 MeV の荷電粒子(宇宙線)
・ 32ch 、 1.5mW / ch 、 TSMC 0.35um CMOS プロセス
9.8
mm
5mm
5mm
6m
m
アナログ性能133Ba のスペクトル
5.4 keV [FWHM]
1ch を CdTe ダイオードに接続
飽和
0keV 80keV40keVK.Tamura et.al IEEE 2005 TNS
SPICE シミュレーションの結果
ノイズレベ
ル
入力容量 CIN ( pF )
・セルフトリガー・ 20℃、 400V ( 2mm角、 0.5mm厚)
ラインガンマ線のスペクトル取得に成功
実測値
50 e/pF
65 e/pF
(e)
実測値がシミュレーションより悪い
容量勾配に注目して原因の解明へ容量特性を測定
317e @ 0pF
VA32TA Caltech VLSI
世界のアナログ ASIC を開発する機関と共同研究
IDEAS社LBL VLSI
Threshold
Time Walk
Ballistic Deficit
TOT
ΔE = 1.3 keV (FWHM)
ΔE = 0.86 keV (FWHM)世界トップのアナログ ASIC たち
CdTe ダイオードを接続して確認
133Ba のスペクトル
5.4 keV [FWHM]
1ch を CdTe ダイオードに接続
飽和
0keV 80keV40keVK.Tamura et.al IEEE 2005 TNS
・セルフトリガー・ 20℃、 400V
( 2mm角、 0.5mm厚)
ラインガンマ線のスペクトル取得
64ch アナログ ASIC の回路構成ピークホールド回路
コンパレータVth
CSA
2pF 2pFP/H
= 高抵抗回路
・ TSMC 0.35um CMOS プロセス ・電源電圧 + 2.0 V / - 1.3V
・消費電力 108 mW (1.5 mW / ch)
・雑音レベル(シミュレーション) 87 e @ 0pF
・整形時定数 0.5us ~ 1.9 us5mm
10m
m
1ch の回路
実際の性能
133Ba のスペクトル
5.4 keV [FWHM]
1ch を CdTe ダイオードに接続
飽和
0keV 80keV40keVK.Tamura et.al IEEE 2005 TNS
・セルフトリガー・ 20℃、 400V
( 2mm角、 0.5mm厚)
ラインガンマ線のスペクトル取得に成功
ノイズレベルの評価
CSA
CIN
容量 vs ノイズレベル
実測値の容量勾配はシミュレーションより 30 %も大きい
実測値317 e- @ 0pF
コンデンサーを挿入 ※ 配線の容量はゼロとしてプロット
入力容量に依存したノイズがのっている ⇒ CSA に原因?
50 e/pF
65 e/pF
91 e- @ 0pFSPICE シミュレーションの結果
( e- )
ノイズレベ
ル
入力容量 CIN ( pF )
シミュレーションより悪い
VSS
CIN
初段 FET
低雑音化への対策(1)
RC フィルターを追加(雑音悪化を 10 分の 1以下に)
入力容量に依存する雑音⇒ チャージアンプに原因と考察
- 1.3V ( VSS )の揺れ 0.1mV p-p @100 kHz で 約 40e- 悪化
低雑音化への対策(2)
フィードバック抵抗で減衰 スイッチで減衰
メリット:
リセット信号
フィードバック抵抗部の雑音がなくなる
デメリット:リセット信号によるデジタル雑音が生じる可能性
抵抗=ノイズ源
約 10e 減
ノイズ ∝ 「温度」 × 「整形時定数」 / 抵抗値
まとめ
・アナログ ASIC が次世代検出器の実現の鍵
・低雑音の回路を研究するために 64ch アナログ ASIC を開発・評価
・現在の雑音レベル = 317e @ 0pF
・雑音源を解明し、アナログ回路の改良案を考案
・他のアプリケーションに対応した ASIC を開発
現在開発中のアナログ ASIC
(2) CdTe 用 低雑音追求のための ASIC (評価中)
・電子 / ホール 読み出しの2種類のチップ
(3)荷電粒子検出器 ( Si ストリップ)用 ASIC (評価準 備中)
(4)マルチアノード光電子増倍管用 (評価中)
100 pF ~ 1000 pF の入力容量1×107個の入力キャリア
チャージアンプをバッファに置き換え
5mm
10m
m
・ 64ch 1次元アレイ、 1.5mW / ch
1ch 分の回路
6m
m6
mm
※ いずれも TSMC 0.35um CMOS プロセス
・電子 / ホール読み出しの2種類のチップ
・ 32ch 1次元アレイ、 1.5mW / ch
に対応・
対策後の効果
1/10 の電圧感度へ(d B )
電源( VSS )の揺れからの影響のシミュレーション結果
電圧感度
電源ラインの揺れの影響を無視できる
現在開発中のアナログ回路からこの回路を導入
周波数( Hz )
アナログ ASIC = 次世代の X 線・ガンマ線観測の「鍵」( 大規模集積回路 )
CdTe イメージャMAPMT
Si ストリップ
浜松の写真
(マルチアノード光電子増倍管)
浜松ホトニクス
チャンネル数が従来の 10 ~ 1000倍・コンパクトに・現実的な消費電力に抑えるために
アナログ ASIC が必要不可欠