1270631696digitalne_logicke_mreze

8/6/2019 1270631696Digitalne_logicke_mreze

1/68

DIGITALNE

LOGI

KE MREE

DIGITALNA ELEKTRONIKA

Doc. dr Nedjeljko Lekic


2/68

DIGITALNE LOGIKE MREE

Digitalne logike mree se mogu klasifikovati u dvije grupe:

- KOMBINACIONE i

- SEKVENCIJANE

KOMBINACIONE izlazni signal zavisi samo od tekuih vrijednosti

ulaznih signala. Tipian primjer je daljinskootkljuavanje zajednikih ulaznih vrata.

SEKVENCIJALNE - izlazi sekvencijalne logike mree zavise ne

samo od tekue kombinacije ve

i od prethodnesekvence ulaznih signala. Tipian primjer je

automatska brava koja se otvara ifromotkucanom na tastaturi.


3/68

KOMBINACIONE MREE

Kombinacione mree mogu da sadre proizvoljan broj logikihkola, ali ne sadre povratnu spregu.

Izlazni signal sa bilo kog kola ne dovodi na ulaz mree.

U praktinoj primjeni, najee se srijeu kombinacione mree:

- logike kapije,

- generatori/kontroleri parnosti,- enkoderi i dekoderi,- konvertori koda,- multiplekseri i demultiplekseri,- digitalni komparator,

...


4/68

LOGIKE KAPIJE (GATES)Kombinacione mree koriste se u realizaciji logikih kapija.

Primjer: Kombinaciona mrea sa slike predstavlja realizaciju EX-OR logikekapije.


5/68

Kombinacione mree seesto koriste za realizaciju kola koja se mogu koristitikao logike kapije razliitih funkcija.

Takva kola se nazivaju konfigurabilne multifunkcijske logike kapije.

Na slici je prikazano takvo kolo: 74AUP1G57

LOGIKE KAPIJE (GATES)


6/68

LOGIKE KAPIJE (GATES)Funkcijska tabela kola je sljedea:


7/68

LOGIKE KAPIJE (GATES)Realizacije nekih logikih kapija, pomou kola 74AUP1G57.


8/68

GENERATORI/KONTROLERI PARNOSTI

Generatori/kontroleri parnosti/neparnosti su kombinacione mree koje nasvojim izazima daju visok naponski nivo ukoliko je broj logikih 1-ca nanjihovim ulazima paran/neparan.

Kao primjer ovakve kombinacione mree moe da poslui kolo 74HCT280.

To je 9-to bitni generator/kontroler parnosti/neparnosti.

Logiki simbol i konfiguracija pinova ovog kola prikazani su na slici.


9/68


Kombinaciona mrea kola 74HCT280


10/68


Povezivanje 74HCT280 kola 17 bitni generator/kontroler parnosti/neparnosti


11/68

ENKODERI

Enkoder je ureaj koji se koristi za preslikavanje nekog ulaznog uizlazni kod.

Kodiranje se vri iz razliitih potreba. Neke od njih su:

- kompresija podataka za slanje ili snimanje,

- kriptovanje podataka,

- dodavanja redudansi na ulazni signal,

- konvertovanja jednog koda u drugi.

U digitalnoj elektronici enkoderi se obino realizuju kaoprogramski algoritmi ili hardverski kao kombinaciona mrea.


12/68


13/68

Enkoder, za sluaj etiri ulaza i dva izlaza, definisan tabelom i emom.

Pretpostavlja se da se na ulazu mogu pojaviti samo 4 signala i to: 0001, 0010,0100, 1000.

1

1

11 11

1 1

0 0 0

0 0 00 0 00 0 0

0 0

D3

D2

D1

D0

A A

00 A

A

P

D0

D1

D2D3

(a) (b)

01

1

0

Enkoder saetiri ulaza i dva izlaza: a) Tabela; b) ema.

ENKODER 4 NA 2


14/68

ENKODERI PRIORITETAEnkoder prioriteta daje prioritet bitu najvee teine u nizu podataka.

Bit najvee teine odreuje vrijednost na izlazu. Ostali bitovi bivaju zanemareni.

Primjer 1. Jednostavni 4 na 2 enkoder prioriteta.

11xxx1

01xx10

10x100

00x000

O0O1I0I1I2I3

4 to 2 priority encoder


15/68

ENKODER PRIORITETA 10 NA 4Primjer 2. 74HCT147 enkoder prioriteta 10 na 4 enkoder prioriteta.

Devetocifarski enkoder prioriteta.

Prihvata podatke sa 9 ulaza (/A0 do /A8) i obezbjeuje odgovarajui izlazni signal na 4izlaza (/Y0 do /Y3).

Nizak naponski nivo je aktivni nivo i za ulaze i za izlaze.

Konfiguracija pinova 74HC/HCT147 kola


16/68

ENKODER PRIORITETA 10 NA 4


17/68

ENKODER PRIORITETA 10 NA 4

Kombinaciona mrea za realizacaiju 74HC/HCT147 10 na 4 enkodera prioriteta.


18/68

DEKODERI

Dekoderi su ureaji koji vre inverznu funkciju u odnosu na enkodere.

Omoguavaju rekonstrukciju izvorih podataka.

Dekoder je kombinaciona mrea koja ima vie izlaza nego ulaza. Na primjer n na 2n.BCD dekoderi.

Dekodiranje je neophodno u aplikacijama kao to su multipleksiranje podataka, 7segmentni displeji i dekodiranje memorijskih adresa.

Opta struktura dekodera data je na slici

...

...

..

.

DEKODER

ulazidozvole

IZLAZI

ULAZI

Ulazi dozvole, ako postoje, slue za odobravanje vrenja normalne funkcije dekodera.


19/68

BINARNI DEKODERTzv. binarni dekoder ima 2n izlaza i n ulaza.

Binarni dekoder je kombinaciona mrea koja kodira n ulaza u maksimalno 2n izlaza.

Od svih 2n izlaza samo odreeni izlaz ima VISOK/NIZAK logiki nivo pri nekojkombinaciji ulaznih signala.

Postoje 2 na 4, 3 na 8, 4 na 16, ... binarni dekoderi.


20/68

BCD TO DECIMAL DECODER (74HCT42)74HCT42 decoder konvertuje 4 ulazna signala, sa visokim logikim nivoom kao

aktivnim, u 10 meusobno ekskluzivnih izlaza sa aktivnim niskim logikim nivoom.

Kolo je tako dizajnirano da obezbjeuje da su svi izlazi na visokom logikom nivou kadaje ulazni binarni kod vei od 9.

Konfiguracija pinova 74HC/HCT42 kola


21/68

BCD TO DECIMAL DECODER (74HC/HCT42)


22/68

BCD TO DECIMAL DECODER (74HC/HCT42)

Kombinaciona mrea 74HC/HCT42 kola


23/68

KONVERTORI KODAU razne svrhe koristi se razliito kodiranje (predstavljanje) digitalnih podataka.

Konvertori koda su kombinacione mree kojima se vri konverzija iz jednogkoda u drugi.

Princip projektovanja mrea za konverziju ilustovae se na primjeru konvertora

Gray-ovog koda u prirodni binarni kod.Gray-ov kod je binarni numeriki kod u kome se dvije susjedne vrijednostirazlikuju samo u jednoj cifri.

2 1 0B B B

0 0 0000

00

0 00

0111

11

1

1

1

1111

2 1G G G

00 0 0000

0

0

0

0

0

11 1

1

1

11 1

10

11

1a) b)

Kombinacije trocifarskog a) Gray-ovog i b) prirodnog binarnog koda


24/68

KONVERTORI KODADirektno se mogu pisati funkcije za svaku izlaznu promjenjivu:

212120120120120122 GGGGGGGGGGGGGGGGGB =+=+++=

1GGGGGGGGGGGGGGGGGGB 212120120120120121 =+=+++=

)()( 010120120120120120120 GGGGGGGGGGGGGGGGGGGGB ++=+++=

010101 GGGGGG =+

0120120120GGG)GG(G)G(GGB =+=

Imajui u vidu da je , to je

G2

G1

G0

B2

B1

B0

Slinim postupkom mogu se projektovati i drugi konvertori.


25/68

MULTIPLEKSERI I DEMULTIPLEKSERIU elektronici, multiplekser je ureaj koji odabira jedan od vie analognih ili

digitalnih ulaznih signala i prosleuje ih na jedan izlaz.Multiple-input, single-output.

Omoguuje diobu skupih ureaja ili drugih resursa (A/D konvertor,

komunikaciona linija, ...)

Multiplexer 2 u 1 moe se ekvivalentirati sa kontrolisanim prekidaem.


26/68

MULTIPLEKSERI I DEMULTIPLEKSERIDemultiplekser je ureaj koji signal sa jednog ulaza prosleuje na jedan od vie

izlaza.

Single-input, multiple-output

Demultiplexer 2 u 1 moe se ekvivalentirati sa kontrolisanim prekidaem.


27/68

MULTIPLEKSERI I DEMULTIPLEKSERI

izvoripodataka

izlaznalinija

adrese

trasa

MULTIPLEKSER

odredi{teulaznalinija

adrese

DEMULTIPLEKSER

Multiplekser i demultiplekser seesto koriste u istom sistemu.

Tipian digitalni sistem ima vie izvora informacija i vie odredita na koje trebaproslijediti informacije izvora.

8 INPUT MULTIPLEXER


28/68

8-INPUT MULTIPLEXER74HCT151

8 INPUT MULTIPLEXER


29/68


8 INPUT MULTIPLEXER


30/68


1 8 DECODER/DEMULTIPLEXER


31/68

1-8 DECODER/DEMULTIPLEXER74F138

1 8 MULTIPLEXER/DEMULTIPLEXER 74F138


32/68

1-8 MULTIPLEXER/DEMULTIPLEXER74F138

ANALOGNI MULTIPLEXER/DEMULTIPL


33/68

ANALOGNI MULTIPLEXER/DEMULTIPL.Selektuje analogne signale.

OI IO 1

IO2

IO 3

IO 0

A A

D0 D1 D2 D3

bilateralni

prekida~

01

CD74HC4051


34/68

CD74HC4051

1-8 ANALOG MULTIPLEXER/DEMULTIPLEXER 74F138

CD74HC4051


35/68

CD74HC4051Funkcijski dijagram

Funkcijska tabela

DIGITALNI KOMPARATORI


36/68

DIGITALNI KOMPARATORIDigitalni komparator je elektronski sklop koji poredi dva ulazna broja, u

binarnom obliku, i, u zavisnosti od njihove vrijednosti, generie odgovarajuastanja na izlazima.

Digitalni komparator se esto softverski realizuje.

Analogni ekvivalent je komparator.Jednobitni digitalni komparator opisan je tabelom.

01011

10001

00110

01000

A > BA = BA < BBA

IzlaziUlazi

4-BIT MAGNITUDE COMPARATOR 74HCT85


37/68

4 BIT MAGNITUDE COMPARATOR74HCT854-bit magnitude comparator 74HCT85 poredi, po veliini, dva etvorobitna koda

i prikazuje tri mogua rezultata na izlazima (QA>B, QA=B i QA


38/68

4 BIT MAGNITUDE COMPARATOR74HCT85



39/68

4 BIT MAGNITUDE COMPARATOR74HCT85Kombinaciona mrea



40/68

4 BIT MAGNITUDE COMPARATOR74HCT85Kaskada za poreenje 12-bitnih rijei

SEKVENCIJALNE MREE


41/68

SEKVENCIJALNE MREE

Izlazni signali zavise, ne samo od vrijednosti ulaznih signala, ve iod redosljeda (sekvence) generisanja ulaznih signala.

Koriste se memorijski elementi.

N memorijskih elemenata - 2N

stanja sekvencijalnog kola.Konani automat (automat konanih stanja).

Osnovni predstavnici sekvencijalnih mrea su:

- registri i

- brojai.

REGISTRI


42/68

Flip-Flop smjeta jedan bit.Za smjetanje viebitnih informacija koriste se registri.

Registar se sastoji iz vie Flip-Flopova.

Registri brze memorijske jedinice malog kapaciteta.

Slue za privremeno smjetanje ulaznih i izlaznih podataka ipojedinih meurezultata.

Registri sa paralelnim upisom podataka (stacionarni registri).Upis se vri u toku jednog taktnog impulsa.

Registri sa serijskim upisom podataka (pomjeraki ili iftregistri). Takt impulsa koliko bitova registra.

STACIONARNI REGISTRI


43/68

etvorobitni stacionarni registar sa D flip-flopovima.

takt

I0I1I2I3

O0O1O2O3

Q Q

D

Q Q

D

Q Q

D

Q Q

D

Nije mogue ostvariti kontrolu upisa, kao ni kontrolu itanja podataka.

STACIONARNI REGISTRI


44/68

etvorobitni stacionarni registar sa kontrolom upisa i itanja podataka.

takt

I0I1I2I3

O0O1O2O3

Q Q

D

Q Q

D

Q Q

D

Q Q

D

R

W

C

L D L D L D L D

74HCT374


45/68

Octal 3-State Non-Inverting D Flip-Flop

74HCT374


46/68

74HCT173


47/68

Quad D-type flip-flop, positive edge trigger, 3-state

74HCT173


48/68

74HCT173


49/68

Detaljniji logiki dijagram

POMJERAKI REGISTRI


50/68

Pomjeraki registar sa D flip-flopovima.

Q

QC

D Q

QC

D Q

QC

D Q

QC

Dulaz izlaz

takt

ematski prikaz pomjerakog registra.

POMJERAKI REGISTRI


51/68

Oitavanje podataka pomjerakih registara moe biti paralelno.

Q

QC

D Q

QC

D Q

QC

D Q

QC

Dulaz

takt

R

O0O1O2O3

ematski prikaz smjetanja etvorobitne informacije u pomjeraki registar.

1001Poslije 4. takt impulsa




0000Prvobitno stanje

1001Ulazni podatak

POMJERAKI REGISTRI


52/68

Prenos podataka iz registra u registar.

Reg. A

Reg. B

Reg. C

Prenos se vri jednostavno direktnim povezivanjem pojedinih flip-flopova.





000000101101Poetno stanje

CBA

POMJERAKI REGISTRIOb i j ki i


53/68

Obostrani pomjeraki registar.

takt

Q

QD

Q

QD

Q

QD

Q

QD

O0/O3O1/O2O2/O1O3/O0

R

L/D

UL UD

K

LLLL DDDD

Pomou jednog kontrolnog signala mijanja se smjer upisivanja podataka.

74HCT164


54/68

74HCT164 - 8 bit Parallel-Out Serial Shift Register

74HCT164


55/68

74HC164


56/68

BROJAI


57/68

Digitalna kola kod kojih se, pod uticajem takt impulsa stanja na

izlazu mijenjaju po tano utvrenom pravilu.Projektuju se na bazi flip flopova.

Brojai se mogu podijeliti u dvije grupa i to:- redni brojai i

- paralelni brojai.

Redni brojai takt impulsi se dovode samo na prvi flip-flop.

Paralelni brojai takt impusi se dovode paralelno na sve flip-flopove.

REDNI BROJAISt j i l fli fl ij j d ti j t kt i l


58/68

Stanje na izlazu prvog flip flopa mijenja se pod uticajem takt impulsa.

Izlaz prvog flip flopa se koristi za okidanje drugog, i tako redom.

A B C

AT BTQ

Q

CTQ

Q

Q

Q

R

takt

00 0

0 001 1

1

1

11

0

0

0 0 11

0

0 1

7654321

A

B

C

(a)

(b)

(c)

(d)

1

1

1

Broja ija stanja na izlazu se smjenjuju kao u prirodnom binarnom kodu.

R - resetovanje svih FF-ova

Broja unaprijed

REDNI BROJAIBroja unazad


59/68

Broja unazad

A B C

AT BTQ

Q

CTQ

Q

Q

Q

R

takt

00 1

1

1

7 6 5 4 3 2 1

0

0

0

11

0

0

0011 01

(a)

(b)

(c)

(d)0

11

1

1

QA

QA

Q B

Q B

QC

(e)

(f)

0

REDNI BROJAIBroja koji moe da broji i unaprijed i unazad


60/68

Broja koji moe da broji i unaprijed i unazad.

Q

Q

CT

BT

Q

Q

AT

Q

Q

R

takt

K

Q

QJ

K

1

takt

Napomena J-K flip sa oba ulaza na jedinice ima istu funkciju kao T flip flop

Kanjenje - velika mana rednih brojaa.

PARALELNI BROJAITakt impuls na sve flip flopove


61/68

Takt impuls na sve flip flopove.

Ulazi su, logikim funkcijama, podeeni da daju eljene izlaze.

Kod projektovanja brojaa:

1. Prvo se ispisuju logike kombinacije izlaza, redom kojim elimo da se

smjenjuju,2. Odreuju se ulazi u pojedine flip flopove

Mogu se koristiti svi tipovi flip flopova.

U daljem razmatranju koristiemo J-K flip flopove.Tabela J-K flip flopa je sljedea:

K=0J=X11

K=XJ=000

K=1J=X10

K=XJ=101

PARALELNI BROJAIPrimjer: Projektovati broja koji broji od 0 do 6, pa se opet vraa na nulu.


62/68

Primjer: Projektovati broja koji broji od 0 do 6, pa se opet vraa na nulu.

R: Kombinacije izlaza date su u tabeli

X01X1X011

1XX10X101

X1X00X001

1X1XX1110

X10XX00101XX1X0100

X1X0X0000

KAJAKBJBKCJCABC

+X11

1XX10

10110100C BAJA:

Minimizacija logike funkcije ulaza, pomou Karnaugh-ovih tablica.

CBJA +=

PARALELNI BROJAISlinim postupkom dobijaju se logike funkcije svih ulaza flip flopova


63/68

Slinim postupkom dobijaju se logike funkcije svih ulaza flip flopova.

1KA = , AJB = , CAKB += , BAJC = i BKC =

Q

Q

Q

Q

Q

Q

Rtakt

1

JA

K A

JB

K B

JC

KC

A B C

PARALELNI BROJAIZADATAK Upotrebom J K Flip Flopova projektovati paralelni trobitni broja


64/68

ZADATAK. Upotrebom J-K Flip-Flopova projektovati paralelni trobitni broja

kod koga se stanja na izlazima smjenjuju na sljedei nain0-1-3-5-7-0

RJEENJE:

Q

Q

Q

Q

Q

Q

R

takt

1

JA

K A

JB

K B

JC

KC

A B C

74HCT4017Johnson decade counter with 10 decoded outputs


65/68

74HCT4017


66/68

74HCT4017


67/68

Detaljniji logiki dijagram

74HCT4017


68/68

Timingdiagram

1270631696digitalne_logicke_mreze

Documents