1º relatÓrio cientÍfico
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PAULA GHEDINI DER AGOPIAN
ESTUDO DO EFEITO DE ELEVAÇÃO ATÍPICA DA
TRANSCONDUTÂNCIA NA REGIÃO LINEAR DE POLARIZAÇÃO EM
DISPOSITIVOS SOI NMOSFETS ULTRA-SUBMICROMÉTRICOS
São Paulo
2008
PAULA GHEDINI DER AGOPIAN
ESTUDO DO EFEITO DE ELEVAÇÃO ATÍPICA DA
TRANSCONDUTÂNCIA NA REGIÃO LINEAR DE POLARIZAÇÃO EM
DISPOSITIVOS SOI NMOSFETS ULTRA-SUBMICROMÉTRICOS
Tese apresentada à Escola Politécnica da
Universidade de São Paulo para obtenção
do título de Doutor em Engenharia.
São Paulo
2008
PAULA GHEDINI DER AGOPIAN
ESTUDO DO EFEITO DE ELEVAÇÃO ATÍPICA DA
TRANSCONDUTÂNCIA NA REGIÃO LINEAR DE POLARIZAÇÃO EM
DISPOSITIVOS SOI NMOSFETS ULTRA-SUBMICROMÉTRICOS
Tese apresentada à Escola Politécnica da
Universidade de São Paulo para obtenção
do título de Doutor em Engenharia.
Área de Concentração:
Engenharia Elétrica/Microeletrônica.
Orientador:
Prof. Dr. João Antonio Martino
São Paulo
2008
DEDICATÓRIA
Dedico este trabalho
ao meu marido, Fábio e aos meus filhos: Luís Felipe
e Vinícius, que muito amo e aos quais muito devo.
E aos meus pais:
João Der Agopian Filho e
Ieda Ghedini Machado Der Agopian (in memorian)
AGRADECIMENTOS
Ao amigo e orientador Prof. Dr. João Antonio Martino, pela dedicação,
atenção, incentivo e confiança para realização deste trabalho.
Aos amigos do Grupo SOI-CMOS do LSI / EPUSP, pelas sugestões,
discussões e incentivo no decorrer deste trabalho.
Ao Laboratório de Sistemas Integráveis da Escola Politécnica da
Universidade de São Paulo pela infra-estrutura oferecida para realização das
pesquisas necessárias.
À CNPq, pelo apoio financeiro que permitiu a realização deste trabalho.
Ao meu marido e meus filhos que compartilharam de meus planos, me
incentivando direta ou indiretamente a prosseguir nessa jornada. Que
acompanharam com estímulo e carinho a minha vitória.
A meus familiares pelo incentivo, compreensão e apoio.
A tantas outras pessoas, que de alguma forma colaboraram para a
realização deste trabalho e que, de forma involuntária, foram aqui omitidos.
RESUMO
Este trabalho apresenta o estudo do efeito de elevação atípica da
transcondutância na região linear de polarização devido ao efeito de corpo
flutuante induzido pela porta (Gate Induced Floating Body Effect - GIFBE) de
transistores da tecnologia SOI nMOSFET. Este estudo foi realizado com base
em resultados experimentais e em simulações numéricas, as quais foram
essenciais para o entendimento físico deste fenômeno. Além de contribuir com
a explicação física deste fenômeno, este trabalho explora o efeito de corpo
flutuante em diferentes estruturas (transistor de porta única, transistor de porta
gêmea, transistor de múltiplas portas e transistores de canal tensionado),
diferentes tecnologias e em função da temperatura (100K a 450K).
A partir do estudo realizado em dispositivos SOI de porta única analisou-
se a influência das componentes da corrente de porta que tunelam através do
óxido de porta do dispositivo, o potencial da região neutra do corpo do
transistor, a taxa de recombinação de portadores, o impacto da redução da
espessura do óxido de porta e também as dimensões físicas do transistor. Na
análise feita da redução do comprimento de canal, verificou-se também que o
GIFBE tende a ser menos significativo para dispositivos ultra-submicrométricos.
Analisou-se também o efeito da elevação atípica da transcondutância
para transistores SOI totalmente depletados, para os quais, este efeito ocorre
apenas quando a segunda interface está acumulada, para as duas tecnologias
estudadas (65nm e 130nm).
A análise dos dispositivos de porta gêmea, que tradicionalmente são
usados com a finalidade de minimizar o efeito de elevação abrupta de corrente
de dreno, mostrou uma redução do GIFBE para este tipo de estrutura quando
comparada à de porta única devido ao aumento da resistência série intrínseca
à estrutura.
O efeito de corpo flutuante também foi avaliado em função da
temperatura de operação dos dispositivos. Para temperaturas variando de
100K a 450K, notou-se que o valor do limiar de GIFBE aumentou tanto para
temperaturas acima de 300K quanto abaixo da mesma. Quando estes
resultados são apresentados graficamente, observa-se que o comportamento
do limiar de GIFBE com a temperatura resulta no formato de uma letra “C”,
onde o valor mínimo está a 300K. Este comportamento se deve à competição
entre o processo de recombinação e a degradação efetiva da mobilidade.
Uma primeira análise do GIFBE em diferentes estruturas de transistores
também foi realizada. Apesar dos transistores de canal tensionado
apresentarem o efeito para valores menores de tensão de porta, este efeito se
manifesta com menor intensidade nestes transistores, devido a alta
degradação da mobilidade efetiva apresentada pelo mesmo. Entretanto,
quando o foco são os transistores de múltiplas portas, os resultados obtidos
demonstram que apesar destes dispositivos terem sido fabricados com
dielétrico de porta de alta constante dielétrica, o GIFBE ainda ocorre. Esta
ocorrência do GIFBE em FinFETs é fortemente dependente da largura do Fin,
da dopagem da região de canal e conseqüentemente do acoplamento das
portas laterais com a superior.
Palavras-chave: Tecnologia SOI. Elevação atípica da transcondutância. Efeito
de corpo flutuante. FinFETs. Transistores com canal tensionado.
ABSTRACT
This work presents the study of the Gate Induced Floating Body Effect
(GIFBE) that occurs in the SOI MOSFET technology. This study has been
performed based on experimental results and on numerical simulations, which
were an essential auxiliary tool to obtain a physical insight of this effect. Besides
the contribution on the physical explanation of this phenomenon, in this work,
the floating body effect was evaluated for different structures (single gate and
twin-gate transistors), different technologies (130nm and 65nm SOI CMOS
technology) and as a function of the temperature (100K to 450K).
From the study of the single gate devices, it was evaluated the gate
tunneling current influence on GIFBE, the body potential in the neutral region,
the recombination rate, the front gate oxide thickness reduction impact, besides
the physical dimensions of the transistor. In the performed analysis, taking into
account the channel length reduction, it was verified that the GIFBE tends to be
less important for ultra-submicron devices.
The GIFBE only occurs for fully depleted devices when the second
interface is accumulated. In this situation, the floating body effect influence on
fully depleted devices was also studied for both technologies (65nm and
130nm).
The twin-gate devices analysis, that traditionally are used in order to
minimize the Kink effect, show a GIFBE reduction for this structure when it is
compared to the single gate one. This enhance in the electrical characteristics
is due to the series resistance increase that is intrinsic of this structures.
When the temperature variation from 100K to 450K was analyzed, it was
obtained the “C” shape behavior for the floating body effect due to a competition
between the recombination process and the effective mobility degradation
factor.
A first evaluation of the GIFBE occurrence in new devices was also
performed. When the focus is the strained silicon transistor, a occurrence of
GIFBE was obtained for a lower gate voltage. Although, the GIFBE occurs
earlier for strained transistor. This effect is less pronounced in this device
because it presents strong effective mobility degradation. When the focus is
FinFETs, the results show that although this device was fabricated with a high-k
gate dielectric, the GIFBE still occurs and is strongly dependent on the device
channel width.
Keywords: SOI Technology. Gate induced floating body effect.
Transconductance second peak. FinFETs. Strained transistors.
LISTA DE FIGURAS
Figura 1 - Perfil de um transistor SOI nMOSFET. ............................................ 28
Figura 2 - Diagrama de Faixas de Energia de dispositivos MOS convencional
(A), SOI de camada espessa (B) e SOI de camada fina (C). .................... 31
Figura 3 – Variação da tensão de limiar com a polarização de substrato em
dispositivos SOI totalmente depletados. ................................................... 35
Figura 4 – (A) Ilha de Potencial com uma barreira de potencial de 2nm de
largura e 40mV de altura. (B) Função de onda20....................................... 41
Figura 5- Diagrama de faixas exemplificando os três principais tipos de injeção
de portadores através do isolante. ............................................................ 42
Figura 6 - Curvas da densidade da corrente de tunelamento (JG) em função da
tensão aplicada à porta (VGF) para toxf variando de 2,9 a 6,2nm. ............. 43
Figura 7 - Correntes de tunelamento que atuam em um transistor PD SOI
MOSFET. .................................................................................................. 44
Figura 8 – Diagrama de bandas de energia e mecanismo da corrente de
tunelamento direto em transistores nMOSFETs com óxido de porta
extremamente finos................................................................................... 45
Figura 9 – Esquema de representação do mecanismo de ionização por impacto
em dispositivos SOI convencionais. .......................................................... 46
Figura 10 – Curva da corrente de dreno em função da tensão aplicada à porta
de um SOI nMOSFET, com a presença do efeito de elevação abrupta de
corrente. .................................................................................................... 47
Figura 11 – Secção transversal de uma estrutura SOI MOSFET de porta
gêmea. ...................................................................................................... 49
Figura 12 – Descrição do processo de obtenção de uma lâmina SOI com a
região de silício sobre isolante tensionada em ambas as direções........... 51
Figura 13 – Esquema bidimensional das estruturas do Silício e da liga de
Silício e Germânio (A) e da estrutura do silício tensionado (B). ................ 52
Figura 14 - Transistores com tensões mecânicas longitudinais. Força
compressora (A) e força tensora (B) . ....................................................... 53
Figura 15 – Evolução dos transistores SOI MOSFET7. ................................... 55
Figura 16 – Estruturas de porta dupla: DELTA (A) e FinFET (B). .................... 55
Figura 17 – Cortes transversais das estruturas π-gate e Ω-gate7. ................... 57
Figura 18 – Concentração intrínseca de portadores e ionização incompletas de
portadores em função da temperatura. ..................................................... 59
Figura 19 - Curva da mobilidade independente da tensão aplicada calculada
para NA= 1.1017cm-3 em função da temperatura. ...................................... 63
Figura 20 – Degradação da mobilidade em função da temperatura 71. ............ 66
Figura 21 – Corrente de dreno pela tensão de porta e a transcondutância
correspondente, variando a tensão de porta tanto no sentido do negativo
para o positivo como vice-versa, em um transistor SOI NMOSFET
parcialmente depletado com espessura de óxido de porta de 2,5nm. ...... 76
Figura 22 – Curvas da transcondutância (A) e transcondutância normalizada
(B) em função da tensão aplicada à porta para diferentes valores de VDS.
.................................................................................................................. 78
Figura 23 – Curvas da transcondutância (A) e da transcondutância normalizada
(B) em função da tensão aplicada à porta para diferentes valores de
comprimentos de canais. .......................................................................... 79
Figura 24 – Curvas da transcondutância em função da tensão aplicada à porta
par diferentes valores de largura de canal. ............................................... 80
Figura 25 – Comparação entre o comportamento da transcondutância e do
potencial de corpo em função da tensão aplicada à porta simuladas
considerando e sem considerar a corrente de tunelamento pela porta..... 81
Figura 26 – Curvas simuladas da transcondutância (A) e a transcondutância
normalizadas (B) em função da tensão aplicada à porta para diferentes
valores de VDS. .......................................................................................... 82
Figura 27 – Transcondutância normalizada em função da tensão de porta (A) e
a razão entre o segundo e o primeiro pico da transcondutância (B) para
diferentes comprimentos de canais. Na figura (A), a seta indica o
decrescimento de L do dispositivo. ........................................................... 84
Figura 28 – Curvas simuladas da transcondutância e do potencial de corpo em
função da tensão aplicada à porta para dispositivos com L=10μm e
VDS=25mV, variando a largura de canal.................................................... 85
Figura 29 – Transcondutância e a derivada de gm em função a tensão de porta
para diferentes níveis de corrente de porta............................................... 86
Figura 30 – Curvas da transcondutância e do potencial de corpo em função da
tensão aplicada à porta para diferentes tempos de vidas de portadores. A
seta indica o sentido do aumento do tempo de vida do portador. ............. 87
Figura 31 – Comportamento da transcondutância em função da tensão aplicada
à porta do dispositivo para diferentes freqüências. ................................... 88
Figura 32 – Secção transversal de uma estrutura SOI de porta gêmea........... 89
Figura 33 – Comparação entre a transcondutância e o potencial de corpo em
função da tensão aplicada à porta para dispositivos de porta gêmea com
VDS=50mV. ................................................................................................ 90
Figura 34 – Relação entre o potencial de corpo extraído na região neutra do
corpo e a tensão aplicada à porta para transistores de porta gêmea. ...... 91
Figura 35 – Curvas da transcondutância normalizada pela tensão de dreno em
função da tensão aplicada à porta para LINNER variando no intervalo de
0.1μm até 10μm. ....................................................................................... 93
Figura 36 – A resistência total e o fator de degradação efetivo de mobilidade
em função do comprimento da região n+ de contato flutuante ................. 94
Figura 37 – Transcondutância em função da tensão aplicada à porta para
estruturas SOI convencional com resistência série adicional e para
transistores de porta gêmea...................................................................... 95
Figura 38 – Transcondutância em função da tensão de porta com a tensão de
dreno de 50mV, para um transistor SOI convencional e uma estrutura de
porta gêmea. ............................................................................................. 96
Figura 39 - Transcondutância em função da tensão de porta com a tensão de
dreno de 50mV, para um transistor SOI convencional com diferentes
resistências em série com a fonte............................................................. 97
Figura 40 - Curvas da transcondutância normalizada em função da tensão de
porta para diferentes espessuras do óxido de porta. ................................ 99
Figura 41 – Curva experimental da transcondutância em função da tensão
aplicada a porta variando-se a tensão aplicada ao substrato (A) e a tensão
de limiar obtida em função de VGB (B) para o transistor totalmente
depletado da tecnologia de 130nm. ........................................................ 100
Figura 42 -. Variação da tensão de limiar (Vth) e do limiar do segundo pico da
transcondutância (Vt2) em função da espessura do óxido de porta. ....... 101
Figura 43 - Transcondutância em função da tensão de porta para diferentes
espessuras de óxido de porta e concentrações de corpo para FD SOI
nMOSFETs (A) and PD SOI nMOSFETs (B). ......................................... 103
Figura 44 - Curvas simuladas da transcondutância em função da tensão de
porta para dispositivos PD com tensões de limiar constantes e diferentes
espessuras de óxidos de porta. .............................................................. 104
Figura 45 - Comportamento do potencial de corpo em função da tensão
aplicada à porta para diferentes toxf e concentrações de corpo em
transistores PD SOI nMOSFETs............................................................. 105
Figura 46 - Curvas experimentais da derivada da transcondutância em função
da tensão aplicada a porta para diferentes tecnologias. ......................... 106
Figura 47 - Simulação da influencia do processo de recombinação no GIFBE.
................................................................................................................ 107
Figura 48 – Comportamento experimental da transcondutância em função da
tensão aplicada à porta para temperatura variando de 150 K até 400 K (A).
Derivada das curvas da transcondutância em função da tensão aplicada à
porta para altas (B) e baixas temperaturas(C). ....................................... 109
Figura 49 - Comportamento experimental da transcondutância em função da
tensão de porta para temperaturas variando entre 100K e 450K............ 110
Figura 50 - Tensão de limiar do segundo pico da transcondutância obtido
experimentalmente em diferentes temperaturas para diferentes larguras de
canal (A) e diversos comprimentos de canal (B)..................................... 111
Figura 51 - Competição entre as influências do processo de geração-
recombinação e do fator θ no comportamento de Vt2 ............................. 112
Figura 52 - Comportamento simulado do efeito de corpo flutuante para
diferentes temperaturas, desconsiderando a influência da tensão de limiar
nos transistores parcialmente depletados. .............................................. 114
Figura 53 – Comportamento experimental do efeito de corpo flutuante
compensando a influencia da variação da tensão de limiar para diversas
temperaturas para transistores PD e FD com a mesma área de porta. .. 115
Figura 54 – Curvas da corrente de dreno em função da tensão aplicada à porta
para dispositivos sCESL e convencional................................................. 118
Figura 55 – Curvas da corrente de dreno e da corrente de porta em função da
tensão aplicada a porta. .......................................................................... 120
Figura 56 – Curvas da transcondutância em função da tensão aplicada na porta
um transistor SOI convencional e outro sCESL de mesmas dimensões
variando-se a polarização de substrato entre 0V e -40V. ....................... 122
Figura 57 - Curvas da corrente de porta em função da tensão aplicada à porta
para transistores SOI convencionais e sCESL variando-se a área de porta
dos mesmos............................................................................................ 123
Figura 58 – Curvas da transcondutância em função da tensão aplicada à porta
para transistores de canal tensionado e convencionais, variando-se o
comprimento (A) e a (B) largura do canal. .............................................. 124
Figura 59 – Perfil de um transistor FinFET .................................................... 126
Figura 60 – Curvas da transcondutância em função da tensão aplicada à porta
de uma transistor com estrutura FinFET variando-se a tensão de substrato.
................................................................................................................ 127
Figura 61 – Curvas da transcondutância em função da tensão aplicada à porta
para diferentes tensões de substrato com dispositivos com a largura de
canal igual a 10μm(A) e 3μm(B). ............................................................ 128
Figura 62 – Perfil da estrutura FinFET que mostra apenas a influência das
portas laterais de um transistor com W grande....................................... 129
Figura 63 – Curvas da transcondutância em função da tensão aplicada à porta
para transistor de WFin de 20nm variando a polarização de substrato (A) e
variando o comprimento de canal (B). .................................................... 130
LISTA DE TABELAS
Tabela 1 - Parâmetros de ajuste do modelo Watt ............................................ 71
Tabela 2 - Parâmetros de ajuste do modelo de Fowler Nordheim. .................. 73
Tabela 3 – Parâmetros de ajuste utilizados pelo modelo SHIRATA,
representados nas equações (39, 40)....................................................... 74
Tabela 4 - Valores experimentais de Vth e Vt2 para as tecnologias de 130nm e
65nm. ...................................................................................................... 102
Tabela 5 - Valores da degradação efetiva da mobilidade com a variação da
temperatura para dispositivos PD SOI nMOSFETs. ............................... 113
Tabela 6 - Comparação entre Vt2 extraído para estruturas com e sem halo.. 116
Tabela 7: Variação da tensão de limiar dos transistores com tensão mecânica
em relação ao transistor de referência. ................................................... 119
LISTA DE SÍMBOLOS
CD Capacitância da região de depleção por unidade de área [F/cm2]
Cox Capacitância do óxido de porta do transistor MOS convencional
por unidade de área [F/cm2]
Coxb Capacitância do óxido enterrado por unidade de área [F/cm2]
Coxf Capacitância do óxido de porta do transistor SOI por unidade de
área [F/cm2]
CSi Capacitância da camada de silício por unidade de área [F/cm2]
Cit Capacitância de armadilhas de interface por unidade de área
[F/cm2]
Citf Capacitância de armadilhas da primeira interface por unidade de
área [F/cm2]
Citb Capacitância de armadilhas da segunda interface por unidade de
área [F/cm2]
Dnb Constante de difusão para elétrons no corpo do transistor [cm2/s]
E Campo elétrico lateral [V/cm2]
EA Energia de ionização do aceitador [eV]
EC Nível energético do extremo inferior da Faixa de Condução [eV]
ED Energia de ionização do doador [eV]
Eg Largura em energia da faixa proibida [eV]
EF Nível de Fermi da camada de silício [eV] EFM Nível de Fermi no metal de porta [eV]
EFn Nível de Fermi da camada de silício tipo N [eV] EFp Nível de Fermi da camada de silício tipo P [eV] Ei Nível intrínseco [eV]
ETRAP Diferença entre o nível de energia da armadilha e o nível
intrínseco de Fermi [eV]
EV Nível energético do extremo superior da Faixa de Valência [eV]
Eeff Campo elétrico efetivo [V/cm2]
gm Transcondutância de saída do transistor [S]
gmmax Máxima transcondutância do transistor SOI convencional [S]
HFin Altura do transistor FinFET [nm]
IDS Corrente entre Dreno e Fonte [A]
Ii Corrente de lacunas geradas por impacto [A]
ION Corrente de Saturação [A]
IOFF Corrente de Fuga para tensão de porta igual a 0V [A]
JG Densidade da corrente de tunelamento pela porta [A/cm2]
JFN Densidade de corrente de tunelamento de elétrons [A/cm2]
JFP Densidade de corrente de tunelamento de lacunas [A/cm2]
k Constante de Boltzmann [1,38066 x 10-23 J/K]
L Comprimento de canal do transistor [μm]
Leff Comprimento efetivo de canal do transistor [μm]
Linner Comprimento da região n+ de contato flutuante [μm]
Lmestre Comprimento do canal do transistor dominante [μm]
Lescravo Comprimento do canal do transistor escravo [μm]
n concentração de elétrons
Na Concentração da camada de silício [cm-3]
Nab Concentração do substrato do transistor SOI [cm-3]
Naf Concentração da camada de silício do transistor SOI [cm-3]
ni Concentração intrínseca de portadores [cm-3]
NitF Concentração de armadilhas na primeira interface [cm-3]
NitB Concentração de armadilhas na segunda interface [cm-3]
Nref Valor de referência de dopantes para cálculo de mobilidade
q Carga elementar do elétron [1,6.10-19 C]
Qdepl Carga de depleção [C/cm2]
Qinv Carga de inversão [C/cm2]
Qinf Carga de inversão da primeira interface [C/cm2]
Qox Carga do óxido de porta em dispositivos MOS [C/cm2]
Qoxf Carga do óxido de porta em dispositivos SOI [C/cm2]
Qoxb Carga do óxido enterrado em dispositivos SOI [C/cm2]
Qsb Carga do silício na segunda interface [C/cm2]
RSRH Taxa de recombinação de portadores calculada por SRH
S Inclinação de Sublimiar [mV/década.]
Sacc Inclinação de Sublimiar com a segunda interface acumulada
[mV/dec].
Sdepl Inclinação de Sublimiar com a segunda interface depletada
[mV/dec].
T Temperatura absoluta [K]
oxt Espessura do óxido de porta [nm]
oxbt Espessura do óxido enterrado [nm]
oxft Espessura do óxido de porta [nm]
Sit Espessura da camada de silício [nm]
VB Tensão aplicada ao substrato do transistor MOS [V]
VDS Tensão entre Dreno e Fonte [V]
VDSsat Tensão de saturação [V]
VEA Tensão Early [V]
VFB Tensão de faixa plana [V]
VGB Tensão aplicada ao substrato do transistor SOI [V]
VGF Tensão aplicada à porta do transistor SOI [V]
VGT Sobretensão de limiar [V]
Vt2 Limiar do segundo pico da transcondutância [V]
Vth Tensão de limiar da primeira porta do transistor SOI MOSFET [V]
Vth,accB Tensão de limiar da primeira porta do transistor SOI MOSFET
com a segunda interface acumulada [V]
Vth,invB Tensão de limiar da primeira porta do transistor SOI MOSFET
com a segunda interface invertida [V]
Vth,deplB Tensão de limiar da primeira porta do transistor SOI MOSFET
com a segunda interface depletada [V]
VGB,accB Tensão aplicada ao substrato do transistor SOI MOSFET para
que a segunda interface acumule [V]
W Largura de canal do transistor [μm]
WFin Largura do transistor FinFET [μm]
xd1 Espessura da região de depleção da primeira interface [μm]
xd2 Espessura da região de depleção da segunda interface [μm]
xdmáx Profundidade máxima da região de depleção [μm]
α Parâmetro resultante da associação das capacitâncias do
transistor MOSFET
εSi Permissividade do silício [1,06 x 10-12 F/cm]
εox Permissividade do óxido de silício [3,45 x 10-13 F/cm]
φSB Potencial de superfície da segunda interface [V]
φSF Potencial de superfície da primeira interface [V]
φF Potencial de Fermi da camada de silício [V]
φms Função trabalho entre metal e silicio [V]
φmsf Função trabalho entre metal e silicio da primeira interface [V]
φmsb Função trabalho entre metal e silicio da segunda interface[V]
φ t tensão térmica [mV]
nμ Mobilidade efetiva dos elétrons na camada de silício [cm2/V⋅s]
τP Tempo de vida das lacunas [s]
τN Tempo de vida dos elétron [s]
μ0 Mobilidade de baixo campo [cm2/V⋅s]
μeff Mobilidade efetiva dos portadores [cm2/V⋅s]
μLn Mobilidade que considera a dispersão dos portadores na rede
cristalina [cm2/V⋅s]
μnl Mobilidade resultante do mecanismo de espalhamento de rede
[cm2/V⋅s]
μΙΙ Mobilidade resultante do mecanismo de espalhamento por
impurezas ionizadas. [cm2/V⋅s]
μCCS Mobilidade resultante do mecanismo de espalhamento portador-
portador. [cm2/V⋅s]
μN Mobilidade resultante do mecanismo de espalhamento por
impurezas neutras. [cm2/V⋅s]
μLIC Mobilidade resultante dos mecanismos independentes da tensão
aplicada ao dispositivo. [cm2/V⋅s]
μSS Mobilidade resultante do espalhamento de superfície. [cm2/V⋅s]
μVS Mobilidade resultante da velocidade de saturação do portador.
[cm2/V⋅s]
θ0 Fator de degradação aparente da mobilidade [V-1]
θB Fator de degradação da mobilidade pela polarização do substrato
[V-1]
θE Fator de degradação de mobilidade pelo campo elétrico vertical
[V-1]
αR Fator de degradação de mobilidade devido à resistência série [V-1]
θ fator de degradação efetiva da mobilidade [V-1]
γ constante de efeito de corpo [adimensional]
LISTA DE ABREVIATURA
CESL Contact-Etch Stop Layer
CMOS Complementary Metal-Oxide-Semiconductor
DIBL Drain-Induced Barrier Lowering
EVB Electron Valence Band [A]
ECB Electron Conduction Band [A]
FD Fully depleted
FN Fowler-Nordheim
GIFBE Gate Induced Floating Body Effect
HVB Hole Valence Band [A] IMEC Interuniversity Microelectronics Center
KUL Katholieke Universiteit Leuven
LKE Linear Kink Effect
LPLV Low-power Low-voltage
MOS Metal-Oxide-Semiconductor
MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
NFD Near-fully depleted
PD Partially Depleted
sCESL strained Contact-Etch Stop Layer
SOI Silicon-On-Insular
SRH Shockey-Read-Hall
sSOI strained Silicon-On-Insulator
ULSI Ultra Large Scale Integration
ÍNDICE
1 INTRODUÇÃO.......................................................................................... 24
1.1 OBJETIVO DO TRABALHO............................................................... 26
1.2 APRESENTAÇÃO DO TRABALHO................................................... 27
2 CONCEITOS BÁSICOS............................................................................ 28
2.1 TECNOLOGIA SOI ............................................................................ 28
2.2 CLASSIFICAÇÃO DOS TRANSISTORES SOI.................................. 29
2.3 CARACTERÍSTICAS ELÉTRICAS DO TRANSISTOR SOI MOSFET32
2.3.1 Tensão de Limiar ...................................................................... 32
2.3.2 Efeito de Corpo ......................................................................... 35
2.3.3 Transcondutância ..................................................................... 36
2.3.4 Tempos de Vida de Geração e de Recombinação ................. 38
2.4 CORRENTES DE TUNELAMENTO................................................... 39
2.4.1 Corrente de Tunelamento Direto ............................................. 43
2.5 EFEITOS DE CORPO FLUTUANTE.................................................. 45
2.5.1 Mecanismo da Ionização por Impacto .................................... 45
2.5.2 Efeito de Elevação Abrupta de Corrente de Dreno (Kink
Effect) 47
2.5.3 Efeito Bipolar Parasitário ......................................................... 48
2.6 TRANSISTOR DE PORTA GÊMEA SOI NMOSFET ......................... 48
2.7 TRANSISTOR DE CANAL TENSIONADO ........................................ 50
2.7.1 Tensão mecânica bi-direcional................................................ 51
2.7.2 Tensão mecânica longitudinal................................................. 53
2.8 TRANSISTOR FINFET ...................................................................... 54
2.9 INFLUÊNCIA DA TEMPERATURA.................................................... 57
2.9.1 Tensão de Limiar ...................................................................... 58
2.9.2 Mobilidade ................................................................................. 60
2.9.3 Degradação efetiva da mobilidade .......................................... 64
2.9.4 Transcondutância ..................................................................... 66
2.9.5 Ionização por Impacto e Tensão de Ruptura.......................... 67
2.9.6 Taxa de Recombinação ............................................................ 67
2.10 SIMULADOR NUMÉRICO ................................................................. 68
2.10.1 Modelos utilizados nas simulações ........................................ 69
3 EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM TRANSISTORES SOI DE PORTA ÚNICA ...................................................... 75
3.1.1 Resultados Experimentais ....................................................... 77
3.1.2 Resultados Simulados ............................................................. 80
4 EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM TRANSISTORES DE PORTA GÊMEA............................................................ 89
4.1 RESULTADOS SIMULADOS............................................................. 90
4.2 RESULTADOS EXPERIMENTAIS..................................................... 96
5 INFLUÊNCIA DE PARÂMETROS FÍSICOS E DA TEMPERATURA NO EFEITO DE ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA .................... 98
5.1 INFLUÊNCIA DA REDUÇÃO DA ESPESSURA DO ÓXIDO DE
PORTA ......................................................................................................... 98
5.2 ESTUDO EM FUNÇÃO DA TEMPERATURA.................................. 107
6 ESTUDO DO EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM NOVAS ESTRUTURAS................................... 117
6.1 TRANSISTORES COM CANAL TENSIONADO .............................. 117
6.1.1 Características dos dispositivos medidos ........................... 117
6.1.2 Resultados Experimentais ..................................................... 118
6.2 TRANSISTORES FINFETS ............................................................. 125
6.2.1 Características dos Dispositivos........................................... 125
6.2.2 Resultados Experimentais ..................................................... 126
7 CONCLUSÕES DO TRABALHO ........................................................... 132
8 PUBLICAÇÕES GERADAS DURANTE O PERÍODO DO DOUTORADO 135
8.1 ARTIGOS EM REVISTAS................................................................ 135
8.2 ARTIGOS EM CONGRESSOS........................................................ 136
8.3 FORUM DE ESTUDANTES............................................................. 137
9 REFERÊNCIAS BIBLIOGRÁFICAS....................................................... 138
APÊNDICE A .................................................................................................145
24
1 INTRODUÇÃO
Com a redução das dimensões a níveis ultra-submicrométricos, a tecnologia
CMOS de fabricação de circuitos integrados vem sendo substituída pela tecnologia
SOI (Silicon- On-Insulator) principalmente devido aos efeitos de canal curto. Na
tecnologia CMOS convencional os dispositivos MOS são implementados em lâminas
de silício, enquanto que na tecnologia SOI CMOS, os dispositivos são
implementados em uma camada de silício sobre isolante, o que auxilia na redução
dos efeitos de canal curto além de isolar dieletricamente os dispositivos.
A tecnologia SOI inicialmente era utilizada em aplicações específicas tais
como aviões e satélites, devido à sua alta resistência à radiação1, 2 e baixa
sensibilidade dos parâmetros elétricos com a variação de temperatura 3, 4.
Atualmente, é uma realidade na fabricação de microprocessadores e memórias,
onde podemos citar empresas como IBM, Intel e Motorola. Como exemplo de outros
circuitos comerciais construídos em tecnologia SOI pode-se citar ainda, os divisores
de freqüência na faixa de 1 a 2,5GHz 5, os circuitos Prescaler de 2GHz 6, além de
aplicações de circuitos de baixo consumo de potência e baixa tensão de
alimentação, as chamadas “low-power low-voltage technologies” 7.
Com a redução cada vez mais acentuada das dimensões dos dispositivos,
reduziu-se também a espessura do dielétrico de porta. Para espessuras de dielétrico
de porta muito finas, ocorre o aparecimento de uma corrente de fuga indesejável
pela porta do dispositivo. Esta corrente, chamada de tunelamento, torna-se cada vez
mais significativa devido ao escalamento das tensões aplicadas ao dispositivo não
serem proporcionais ao escalamento das dimensões. A corrente de fuga pela porta
supracitada é formada por diferentes parcelas de tunelamento8, onde ECB é a
corrente proveniente do tunelamento dos elétrons da banda de condução do silício
através do óxido, EVB a corrente de tunelamento de elétrons da banda de valência
do silício e HVB o tunelamento de lacunas para a banda de valência do silício.
Adicionalmente às correntes de fuga pela porta dos transistores, deve-se
considerar que nos dispositivos fabricados em lâminas SOI, a camada de silício fica
isolada do substrato devido ao óxido enterrado (corpo flutuante). A parcela de
25
corrente HVB aumenta o potencial do canal (corpo flutuante), diminuindo a tensão de
limiar, dando origem a um segundo pico na transcondutância chamado GIFBE (Gate
Induced Floating Body Effect) ou efeito de elevação atípica da transcondutância.
Este novo efeito foi observado inicialmente em 20029/200310, quando notou-
se que este efeito é mais pronunciado em transistores SOI parcialmente depletados,
porém também pode ocorrer em dispositivos SOI totalmente depletados quando a
segunda interface encontra-se acumulada e em transistores MOS convencionais
quando operando em temperaturas criogênicas.
O estudo deste efeito de corpo flutuante e a compreensão física deste
fenômeno é de grande importância pois com a progressiva redução dos dispositivos
ele se torna cada vez mais significativo, podendo então prejudicar o funcionamento
dos novos dispositivos de porta simples e múltiplas portas.
Um dos objetivos da contínua redução de canal é o aumento da capacidade
de condução de corrente. Como os efeitos de canal curto nos transistores de porta
única afetam diretamente o controle da corrente devido ao aumento significativo do
controle das cargas pelas regiões de fonte e dreno, a tecnologia SOI tem procurado
alternativas como os transistores de múltiplas portas e os dispositivos de canal
tensionados.
Além das considerações sobre o tipo de estrutura a ser empregada, outro
fator importante que deve ser considerado é a contínua redução da espessura do
dielétrico de porta. A utilização de novos materiais dielétricos e novos materiais de
porta também são elementos importantes a serem considerados. A utilização de
materiais de alta constante dielétrica (high-k) na região de porta tem permitido a
utilização de espessuras físicas substancialmente maiores comparados aos filmes
de oxinitretos de silício além de possibilitar menor corrente de tunelamento através
da porta MOS. Diversos materiais têm sido empregados na deposição como óxidos
de háfnio, alumínio, titânio, lantânio, tântalo, dentre outros 11,12,13.
Com tantas variáveis de processo e devido à tecnologia SOI ter se tornado
uma realidade, esta tecnologia vem sendo amplamente estudada e a compreensão
de efeitos de corpo flutuante incluindo o efeito de elevação atípica da
transcondutância é necessária para a análise e o aperfeiçoamento dos novos
projetos.
26
1.1 OBJETIVO DO TRABALHO
Este trabalho tem como objetivo estudar teórica e experimentalmente a
elevação atípica da transcondutância na região linear de polarização em transistores SOI MOSFET ultra-submicrométricos avançados. Estes transistores foram
fabricados no IMEC (Interuniversity Microelectronics Center), que fica na
Universidade Católica de Leuven (KUL) na Bélgica.
Este estudo foi realizado tanto em transistores SOI parcialmente depletados
(PD) quanto em transistores totalmente depletados (FD). Os dispositivos
parcialmente depletados atualmente são as aplicações mais comuns de dispositivos
SOI devido a sua compatibilidade entre as seqüências de processos com
transistores convencionais (Bulk Technology). Os transistores SOI totalmente
depletados (FD), permitem uma melhora significativa no desempenho do dispositivo,
porém as espessuras ultra-finas da camada de silício na fabricação dos transistores
totalmente depletados acrescentam uma maior variação da tensão de limiar ao longo
da lâmina e precisa ser bem controlada.
Este trabalho foi desenvolvido através de simulações numéricas e de medidas
experimentais nos dispositivos SOI ultra-submicrométricos fabricados no IMEC com
as tecnologias SOI CMOS de 130nm e 65nm.
Foi estudada a influência do comprimento e da largura do canal, da tensão de
dreno, da tensão de substrato, do tempo de vida dos portadores e dos níveis de
corrente de porta no efeito de elevação atípica da transcondutância, além de,
contribuir com a análise física mais profunda do fenômeno em questão.
Também foi avaliada a influência da redução da espessura do dielétrico de
porta no comportamento da elevação atípica da transcondutância com o objetivo de
prever o que ocorrerá com a contínua evolução das tecnologias e a influência da
temperatura, na faixa de 100K a 500K.
Após estes estudos, um breve estudo do efeito da elevação atípica da
transcondutância em estruturas que tem sido propostas com o intuito de prolongar a
utilização dos transistores MOS foi realizado. As estruturas avaliadas foram duas: os
transistores de canal tensionado e os transistores de múltiplas portas.
27
1.2 APRESENTAÇÃO DO TRABALHO
Este trabalho encontra-se dividido em 7 capítulos, os quais estão listados a
seguir:
No capítulo 2 são apresentados os fundamentos teóricos que sustentam o
desenvolvimento do trabalho proposto. Neste capítulo será inicialmente apresentada
uma revisão bibliográfica sobre os transistores SOI MOSFETs (tanto totalmente
quanto parcialmente depletados) e suas principais características elétricas. Será
também apresentada a influência da temperatura na operação destes transistores.
O capítulo 3 descreve o efeito da elevação atípica da transcondutância na
região linear de polarização nos transistores SOI de porta única. Apresenta uma
análise física mais profunda do comportamento do efeito em questão e os resultados
obtidos experimentalmente e através de simulações numéricas para transistores de
porta única da tecnologia de 130nm.
No capítulo 4 é realizada análise deste efeito em transistores de porta-gêmea,
que anteriormente a este trabalho haviam sido propostos como uma alternativa para
a redução do efeito de elevação abrupta de corrente de dreno que por sua vez
ocorre para altas tensões aplicadas ao dreno do dispositivo devido ao mecanismo de
ionização por impacto.
No capítulo 5 é realizada a análise da influência da redução da espessura do
dielétrico de porta na elevação atípica da transcondutância e a tendência da
migração para transistores fabricados em tecnologias menores, assim como o
estudo deste efeito em função da temperatura (100K a 500K).
No capítulo 6 é realizada uma primeira análise do efeito da elevação atípica
da transcondutância em estruturas avançadas, que foram propostas a fim de
melhorar o desempenho e prolongar a utilização dos transistores MOSFETs.
No capítulo 7 são apresentadas as conclusões deste trabalho além de
algumas sugestões de trabalhos futuros através dos quais acreditamos poder
ampliar ainda mais a análise realizada durante o período de doutorado.
28
2 CONCEITOS BÁSICOS
2.1 TECNOLOGIA SOI
Na tecnologia MOS convencional, os transistores são fabricados em lâminas
de silício cuja espessura é bastante superior à utilizada efetivamente na região ativa
do transistor. A interação entre o dispositivo e o substrato apresenta efeitos
parasitários, como o efeito tiristor parasitário inerente à estrutura MOS e as elevadas
capacitâncias parasitárias.
A tecnologia SOI consiste na fabricação de dispositivos integrados em uma
camada de silício isolada do substrato por meio de um óxido enterrado. Este
isolamento entre a região ativa do transistor e o substrato minimiza ou suprime os
efeitos parasitários existentes na estrutura MOS.
A Figura 1 apresenta o perfil de um transistor SOI nMOSFET onde toxf é a
espessura do óxido de porta, tSi, a espessura da camada de silício, toxb, a espessura
do óxido enterrado, VGF, indica a tensão aplicada na porta e VGB a tensão aplicada
no substrato.
N + N +
Ó x id o E n te rrad o
Ó x id o d e P o rta
S u b stra to
P
P o rta (V G F)
D ren oF o n te
1 a In te rface
2 a In te rface
3 a In te rface
to x f
tS i
to x b
S u b stra to (V G B )
Figura 1 - Perfil de um transistor SOI nMOSFET.
29
2.2 CLASSIFICAÇÃO DOS TRANSISTORES SOI
As características físicas dos transistores SOI MOSFETs dependem fortemente
da espessura (tSi) e da concentração de dopantes da camada de silício sobre a qual
são construídos. A partir destes dados, três tipos de estruturas de transistores são
obtidas: os transistores totalmente depletados, parcialmente depletados e próximos
da total depleção.
Para transistores MOS, a zona de depleção formada quando se aplica a
tensão de limiar na porta compreende a região situada entre interface do óxido de
porta e a camada de silício (Si-SiO2) e a profundidade máxima de depleção (xdmáx)
que pode ser representada pela equação14:
af
FSidmáx Nq
x⋅
⋅=
φε 22 ( 1 )
onde
⎟⎟⎠
⎞⎜⎜⎝
⎛⋅=
niN
qkT af
F lnφ ( 2 )
εSi é a permissividade do Silício, q é a carga elementar do elétron, Naf é a
concentração de portadores da camada de silício, k é a constante de Boltzmann, T é
a temperatura absoluta, ni é a concentração intrínseca de portadores e φF é o
potencial de Fermi.
Os transistores SOI parcialmente depletados possuem a espessura da
camada de silício superior ao dobro da profundidade máxima de depleção, não
existindo assim qualquer interação entre as zonas de depleção provenientes da
primeira e da segunda interfaces, existindo portanto uma região neutra entre as duas
zonas de depleção.
Esta região neutra pode ou não possuir um contato de corpo. Se este contato
de corpo existir e for ligado à terra este dispositivo apresentará o mesmo
comportamento de um transistor MOS convencional. Caso esta região neutra
permaneça eletricamente flutuando, o transistor SOI parcialmente depletado
30
apresentará alguns efeitos chamados de efeitos de corpo flutuante, como por
exemplo, o efeito de elevação abrupta de corrente (Kink effect) e o efeito bipolar
parasitário entre fonte e dreno.
Os transistores SOI totalmente depletados possuem a espessura da camada
de silício inferior à profundidade máxima de depleção. Portanto, a camada de silício
estará totalmente depletada quando a tensão aplicada na porta for igual ou maior a
tensão de limiar, pois a zona de depleção já atinge a segunda interface
independentemente da condição de polarização de substrato. Estes dispositivos
apresentam vantagens em relação aos MOS convencionais tais como maior
transcondutância, menor efeito de canal curto, melhora no comportamento da região
de sublimiar e total imunidade ao efeito de elevação abrupta de corrente.
Os dispositivos que tem sua espessura de camada de silício maior que a
profundidade máxima de depleção e menor que o dobro da mesma são classificados
como dispositivos próximos à depleção total e podem se comportar ora como um
SOI de camada espessa ora como um SOI de camada fina dependendo das
condições de polarização da segunda interface. Quando a primeira e a segunda
interface estiverem polarizadas de forma que as duas regiões de depleção se
encontrem, haverá interação entre as duas interfaces e o dispositivo comporta-se
como um SOI totalmente depletado. Caso este encontro entre as camadas de
depleção não ocorra, o dispositivo comporta-se como um SOI parcialmente
depletado.
Esta diferença entre os dispositivos MOS convencional, SOI parcialmente
depletado e SOI totalmente depletado está apresentada no diagrama de faixas de
energia da Figura 2.
31
Óxido
dePorta
EC
EI
EF
EV(A)
Óxido
Enterrado
Óxido
dePorta
EC
EI
EF
EV
tsi
(C)
Óxido
dePorta
EC
EI
EF
EV(A)
EC
EI
EV
tsi
(B)
Óxido
Enterrado
Óxido
dePorta
EC
EI
EF
EV
tsi
(C)
VG
EF
VGF VGB
EF
EF
Xdmáx
Xdmáx
Óxido
dePorta
Óxido
dePortaEF
VGF
Xdmáx
Óxido
Enterrado
VGB
EF
EF
Óxido
dePorta
EC
EI
EF
EV(A)
Óxido
Enterrado
Óxido
dePorta
EC
EI
EF
EV
tsi
(C)
Óxido
dePorta
EC
EI
EF
EV(A)
EC
EIEI
EV
tsi
(B)
Óxido
Enterrado
Óxido
dePorta
EC
EI
EF
EV
tsi
(C)
VG
EF
VGF VGB
EF
EF
XdmáxXdmáx
Xdmáx
Óxido
dePorta
Óxido
dePortaEF
VGFÓ
xidode
PortaÓ
xidode
PortaEF
VGF
XdmáxXdmáx
Óxido
Enterrado
VGB
EF
Óxido
Enterrado
VGB
EF
EF
Figura 2 - Diagrama de Faixas de Energia de dispositivos MOS convencional (A),
SOI de camada espessa (B) e SOI de camada fina (C).
32
onde, EC é o nível energético do extremo inferior da Faixa de Condução, EF o nível
de Fermi da camada de silício, EFM o nível de Fermi no metal de porta, Ei o nível
intrínseco, Ev o nível energético do extremo superior da Faixa de Valência e tSi a
espessura da camada de silício.
Quanto ao modo de funcionamento os dispositivos SOI MOSFETs ainda
podem ser classificados como: tipo enriquecimento ou tipo acumulação.
Nos transistores do tipo enriquecimento (modo inversão) a passagem da
corrente entre fonte e dreno ocorre devido à inversão dos portadores na região do
canal (interface óxido de porta/ camada de silício).
Os transistores do tipo acumulação são formados pelo mesmo tipo de
semicondutor, tanto na região do canal como na região de fonte e dreno, tendo a
região do canal um nível de dopagem inferior ao de fonte e dreno. Os transistores
tipo acumulação podem portanto ser dos tipos P+ /P- /P+ (pMOSFET) ou N+ /N- /N+
(nMOSFET). A passagem da corrente entre fonte e dreno neste tipo de dispositivo
ocorre devido à acumulação dos portadores na região do canal (interface Si-SiO2).
2.3 CARACTERÍSTICAS ELÉTRICAS DO TRANSISTOR SOI MOSFET
2.3.1 Tensão de Limiar
A tensão de limiar (Vth) do dispositivo MOSFET é a tensão, que aplicada na
porta, induz na superfície do silício um potencial de 2φF. Para os transistores
nMOSFETs convencionais é dada por 15:
ox
dmáxafFFBth C
xNqVV
⋅⋅++= φ2 ( 3 )
onde,
33
ox
oxmsFB C
QV −= φ ( 4 )
ox
oxox t
C ε= ( 5 )
sendo, φms é a diferença da função trabalho metal-silício, Qox é a carga efetiva do
óxido por unidade de área, VFB é a tensão de faixa plana (4), Cox é a capacitância do
óxido por unidade de área (5) e εox é a permissividade do óxido.
Para os transistores SOI MOSFETs parcialmente depletados e os transistores
perto da depleção total que não possuem interação entre as regiões de depleção de
primeira e segunda interfaces, também é válida a equação (3), pois estes se
comportam como um transistor MOS convencional.
Para os transistores totalmente depletados, onde há a interação das regiões
de depleção das duas interfaces (SOI MOSFETs totalmente depletados), as
equações de tensões de porta e substrato, desprezando-se as armadilhas de
interface, são expressas pelas equações de Lim & Fossum 16:
oxf
invfdepl
SBoxf
SiSF
oxf
Si
oxf
oxfmsfGF C
CC
CC
CQ
V+
−−⎟⎟⎠
⎞⎜⎜⎝
⎛++−= 2
1
1 φφφ ( 6 )
oxb
SBdepl
SBoxb
SiSF
oxb
Si
oxb
oxbmsbGB C
CC
CC
CQV
+−⎟
⎟⎠
⎞⎜⎜⎝
⎛++−−= 2
1
1 φφφ ( 7 )
onde,
Siafdepl tNqQ ⋅⋅−= é a carga de depleção na camada de silício;
oxf
oxoxf t
C ε= é a capacitância do óxido de porta por unidade de área;
34
oxb
oxoxb t
C ε= é a capacitância do óxido enterrado por unidade de área;
Si
SiSi t
Cε
= é a capacitância da camada de silício por unidade de área;
sendo, φmsf a diferença de função trabalho entre a porta e a camada de silício, φmsb a
diferença de função trabalho entre o substrato e a camada de silício, Qoxf a carga
efetiva do óxido de porta por unidade de área, Qoxb a carga efetiva do óxido
enterrado por unidade de área, φSF e φSB são os potenciais de superfície das primeira
e segunda interfaces respectivamente, QSB a carga no silício na segunda interface
(QSB>0 acumulação e QSB<0 inversão, para o transistor SOI nMOSFET).
Partindo das equações (6) e (7), pode-se obter a equação da tensão de limiar
em função das polarizações da porta e do substrato 16 para o transistor SOI
nMOSFET:
- Para a segunda interface acumulada (Vth,accB):
oxf
deplF
oxf
Si
oxf
oxfmsfaccBth C
QCC
CQ
V2
21, −⎟⎟⎠
⎞⎜⎜⎝
⎛++−= φφ ( 8 )
- Para a segunda interface invertida (Vth,invB):
oxf
deplF
oxf
oxfmfsinvBth C
QCQ
V2
2, −+−= φφ ( 9 )
- Para a segunda interface depletada (Vth,deplB):
( ) ( )accBGBGBoxbSioxf
oxbSiaccBthdeplBth VV
CCC
CCVV ,,, −⋅
+
⋅−= ( 10 )
onde, accBGBV , é a tensão aplicada ao substrato para que a segunda interface
acumule.
35
As equações (8), (9) e (10) são validas admitindo-se que a espessura das
regiões de inversão e acumulação sejam desprezíveis.
A variação da tensão de limiar da primeira interface que ocorre nos
transistores totalmente depletados devido a polarização do substrato discutida
acima, pode ser representada também pela Figura 3.
0V
Depleção total
Inversão da segunda interface
Acumulação da segunda interface
Tensão de Substrato
Tens
ãode
Lim
iar
Modelo
Experimental
0V
Depleção total
Inversão da segunda interface
Acumulação da segunda interface
Tensão de Substrato
Tens
ãode
Lim
iar
Modelo
Experimental
Figura 3 – Variação da tensão de limiar com a polarização de substrato em
dispositivos SOI totalmente depletados.
2.3.2 Efeito de Corpo
O efeito de corpo é definido como a dependência da tensão de limiar com a
tensão aplicada ao substrato. Para os dispositivos convencionais a tensão de limiar
pode ser escrita como: 7
ox
b
ox
oxFmsth C
QCQV +−⋅+= φφ 2 ( 11 )
onde,
( )BFaSib VNqQ −⋅⋅⋅⋅= φε 22 ( 12 )
36
com VB sendo a tensão aplicada ao substrato.
Nos dispositivos SOI parcialmente depletados a tensão de limiar não varia
com a polarização do substrato porque não há acoplamento entre primeira e
segunda interface. Entretanto para o PD SOI com corpo flutuante, o Potencial de
corpo VB, é determinado pelos efeitos capacitivos e pelas correntes de fuga
Em dispositivos SOI totalmente depletados, a constante de efeito de corpo
pode ser obtida pela capacitância de acoplamento entre a porta e a camada de
silício, através de uma rede capacitiva composta pelas capacitâncias do óxido de
porta, do óxido enterrado e do filme de silício, sendo dado por: 17
( )oxbSioxf
oxbSi
CCCCC
+=γ
oxb
oxf
tt
≅γ ( 13)
sendo γ um número adimensional.
A dependência de Vth com VGB diminui com o aumento de toxb. Quando toxb é
muito espesso (Coxb ≅ 0), a tensão de limiar é virtualmente independente de VGB.
2.3.3 Transcondutância
A transcondutância (gm) de um transistor MOS pode ser definida como a
medida da eficácia do controle da corrente de dreno pela tensão aplicada à porta. A
transcondutância pode ser calculada através da equação (14):
GF
DS
dVdI
gm = ( 14 )
Para um transistor nMOS, usando a lei de Ohm em uma seção do canal de
inversão tem-se: 18
37
( )dy
dyQWI SFinvfnDS
φμ−= ( 15)
Resolvendo a equação (15) para dispositivos SOI nMOSFETs com as
condições de segunda interface depletada e acumulada, obtém-se na região triodo
(16) e na região saturação (17):
( ) ( ) ⎥⎦
⎤⎢⎣
⎡⋅+−−=
21
2DS
DSthGFoxfn
DSVVVV
LCW
I αμ
( 16)
( )( )2
12 thGFoxfn
DS VVL
CWI −
+⋅=
αμ
( 17 )
onde L é o comprimento do canal do transistor, W a largura do canal do
transistor e μn a mobilidade dos elétrons.
Usando as equações (14), (16) e (17) obtém-se a transcondutância do
dispositivo SOI totalmente depletado:
- Em triodo
DSoxfn V
LCW
gm⋅⋅
=μ
( 18)
- Em saturação
( ) ( )thGFoxfn VV
LCW
gm −+⋅
⋅⋅=
αμ1
( 19 )
Vale notar que ( )α+1 novamente depende das condições de operação do
dispositivo.
38
Para dispositivos MOS convencionais e dispositivos SOI de camada espessa:
ox
D
CC
=α
Para dispositivos SOI de camada fina com a segunda interface acumulada:
oxf
Si
CC
=α
Para dispositivos SOI de camada fina com a segunda interface depletada:
( )oxbSioxf
oxbSi
CCCCC+
⋅=α
Analisando o fator α, ou seja, a relação de capacitâncias dos dispositivos
pode-se concluir que:
α SOI totalmente depletado < α MOS convencional < α SOI segunda interface acumulada
2.3.4 Tempos de Vida de Geração e de Recombinação
O conceito de tempo de vida de portadores se divide em duas categorias:
tempo de vida de recombinação e tempo de vida de geração. O tempo de vida é
medido pelo tempo que o portador demora para ser gerado, ou para ser extinto
(recombinado). O tempo de vida de recombinação é esperado quando há um
excesso de portadores (elétrons ou lacunas) no semicondutor, que pode ser obtido
através da incidência de luz na amostra ou pela polarização direta de uma junção
pn. A diminuição desse excesso de portadores com o tempo é decorrente da
recombinação. O tempo de vida de geração aplica-se em região onde há escassez
de portadores e o material tenta alcançar o equilíbrio, como por exemplo, na região
39
de depleção de um diodo diretamente polarizado. Quando esses eventos de geração
e recombinação ocorrem na superfície são caracterizados como velocidade de
geração/recombinação superficial.
Basicamente, o evento de recombinação esta associado a três mecanismos
físicos distintos. A recombinação Shockley-Read-Hall (SRH), a recombinação
radiativa e a recombinação Auger.
A recombinação Shockley-Read-Hall (SRH) onde os pares elétron-lacuna se
recombinam através de um nível energético intermediário de armadilhamento
localizado entre o nível superior de valência e o inferior de condução, introduzido
pela presença de impurezas, pode ser chamada também de multi-phonon pois a
energia liberada durante o evento de recombinação é dissipada através de vibrações
na rede cristalina ou por meio de fônons.
A recombinação radiativa ocorre quando pares elétron-lacuna passam direto
da banda de valência para a de condução e a energia resultante é dissipada através
de fótons (por exemplo: a emissão de luz).
Na recombinação Auger, da mesma forma que a radiativa, pares elétron-
lacuna passam direto da banda de valência para a de condução porém a energia
resultante é transferida para outro portador (ocorre em materiais excessivamente
dopados).
A cada processo de recombinação está associado um processo de geração,
que é exatamente o processo complementar ao de recombinação. Como por
exemplo, podemos citar: quando ocorre a recombinação radiativa a energia
dissipada é responsável pela emissão de luz, e a geração se dá pela captação desta
luz.
2.4 CORRENTES DE TUNELAMENTO
O tunelamento de portadores através de uma barreira de potencial pode ser
explicado pela mecânica quântica que diferentemente da mecânica clássica, trata o
comportamento das partículas como ondulatório. Assim, tanto o elétron como a
lacuna possuem uma probabilidade finita de atravessar uma barreira de potencial
mesmo possuindo uma energia menor que a mesma19. O valor desta probabilidade
40
de atravessar a barreira de potencial, ou seja, do coeficiente de transmissão do
portador, depende da forma, da altura e da largura da barreira de potencial
(exemplificado pela Figura 4)20.
A Figura 4 (A) apresenta uma ilha de potencial que possui uma barreira de
potencial com espessura de 2nm e altura de 40mV. Pode-se dizer que segundo a
mecânica clássica, se uma partícula, posicionada à esquerda da barreira de
potencial, possui energia total E superior à altura desta barreira, tem probabilidade
“1” de ser transmitida para o lado direito da barreira. Porém segundo a mecânica
quântica, a função de onda terá valores diferentes de zero em ambos os lados da
barreira, o que significa que a partícula poderá estar tanto de um lado como do outro
da barreira. Caso a energia total E desta partícula for inferior a altura da barreira de
potencial, segundo a mecânica clássica, a partícula tem probabilidade “1” de ser
refletida.
Na Figura 4 (B) é apresentada a função de onda de um elétron e seu
potencial através da mecânica quântica. Nota-se que o elétron tem potencial máximo
de 0,15mV o qual, pela mecânica clássica, seria insuficiente para vencer a barreira
de potencial. Porém, através da mecânica quântica, a função de onda terá uma
componente que penetrará na barreira, perdendo sua energia exponencialmente
com a distância. Como a barreira tem uma largura finita (2nm), existirá uma
probabilidade da partícula ser encontrada do lado direito da barreira de potencial.
Esta probabilidade é finita e diferente de zero e tende a aumentar conforme a
espessura ou a altura da barreira diminuam.
Este fenômeno é chamado de tunelamento e é comum ocorrer em alguns
dispositivos eletrônicos, como por exemplo, pode-se citar o transistor de efeito de
campo.
41
0 10 20 30 40 Distância (nm)
Vo = 40 mV
50 nm
2 nm
Potencial
0.15
0.10
0.05
50
Amplitude da função de onda
(mV)
Ilha de potencial
0 10 20 30 40 Distância (nm)
Vo = 40 mV
50 nm
2 nm
Potencial
0.15
0.10
0.05
50
Amplitude da função de onda
(mV)
Ilha de potencial
Vo = 40 mV
50 nm
2 nm
Potencial
Vo = 40 mV
50 nm
2 nm
Potencial
0.15
0.10
0.05
50
Amplitude da função de onda
(mV)
Ilha de potencial
0.15
0.10
0.05
50
Amplitude da função de onda
(mV)
Ilha de potencial
Figura 4 – (A) Ilha de Potencial com uma barreira de potencial de 2nm de largura e
40mV de altura. (B) Função de onda20.
Apesar de o óxido de silício crescido termicamente apresentar excelentes
propriedades (como baixa densidade de armadilha de interface e alta barreira de
potencial) e portanto ser utilizado como isolante de porta nas estruturas MOSFETs,
com o escalamento dos dispositivos a níveis sub-micrométricos e o escalamento não
proporcional das tensões aplicadas ao mesmo, os dispositivos SOI MOSFET com
dielétricos de porta extremamente finos tornam-se susceptíveis a altos campos
elétricos, resultando em uma maior influência do transporte de portadores através do
dielétrico de porta, ou seja, a corrente de tunelamento através da porta torna-se mais
significativa. 21
A corrente de fuga pela porta pode ocorrer devido à três mecanismos de
transporte: por emissão termiônica, por Fowler Nordheim e por tunelamento direto22.
A parcela de corrente de fuga pela porta que ocorre por emissão termo-iônica,
que era a predominante para transistores de óxidos espessos, ocorre quando um
portador recebe energia suficiente para suplantar a barreira de potencial do óxido.
Os elétrons ganham energia através da temperatura ou agitação.
42
Porém com a redução da espessura do dielétrico, a energia necessária para o
elétron suplantar a barreira de potencial é suficientemente alta para que o mesmo
tunele através das bandas trapezoidal ou triangular de energia do óxido.
No caso de transistores com óxidos de espessuras superiores a 5nm, a
parcela de tunelamento que predomina é a de tunelamento por Fowler- Nordheim,
ou seja, o portador tunela pelo óxido de porta pela barreira triangular de energia. O
limite do tunelamento direto é geralmente estabelecido em 5nm devido a pequena
probabilidade deste tunelamento ocorrer para óxidos mais espessos.23 O transporte
de corrente através de óxidos com espessuras inferiores a 5nm (óxidos ultra-finos)
está principalmente associado ao fenômeno de tunelamento direto, ou seja, o
portador tunela através da barreira trapezoidal de energia. 24
O dielétrico de porta já atingiu espessuras entre 2 e 3 nm e estudos indicam
uma redução para 1,5nm, o que corresponde a 5 camadas atômicas de silício.25 O
uso da tecnologia SOI MOSFET com óxidos extremamente finos (abaixo de 3nm)
fica sujeito a um campo elétrico tal que a influência do transporte de portadores
através do óxido (corrente de tunelamento direto pela porta) não pode ser mais
desprezada. Estes dielétricos finos sofrem tunelamento direto de corrente, pois
possuem energia suficiente para atravessar a fina barreira trapezoidal, passando
direto pela banda proibida do óxido.
Analisando-se então o formato da barreira em que o portador precisa
atravessar, o tipo de mecanismo de tunelamento é determinado, conforme mostra a
Figura 5.
Figura 5- Diagrama de faixas exemplificando os três principais tipos de injeção de
portadores através do isolante26.
43
A Figura 6 compara a densidade da corrente de tunelamento (JG)
experimental em função da tensão aplicada à porta (VGF),com os modelos de
tunelamento por Fowler Nordheim (FN) e tunelamento direto para diferentes
espessuras de óxidos de porta. Pode-se observar que com a redução da espessura
do dielétrico de porta, o comportamento da curva experimental que era bem descrito
pelo tunelamento de Fowler Nordheim tende a se igualar às curvas de tunelamento
direto.
n+ poly-Si/Sio2/n-Sin+ poly-Si/Sio2/n-Si
Figura 6 - Curvas da densidade da corrente de tunelamento (JG) em função da
tensão aplicada à porta (VGF) para toxf variando de 2,9 a 6,2nm. 27
2.4.1 Corrente de Tunelamento Direto
Os elétrons de vários níveis de energia têm alguma probabilidade de tunelar
através do óxido (barreira trapezoidal) e juntamente com os elétrons da camada de
inversão formam a corrente de porta. As componentes de tunelamento que
compõem a corrente de porta podem ser vistas na Figura 7.
44
Óxido Enterrado
e- da fontepara porta
e- do drenopara porta
ECB EVB
HVB
Óxido Enterrado
e- da fontepara porta
e- do drenopara porta
ECB EVB
HVB
Figura 7 - Correntes de tunelamento que atuam em um transistor PD SOI MOSFET.
Uma das componentes da corrente de porta é a corrente de tunelamento
proveniente das regiões de fonte e dreno 28 promovida pela diferença de
concentrações de dopantes. Este tunelamento ocorre devido a difusão de uma
pequena parcela destas regiões para baixo do dielétrico de porta nas etapas de
processo.
A maior componente por sua vez é proveniente da região de canal, ECB
(parcela da corrente de tunelamento formada por elétrons da banda de condução)
onde os elétrons com o aumento da tensão aplicada na porta adquirem energia
suficiente para atravessar a barreira de potencial do óxido de porta.
Existem ainda, embora com menor intensidade as componentes provenientes
do substrato. A parcela da corrente de tunelamento formada por elétrons da banda
de valência que atravessam o óxido de porta (EVB) e a parcela da corrente de
tunelamento formada por lacunas que tunelam da banda de valência da porta para
dentro do substrato (HVB). Estas correntes somadas compõe a também chamada
corrente de substrato que embora bastante inferior, a corrente ECB, causam grande
impacto no funcionamento do transistor devido aos efeitos de corpo flutuante dos
dispositivos SOI MOSFETs parcialmente depletados.29
A partir da Figura 8 pode-se observar as componentes da corrente de porta
relacionadas com a banda de energia do óxido de porta para um dispositivo SOI
NMOSFET com porta do tipo silício policristalino n+.
45
ECEV
EC
EV
ECB
EVB
HVB
ECEV
EC
EV
ECB
EVB
HVB
Porta de Silício Poly n+
Substrato tipo P
Figura 8 – Diagrama de bandas de energia e mecanismo da corrente de tunelamento
direto em transistores nMOSFETs com óxido de porta extremamente finos.
2.5 EFEITOS DE CORPO FLUTUANTE
Nos dispositivos parcialmente depletados que não possuem contato de corpo,
dizemos que a região de corpo neutra do transistor esta eletricamente flutuando. O
potencial do corpo é determinado pelas correntes que fluem do corpo e para o corpo.
2.5.1 Mecanismo da Ionização por Impacto
Quando o campo elétrico na camada de silício aumenta acima do valor crítico,
os portadores adquirem energia suficiente para geração de pares elétron-lacuna a
partir da colisão com átomos da rede cristalina. No caso de transistores MOS os
elétrons provenientes da geração de pares elétron-lacuna seguem em direção aos
pólos de maior potencial (dreno e porta), porém esta geração se dá muito próximo
46
ao dreno (lugar de campo elétrico máximo na saturação), assim quase todos os
elétrons gerados pela ionização por impacto resultam em uma parcela de corrente
de dreno.
As lacunas porém tendem a se deslocar para o local de menor potencial, que
no caso de MOS convencionais é o substrato e no caso de dispositivos SOI é a
fonte, pois o substrato está isolado da região ativa pelo óxido enterrado. Devido à
diferença de concentração entre a fonte (fortemente dopada) e o canal, quando as
lacunas chegam à fonte, uma quantidade ainda maior de elétrons é injetada na
região de canal. Esta grande quantidade de elétrons na região de canal resulta em
uma corrente de coletor considerável, assim o transistor bipolar parasitário pode
amplificar a corrente de lacunas gerada por impacto.
O aumento da corrente de dreno, por sua vez, gera mais portadores por
impacto e assim obtém-se uma realimentação positiva fazendo com que a corrente
de dreno aumente rapidamente.
A Figura 9 representa o mecanismo de ionização por impacto descrito em
transistores SOI convencionais.
- - - - - - - - - - - - + - +
+ + + + + +
Substrato
Óxido Enterrado
Porta
Fonte Dreno
N+ N+
Região de altocampo elétrico
Figura 9 – Esquema de representação do mecanismo de ionização por impacto em
dispositivos SOI convencionais.
47
2.5.2 Efeito de Elevação Abrupta de Corrente de Dreno (Kink Effect)
O efeito de elevação abrupta de corrente de dreno ("kink effect") é caracterizado
pelo aparecimento de um degrau na curva de saída do transistor SOI MOSFET,
conforme indicado na Figura 10.17
Considerando-se um dispositivo SOI canal-n parcialmente depletado, para
alta tensão de dreno, os elétrons do canal podem adquirir energia suficiente na
região de alto campo elétrico, junto ao dreno, e através do mecanismo de ionização
por impacto criar pares elétron-lacuna. Como já descrito no item anterior, as lacunas
tendem ir para a fonte, que devido à alta concentração injeta mais lacunas no corpo
e o acúmulo destas lacunas na região neutra do corpo aumenta o potencial do
corpo, diminuindo a barreira de potencial com a fonte. O aumento do potencial do
corpo ocasiona uma redução da tensão de limiar e, conseqüentemente, provoca um
aumento da corrente de dreno, que pode ser observado nas características de saída
(IDS x VDS) do transistor (efeito de elevação abrupta de corrente).
VDS
VGF4 > VGF3
VGF3 > VGF2
VGF2 > VGF1
VGF1 > VGF0
VGF0
I DS
VDS
VGF4 > VGF3
VGF3 > VGF2
VGF2 > VGF1
VGF1 > VGF0
VGF0
I DS
Figura 10 – Curva da corrente de dreno em função da tensão aplicada à porta de
um SOI nMOSFET, com a presença do efeito de elevação abrupta de corrente.
48
Em dispositivos SOI nMOSFETs totalmente depletados, o campo elétrico
próximo ao dreno é menor do que em dispositivos parcialmente depletados, sendo
assim, a ionização por impacto é menor e menos pares elétron-lacuna são gerados.
Não há barreira de potencial significativa entre fonte e dreno e, como resultado, o
potencial do corpo permanece inalterado. Não havendo queda da tensão de limiar,
pode-se concluir que os dispositivos SOI MOSFET de filme fino, totalmente
depletados, estão livres de efeito de elevação abrupta de corrente.
2.5.3 Efeito Bipolar Parasitário
O efeito bipolar parasitário deve-se ao transistor MOS possuir um transistor
bipolar inerente à sua estrutura, onde a fonte corresponde ao emissor, o canal à
base e o dreno ao coletor.
Com o aumento do potencial aplicado ao dreno, tem-se um aumento do
campo elétrico nesta região e conseqüentemente um aumento de portadores
gerados pelo mecanismo de ionização por impacto, a migração das lacunas,
aumento do potencial do corpo, redução da tensão de limiar e aumento da corrente
de dreno. Avaliando o transistor bipolar e sabendo que a concentração da fonte
(emissor) é muito maior que a concentração do canal (base), como resposta uma
grande quantidade de elétrons será injetada na região do canal e coletados pelo
dreno (coletor) do transistor, gerando assim uma corrente de coletor relevante. Esta
corrente soma-se à corrente de dreno, aumentando consideravelmente a ionização
por impacto, causando a ruptura prematura da junção ou a perda do controle da
porta.
2.6 TRANSISTOR DE PORTA GÊMEA SOI NMOSFET
A partir de um enorme interesse em reduzir ou eliminar os efeitos de corpo
flutuante, causados principalmente pelo alto campo elétrico junto ao dreno e
49
consequentemente pela ionização por impacto, surge a idéia do transistor de porta
gêmea (twin-gate).
Neste caso, dois transistores são conectados em série, um mestre próximo à
fonte e um escravo próximo ao dreno, com as portas comuns. Esta estrutura de
transistor tem se mostrado eficiente na supressão de efeitos como o da elevação
abrupta da corrente (Kink) das características de saída,30 onde os melhores
resultados obtidos foram para estruturas onde o comprimento de canal do transistor
mestre é muito maior que o comprimento de canal do transistor escravo. A estrutura
aqui descrita pode ser observada na Figura 11.
N+ N+
FonteDreno
Porta
Substrato
Região n+
P P
Óxido enterrado
mestre escravoN+ N+
FonteDreno
Porta
Substrato
Região n+
P PN+ N+
FonteDreno
Porta
Substrato
Região n+
P P
Óxido enterrado
mestre escravo
Óxido enterrado
mestre escravo
Figura 11 – Secção transversal de uma estrutura SOI MOSFET de porta gêmea.
Os mecanismos físicos que explicam a supressão do efeito Kink, são:
• A configuração mestre-escravo ocasiona uma redução do campo
elétrico máximo na saturação próximo ao dreno quando comparamos
com a estrutura convencional com mesmo comprimento de canal, e
conseqüentemente reduz a corrente proveniente da ionização por
impacto;
• A região n+ interna ao canal de contato flutuante serve para
recombinar parte das lacunas geradas. Reduzindo as lacunas geradas,
50
reduz-se o aumento do potencial do corpo e conseqüentemente resulta
em uma menor variação da tensão de limiar.
2.7 TRANSISTOR DE CANAL TENSIONADO
Após décadas de uma agressiva redução do tamanho dos dispositivos MOS
para satisfazer a taxa de aumento de desempenho, estes dispositivos chegam ao
limite de seu escalamento. No entanto, ainda não há uma tecnologia nova capaz de
substituir a tecnologia CMOS no mercado31. Este escalamento agressivo das
tecnologias tem resultado em problemas com a degradação da mobilidade. Esta
redução na mobilidade pode ocorrer devido ao elevado campo elétrico aplicado nos
dispositivos ou pela crescente concentração de dopantes na região do canal. Além
disso, a mobilidade aparente também tem sido degradada mais fortemente devido
ao aumento da importância da resistência série com a redução dos dispositivos.
Uma alternativa que vem sendo estudada para minimizar esta redução da
mobilidade de baixo campo elétrico é o uso de silício tensionado (“strain SOI”).
Estudos reportados mostram um aumento de até 60% na mobilidade com a
utilização da tensão mecânica nos transistores nMOS em tecnologia SOI, com
conseqüente elevação da corrente de saturação (ION) sem o aumento da corrente de
fuga (IOFF)32, levando a um aumento importante da relação ION/IOFF e da
transcondutância (gm).
Diversas técnicas têm sido utilizadas a fim de se obter a tensão mecânica nos
dispositivos. Estas técnicas estão divididas em dois grupos: o primeiro grupo
apresenta tensão mecânica que envolve a lâmina toda enquanto o segundo grupo
apresenta tensão localizada nos dispositivos. A tensão mecânica localizada
possibilita uma melhor escalabilidade dos circuitos33. Em geral os dispositivos que
são tensionados em ambas as direções do canal do dispositivo (“biaxial strain”)
pertencem ao primeiro grupo e os dispositivos que apresentam tensão apenas na
direção longitudinal (“uniaxial strain”) ao grupo de tensão mecânica localizada. A
tensão mecânica que age em apenas um sentido do dispositivo ainda pode ser do
tipo compressiva ou tensiva.
51
2.7.1 Tensão mecânica bi-direcional
Um exemplo de lâmina SOI com tensão mecânica em duas direções é a
obtida a partir de uma liga de Silício e Germânio (sSOI). A lâmina de silício sSOI
pode ser obtida conforme mostrado na Figura 12.
Si1-x Gex
Strained-Si
Si
Ge
Si - epitaxial
Si - epitaxial
a)
b)
c)
d)
e)
Liga de Silício e Germânio
Si1-x Gex
Strained-SiStrained-Si
Si
Ge
Si
Ge
Si - epitaxialSi - epitaxial
Si - epitaxialSi - epitaxialSi - epitaxial
a)
b)
c)
d)
e)
Liga de Silício e Germânio
a) Diminui-se gradualmente a concentração de germânio na liga Si1-x Gex até que se
obtenha Si puro na região superior da lâmina.
b) Este silício é crescido epitaxialmente, seguindo, portanto a estrutura cristalina da liga.
c) A região de Si é oxidada termicamente.
d) Esta primeira lâmina é então unida à outra lâmina de Si onde já existe uma camada
espessa de óxido (“bonded wafers”).
e) A camada da liga Si1-x Gex é então removida, dando origem a uma lâmina sSOI onde
serão implementados os dispositivos.
Figura 12 – Descrição do processo de obtenção de uma lâmina SOI com a região de
silício sobre isolante tensionada em ambas as direções.
52
Apesar dos dispositivos com tensão mecânica em duas direções terem sido
bastante estudados nos últimos anos, a implementação desta tecnologia implica em
alto custo. A Figura 13A representa a diferença entre as estruturas cristalinas do
Silício e da liga de Silício e Germânio, e a Figura 13B representa o efeito causado na
estrutura do Silício tensionado em duas direções (representado na Figura 12b).
(A)
(B)
Figura 13 – Esquema bidimensional das estruturas do Silício e da liga de Silício e
Germânio (A) e da estrutura do silício tensionado (B)34.
Este tipo de lâmina promove uma melhora tanto na mobilidade de elétrons
quanto de lacunas considerável, porém quando os transistores são submetidos a
altos campos elétricos, a melhora da mobilidade de lacunas tende a zero35.
53
2.7.2 Tensão mecânica longitudinal
Os dispositivos com tensão mecânica longitudinal podem ser obtidos de
diferentes maneiras:
1) Através da deposição da liga de Si1-x Gex nas regiões de fonte e dreno, é
obtida uma força compressiva que atua na direção longitudinal entre a fonte e o
dreno. A compressão efetiva é definida por dois fatores: o comprimento de canal e a
concordância entre as regiões de fonte e dreno (liga de Si1-x Gex) e o canal (Si).
Caso as redes não se adequem uma a outra após o processo, como resultado tem-
se uma compressão menos efetiva no canal, a compressão torna-se mais efetiva a
medida que o comprimento de canal é reduzido.
2) Pela deposição de uma camada de nitreto (Contact Etch Stop Layer -
sCESL) sobre o dispositivo. Essa camada de nitreto induz uma força tensora não
uniforme ao longo do canal (Figura 14). Esta tensão apenas na direção do
comprimento de canal do transistor torna-se mais efetiva à medida que o
comprimento de canal é reduzido.
Figura 14 - Transistores com tensões mecânicas longitudinais. Força compressora
(A) e força tensora (B)36 .
O efeito do tensionamento mecânico gerado causa a melhora da mobilidade
de lacunas, no caso da compressão da rede cristalina e a melhora da mobilidade
dos elétrons, no caso do tensionamento da mesma.
54
A principal vantagem obtida pela tensão mecânica longitudinal é devida ao
fato de se introduzir em uma mesma lâmina dispositivos com efeito compressivo
(pMOS) e tensionado (nMOS) o que resulta em uma melhoria de mobilidade tanto
das lacunas nos dispositivos pMOS, quanto dos elétrons nos dispositivos nMOS,
mesmo quando submetido a altos campos elétricos.
2.8 TRANSISTOR FINFET
Apesar de o transistor da tecnologia SOI MOSFET ter sido apresentado como
uma alternativa ao transistor MOS convencional devido a sua menor susceptibilidade
aos efeitos de canal curto, com a redução das dimensões do comprimento de canal,
abaixo de 100nm, até mesmo os transistores SOI apresentam problemas quanto ao
controle de cargas na região do canal. Com isso a busca por novas tecnologias ou a
modificação de tecnologias já existentes vem sendo estudadas. Os dispositivos
clássicos (planares) que apresentavam uma única porta vêm sendo alterados para
dispositivos com múltiplas portas.
Na
Figura 15 é possível de se visualizar a evolução dos transistores SOI
MOSFETs e o surgimento dos dispositivos com mais de uma porta.
55
Figura 15 – Evolução dos transistores SOI MOSFET7.
O primeiro SOI MOSFET de porta dupla fabricado foi o transistor DELTA (fully
Lean-channel transistor) em 198937, este dispositivo era alto e estreito construído
sobre uma camada de isolante, como pode-se observar na Figura 16 A. Logo após
surgiram outros dispositivos de porta dupla com canal vertical, tais como o SOI
FinFET38 (Figura 16 B), o MFXMOS39, o triangular-wire40 e o Δ-channel41.
Os transistores FinFETs de porta dupla diferenciam-se dos transistores delta
apenas pela espessa camada de óxido no topo do transistor.
Dre
no
Font
e
Port
a
Óxido de porta
Dre
no
Font
e
Port
a
Óxido de porta
B Figura 16 – Estruturas de porta dupla: DELTA42 (A) e FinFET (B).
A
56
Os dispositivos de porta dupla FinFET sofreram nova modificação no seu
processo de fabricação, e a oxidação térmica de porta foi feita em três lados do
canal de forma igual (retornando às características do transistor DELTA). Como
resultado a corrente elétrica flui pelas três regiões controladas pela porta, obtendo-
se um melhor controle das cargas na região do canal. Porém se o dispositivo for
bastante estreito, a parcela de corrente que flui pelo topo do transistor é desprezível
e, portanto este dispositivo pode ser considerado com um transistor de porta dupla.
No entanto, se a largura do canal deste dispositivo não for desprezível quando
comparada com a altura do mesmo, este dispositivo torna-se um transistor de porta
tripla, pois parte considerável da corrente flui próximo ao topo do transistor.
O escalamento das dimensões do transistor FinFET é dado como uma de
suas principais vantagens, alcançando um comprimento de canal de até 10nm43.
Além de excelentes propriedades elétricas para aplicações digitais e analogias44,
apresentando melhorias tanto na freqüência de ganho unitário como no ganho
intrínseco do transistor45. Entretanto uma redução na mobilidade é observada,
devido à mudança da orientação cristalográfica de <100> para <110> nas laterais do
canal46. Uma elevada resistência série também é observada em transistores
FinFETs47.
Como outros dispositivos de porta tripla implementados podemos citar: “quantum-
wire SOI MOSFET”48 e o “tri-gate MOSFET”49.
Melhorias nos dispositivos FinFETs foram realizadas resultando nas estruturas
“π-gate”50,51, “Ω-gate”52 e “strained-channel”53. As propriedades elétricas destas
estruturas estão entre os dispositivos de porta tripla e quádrupla podendo ser
chamados de “3+” (triple-plus)-gate”. São dispositivos de porta tripla com uma
extensão do eletrodo de porta abaixo da camada de silício, que pode ser formada
utilizando-se uma taxa de corrosão maior no óxido enterrado durante a etapa de
padronização da camada de silício. A extensão do eletrodo de porta abaixo da
região ativa forma um campo induzido na parte inferior do dispositivo bloqueando o
campo elétrico do dreno entre as extensões da porta, funcionando como uma
pseudo quarta porta, como pode ser visto na Figura 17. Esta extensão da porta faz
também com que a tensão aplicada no substrato tenha uma menor influência nas
condições de operação do dispositivo54.
57
Óxido enterrado Óxido enterrado
Substrato Substrato
Silício Silício π Ω
Porta
Profundidade da extensão da
porta
Figura 17 – Cortes transversais das estruturas π-gate e Ω-gate7.
2.9 INFLUÊNCIA DA TEMPERATURA
O estudo dos transistores MOS em baixas temperaturas tem se constituído
em uma alternativa atraente devido à obtenção da melhoria de sua velocidade de
chaveamento sem o escalamento adicional das dimensões55, 56 .
A operação dos dispositivos MOS em baixa temperatura apresenta melhorias
como na mobilidade e no fator S, no entanto, alguns efeitos como o congelamento
de portadores 57 e a diminuição da taxa de geração/ recombinação 58 podem
ocasionar efeitos transitórios,59, 60 além das desvantagens do deslocamento da
tensão de limiar e do aumento das capacitâncias de armadilhas de interface61, 62.
A tecnologia SOI aparece também com uma grande variedade de aplicações
em altas temperaturas, dentre as quais podemos citar: 63
• No setor automotivo: sensores e controles de motor, eletrônica de bordo e
sistema ABS
• Na aviação: monitoração de motores, satélites (sonda Vênus);
58
2.9.1 Tensão de Limiar
A tensão de limiar dada pela equação (3), quando analisada em função da
temperatura, varia devido ao potencial de Fermi e à largura máxima de depleção.
Analisando a largura máxima de depleção, nota-se a sua dependência em relação
ao potencial de Fermi. O potencial de Fermi dado pela equação (2) por sua vez varia
com a própria temperatura e com a concentração intrínseca de portadores.
A concentração intrínseca de portadores pode ser expressa de uma forma
simplificada pela equação (20):64
⎟⎠⎞
⎜⎝⎛−
⋅⋅⋅= kTEg
eTni 223
16109,3 ( 20)
onde Eg é a largura da faixa proibida, que também é função da temperatura,65 dada
pela equação (21).
275 10841,410289,11707,1 TTEg ⋅⋅−⋅⋅−= −− ( 21)
esta equação é válida no intervalo de 4,2K até 300K.
Além da variação da concentração intrínseca de portadores, com a diminuição
da temperatura, a parcela de impurezas que não fica totalmente ionizada torna-se
significativa.59 A concentração de impurezas ionizadas poder ser expressa por:
Impurezas aceitadoras ionizadas termicamente
⎟⎟⎠
⎞⎜⎜⎝
⎛ −+
=+
kTEE
NN
FpA
AA
exp.41 ( 22)
59
Impurezas doadoras ionizadas termicamente
⎟⎠
⎞⎜⎝
⎛ −+
=+
kTEE
NN
DFn
DD
exp.21 ( 23)
Através das equações (20) e (21) é possível obter o gráfico da concentração
intrínseca de portadores e através das equações (22) e (23) o gráfico de impurezas
ionizadas com a variação da temperatura. Ambas as variações são apresentadas na
Figura 18, para uma concentração inicial de portadores de 1x1017 cm-3,.
50 100 150 200 250 30010-44
10-36
10-28
10-20
10-12
10-4
104
1012
Temperatura (K)
ni (
cm-3)
2.0x1016
4.0x1016
6.0x1016
8.0x1016
1.0x1017
Naf (cm
-3)
Figura 18 – Concentração intrínseca de portadores e ionização incompletas de
portadores em função da temperatura.
Observa-se que o valor referente ao potencial de Fermi (φF) aumenta com a
redução da temperatura, pois apesar da dependência direta com a temperatura e da
redução da concentração de impurezas ionizadas, o valor da concentração
intrínseca diminui muitas ordens de grandeza. Como o potencial de Fermi é
inversamente proporcional à concentração intrínseca de portadores este aumenta
com a redução de ni.
60
Pode-se afirmar ainda que com o aumento do potencial de Fermi, a largura da
região de depleção também aumenta. Um dispositivo parcialmente depletado pode
tornar-se totalmente depletado com a redução da temperatura devido ao aumento do
potencial de Fermi e consequentemente do aumento da largura de depleção
máxima, o que está de acordo com a equação (1).
2.9.2 Mobilidade
Os movimentos dos portadores no semicondutor não são livres e sim limitados
pelos mecanismos de espalhamento que reduzem a mobilidade. Estes mecanismos
de degradação da mobilidade podem ser classificados como: espalhamento de rede,
espalhamento por impurezas ionizadas, espalhamento de superfície, espalhamento
portador-portador, espalhamento por impurezas neutras e velocidade de saturação
do portador. A maior parte destes mecanismos são muito dependentes da
temperatura.
2.9.2.1 Espalhamento de rede
Este mecanismo, que é o predominante nos transistores MOS convencionais, é
determinado pela interação dos portadores de carga com as vibrações da rede
cristalina. Quando há a redução da temperatura, a vibração da rede cristalina
também reduz e, portanto a mobilidade deve aumentar. O espalhamento de rede
para elétrons pode ser dado por (24):66
61
⎥⎥⎥⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
⎟⎟⎟⎟⎟
⎠
⎞
⎜⎜⎜⎜⎜
⎝
⎛
⎟⎠⎞
⎜⎝⎛
+
⎟⎠⎞
⎜⎝⎛
=
−− nbna TTonbona
nl
βα
μμ
μ
300
1
300
1
1 ( 24 )
onde μona = 4195cm2/Vs, μonb = 2153cm2/Vs, αna = 1,5, βna = 3,13
2.9.2.2 Espalhamento por impurezas ionizadas
Este mecanismo tem ganho importância devido ao escalamento das dimensões
dos transistores MOS. Com este escalamento, algumas considerações como a alta
dopagem das regiões de fonte e dreno são feitas e as altas doses causam a redução
da mobilidade do portador devido ao espalhamento das impurezas ionizadas. Um
modelo para este tipo de degradação da mobilidade é expresso pela equação
abaixo67:
⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢
⎣
⎡
⎟⎟⎠
⎞⎜⎜⎝
⎛+
−+=
n
n
D
nLnnII
NrefN
α
μμμμ
1
minmin ( 25)
onde μLn refere-se à dispersão dos portadores pela rede cristalina, ND é a
concentração de dopantes ionizados, μminn = [197,17-45,505 log(T)] a mobilidade
mínima, Nrefn = 2,23.1017.(T/300)3,2 cm-3 o valor de referência e αn =
0,72.(T/300)0,065.
62
2.9.2.3 Espalhamento portador-portador
Este mecanismo possui uma grande influência na mobilidade de portadores
quando o nível de injeção de portadores é elevado, quando a quantidade de
portadores se torna maior que a densidade de dopantes.68 Este mecanismo pode ser
expresso por (26):
1
31
2817
1028,81ln102 −−
⎥⎦⎤
⎢⎣⎡
⎟⎠⎞
⎜⎝⎛ ⋅⋅⋅+⋅⎟
⎟
⎠
⎞
⎜⎜
⎝
⎛ ⋅= Df
DfCCS NT
Nμ ( 26)
onde ND é a concentração de dopantes ionizados (semicondutor tipo N) e T é a
temperatura em Kelvin.
2.9.2.4 Espalhamento por impurezas neutras
Este mecanismo apresenta uma importância significativa apenas para
concentrações de impurezas neutras acima de 1.1018cm-3, 68. Além disso sua
contribuição em relação aos demais fatores de degradação da mobilidade é muito
pequena. Devido as estas considerações, neste estudo, este mecanismo é
desprezado.
Os mecanismos de degradação da mobilidade até então apresentados
independem da tensão aplicada. A mobilidade resultante destes mecanismos pode
ser calculada usando a regra de Mathiessen:
⎟⎟⎟⎟
⎠
⎞
⎜⎜⎜⎜
⎝
⎛
+++=
NIILSCCS
LIC
μμμμ
μ 11111 ( 27)
63
onde μN é a mobilidade resultante do mecanismo de espalhamento por impurezas
neutras e neste trabalho são desconsideradas.
A Figura 19 apresenta a mobilidade resultante dos mecanismos que
independem da tensão aplicada (μLIC) dada por Mathiessen em função da
temperatura
Temperatura (K)
μLIC
Figura 19 - Curva da mobilidade independente da tensão aplicada calculada para
NA= 1.1017cm-3 em função da temperatura.
2.9.2.5 Espalhamento de superfície
O campo elétrico vertical, controlado pela tensão aplicada à porta, atrai os
portadores para a superfície de condução reduzindo a mobilidade devido a
rugosidade desta superfície. Este mecanismo de degradação da mobilidade é então
dependente da tensão de porta e é dado por:69
64
⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢
⎣
⎡
⎟⎟⎠
⎞⎜⎜⎝
⎛⎟⎟⎠
⎞⎜⎜⎝
⎛ −+
= η
θ
μμ
oxf
thGF
LICSS
tVV1
( 28 )
onde μLIC é a mobilidade resultante considerando os mecanismos que independem
da polarização, VGF é a tensão aplicada à porta, Vth é a tensão de limiar do
dispositivo, toxf é a espessura do óxido de porta, θ é o coeficiente de degradação da
mobilidade (seu valor típico varia entre 1,5-5,5 x 10-5), η é um parâmetro de ajuste
(seu valor típico é 0,5).
2.9.2.6 Velocidade de saturação do portador
Os transistores MOS que operam sob influência do campo elétrico lateral tem a
mobilidade de portadores reduzida devido à velocidade de saturação. Este
mecanismo de degradação pela velocidade de saturação é dado por (29):70
2
1 ⎟⎠⎞
⎜⎝⎛+
=
EcE
LICVS
μμ ( 29)
onde E é o campo elétrico lateral e Ec é o campo elétrico crítico no qual os
portadores atingem a saturação.
2.9.3 Degradação efetiva da mobilidade
65
O fator de degradação aparente da mobilidade para dispositivos SOI
MOSFETs, operando na região linear de polarização, em geral obedecem o mesmo
modelo empírico de um transistor convencional que é dado por71,72:
)][1( 0
0
BSBthGFeff VVV ⋅+−+
=θθ
μμ ( 30)
( )RE αθθ +=0 ( 31)
onde μ0 é a mobilidade de baixo campo elétrico, θ0 é o fator de degradação aparente
da mobilidade, θB é o fator de degradação da mobilidade pela polarização do
substrato, VBS é a polarização do substrato, θE é o fator de degradação de
mobilidade pelo campo elétrico vertical e αR é o fator de degradação de mobilidade
devido à resistência série.
A partir da Figura 20 apresentada na referência 71 nota-se que em baixa
temperatura são obtidos valores altos de θ0, enquanto que, com o aumento da
temperatura o fator de degradação efetiva da mobilidade tende a estabilizar-se em
um valor muito próximo de zero.
66
Temperatura (K)
θ 0(V
-1)
Temperatura (K)
θ 0(V
-1)
Figura 20 – Degradação da mobilidade em função da temperatura 71.
2.9.4 Transcondutância
O estudo da transcondutância em função da temperatura está diretamente
ligado ao estudo da mobilidade. Devido à influência direta da mobilidade em gm,
com a redução da temperatura, o aumento da mobilidade ocasiona o aumento da
transcondutância.
De acordo com as equações (18) e (19), que representam as
transcondutâncias extraídas na região de triodo e saturação, respectivamente, pode-
se afirmar que para gm extraída na região triodo não há influência das armadilhas de
interface enquanto para gm extraída na região de saturação esta influência existe.
Ainda, para a transcondutância na região de saturação, pode-se afirmar que
como gm é inversamente proporcional ao fator ( )α+1 , este fator reduz a influência
do aumento da mobilidade, atenuando assim o aumento da transcondutância com a
67
redução da temperatura. Quando extraída na região triodo esta atenuação não
ocorre, pois gm independe do fator ( )α+1 .
2.9.5 Ionização por Impacto e Tensão de Ruptura
Com a redução da temperatura, apenas uma parte dos portadores são
ionizados (Figura 18). Com uma menor quantidade de portadores na região de canal
e com a menor vibração da rede cristalina ocorre o aumento da mobilidade. Assim a
velocidade dos portadores da região de canal aumenta e a energia cinética do
portador conseqüentemente também.
A alta energia dos portadores faz com que os choques existentes entre os
portadores e os átomos do canal gerem pares elétron-lacuna com facilidade. Os
elétrons resultantes da ionização por impacto migram em sua maioria para a região
do dreno e as lacunas em direção à fonte. Devido à diferença de concentração de
dopantes uma grande quantidade de elétrons é injetada na região de canal.
Esta parcela de corrente proveniente da ionização por impacto adicionada à
corrente de dreno inicial eleva bastante a corrente total de dreno fazendo com que a
tensão de ruptura seja diminuída com a redução da temperatura.
2.9.6 Taxa de Recombinação
A dependência do processo de recombinação com a temperatura pode ser
observada a partir do modelo de Shockley-Read-Hall. Este modelo é essencialmente
composto por dois processos, a primeira teoria de que foi derivada de Shockley e
Read e a segunda de Hall. A taxa de recombinação calculada através do modelo de
Shockley-Read-Hall é modelada por:
68
⎥⎦
⎤⎢⎣
⎡⎟⎠⎞
⎜⎝⎛ −
⋅++⎥⎦
⎤⎢⎣
⎡⎟⎠⎞
⎜⎝⎛⋅+
−=
kTETRAPnip
kTETRAPnin
nipnR
NP
SRH
expexp
2
ττ ( 32 )
onde ETRAP é a diferença entre o nível de energia da armadilha e o nível intrínseco
de Fermi, o T é a temperatura da rede cristalina em Kelvin e τP e τN são os tempos
de vida dos elétron e das lacunas sob a influência da concentração de portadores.
2.10 SIMULADOR NUMÉRICO
A simulação numérica tem sido uma ferramenta fundamental ao estudo de
dispositivos semicondutores. Esta ferramenta possibilita a alteração de diversos
parâmetros a fim de compreender melhor tanto o comportamento elétrico do
dispositivo como fenômenos físicos impossíveis de serem quantizados através de
medidas experimentais.
O simulador ATLAS é um poderoso programa de simulação numérica de
dispositivos que pode ser usado para simular o comportamento de transistores MOS
e bipolares entre outros dispositivos semicondutores.73 É um simulador com
embasamento físico que prevê as características elétricas da estrutura especificada
e as condições de polarização correspondentes obtidas aplicando-se um conjunto
de operações diferenciais, derivadas das leis de Maxwell. A performance elétrica
pode ser modelada em DC, AC ou no modo transitório de operações.
O modelamento físico é diferente do empírico, pois o empírico, a partir de
fórmulas analíticas, aproxima dados existentes com boa exatidão. Não fornece a
introspecção do conhecimento teórico. A simulação numérica tornou-se muito
importante por três motivos: Primeiro porque é mais rápida e barata que as
experiências, segundo por nos permitir avaliar a influência de um determinado
parâmetro, que seria difícil ou até impossível de modificar em uma medida
experimental e terceiro por possibilitar a análise de grandezas físicas no interior do
dispositivo (em cada nó da grade de simulação).
69
As simulações obedecem a uma grade triangular que nos permite modelar a
geometria do dispositivo com superfície planar ou não planar. Este simulador permite
ainda simulações em duas ou três dimensões, o que possibilita avaliar todas as
dimensões do dispositivo. Elementos adicionais podem ser inseridos conforme a
quantidade especificada pelo usuário, assim como o potencial ou a concentração de
impurezas pode variar, mesmo que os valores especificados estejam acima da
tolerância dos elementos existentes na malha do simulador. Esta flexibilidade
possibilita a modelagem de estruturas bem complexas.
2.10.1 Modelos utilizados nas simulações
Um grande número de modelos físicos pode ser incorporado ao programa
para uma simulação mais precisa. Entre os modelos estudados e considerados nas
simulações realizadas, os mais utilizados foram:
• BGN: este modelo especifica que o estreitamento do band-gap é usado;
• CONSRH: calcula o tempo de vida do portador em relação a concentração de
dopantes do Silício.
• SRH: calcula a taxa de recombinação, que é inversamente proporcional ao
tempo de vida do portador, através do modelo de Shockley-Read-Hall já
explicado no item 2.7.6, e apresentado pela equação 32. A partir deste
modelo são calculados os parâmetros de τn e τp em função da concentração
de impurezas, sabendo-se que o tempo de vida aproximado dos dispositivos
medidos era de 0,1μs.
• AUGER: calcula a transição direta de portadores entre as bandas de energia,
importantes para semicondutores com alto nível de dopantes.
70
• KLASSEN: modelo de mobilidade que fornece uma descrição unificada da
mobilidade dos portadores majoritários e minoritários, incluindo o efeito da
temperatura (válido na faixa entre 77K e 500K). Entre os efeitos da influência
da temperatura na mobilidade, inclui os seguintes mecanismos já previamente
descritos na seção 2.7.2: mecanismo do espalhamento de rede, do
espalhamento de impurezas e do espalhamento portador-portador.
• WATT: é um modelo superficial de mobilidade que calcula a influência do
campo elétrico transversal aplicado ao dispositivo na mobilidade resultante.
Este modelo leva em consideração os mecanismos de espalhamento de
phonons, espalhamento de superfície e o espalhamento por impurezas
ionizadas. A equação da mobilidade efetiva calculada para elétrons e lacunas
é dada pelas equações
+⎟⎟⎠
⎞⎜⎜⎝
⎛⋅+⎟
⎟⎠
⎞⎜⎜⎝
⎛⋅=
WATTNAL
neff
WATTNAL
neffneff EWATTNMREFEWATTNMREF
.2
,
.1
,,
1.2
11.1
1μ
WATTNAL
iB NNWATTNMREF
.3111
.31
⎟⎟⎠
⎞⎜⎜⎝
⎛⋅⎟⎟
⎠
⎞⎜⎜⎝
⎛⋅
−
( 33)
+⎟⎟⎠
⎞⎜⎜⎝
⎛⋅+⎟
⎟⎠
⎞⎜⎜⎝
⎛⋅=
WATTPAL
peff
WATTPAL
peffpeff EWATTPMREFEWATTPMREF
.2
,
.1
,,
1.2
11.1
1μ
WATTPAL
iB NNWATTPMREF
.3111
.31
⎟⎟⎠
⎞⎜⎜⎝
⎛⋅⎟⎟
⎠
⎞⎜⎜⎝
⎛⋅
−
( 34)
onde, NB é a densidade de cargas armadilhadas na superfície, Ni é a densidade de
cargas na camada de inversão e Eeff é o campo elétrico efetivo calculado
separadamente para elétrons (n) e lacunas (p) e é dado por:
( )⊥⊥ −⋅+= EEWATTETANEE neff 0, . ( 35)
71
( )⊥⊥ −⋅+= EEWATTETAPEE peff 0, . ( 36)
onde E⊥ é o campo elétrico perpendicular no ponto a ser calculado e E0 é o campo
elétrico perpendicular na interface óxido de porta semicondutor.
Na Tabela 1 são apresentados os parâmetros de ajuste do modelo e seus
valores padrões presentes no simulador.
Devido ao modelo WATT ser um modelo superficial (calculado somente na
interface óxido de porta/semicondutor), é necessário habilitar a extensão do modelo
a partir do comando mod.watt.n e/ou mod.watt.p para que o mesmo leve em
consideração toda a estrutura abaixo da superfície.
.
Tabela 1 - Parâmetros de ajuste do modelo Watt
Parâmetro Valor Unidade
ETAN.WATT 0,50
ETAP.WATT 0,33
MREF1N.WATT 481,0 cm2/(V.s)
MREF1P.WATT 92,8 cm2/(V.s)
MREF2N.WATT 591,0 cm2/(V.s)
MREF2P.WATT 124,0 cm2/(V.s)
MREF3N.WATT 1270,0 cm2/(V.s)
MREF3P.WATT 534,0 cm2/(V.s)
AL1N.WATT -0,16
AL1P.WATT -0,296
AL2N.WATT -2,17
AL2P.WATT -1,62
AL3N.WATT 1,07
AL3P.WATT 1,02
72
• HEI: Este modelo propõe que um elétron tunela através do óxido devido a um
ganho de energia suficiente para vencer a barreira de potencial do
óxido/semicondutor de portador).
• FLDMOB: calcula a influência do campo elétrico paralelo aplicado ao
dispositivo na mobilidade resultante.
• TEMPERAT: modelo a partir do qual se introduz a temperatura de operação
do componente;
• FN: Este modelo calcula a parcela de corrente de tunelamento pelo óxido de
porta que ocorre pela barreira triangular. Este modelo é fortemente
dependente do campo elétrico aplicado à porta do dispositivo, mas independe
da temperatura de operação do mesmo. Este modelo de corrente de porta
está dividido entre o tunelamento de elétrons na direção da banda de
condução para a porta (FNORD) e o tunelamento de lacunas provenientes da
porta para a banda de valência do semicondutor (FNHOLES).
A densidade de corrente de tunelamento através do óxido é expressa pelas
expressões:
⎟⎠⎞
⎜⎝⎛⋅⋅=
EBEFEAEFJ FN.exp. 2 ( 37)
⎟⎠⎞
⎜⎝⎛⋅⋅=
EBHFEAHFJ FP.exp. 2 ( 38)
onde E é o campo elétrico aplicado ao óxido de porta e F.AE, F.BE, F.AH e F.BH
são parâmetros de ajuste do modelo apresentados na
73
Tabela 2.
Tabela 2 - Parâmetros de ajuste do modelo de Fowler Nordheim.
Parâmetro Valor
F.AE 1,82 x 10-7
F.BE 1,90 x 108
F.AH 1,82 x 10-7
F.BH 1,90 x 108
• SHIRATA: modelo de mobilidade proposto para dispositivos MOS que
combina a parcela da mobilidade calculada para baixo campo elétrico
calculado pelo modelo KLASSEN com a dependência do campo elétrico
perpendicular na camada de inversão. Quando os modelos KLASSEN e
SHIRATA são usados juntos em uma mesma simulação, a parcela de
espalhamento de rede calculado pelo KLASSEN é omitido. Pode ser
habilitado individualmente para elétrons e lacunas. Este modelo é dado por:
SHINPSHINP
SHITHETANL
N
SHINEE
SHINEE
TSHINMU
.2.1
.
.2.11
300.0
⎥⎥⎦
⎤
⎢⎢⎣
⎡+
⎥⎥⎦
⎤
⎢⎢⎣
⎡+
⎟⎠⎞
⎜⎝⎛⋅
=⊥⊥
−
μ ( 39)
74
SHIPPSHIPP
SHITHETAPL
P
SHIPEE
SHIPEE
TSHIPMU
.2.1
.
.2.11
300.0
⎥⎥⎦
⎤
⎢⎢⎣
⎡+
⎥⎥⎦
⎤
⎢⎢⎣
⎡+
⎟⎠⎞
⎜⎝⎛⋅
=⊥⊥
−
μ ( 40)
onde E⊥ é o campo elétrico perpendicular e os parâmetros de ajuste da equação
são: MU0N.SHI, MU0P.SHI, E1N.SHI, E1P.SHI, E2N.SHI, E2P.SHI, P1N.SHI,
P1P.SHI, P2N.SHI, P2P.SHI, THETAN.SHI e THETAP.SHI. Estes parâmetros tem
seus valores padrões para o simulador apresentados na Tabela 3.
Tabela 3 – Parâmetros de ajuste utilizados pelo modelo SHIRATA, representados
nas equações (39, 40).
Parâmetros Valor Unidade
MU0N.SHI 1430 cm2/(V.s)
MU0P.SHI 500 cm2/(V.s)
E1N.SHI 6,03 x 103 V/cm
E1P.SHI 8 x 103 V/cm
E2N.SHI 0,77 x 106 V/cm
E2P.SHI 3,9 x 105 V/cm
P1N.SHI 0,28
P1P.SHI 0,3
P2N.SHI 2,9
P2P.SHI 1,0
THETAN.SHI 2,285
THETAP.SHI 2,247
A partir de medidas experimentais foram ajustados alguns parâmetros
do modelo de mobilidade a fim de se obter uma resposta mais realista do
simulador numérico.
75
3 EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM TRANSISTORES SOI DE PORTA ÚNICA
Conforme já foi mencionado, a diminuição da espessura do óxido de porta
para níveis ultrafinos (menores que 3nm), causa o aumento da corrente de
tunelamento. Esta, por sua vez impacta de forma prejudicial o desempenho dos
circuitos integrados CMOS8. Uma das conseqüências destas correntes de
tunelamento é a modificação do potencial de corpo no SOI MOSFET parcialmente
depletado (PD).
A corrente de tunelamento se torna cada vez mais significativa porque com o
estreitamento do óxido de porta e com o aumento da tensão aplicada na porta, o
elétron da camada de inversão (banda de condução) atravessa o óxido de porta
mais facilmente.74, 75, 76, 77
O efeito de elevação atípica da transcondutância aparece como o 2º pico de
gm e pode ser observado em transistores SOI parcialmente depletados de corpo
flutuante ou em transistores SOI totalmente depletados com a segunda interface em
acumulação78. Este efeito é de certa forma similar ao efeito de elevação abrupta de
corrente (Kink effect) que ocorre para altas tensões de dreno devido à ionização por
impacto quando o transistor encontra-se na região de saturação. Porém, no caso da
elevação atípica da transcondutância, o campo elétrico a ser considerado é o
vertical. Quando este for suficientemente alto, elétrons podem tunelar da banda de
valência do silício para a banda de condução do silício policristalino através do óxido
de porta. Isto ocorre porque para tensões de porta próxima a 1,1V, para transistores
nMOSFETs da tecnologia de 0,13μm, o nível de energia da banda de valência no
substrato alcança o nível de condução da porta10.
A corrente de tunelamento pela porta, que é responsável pela elevação
atípica da transcondutância, é formada por diferentes componentes de correntes
como já mencionado no item 2.4. Em transistores SOI nMOSFETs, a corrente de
porta para a região neutra do canal aumenta o potencial de corpo, causando efeitos
atípicos na curva da corrente de dreno e conseqüentemente na transcondutância.
Como conseqüência observa-se na região linear de polarização (baixa tensão de
76
dreno) nos transistores SOI MOSFETs, um segundo pico na curva da
transcondutância em função da tensão aplicada à porta, para tensões de porta
próximas a 1,1V (Figura 21).
0,0 0,5 1,0 1,50,0
1,0
2,0
3,0
4,0
5,0
6,0
7,0
8,0
9,0
10,0
VDS= 25mV
2º Pico
Tensão de Porta (V)
Cor
rent
e de
Dre
no (μ
A)
0,0
1,0
2,0
3,0
4,0
5,0
6,0
7,0
8,0
9,0
10,0
11,0
Transcondutância (μS)
Figura 21 – Corrente de dreno pela tensão de porta e a transcondutância
correspondente, variando a tensão de porta tanto no sentido do negativo para o
positivo como vice-versa, em um transistor SOI NMOSFET parcialmente depletado
com espessura de óxido de porta de 2,5nm.
A corrente de porta aumenta notavelmente quando a tensão de porta alcança
1V resultando em uma mudança repentina do potencial de corpo o que esta
relacionado com o segundo pico da transcondutância de dreno. Na direção reversa
da tensão de porta, o corpo está pré carregado e possui alto potencial. Abaixo de 1V
a corrente de porta é baixa de forma que a tensão de corpo diminui lentamente
devido a recombinação de portadores. Assim este efeito atípico da elevação da
transcondutância é reduzido quando a medida é realizada na direção reversa da
tensão de porta.
As características dos dispositivos estudados da tecnologia SOI de 130nm
são: espessuras de óxido de porta (toxf), filme de silício (tSi) e óxido enterrado (toxb) de
2,5nm, 100nm e 390nm, respectivamente e a concentração de dopantes do corpo do
77
transistor de 5,5x1017 cm-3. A largura de canal (W) é de 10μm para a maioria dos
dispositivos medidos, enquanto para nas simulações bidimensionais as curvas são
obtidas por unidade de largura e as simulações tridimensionais foram feitas
variando-se a largura do canal entre 1μm e 10μm.
Apesar do mecanismo de tunelamento predominante, para esta tecnologia,
ser o do tunelamento direto, o modelo correspondente implementado no simulador
Atlas faz o cálculo da corrente de tunelamento pela porta considerando apenas a
parcela ECB (tunelamento de elétrons do canal de inversão). As parcelas HVB e
EVB, que causam o efeito de corpo flutuante, não estão implementadas no
simulador. Sendo assim, utilizou-se, nas simulações, o modelo de Fowler-Nordheim.
Alterando-se alguns parâmetros de ajuste do modelo, foi possível obter a mesma
densidade de corrente de tunelamento (proveniente de ECB, HVB e EVB) a fim de
simular o efeito de corpo flutuante.
3.1.1 Resultados Experimentais
A Figura 22 apresenta o comportamento da transcondutância em função da
tensão aplicada à porta (VGF) para o transistor SOI nMOSFET com diferentes
tensões de dreno (VDS) aplicadas. As medidas foram realizadas com a tensão de
dreno variando de 25mV até 125mV. A Figura 22A sugere um aumento da
amplitude do segundo pico da transcondutância com o aumento da tensão de dreno
aplicada. Porém quando o gráfico da Figura 22B, que esta normalizado por VDS, é
observado pode-se notar que a amplitude do segundo pico da transcondutância não
sofre alteração, apenas um pequeno deslocamento em direção a maior tensão de
porta com o aumento de VDS.
Com o objetivo de avaliar a influência do tamanho do transistor no efeito de
elevação atípica da transcondutância (Gate Induced Floating Body Effect - GIFBE), o
comportamento da transcondutância foi investigado mantendo-se VDS constante e
variando-se o comprimento de canal. Na Figura 23 são apresentadas as curvas da
transcondutância em função da tensão aplicada à porta para diferentes
78
comprimentos de canais. As medidas foram realizadas para comprimentos de canal
diferentes começando com comprimentos de 10μm e diminuindo até 0,25μm.
0,0 0,5 1,0 1,50
10
20
30
40
50
gm (μ
A/V
)
VGF (V)
VDS= 25mV VDS= 50mV VDS= 75mV VDS= 100mV VDS= 125mV
A
-0.5 0.0 0.5 1.0 1.50
100
200
300
4002º pico
gm/V
DS
(μA
/V2 )
VGF (V)
VDS= 25mV VDS= 50mV VDS= 75mV VDS= 100mV
B 1º pico
Figura 22 – Curvas da transcondutância (A) e transcondutância normalizada (B) em
função da tensão aplicada à porta para diferentes valores de VDS.
Em uma primeira análise da Figura 23A nos leva a concluir que a amplitude
do segundo pico da transcondutância tende a aumentar com a redução do
comprimento de canal. Entretanto, com a normalização da transcondutância
(equação 18) com o comprimento de canal, podemos notar que a amplitude do
segundo pico, na verdade, reduz com o comprimento de canal (Figura 23B). O
deslocamento da curva em direção à maior tensão de porta é devida a variação da
79
tensão de limiar, que com a redução do comprimento de canal, aumenta devido a
maior influência da implantação do Halo.
0,0 0,5 1,0 1,50
50
100
150
200
250
300
350gm
(μA
/V)
VGF (V)
L=0,25μm L=0,50μm L=1μm L=5μm L=10μm
VDS = 25mV A
0,0 0,5 1,0 1,50
20
40
60
80
100
gm.L
(μA
/V) .
μm
VGF (V)
L=0,25μm L=0,50μm L=1μm L=5μm L=10μm
VDS =25mV
B
Figura 23 – Curvas da transcondutância (A) e da transcondutância normalizada (B)
em função da tensão aplicada à porta para diferentes valores de comprimentos de
canais.
80
A Figura 24 mostra o comportamento da transcondutância em função da
tensão aplicada à porta para dispositivos com larguras de canais diferentes (W).
Pode-se notar que embora a transcondutância seja diminuída com a redução de W,
a variação de W não causa variação do ponto de disparo da elevação atípica da
transcondutância, ou seja a polarização de porta para a qual o GIFBE se inicia.
0,00 0,25 0,50 0,75 1,00 1,25 1,50 1,750,00
0,10
0,20
0,30
0,40
0,50
gm (μ
S)
VGF (V)
W=10 μm W=5 μm W=1 μm VGF=1,075V
VDS=25mVL=10μm
Figura 24 – Curvas da transcondutância em função da tensão aplicada à porta par
diferentes valores de largura de canal.
Uma análise mais profunda dos resultados experimentais apresentados está
descrita na próxima seção (resultados simulados).
3.1.2 Resultados Simulados
O uso de simulações numéricas como uma ferramenta auxiliar na análise
mais aprofundada dos resultados experimentais foi fundamental para o
entendimento da ocorrência do fenômeno da elevação atípica da transcondutância.
Além de reproduzir as curvas experimentais, também foram investigados a
81
densidade da corrente de porta e o potencial de corpo sob as condições do GIFBE
ocorrido nos PD SOI nMOSFETs.
Vale a pena lembrar que conforme já foi escrito, os dispositivos simulados
possuem as mesmas dimensões dos dispositivos medidos, exceto para a largura de
canal, quando são consideradas as simulações bidimensionais. Neste caso todos os
resultados são dados por unidade de largura (μm).
Inicialmente, foram realizadas simulações considerando e não considerando
as correntes de tunelamento pela porta. A Figura 25 apresenta a relação da
transcondutância e do potencial de corpo com a tensão aplicada à porta para estas
condições. As curvas foram obtidas para VDS de 25 mV para dispositivos com 10μm
de comprimento de canal. A curva da transcondutância para a qual a corrente de
porta foi desprezada na simulação, não apresenta o segundo pico. Por outro lado, as
curvas da transcondutância extraídas de simulações onde a corrente de porta foi
levada em consideração apresenta o segundo pico da transcondutância. A partir
desta comparação torna-se evidente que a ocorrência do efeito da elevação abrupta
da transcondutância está necessariamente relacionada ao fluxo de corrente de porta
através do óxido de porta.
0,0 0,5 1,0 1,5 2,00,0
0,2
0,4
0,6
0,8
1,0
1,2
VGF (V)
gm (μ
A/V
)/μm
0,01
0,1
gmVBody
Com corrente de tunelamento Sem corrente de tunelamento P
otencial de Corpo (V
)
Figura 25 – Comparação entre o comportamento da transcondutância e do potencial
de corpo em função da tensão aplicada à porta simuladas considerando e sem
considerar a corrente de tunelamento pela porta.
82
Além das curvas da transcondutância, o potencial do corpo também foi
avaliado em ambos os casos. È possível verificar que o potencial correspondente à
primeira situação, desprezando-se a corrente de porta, o potencial é praticamente
constante, enquanto para o segundo caso onde a corrente que flui através do óxido
é considerada, o potencial de corpo aumenta exponencialmente.
-0,5 0,0 0,5 1,0 1,5 2,0
0,0
1,0
2,0
3,0
4,0
5,0
I DS
(μA
)/μm
VGF (V)
Vds=25mV Vds=50mV Vds=75mV Vds=100mV Vds=125mV
A
0,0 0,5 1,0 1,50
10
20
30
40
gm/V
DS
(μA
/V2 )/μ
m
VGF (V)
VDS=25mV VDS=50mV VDS=75mV VDS=100mV
B
Figura 26 – Curvas simuladas da transcondutância (A) e a transcondutância
normalizadas (B) em função da tensão aplicada à porta para diferentes valores de
VDS.
83
A Figura 26 mostra o comportamento da transcondutância em função da
tensão de porta, para diferentes valores de VDS. Estas simulações não apenas
confirmam as medidas experimentais, mas também mostram que o GIFBE não é
influenciado pela variação da tensão de dreno. O deslocamento ocorrido com o
segundo pico em direção a maiores tensões de porta com o aumento da tensão
aplicada ao dreno é apenas uma conseqüência da relação entre a corrente de dreno
e a tensão aplicada ao dreno (quando gm é normalizado por VDS nota-se a variação
da tensão de limiar Vth com VDS).
A influência do comprimento de canal no GIFBE também foi verificada como
pode ser observado na Figura 27. Da mesma forma que foi feito para as medidas
experimentais, a transcondutância foi normalizada com o comprimento de canal em
função da tensão aplicada à porta. Pode-se notar que há um pequeno deslocamento
do segundo pico da transcondutância em direção a maior tensão de porta com o
decréscimo do comprimento do canal (Figura 27 A). A comparação entre estas
curvas e as obtidas através de medidas experimentais (Figura 23 B) nos permite
notar que a variação da tensão de limiar não ocorre e, portanto não há o
deslocamento da curvas na direção da maior tensão de porta. Isto ocorre porque a
implantação da região do HALO não foi considerada nas simulações. Ao mesmo
tempo, o segundo pico de gm tende a diminuir com o comprimento de canal, o que
esta de acordo com as medidas realizadas.
Conforme as dimensões são reduzidas, a influência do GIFBE também
diminui. Isto acontece devido à maior capacitância de acoplamento nas junções
dreno/canal e fonte/canal, resultante da proximidade entre as regiões de depleção
provenientes da fonte e do dreno, o qual torna a variação do potencial de corpo mais
difícil.
84
-0,5 0,0 0,5 1,0 1,5 2,00
2
4
6
8
10
gm .L
(μA
/V)
VGF (V)
L=0.25μm L=0.5μm L=1μm L=3μm L=5μm L=10μm
Redução de L
A
1 101,00
1,05
1,10
1,15
1,20
gm2/g
m1
L (μm)
VDS=25mV
B
Figura 27 – Transcondutância normalizada em função da tensão de porta (A) e a
razão entre o segundo e o primeiro pico da transcondutância (B) para diferentes
comprimentos de canais. Na figura (A), a seta indica o decrescimento de L do
dispositivo.
A Figura 27 B apresenta a relação entre o segundo (gm2) e o primeiro pico
(gm1) da transcondutância em função do comprimento de canal. A partir destes
resultados, podemos notar que, como uma conseqüência da redução do GIFBE, que
85
ocorre para menores comprimentos de canais devido à menor corrente de porta, a
relação gm2/gm1 também diminui. Este comportamento sugere que este efeito
indesejável venha a se tornar menos importante para dispositivos sub-micrométricos.
Simulações tridimensionais foram realizadas mantendo-se o comprimento de
canal constante e igual a 1μm, a fim de se fazer uma análise da influência da largura
do canal (W) no GIFBE. A Figura 28 não apenas confirma o comportamento da
transcondutância através dos dispositivos simulados, mas mostra que as curvas do
potencial do corpo na região neutra têm o mesmo comportamento para todas as
simulações, isto é, o potencial do corpo dispara para a mesma tensão de porta para
todas as larguras de canal avaliadas e conseqüentemente o GIFBE ocorre para a
mesma polarização de porta. O potencial de corpo mostrou-se independente da
largura de canal.
0,00 0,25 0,50 0,75 1,00 1,25 1,500
20
40
60
80
100
120 W=1μm W=5μm W=10μm
VGF (V)
gm (μ
S)
L=1μmVDS=25mV
0,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
Potencial de C
orpo (V)
Figura 28 – Curvas simuladas da transcondutância e do potencial de corpo em
função da tensão aplicada à porta para dispositivos com L=10μm e VDS=25mV,
variando a largura de canal.
Nas simulações, usou-se a corrente de porta dada por 73, já apresentada
anteriormente na seção 2.8.1:
⎟⎠⎞
⎜⎝⎛−⋅=
EBEFEAEFJ FN
.exp. 2 ( 41)
86
⎟⎠⎞
⎜⎝⎛−⋅=
EBHFEAHFJ FP
.exp. 2 ( 42)
onde o JFN é a densidade de corrente de tunelamento de elétrons, JFP a densidade
de corrente de tunelamento de lacunas, E o campo elétrico e F.AE, F.BE, F.AH e
F.BH são parâmetros de ajuste do modelo, os quais foram modificados objetivando
avaliar o GIFBE para diferentes níveis de corrente de porta.
Como a ocorrência do GIFBE é relacionada à corrente de porta, diversas
simulações foram realizadas variando-se o nível de corrente de porta. A Figura 29
mostra o comportamento da transcondutância e da tensão de limiar, que é obtida
através do primeiro pico da derivada de gm, em função da tensão aplicada à porta
para diferentes correntes de porta.
-0,5 0,0 0,5 1,0 1,50,00
0,25
0,50
0,75
1,00
1,25
VGF (V)
gm (μ
A/V
)/μm
IG
L=10μmVDS=25mV
-2,0
0,0
2,0
4,0
6,0
8,0
dgm / dV
GF (μA
/V2)/μm
Figura 29 – Transcondutância e a derivada de gm em função a tensão de porta para
diferentes níveis de corrente de porta.
As curvas da transcondutância apresentam um deslocamento na posição do
segundo pico de gm (GIFBE) em direção a menores valores de tensões de porta
com o aumento da corrente de tunelamento. Entretanto, não houve deslocamento da
tensão de limiar, com a variação da corrente de tunelamento. Para valores de VGF
próximos da unidade, a curva da derivada da transcondutância começa a crescer
87
novamente devido a presença do tunelamento, que é responsável pela ocorrência do
segundo pico. Como já mencionado anteriormente, esta corrente de tunelamento
causa o aumento do potencial de corpo, que por sua vez causa na redução da
tensão de limiar, resultando em um excesso de corrente de dreno.
A Figura 30 apresenta o comportamento de gm variando o tempo de vida dos
portadores de 0,5ns até 50ns em função da VGF.
0.0 0.5 1.0 1.5 2.00.0
0.2
0.4
0.6
0.8
1.0
1.2
VGF (V)
gm (μ
A/V
)/μm
Aumento do Tempo de Vida dos Portadores
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
Potencial de C
orpo (V)
Figura 30 – Curvas da transcondutância e do potencial de corpo em função da
tensão aplicada à porta para diferentes tempos de vidas de portadores. A seta indica
o sentido do aumento do tempo de vida do portador.
Pode-se observar que o segundo pico da transcondutância desloca-se em
direção a maiores tensões aplicadas a porta, quando os tempos de vida de elétrons
e de lacunas são reduzidos. Sabendo-se que o tempo de vida dos portadores é
inversamente proporcional à taxa de recombinação,79, 80 a redução do tempo de vida
dos portadores (elétrons e lacunas) causam um aumento na taxa de recombinação.
Por sua vez, uma maior recombinação implica no aumento do potencial tardio devido
ao fato de, o aumento inicial do potencial ser em parte compensado pelo aumento da
taxa de recombinação. Então com o disparo do potencial ocorrendo para maiores
tensões de porta, a ocorrência do GIFBE mais tardiamente, resulta em um melhor
controle do transistor.
88
Também foi realizada uma breve análise da resposta em freqüência do efeito
de elevação atípica da corrente de dreno. Simulações numéricas bidimensionais
foram realizadas com uma sinal de tensão alternado (AC) de pequena amplitude
(20mV) sobreposto a uma polarização estática (DC) aplicada na porta. A partir da
Figura 31 é possível notar que, com o aumento da freqüência, o segundo pico da
transcondutância ocorre para tensões de porta mais elevadas e que sua amplitude é
reduzida como é esperado na literatura81. Para os dispositivos simulados (tecnologia
CMOS de 130nm) o efeito de corpo flutuante em questão é suprimido, no intervalo
de polarização de porta estudado, quando aplicadas freqüências superiores a
10KHz. Quando o comportamento da transcondutância é analisado para diferentes
freqüências, o resultado é análogo ao resultado obtido quando variado o tempo de
vida do portador, onde o potencial do corpo também é disparado para maiores
tensões aplicadas à porta do dispositivo, causando a ocorrência do efeito de corpo
flutuante mais tardiamente.
0,00 0,25 0,50 0,75 1,00 1,25 1,50 1,750
5µ
10µ
15µ
20µL=1μmVDS=50mV
gm (S
)
VGF(V)
0.01Hz 1Hz 100Hz 1KHz 10KHz
Aumento da Frequência
Figura 31 – Comportamento da transcondutância em função da tensão
aplicada à porta do dispositivo para diferentes freqüências.
89
4 EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM TRANSISTORES DE PORTA GÊMEA
A Figura 32 mostra a secção transversal de uma estrutura SOI de porta
gêmea onde toxf é a espessura do óxido de porta, tSi é a espessura da camada de
silício, toxb é a espessura do óxido enterrado, LMESTRE é o comprimento do transistor
mestre, LINNER é o comprimento da região n+ de contato flutuante, LESCRAVO é o
comprimento do transistor escravo, VGF é a tensão aplicada à porta, VDS é a tensão
aplicada ao dreno, VS é a tensão aplicada à fonte e VGB é a polarização do substrato.
As características dos dispositivos SOI nMOSFETs estudados são: espessura do
óxido de porta, espessura da camada de silício e espessura de óxido enterrado de
2.5nm, 100nm e 390nm, respectivamente e a concentração de dopantes no canal é
de 5.5x1017 cm-3. A largura do canal é de 10μm para os dispositivos medidos,
enquanto para os dispositivos simulados as respostas são apresentadas por unidade
de largura visto que as simulações são bidimensionais. O comprimento do transistor
mestre é de 0.8μm, o comprimento do transistor escravo é de 0.25μm, enquanto o
comprimento do transistor SOI convencional é igual ao comprimento total sendo de
1.05μm. O comprimento da região n+ de contato flutuante (LINNER) foi variada no
intervalo de 0.1μm até 10μm.
N+N+N+ P+ P+
VSVDS
VGF
VGB
LMASTER LINNER LSLAVE
toxf
tSi
toxb
N+N+N+ P+ P+
VSVDS
VGF
VGB
LMESTRE LINNER LESCRAVO
toxf
tSi
toxb
Figura 32 – Secção transversal de uma estrutura SOI de porta gêmea.
90
O uso da estrutura de porta gêmea que se mostrou muito eficiente na
supressão do efeito de elevação abrupta de corrente (Kink) em saturação agora é
objeto de estudo na região linear de polarização, com o objetivo de verificar se esta
estrutura também será eficiente na supressão deste novo efeito de corpo flutuante
uma vez que o campo elétrico a ser considerado é o perpendicular.
4.1 RESULTADOS SIMULADOS
A Figura 33 apresenta uma primeira análise do comportamento do efeito da
elevação atípica da transcondutância em dispositivos de porta gêmea onde é
explorada a relação entre a transcondutância e os potenciais de corpo dos
transistores mestre e escravo em função da tensão aplicada à porta para esta
estrutura.
-0,25 0,00 0,25 0,50 0,75 1,00 1,25 1,500,0
0,1
0,2
0,3
0,4
0,5 LMESTRE
LESCRAVO
VGF (V)
Pot
enci
al d
e C
orpo
(V)
VDS=50mVLinner =1μm
0,0
2,5
5,0
7,5
10,0
12,5
15,0
17,5
gm (μS
)/μm
Figura 33 – Comparação entre a transcondutância e o potencial de corpo em função
da tensão aplicada à porta para dispositivos de porta gêmea com VDS=50mV.
91
Pode-se notar que o GIFBE é iniciado quando o potencial de corpo do
transistor mestre torna-se exponencial.
A diferença entre as curvas do potencial de corpo dos transistores mestre e
escravo é devida às diferenças das correntes de tunelamento (EVB). Isto ocorre
devido à corrente de tunelamento EVB não depender apenas do potencial aplicado à
porta, mas também ao comprimento de canal visto que os demais parâmetros físicos
do componente são os mesmos para ambos os transistores conectados em série.
A fim de explicar a descrição do potencial de corpo citada acima, novamente
foram realizadas simulações numéricas bidimensionais, onde os comprimentos dos
transistores mestre e escravo foram alterados entre si para esta análise como pode
ser visto na Figura 34.
Figura 34 – Relação entre o potencial de corpo extraído na região neutra do corpo e
a tensão aplicada à porta para transistores de porta gêmea.
0.00 0.25 0.50 0.75 1.00 1.25 1.500.0
0.1
0.2
0.3
0.4
0.5
VDS = 50mV
LMESTRE = 0.8μm
LESCRAVO = 0.25μm
LINNER = 0,1, 0,5 and 1μm
LPORTA ÚNICA = 0,8+0,25=1,05μm
Pot
enci
al d
e C
orpo
(V)
VGF (V)
mestre escravo SOI
A
0 ,0 0 0 ,2 5 0 ,5 0 0 ,7 5 1 ,0 0 1 ,2 5 1 ,5 00 ,0
0 ,1
0 ,2
0 ,3
0 ,4
0 ,5
Pot
enci
al d
e C
orpo
(V)
V G F (V )
L M E S T R E
L E S C R A V O
L M E S T R E = 0 ,8 μ mL E S C R A V O = 0 ,8 μ m
0,00 0,25 0,50 0,75 1,00 1,25 1,500,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
Pot
enci
al d
e C
orpo
(V)
V G F (V)
LMESTRE
LESCRAVO
LMESTRE = 0,25μmLESCRAVO = 0,8μm
B C
0.00 0.25 0.50 0.75 1.00 1.25 1.500.0
0.1
0.2
0.3
0.4
0.5
VDS = 50mV
LMESTRE = 0.8μm
LESCRAVO = 0.25μm
LINNER = 0,1, 0,5 and 1μm
LPORTA ÚNICA = 0,8+0,25=1,05μm
Pot
enci
al d
e C
orpo
(V)
VGF (V)
mestre escravo SOI
A
0 ,0 0 0 ,2 5 0 ,5 0 0 ,7 5 1 ,0 0 1 ,2 5 1 ,5 00 ,0
0 ,1
0 ,2
0 ,3
0 ,4
0 ,5
Pot
enci
al d
e C
orpo
(V)
V G F (V )
L M E S T R E
L E S C R A V O
L M E S T R E = 0 ,8 μ mL E S C R A V O = 0 ,8 μ m
0,00 0,25 0,50 0,75 1,00 1,25 1,500,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
Pot
enci
al d
e C
orpo
(V)
V G F (V)
LMESTRE
LESCRAVO
LMESTRE = 0,25μmLESCRAVO = 0,8μm
B C
92
A Figura 34A apresenta a comparação do comportamento do potencial de
corpo entre os transistores SOI de porta única e SOI de porta gêmea em função da
tensão de porta. Para VGF menores que 1V, o potencial do transistor escravo da
estrutura de porta gêmea é maior que do transistor mestre devido a polarização de
dreno de 50mV. Com o aumento da tensão de porta, a corrente de tunelamento EVB
também aumenta resultando em um aumento do potencial de corpo. Embora
inicialmente o transistor escravo esteja em um maior potencial, devido a maior área
de porta do transistor mestre, a corrente de tunelamento EVB é maior no transistor
mestre que no escravo resultando em um maior aumento do potencial que por sua
vez varia juntamente com a corrente EVB. Com isso há uma interseção entre as
curvas do potencial de corpo dos transistores mestre e escravo porque o potencial
cresce primeiro para o mestre e apenas para maiores polarizações de porta este
crescimento ocorre para o transistor escravo.
Em uma primeira análise, podemos concluir que o potencial de corpo
depende da tensão de porta, da concentração de dopantes e da área da porta.
Conclusões similares foram observadas quando às Figura 34B e Figura 34C foram
consideradas. Para o dispositivo de porta gêmea com o transistor escravo
comprimento de canal maior que o mestre (Figura 34 B), as curvas dos potenciais de
corpo não interceptam uma a outra. O potencial de corpo do transistor escravo
inicialmente é maior devido à tensão aplicada ao dreno, devido à maior área de porta
e conseqüentemente maior corrente de tunelamento deste transistor, o disparo
exponencial do potencial de corpo ocorre antes que no transistor mestre. Quando os
transistores mestre e escravo possuem o mesmo comprimento de canal, isto é, a
mesma área de porta (Figura 34), apesar da diferença do potencial de corpo inicial,
ambos os potenciais tornam-se exponenciais para a mesma tensão de porta,
provando que a corrente de tunelamento EVB não depende da estrutura de porta
gêmea, mas da área da porta do transistor.
A Figura 35 apresenta a influência do comprimento da região n+ de contato
flutuante (LINNER) no GIFBE. As curvas da transcondutância são normalizadas pela
tensão de dreno. As simulações foram realizadas com LINNER variando no intervalo
de 0.1μm até 10μm.
93
-0,25 0,00 0,25 0,50 0,75 1,00 1,25 1,50 1,75 2,000
50
100
150
200
250
300
350
gm/ V
DS (μ
A/V
2 )/μm
VGF (V)
Linner=0,1μm Linner=0,5μm Linner=1μm Linner=2μm Linner=4μm Linner=8μm Linner=10μm
Linner
Figura 35 – Curvas da transcondutância normalizada pela tensão de dreno em
função da tensão aplicada à porta para LINNER variando no intervalo de 0.1μm até
10μm.
Embora uma primeira análise baseada nos resultados das simulações da
Figura 34 nos levam a concluir que a estrutura de porta gêmea não tem influência na
corrente de porta e, portanto não causariam nenhuma alteração no GIFBE, é sabido
que a degradação da mobilidade ocasionará um efeito semelhante ao causado pela
resistência série de fonte/dreno nas características de tensão e de corrente,82 e que
a degradação da mobilidade e a resistência série são dois importantes parâmetros
na caracterização dos transistores SOI MOSFETs.
A partir da Figura 35, é possível verificar que a presença da região n+ de
contato flutuante no canal causa uma redução da amplitude do segundo pico da
transcondutância. Conseqüentemente, devido ao aumento desta resistência série
adicional há uma redução ainda maior da amplitude do segundo pico de gm, o qual
sugere uma redução do efeito de corpo, devido ao aumento da degradação da
mobilidade causada pela região n+ de contato flutuante inerente à estrutura. O
potencial de corpo mostrou-se independente ao comprimento da região n+ de
contato flutuante.
A resistência total do transistor de porta gêmea foi extraída a fim de avaliar a
resistência série adicional citada acima. Visto que simulações numéricas foram
94
realizadas mantendo-se constantes a concentração de dopantes, os comprimentos
das regiões de fonte e dreno e também o comprimento dos transistores mestre e
escravo, a variação atribuída à resistência total do dispositivo é causada pela
variação do comprimento da região n+ de contato flutuante, isto é, da resistência
série que esta região impõe ao dispositivo.
0 2 4 6 8 10
4750
5000
5250
5500
5750
6000
LINNER (μm)
Res
istê
ncia
Tot
al (Ω
)
VDS=50mVLESCRAVO=0,25μmLMESTRE=0,8μm
0,25
0,38
0,50
0,63
0,75
0,88
1,00
1,13
Fator θ Efetivo (V
-1)
Figura 36 – A resistência total e o fator de degradação efetivo de mobilidade em
função do comprimento da região n+ de contato flutuante
A Figura 36 apresenta a resistência total e o fator de degradação efetivo de
mobilidade em função do comprimento da região n+ de contato flutuante Estes
parâmetros foram extraídos para ambas as estruturas de porta única e de porta
gêmea, onde LINNER igual a zero representa a estrutura de porta única. Dividindo VDS
por IDS obtivemos a resistência total para VGF igual a 0.9V. O fator de degradação
efetivo de mobilidade (θ) foi extraído da curva da transcondutância utilizando a
seguinte expressão: 83
95
( )thGFN VV −+
=θ
μμ
10
( 43 )
onde μ0 foi extraído da transcondutância máxima e μN para VGF =0.9V.
A partir da relação entre a resistência total e o fator efetivo de degradação de
mobilidade, como mostrado na Figura 36, pode ser observado um aumento do fator
θ com LINNER, que é devido à resistência série.
-0,5 0,0 0,5 1,0 1,5 2,00,0
3,0
6,0
9,0
12,0
15,0
18,0
SOI de Porta Única SOI de Porta Gêmea
Linner=10μm
Linner=4μm
gm (μ
A/V
)/μm
VGF (V)
Linner=0,5μm
VDS=50mVLcanal=1,05μm
Figura 37 – Transcondutância em função da tensão aplicada à porta para estruturas
SOI convencional com resistência série adicional e para transistores de porta
gêmea.
Simulações da estrutura SOI de porta única com os comprimentos das
regiões de fonte e dreno iguais ao da estrutura de porta gêmea acrescidas de uma
quantia equivalente ao LINNER, foram realizadas. Fazendo então, com que a
resistência série da estrutura SOI de porta única fosse aumentada e nenhuma outra
influência, que a estrutura de porta gêmea poderia adicionar a análise, fosse
considerada. A Figura 37 apresenta as curvas de transcondutância obtidas em
96
função da tensão aplicada à porta para a estrutura SOI convencional com adicional
resistência série e para estruturas de porta gêmea, através da qual podemos notar
que ambas as estruturas apresentam o mesmo comportamento.
A partir destes resultados pode-se verificar que a redução do GIFBE
observado para transistores de porta gêmea é apenas devido à resistência série
adicional introduzida pela região n+ de contato flutuante.
4.2 RESULTADOS EXPERIMENTAIS
As medidas das estruturas SOI de porta única e SOI de porta gêmea foram
realizadas, em temperatura ambiente. A Figura 38 apresenta o comportamento da
transcondutância em função da tensão aplicada à porta para ambas as estruturas.
0,00 0,25 0,50 0,75 1,00 1,25 1,500
25
50
75
100
125
150
175
200
VGF (V)
gm (μ
A/V
)
SOI de Porta Gêmea - LMESTRE=0.3μm, LESCRAVO=0.8μm SOI de Porta Gêmea- LMESTRE=0.8μm, LESCRAVO=0.3μm SOI de Porta Única - L=1μm
Figura 38 – Transcondutância em função da tensão de porta com a tensão de dreno
de 50mV, para um transistor SOI convencional e uma estrutura de porta gêmea.
Pode-se notar que a degradação da transcondutância é maior e a amplitude
do segundo pico de gm é menor para as estruturas de porta gêmea. Os resultados
obtidos para os dispositivos de porta gêmea mostram-se independentes dos
97
comprimentos de canais das regiões mestre e escravo do transistor, visto que neste
caso, o campo elétrico em questão é o perpendicular. Estes resultados sugerem que
o principal efeito da estrutura de porta gêmea no efeito de elevação atípica da
transcondutância provém da alta resistência série inerente à estrutura.
Foi também medido o transistor SOI de porta única, colocando-se diferentes
resistências externas em série com a fonte. Os resultados correspondentes estão
apresentados na Figura 39. As curvas da transcondutância mostram que, com a
resistência externa mais alta, o GIFBE é reduzido e a degradação da
transcondutância é aumentada. Este comportamento também foi avaliado por
simulações numéricas Este comportamento é similar ao observado nas figura 28 e
30 apresentados na secção de resultados simulados do transistor de porta gêmea,
indicando que a real influência desta estrutura no GIFBE é a alta resistência série,
como previamente sugerido. Esta redução do GIFBE resulta da competição entre o
aumento do potencial de corpo e o aumento da degradação aparente da mobilidade,
onde a última destaca-se devido a alta resistência série.
0,00 0,25 0,50 0,75 1,00 1,25 1,500
25
50
75
100
125
150
175
gm (μ
A/V
)
VGF (V)
Rseries 50Ω 100Ω 150Ω 200Ω 250Ω 500Ω
SOI de Porta Única L=1μmVDS=50mV
Figura 39 - Transcondutância em função da tensão de porta com a tensão de dreno
de 50mV, para um transistor SOI convencional com diferentes resistências em série
com a fonte.
98
5 INFLUÊNCIA DE PARÂMETROS FÍSICOS E DA TEMPERATURA NO EFEITO DE ELEVAÇÃO ATÍPICA DA
TRANSCONDUTÂNCIA
5.1 INFLUÊNCIA DA REDUÇÃO DA ESPESSURA DO ÓXIDO DE PORTA
Foram utilizados dispositivos de duas tecnologias diferentes (130nm e 65nm)
para analisar a influência da redução da espessura do óxido de porta no efeito de
corpo flutuante.
Da tecnologia SOI CMOS de 130nm foram estudados transistores totalmente
e parcialmente depletados. As características dos dispositivos parcialmente
depletados são: espessura efetiva do óxido de porta (EOT), a espessura da camada
de silício e do óxido enterrado de 2,5nm, 100nm, e 390nm respectivamente e uma
concentração de corpo de 5,5x1017 cm-3. Os dispositivos totalmente depletados
possuem a mesma espessura de óxido de porta e a mesma concentração de corpo,
mas as espessuras da camada de silício e do óxido enterrado são de 30nm e 200nm
respectivamente.
No caso da tecnologia de 65nm, apenas os dispositivos totalmente depletados
foram explorados e suas características são: espessura efetiva do óxido de porta,
camada de silício e óxido enterrado de 1,5nm, 15nm e 150 nm, respectivamente.
Nas análises realizadas através das simulações bidimensionais todos os
parâmetros tecnológicos foram mantidos constantes exceto a espessura do óxido de
porta que variou de 1nm até 3nm.
A Figura 40 apresenta a curva simulada da transcondutância normalizada em
função da tensão de porta para diferentes espessuras de óxido de porta. A
transcondutância foi normalizada pelo comprimento e largura do canal e pela
capacitância do óxido de porta por unidade de área (Coxf). A partir desta figura é
possível notar que como o óxido de porta é reduzido, o segundo pico da
transcondutância ocorre para menores tensões de porta. Embora a Figura 40
apresente os resultados obtidos das simulações de transistores parcialmente
99
depletados, o mesmo comportamento foi obtido para os dispositivos totalmente
depletados quando a segunda interface esta acumulada.
O segundo pico da transcondutância sofre um deslocamento em direção à
menor tensão de porta com a redução da espessura do óxido de porta devido ao
aumento da corrente de tunelamento, que por sua vez resulta no carregamento do
potencial de corpo para menores tensões aplicadas à porta.
-0.5 0.0 0.5 1.0 1.50
1
2
3
4
5
6
7
8
VGF (V)
gm
.L/C
OXF
.W (S
/F)/μ
m
toxf =1nm toxf =1,5nm toxf =2,5nm toxf =3nm
PD SOI
Redução de toxf
Figura 40 - Curvas da transcondutância normalizada em função da tensão de porta
para diferentes espessuras do óxido de porta.
Devido ao fato de o transistor totalmente depletado não apresentar o efeito de
corpo flutuante (observado através do segundo pico da transcondutância) enquanto
a tensão no substrato não for negativa o suficiente para acumular a segunda
interface, foi realizada a medida deste tipo de transistor variando-se a tensão
aplicada ao substrato. A Figura 41 apresenta o comportamento da transcondutância
em função da tensão aplicada à porta de um transistor FD SOI nMOSFET de
comprimento de canal igual a 10μm, variando-se a tensão aplicada ao substrato do
mesmo.
A partir deste gráfico é possível notar que quando é aplicado um potencial
positivo ao substrato, na região de sublimiar, aparece uma alta corrente de fuga.
Esta se deve ao fato de que aplicando cada vez tensões mais positivas ao substrato
100
a segunda interface tende à inversão. Já com tensões aplicadas ao substrato muito
próximas de zero, a segunda interface encontra-se em depleção e como o corpo
encontra-se totalmente depletado, não ocorre o efeito de corpo flutuante. Porém
quando são aplicadas tensões cada vez mais negativas, a segunda interface tende a
acumular e quando isso ocorre, devido ao desacoplamento das interfaces o efeito de
corpo flutuante aparece neste tipo de transistor.
-0.5 0.0 0.5 1.0 1.50.0
2.0
4.0
6.0
8.0
10.0
12.0
14.0
VGB> 0
gm (μ
A/V)
VGF (V)
VSUB=20V VSUB=15V VSUB=10V VSUB=5V VSUB=0V VSUB=-5V VSUB=-10V VSUB=-15V VSUB=-20V
L= W =10μmVDS=25mV
VGB< 0
A
-20 -10 0 10 200.0
0.1
0.2
0.3
0.4
0.5
0.6
Vth
(V)
VGB (V)
B
Figura 41 – Curva experimental da transcondutância em função da tensão aplicada a
porta variando-se a tensão aplicada ao substrato (A) e a tensão de limiar obtida em
função de VGB (B) para o transistor totalmente depletado da tecnologia de 130nm.
101
A derivada da transcondutância em função da tensão de porta foi extraída
para todos os dispositivos medidos e simulados. Através destas curvas foram
obtidas as tensões de limiar do dispositivo e a tensão de limiar do segundo pico da
transcondutância (Vt2) pelos primeiro e segundo pico de dgm/dVGF respectivamente.
A diferença entre as tensões de limiar obtidas para os dispositivos parcialmente e
totalmente depletados é também devido ao fato de que o efeito da elevação atípica
da transcondutância ocorre em transistores totalmente depletados apenas se a
segunda interface estiver acumulada como apresentado acima, portanto um
polarização de -20 V foi aplicada ao substrato.
Conforme a tensão de limiar diminui para dispositivos com óxidos de porta
menores, a Figura 42 mostra que a redução de Vt2 é maior que a redução da tensão
de limiar e conseqüentemente a diferença entre Vt2 e Vth torna-se menor para
dispositivos com menores espessuras de óxido.
0,5 1,0 1,5 2,0 2,5 3,0 3,50,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
PD SOI FD SOI
toxf (nm)
Vth (V
)
0,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
Vt2 (V
)
Tecnologia CMOS de 130nm
Figura 42 -. Variação da tensão de limiar (Vth) e do limiar do segundo pico da
transcondutância (Vt2) em função da espessura do óxido de porta.
Os resultados experimentais, apresentados na Tabela 4, indicam que Vt2
apresenta a mesma tendência prevista pelas simulações quando o óxido de porta é
reduzido. Entretanto, temos que considerar que no caso da análise experimental,
102
não é escalado apenas o óxido de porta, mas todas as outras dimensões. Como
resultado uma maior polarização de substrato é necessária para acumular a
segunda interface, o que resulta em uma maior tensão de limiar. Com o aumento da
tensão de limiar do dispositivo e a redução do limiar do segundo pico da
transcondutância tende-se a sobreposição dos picos.
Tabela 4 - Valores experimentais de Vth e Vt2 para as tecnologias de 130nm e 65nm.
Tecnologia de 130nm (toxf =2,5nm) - FD SOI
Tecnologia de 65nm (toxf =1,5nm) - FD SOI
Vth 0,500 0,530
Vt2 1,075 0,990
A Figura 43 apresenta o comportamento da transcondutância para diferentes
espessuras de óxido de porta e diferentes concentrações de corpo em função da
tensão aplicada à porta.
Na Figura 43 A são apresentados os resultados das simulações e os
resultados experimentais obtidos para o transistor FD SOI, enquanto na Figura 43 B
os resultados apresentados foram obtidos para transistores PD SOI nMOSFETs.
Sabe-se que a presença do HALO no dispositivo causa um aumento da
concentração efetiva na região neutra. Esta situação também foi simulada
considerando a concentração do corpo igual a 1x1018cm-3. Estas figuras mostram que
além da ocorrência prévia do GIFBE com a redução do óxido de porta, quando a
concentração de corpo aumenta, Vt2 ocorre ainda mais cedo para dispositivos PD
enquanto não sofrem alteração para os dispositivos FD, embora a tensão de limiar
aumente devido ao aumento da concentração de corpo.
103
0,0 0,5 1,0 1,50
10
20
30
40
gm (μ
S)/μ
m
VGF (V)
Concentração 5E17 1E18toxf=3nm toxf=2,5nm toxf=2nm toxf=1,5nm toxf=1nm Experimental
FD SOI tSi=30nmtoxb= 200nmVDS =25mV
A
0.0 0.5 1.0 1.50.0
0.5
1.0
1.5
2.0
2.5
gm (μ
S)/μ
m
VGF (V)
PD SOItSi = 100nmtoxb = 390nm VDS=25mV
B
Figura 43 - Transcondutância em função da tensão de porta para diferentes
espessuras de óxido de porta e concentrações de corpo para FD SOI nMOSFETs
(A) and PD SOI nMOSFETs (B).
104
A Figura 44 mostra a transcondutância em função da tensão de porta para
dispositivos com diferentes espessuras de óxido de porta e concentrações de corpo.
Nestas curvas a tensão de limiar foi mantida constante variando-se a concentração
de dopantes próxima a superfície da primeira interface. Nesta figura é possível notar
que quando a tensão de limiar é mantida constante, com a redução do óxido de
porta Vt2 torna-se cada vez mais próximo da tensão de limiar do dispositivo. Para
dispositivos com óxidos de porta de 1nm é possível ver a sobreposição dos dois
picos de gm.
0.0 0.5 1.0 1.5 2.00.0
0.5
1.0
1.5
2.0
gm (μ
S)/μ
m
VGF(V)
Corpo 1x1018cm-3 5x1017cm-3
toxf=1nm toxf=1,5nm toxf=2nm toxf=2,5nm toxf=3nm
Figura 44 - Curvas simuladas da transcondutância em função da tensão de porta
para dispositivos PD com tensões de limiar constantes e diferentes espessuras de
óxidos de porta.
Considerando que a diferença entre Vt2 e Vth é menor para dispositivos FD, a
tendência da sobreposição dos picos de gm deve ocorrer mesmo para óxidos de
porta mais espessos.
105
0,25 0,50 0,75 1,00 1,25 1,500,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
toxf=1,5nm
toxf=1nmtoxf=2nm
toxf=2,5nm
Pote
ncia
l de
Cor
po (V
)
VGF (V)
Concentração de Corpo = 5x1017 cm-3 Concentração de Corpo = 1x1018 cm-3
toxf=3nm
Figura 45 - Comportamento do potencial de corpo em função da tensão aplicada à
porta para diferentes toxf e concentrações de corpo em transistores PD SOI
nMOSFETs.
O comportamento do potencial de corpo em função da tensão aplicada na
porta para PD SOI nMOSFETs é apresentado na Figura 45. Pode-se observar que a
tensão da porta, para a qual o potencial do corpo torna-se exponencial, é menor
para dispositivos com concentrações de corpo mais elevadas e os óxidos de porta
mais finos causando a ocorrência prévia do GIFBE, como observado na Figura 43.
Independente da espessura do óxido da porta e da concentração do corpo,
quando o potencial de corpo aumenta de aproximadamente 20mV a redução da
tensão de limiar torna-se mais importantes que a degradação da mobilidade
associada ao campo elétrico vertical, e conseqüentemente ocorre o início do GIFBE.
A Figura 46 apresenta as derivadas das curvas experimentais da
transcondutância em função da tensão aplicada à porta para tecnologias de 130nm e
de 65nm. O primeiro pico destas curvas representa o Vth e segundo, o Vt2. Pode-se
notar que Vth torna-se mais próximo de Vt2 a medida que os dispositivos são
escalados, tendendo então à sobreposição dos picos, de acordo com o que foi
previamente sugerido.
106
0,00 0,25 0,50 0,75 1,00 1,25 1,50-30
-15
0
15
30
45
60
75
PD SOI, toxf=2,5nm FD SOI, toxf=2,5nm FD SOI, toxf=1,5nm
d gm
/ d
VG
F (μA
/V2 )
VGF (V)
Vt2Vth
Figura 46 - Curvas experimentais da derivada da transcondutância em função da
tensão aplicada a porta para diferentes tecnologias.
107
5.2 ESTUDO EM FUNÇÃO DA TEMPERATURA
É conhecido que quando a temperatura aumenta, a amplitude do segundo
pico da transcondutância é atenuada 84. Portanto, o segundo pico tende a
desaparecer com o aumento da temperatura devido ao processo de geração e
recombinação, resultando em uma variação menor do potencial de corpo. A partir da
Figura 47, pode-se notar que o processo de recombinação não é somente
responsável pela redução da amplitude do pico, mas também pelo deslocamento da
tensão de limiar do segundo pico da transcondutância (Vt2) para uma tensão mais
alta de porta. Este deslocamento do segundo pico da transcondutância em direção a
uma maior tensão de porta é desejável para se obter um melhor controle do
transistor. Como já citado anteriormente, o Vt2 é obtido a partir da derivada do
segundo pico da transcondutância.
0.0 0.5 1.0 1.5 2.00.0
0.2
0.4
0.6
0.8
1.0
gm (μ
A/V
)/μm
VGF (V)
Aumento do Processo de Recombinação
PD SOI nMOSFETL=10μmVDS=25mV
Figura 47 - Simulação da influência do processo de recombinação no GIFBE.
O estudo da influência da temperatura foi realizado tanto em transistores
parcialmente como nos totalmente depletados. Como já mencionado anteriormente,
os transistores totalmente depletados não sofrem o efeito de elevação abrupta da
108
transcondutância enquanto a polarização de substrato não for suficientemente
negativa para acumular a segunda interface (Figura 41).
O comportamento experimental da tensão de limiar do segundo pico da
transcondutância nos transistores totalmente depletados foi analisada em função da
temperatura, em um intervalo de 150K até 400K. Para temperaturas acima de 400K
a recombinação de portadores é tal que o segundo pico não é mais perceptível na
curva da transcondutância para os dispositivos totalmente depletados estudados.
Quando este estudo foi realizado em transistores parcialmente depletados, o
intervalo de temperatura utilizado foi de 100K à 450K. Para os dispositivos
parcialmente depletados foi possível a visualização do segundo pico da
transcondutância na temperatura de 450K pois devido a existência da região neutra
nestes transistores, eles são naturalmente mais susceptíveis aos efeitos de corpo
flutuante.
A Figura 48 apresenta o comportamento de Vt2 com a redução da
temperatura para um transistor totalmente depletado. É possível notar na Figura 48A
a maior amplitude do segundo pico da transcondutância para operação em baixas
temperaturas e a redução do mesmo quando a temperatura aumenta. Através da
derivada das curvas da transcondutância para temperaturas acima da temperatura
ambiente (300K), é possível observar que enquanto a tensão de limiar do dispositivo
é reduzida, o limiar do segundo pico ocorre para maiores tensões de porta devido a
alta taxa de recombinação (Figura 48B). No entanto, para temperaturas abaixo de
300K (Figura 48C) obtem-se tanto o aumento da tensão de limiar como o aumento
do limiar do segundo pico de gm. Avaliando ambas os gráficos em questão (Figura
48 B e C), é fácil de notar que o menor valor de Vt2 ocorre para a temperatura de
300K, resultando em um comportamento de Vt2 na forma de uma letra “C”.
109
0.00 0.25 0.50 0.75 1.00 1.25 1.500.0
0.2
0.4
0.6
0.8
1.0
1.2
gm (μ
A/V
)
VGF (V)
Temperatura 400K 350K 300K 250K 200K 150K
FD SOIL=10μmW=0,3μm
Aumento da temperatura
VDS= 25mVVSUB= -20V
A
0.00 0.25 0.50 0.75 1.00 1.25 1.500.0
0.2
0.4
0.6
0.8
1.0
1.2
gm (μ
A/V
)
VGF (V)
Temperatura 400K 350K 300K 250K 200K 150K
FD SOIL=10μmW=0,3μm
Aumento da temperatura
VDS= 25mVVSUB= -20V
A
0,25 0,50 0,75 1,00 1,25 1,50
0,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
d gm
/DV G
F (μA
/V2 )
VGF (V)
Temperatura 400K 350K 300K
Vt
Vt2
B
0.25 0.50 0.75 1.00 1.25
0
2
4
6
8
10
12
VGF (V)
d gm
/DV G
F (μA
/V2 )
Temperatura 300K 250K 200K 150K
Vt2
Vt
C
Figura 48 – Comportamento experimental da transcondutância em função da tensão
aplicada à porta para temperatura variando de 150 K até 400 K (A). Derivada das
curvas da transcondutância em função da tensão aplicada à porta para altas (B) e
baixas temperaturas(C).
110
Quando o transistor avaliado em função da temperatura é do tipo
parcialmente depletado as mesma observações podem ser feitas e o mesmo
resultado do comportamento em forma de “C” é obtido como pode ser visto na
Figura 49.
0,00 0,25 0,50 0,75 1,00 1,25 1,500
100
200
300
400
500
600
gm(μ
S)
VGF (V)
PD SOI nMOSFETW=10μmL=0,3μmVDS=25mVtoxf=2,5nm
450K
100K
0,00 0,25 0,50 0,75 1,00 1,25 1,500
100
200
300
400
500
600
gm(μ
S)
VGF (V)
PD SOI nMOSFETW=10μmL=0,3μmVDS=25mVtoxf=2,5nm
450K
100K
Figura 49 - Comportamento experimental da transcondutância em função da tensão
de porta para temperaturas variando entre 100K e 450K.
Os transistores parcialmente depletados da tecnologia SOI CMOS de 0,13μm
foram medidos variando-se o comprimento de canal entre 0,3μm e 5μm e os
totalmente depletados foram medidos variando-se a largura de canal entre 0,225μm
e 0,3μm. O mesmo comportamento, para o deslocamento de Vt2, em formato de “C”
foi obtido para ambos os tipos de transistores, como pode ser visto na Figura 50.
111
100
150
200
250
300
350
400
450
0,95 1,00 1,05 1,10 1,15 1,20 1,25 1,30
Vt2(V)
Tem
pera
tura
(K)
W=0.225μm W=0.25μm W=0.275μm W=0.3μm
L=10μm
FD SOI nMOSFETsVDS= 25mVVSUB= -20V
A
50
100
150
200
250
300
350
400
450
500
1,00 1,05 1,10 1,15 1,20 1,25 1,30 1,35
Vt2 (V)
Tem
pera
tura
(K)
L=0,3μm L=0,4μm L=0,5μm L=0,6μm L=0,8μm L=1,0μm L=5,0μm
PD SOI nMOSFETW=10μm
B
Figura 50 - Tensão de limiar do segundo pico da transcondutância obtido
experimentalmente em diferentes temperaturas para diferentes larguras de canal (A)
e diversos comprimentos de canal (B).
112
Com o objetivo de avaliar a influência do processo de recombinação no
deslocamento de Vt2 com a variação da temperatura, foram realizadas simulações
numéricas onde considerou-se tanto a mobilidade de baixo campo elétrico (μ0)
quanto o fator de degradação efetiva da mobilidade (θ) constantes em função da
temperatura. Pode-se notar na Figura 51 que quando o efeito da mobilidade é
desprezado, Vt2 tende a ocorrer mais cedo com a redução da temperatura, mesmo
para temperaturas menores que 300K. Este efeito ocorre devido apenas ao processo
de recombinação, que é menor em baixas temperaturas. A menor recombinação
resulta em um carregamento prévio do corpo, o que por sua vez, causa um disparo
precoce do potencial de corpo e, conseqüentemente, um menor Vt2.
100
150
200
250
300
350
400
450
-0.15 0.00 0.15 0.30 0.45 0.60 0.75 0.90
0.900 0.975 1.050 1.125 1.200 1.275 1.350
Fator θ simulado
Fator θ (V-1)
Tem
pera
tura
(K)
Vt2 Experimental Vt2 Simulado
(μ0 e θ são constantes)
Vt2 (V)
Figura 51 - Competição entre as influências do processo de geração-recombinação e
do fator θ no comportamento de Vt2
Após esta etapa, a degradação efetiva da mobilidade com a temperatura foi
extraída, tanto a partir de dados experimentais quanto dos dados obtidos a partir das
simulações, no intervalo de 100K a 450K. O comportamento da degradação efetiva
da mobilidade (θ), a qual diminui com o aumento da temperatura também esta
113
apresentado na Figura 51. Os valores de θ extraídos em função da temperatura
apresentados na Tabela 5 mostram a mesma tendência do gráfico da Figura 20.
Tabela 5 - Valores da degradação efetiva da mobilidade com a variação da temperatura para dispositivos PD SOI nMOSFETs.
Temperatura (K) Fator de degradação da mobilidade θ (V-1)
100 0,736
150 0,320
175 0,307
250 0,078
300 0,050
350 0,032
400 0,020
423 0,018
450 0,016
Avaliando o comportamento experimental de Vt2, pode-se dizer que, uma vez que
o fator θ é desprezível para altas temperaturas, o processo responsável pelo
deslocamento de Vt2 é o processo de recombinação; desta forma, o comportamento
de Vt2 simulado, desprezando o efeito da mobilidade, é o mesmo obtido
experimentalmente. Porém, quando a temperatura é reduzida, o fator θ não pode
mais ser desprezado e sua influência torna-se maior que do processo de
recombinação. Como resultado, Vt2 aumenta novamente, devido à maior
degradação da mobilidade.
114
50
100
150
200
250
300
350
400
450
500
0,5 0,6 0,7 0,8 0,9 1,0 1,1
Vt2 - Vth (V)
Tem
pera
tura
(K)
L=5μm L=0,6μm L=0,3μm
Figura 52 - Comportamento simulado do efeito de corpo flutuante para diferentes
temperaturas, desconsiderando a influência da tensão de limiar nos transistores
parcialmente depletados.
Uma vez que a tensão de limiar do dispositivo (Vth) também varia com a
temperatura, um estudo da elevação abrupta da transcondutância sem a influência
da tensão de limiar foi realizada. A Figura 52 apresenta a diferença entre a tensão
de limiar do segundo pico da transcondutância e a tensão de limiar do dispositivo
(Vt2-Vth) para diferentes temperaturas em dispositivos PD. Em alta temperatura, a
tensão de limiar é menor e portanto é subtraído uma menor parcela de Vt2,
resultando em um efeito mais pronunciado. Embora a tensão de limiar aumente com
a redução da temperatura, pode-se notar que a diferença Vt2 – Vth ainda apresenta
um comportamento em formato de “C”, ainda que menos pronunciado em baixas
temperaturas.
Este mesmo comportamento foi obtido para transistores do tipo totalmente
depletados desta tecnologia. A Figura 53 apresenta o comportamento experimental
de Vt2 para diversas temperaturas compensando a influencia da tensão de limiar dos
dispositivos para um transistor PD e um FD com a mesma área de porta e portanto a
mesma corrente de fuga pela porta. O “C” formado pelos valores de Vt2, do transistor
FD é deslocado em direção a menor sobre tensão de porta quando em comparação
com o “C” formado pelo Vt2 do transistor PD. Este deslocamento ocorre devido a
necessidade de se aplicar uma tensão negativa no substrato a fim de se acumular a
115
segunda interface. Esta tensão é responsável pelo aumento da tensão de limiar dos
dispositivos FD, o que por sua vez resulta em uma menor sobre tensão de Vt2.
0,45 0,50 0,55 0,60 0,65 0,70 0,75 0,80 0,85 0,9050
100
150
200
250
300
350
400
450
500Te
mpe
ratu
ra (K
)
Vt2-Vt (V)
Totalmente Depletado Parcialmente Depletado
VDS= 25mVVSUB= -20V
0,45 0,50 0,55 0,60 0,65 0,70 0,75 0,80 0,85 0,9050
100
150
200
250
300
350
400
450
500Te
mpe
ratu
ra (K
)
Vt2-Vt (V)
Totalmente Depletado Parcialmente Depletado
VDS= 25mVVSUB= -20V
Figura 53 – Comportamento experimental do efeito de corpo flutuante compensando
a influencia da variação da tensão de limiar para diversas temperaturas para
transistores PD e FD com a mesma área de porta.
A fim de avaliar a influência da presença do HALO no GIFBE, foram realizadas
medidas para diferentes estruturas, com e sem HALO. Estas medidas foram
realizadas em temperaturas variando entre 100K to 300K em transistores
parcialmente depletados variando-se o comprimento de canal de 10μm até 0,3μm. A
Tabela 6 mostra que as duas estruturas, com e sem HALO, apresentam o mesmo
comportamento para a variação de comprimento de canal estudada (de 0,6μm à
0.3μm), sugerindo que o HALO não exerce influência sobre Vt2. Os resultados para
dispositivos de canal longo não foram apresentados pois o HALO não influencia
estes dispositivos e, conseqüentemente, os resultados são exatamente os mesmos.
116
Tabela 6 - Comparação entre Vt2 extraído para estruturas com e sem halo.
Comprimento de canal
100K 150K 200K 250K 300K
L=0,3μm 1,25 1,2 1,175 1,15 1,15
L=0,4μm 1,2 1,2 1,175 1,15 1,1
L=0,5μm 1,2 1,2 1,175 1,15 1,075
Com
Hal
o
L=0,6μm 1,225 1,2 1,175 1,15 1,075
L=0,3μm 1,2 1,175 1,175 1,15 1,1
L=0,4μm 1,2 1,2 1,175 1,125 1,1
L=0,5μm 1,2 1,2 1,175 1,125 1,1
Sem
Hal
o
L=0,6μm 1,2 1,2 1,175 1,1 1,1
117
6 ESTUDO DO EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM NOVAS ESTRUTURAS
Conforme escrito na seção 2.7, diante do contexto atual de constante busca
pela redução das dimensões e da melhora do desempenho dos circuitos integrados
se faz necessária a inclusão de novos materiais, novas etapas de processo, ou
formas de se prolongar a vida dos dispositivos MOS.
6.1 TRANSISTORES COM CANAL TENSIONADO
Uma das linhas de pesquisa que surge então é a inserção da tensão
mecânica nos dispositivos. Esta nova tecnologia vem sendo utilizada a fim de se
melhorar a performance dos dispositivos atuais com o aumento da mobilidade dos
portadores no canal do transistor e conseqüentemente com o aumento da corrente
de dreno e da transcondutância dos mesmos.
O estudo do efeito de corpo flutuante em transistores de canal tensionado
torna-se indispensável visto que estes novos dispositivos SOI tem despertado a
atenção por parte das industrias como por exemplo a Intel. Neste trabalho estudou-
se apenas dispositivos com tensão mecânica longitudinal.
6.1.1 Características dos dispositivos medidos
Os transistores estudados nesta seção foram fabricados no Interuniversity
Microelectronics Center – IMEC, na Bélgica e pertencem à tecnologia SOI CMOS de
65nm. Para a fabricação destes dispositivos utilizou-se tecnologia planar de porta
única e a inserção da tensão mecânica longitudinal é feita através da deposição de
uma camada de 100nm de nitreto de silício (Si3N4) em cima da porta e parte da fonte
e dreno do transistor nMOS.
118
O isolante de porta utilizado foi o oxinitreto de silício com uma espessura de
1,5nm, o filme de silício com espessura de 15nm e o óxido enterrado de 150nm. A
porta dos transistores é constituída por uma camada de 100nm de silício
policristalino.
A largura de canal (W) estudada nestes dispositivos variam de 1μm até 10μm
e o comprimento de canal de 0,25 até 1μm.
6.1.2 Resultados Experimentais
A Figura 54 apresenta as curvas da corrente de dreno em função da tensão
aplicada à porta obtidas para um transistor SOI com tensão mecânica (sCESL) e um
convencional, que é usado como referência. A partir desta figura é fácil notar a
diferença entre os níveis de corrente destes dispositivos. O transistor sCESL
apresenta maior nível de corrente principalmente devido ao aumento da mobilidade
obtido pelo tensionamento da camada do silício. Outro motivo que pode ser
considerado é a redução da tensão de limiar apresentada pelo dispositivo sCESL.
0,0 0,2 0,4 0,6 0,8 1,0 1,202468
1012141618202224
I DS (μ
A)
VGF (V)
SOI referência SOI tensionado
L=1μmW=3μmVGB= -30V
Figura 54 – Curvas da corrente de dreno em função da tensão aplicada à porta para
dispositivos sCESL e convencional.
119
A Tabela 7 apresenta a diferença dos valores da tensão de limiar obtidas para
um transistor SOI convencional e outro sCESL de mesmas dimensões variando-se a
polarização de substrato. Os valores apresentados na tabela mostram que os
dispositivos tensionados longitudinalmente sofrem uma redução na tensão de limiar
e que esta variação tende a aumentar quando aplicamos tensões negativas ao
substrato.
A variação da tensão de limiar depende do tipo de tensão sofrida pelo
transistor. Esta variação de Vth para os dispositivos tensionados longitudinalmente
deve-se a redução da banda proibida e ao aumento da densidade de estados de
interface. Sabe-se ainda que no caso do dispositivo com tensão mecânica
longitudinal, a variação da tensão de limiar é menor quando comparada à variação
sofrida pelo transistor tensionado em duas direções85.
Tabela 7: Variação da tensão de limiar dos transistores com tensão mecânica em
relação ao transistor de referência.
Variação da tensão de limiar Vth (referência)- Vth (tensionado)
VGB (V) L=0,25μm
W=10μm
L=0,5μm
W=10μm
L=0,7μm
W=10μm
L=1μm
W=10μm
L=1μm
W=1μm
L=1μm
W=3μm
0 20mV 10mV 20mV --------- 20mV ---------
-10V 30mV 20mV 10mV 10mV 20mV 20mV
-20V 40mV 20mV 20mV 20mV 30mV 20mV
-30V 40mV 30mV 20mV 20mV 20mV 30mV
A partir da Figura 55 é possível fazer uma análise da importância da corrente
de fuga pela porta, uma vez que as correntes de dreno e porta são apresentadas no
mesmo gráfico, em mesma escala e ambas em função da tensão aplicada à porta do
transistor.
120
-0,50 -0,25 0,00 0,25 0,50 0,75 1,00 1,250
5
10
15
20
25
30
35
VGB=-30V VGB=-20V VGB=-10V VGB=0V
VGF (V)
I DS (μ
A)
W=3μmL=1μmVDS=25mV
0
5
10
15
20
25
30
35
IG (μA)
Figura 55 – Curvas da corrente de dreno e da corrente de porta em função da tensão
aplicada a porta para um transistor com tensão mecânica longitudinal.
Uma das observações que deve ser feita é a ordem de grandeza das duas
correntes ser igual. Isso ocorre porque para esta tecnologia (CMOS de 65nm) a
espessura efetiva do óxido de porta (EOT) é de apenas 1,5nm o que permite alto
tunelamento pela porta do transistor. É devido a este fato que uma nova geração de
transistores, fabricados com materiais de alta constante dielétrica (high-k), tem
ganhado espaço na indústria apesar de estes apresentarem uma pior interface com
o silício.
A outra observação importante é a necessidade de polarização negativa no
substrato para ocorrer o desacoplamento das interfaces do transistor. Esta
polarização é responsável pela variação da tensão de limiar e conseqüentemente
pelo deslocamento da curva da corrente de dreno em direção a maior tensão de
porta. Com isso, para substratos cada vez mais negativos, uma maior influência da
corrente de tunelamento pela porta (que não dependente da polarização do
substrato) é obtida e portanto, um efeito de corpo flutuante mais precoce é esperado.
A Figura 56 apresenta as curvas da transcondutância em função da tensão
aplicada à porta tanto para o transistor convencional como para o tensionado,
variando-se a polarização do substrato. A partir desta figura é possível notar o
aumento da mobilidade de baixo campo elétrico, obtida pelos transistores
121
tensionados, através do aumento da transcondutância máxima e o aumento da
degradação efetiva da mobilidade em função da tensão aplicada a porta
apresentada pelo dispositivo com sCESL.
Quando o foco é o efeito da elevação atípica da transcondutância, é
necessário avaliarmos a influência do tensionamento do canal do transistor na
corrente de tunelamento. Avaliando-se então o diagrama de bandas de energia dos
dispositivos tensionados, obtem-se que o tensionamento do transistor é responsável
pela redução da banda proibida do silício na camada de inversão. Isto ocorre devido
ao abaixamento da banda de condução e à elevação da banda de valência da região
do canal. Como resultado, tem-se o aumento da barreira efetiva para o tunelamento
dos portadores através do óxido de porta. Uma vez que o canal é tensionado, então
o material de porta encontra-se comprimido resultando em um efeito oposto, ou seja,
ao alargamento da banda proibida. Assim a redução do nível da banda de valência
do silício policristalino proporciona o aumento do tunelamento de lacunas para a
banda de valência do canal85,86.
Observando-se agora o efeito de corpo flutuante na Figura 56, é possível
constatar também que o disparo do segundo pico da transcondutância ocorre antes
para o dispositivo tensionado quando comparado ao convencional. O disparo prévio
do segundo pico de gm deve-se principalmente ao deslocamento dos extremos da
banda de energia ocorrido devido ao tensionamento do dispositivo86. Além do
deslocamento de Vt2, é possível verificar que a amplitude do segundo pico de gm, no
caso dos transistores de canal tensionado, é bastante reduzida. Pode-se dizer então
que o segundo pico da transcondutância apenas tende a ocorrer. Este fato é devido
ao aumento da degradação efetiva da mobilidade para altas tensões de porta que
derruba a transcondutância antes mesmo do segundo pico se formar.
122
-0.50 -0.25 0.00 0.25 0.50 0.75 1.00 1.250
10
20
30
40
50
L= 1μmW=3μmVDS=25mV
gm (μ
A/V
)
VGF (V)
CESL SOI SOI convencional
VGB= 0, -10, -20, -30V
Figura 56 – Curvas da transcondutância em função da tensão aplicada na porta um
transistor SOI convencional e outro sCESL de mesmas dimensões variando-se a
polarização de substrato entre 0V e -40V.
Os transistores de canal tensionado foram medidos variando-se a polarização
de substrato de 0V até -30V, enquanto para os transistores convencionais foi
possível variar o substrato até -40V .
Sabe-se que com a polarização negativa do substrato uma maior influência da
corrente de tunelamento pela porta é obtida e um maior efeito de corpo flutuante é
esperado. Além disso, com a polarização do substrato cada vez mais negativa, a
quantidade de carga acumulada na segunda interface aumenta, o que também
aumenta o efeito de corpo flutuante, fazendo com que o disparo do segundo pico de
gm ocorra ainda mais previamente. No caso dos transistores com tensão mecânica
ainda temos que considerar o estreitamento da banda proibida devido ao
tensionamento do canal 85 e a redução da banda de valência devido à compressão
do material de porta (silício poli), o que aumenta a parcela de tunelamento
proveniente da banda de valência. Sendo assim, apesar da corrente de porta dos
dois tipos de transistores aqui avaliados serem praticamente iguais (Figura 57), com
o aumento de HVB, que é uma parcela pequena da corrente de porta, os transistores
de canal tensionado apresentam um segundo pico de gm bastante antecipado.
123
0,0 0,2 0,4 0,6 0,8 1,0 1,20
2
4
6
8
10
12
14
16
18I G
(uA
)
VGF (V)
L=1μm W=10μm L=0,7μm W=10μm L=0,5μm W=10μm L=1μm W=3μm L=1μm W=1μm
SOI referência SOI tensionado
VDS=25mVVGB= -30V
Figura 57 - Curvas da corrente de porta em função da tensão aplicada à porta para
transistores SOI convencionais e sCESL variando-se a área de porta dos mesmos.
A partir da Figura 57 avaliou-se os efeitos da tensão mecânica com a variação
das dimensões do transistor. Na Figura 58A observou-se que a medida que o
comprimento de canal do transistor é reduzido, o aumento da mobilidade de baixo
campo assim como o aumento da degradação efetiva da mobilidade dependente do
campo perpendicular obtidos em dispositivos sCESL tornam-se mais fortes. Isto
porque para dispositivos de canal longo perde-se a efetividade da tensão mecânica
devido ao própria dimensão do material. É possível observar também a menor
influência do efeito de corpo flutuante devido a redução da área de porta e
conseqüentemente da redução da corrente de tunelamento.
Na Figura 58B observa-se também a redução do efeito de corpo flutuante
juntamente com a redução da área de porta do dispositivo. No entanto, a largura do
canal do transistor não apresenta uma influência tão forte nas características de
tensionamento do dispositivo como observado na Figura 58A.
124
0,00 0,25 0,50 0,75 1,00 1,250
25
50
75
100
125
150
175
200
225
250
gm (μ
A/V)
VGF (V)
SOI tensionado SOI referência
L=0.5μm L=0.7μm L=1.0μm
W=10μmVGB=-30V
A
-0,25 0,00 0,25 0,50 0,75 1,00 1,250
20
40
60
80
100
120
gm (μ
A/V
)
VGF (V)
SOI referência SOI tensionadoL=1μm
VGB= -30V
W=10μm W=3μm
B
Figura 58 – Curvas da transcondutância em função da tensão aplicada à porta para
transistores de canal tensionado e convencionais, variando-se o comprimento (A) e a
(B) largura do canal.
125
6.2 TRANSISTORES FINFETS
Apesar dos transistores SOI permitirem uma maior longevidade dos
transistores MOS, o problema do controle das cargas na região de canal em
dimensões extremamente reduzidas, com comprimentos de canal inferiores a
100nm, é também um problema que vem sendo exaustivamente tratado pela
comunidade científica mundial na atualidade.
Como já mencionado, uma possível solução é a adoção de dispositivos com
múltiplas portas que mantenha os mesmos benefícios da estrutura CMOS com porta
simples. Sendo assim, a tecnologia FinFET torna-se atrativa devido a fácil
implementação do seu processo de fabricação com as técnicas já existentes, uma
vez que esta tecnologia consiste na obtenção de uma aleta de silício estreita através
do processo de corrosão (“Fin”) e após o crescimento do óxido de porta é feita a
deposição do material que irá formar a porta. Sendo assim, o alinhamento entre as
portas se faz de forma natural.
Além da modificação da estrutura do transistor, a utilização de materiais de
alta constante dielétrica (high-k) na região de porta, que tem permitido a utilização de
espessuras físicas maiores além de reduzir substancialmente a corrente de
tunelamento de porta também foi considerada, uma vez que a tecnologia FinFET
avaliada neste trabalho tem dielétrico de porta diferente do oxinitretos de silício até
então estudado.
6.2.1 Características dos Dispositivos
Os dispositivos FinFETs estudados também foram fabricados no
Interuniversity Microelectroncs Center (IMEC) na Bélgica (Figura 59). A altura do
filme de silício (HFin) e a espessura do óxido enterrado são respectivamente de 60nm
e 145nm. A concentração do filme de silício é de 1x1015cm-3 (concentração natural
da lâmina).
126
O isolante de porta foi formado por uma camada de 1nm de óxido de silício
seguida da deposição de 2nm de óxido de háfnio, o que resulta em uma espessura
de óxido efetiva de aproximadamente 2nm.
A largura de canal (WFin) estudada nestes dispositivos varia de 20μm até
20nm e o comprimento de canal de 10μm até 0,4μm.
HFin
L
WFin
HFin
L
WFin
Figura 59 – Perfil de um transistor FinFET .
6.2.2 Resultados Experimentais
Uma primeira análise do efeito da elevação atípica da transcondutância em
transistores fabricados com a estrutura FinFET também foi realizada. Primeiramente
foram explorados dispositivos que apesar de possuir estrutura FinFET, podem ser
considerados com transistores de porta única devido à largura de porta ser bastante
superior aos 60nm de altura (portas laterais). Como pode ser visto na Figura 60,
transistores FinFETs de dimensões grandes apresentam o mesmo comportamento
do efeito de corpo flutuante quando acumulada a segunda interface.
127
0,00 0,25 0,50 0,75 1,00 1,250,0
1,0
2,0
3,0
4,0
5,0
6,0
7,0 VGB=0V VGB=-10V VGB=-20V VGB=-30V VGB=-40V
L=10μmW=20μmgm
(μ A
/V)
VGF(V)
VDS=25mV
Figura 60 – Curvas da transcondutância em função da tensão aplicada à porta de
uma transistor com estrutura FinFET variando-se a tensão de substrato.
Com a redução do comprimento do canal, a amplitude do segundo pico da
transcondutância é reduzida devido à diminuição da área da porta do transistor o
que causa a redução da corrente de tunelamento pela porta, da mesma forma que
ocorre nos transistores de estrutura planar estudados até agora.
No entanto, quando a dimensão avaliada é a largura do Fin, a sua influência
no efeito de elevação atípica da transcondutância é bastante importante devido ao
acoplamento das portas laterais e superior da estrutura FinFET.
Segundo Akarvardar87, os dispositivos desta tecnologia com a largura do Fin
(WFin) superiores a 500nm apresentam características similares aos planares com o
filme de silício totalmente depletado, pois a largura do Fin é muito superior à altura
do mesmo (HFin).
A Figura 61 apresenta a transcondutância para diferentes tensões de
substrato com dispositivos com a largura de canal igual a 10μm(A) e 3μm(B). Estes
dispositivos se comportam com dispositivos planares87, uma vez que a corrente de
dreno flui praticamente toda através da porta superior e a variação da tensão de
limiar pode ainda ser descrita pelo modelo de Lim-Fossum88.
No entanto, a partir da Figura 61, é possível notar que para transistores de
largura de canal de 10μm (Figura 61A) ainda pode ser desprezada a influência das
128
portas laterais no efeito de corpo flutuante, pois o segundo pico de gm dispara para
a mesma tensão aplicada à porta uma vez que a Segunda interface já esta
acumulada. No entanto, com a redução do WFin para 3μm (Figura 61B) esta
afirmação não é mais correta.
0.00 0.25 0.50 0.75 1.00 1.250
50
100
150
L=1μmW=10μm
VGF(V)
gm (μ
A/V
)
VGB=0V VGB=-10V VGB=-20V VGB=-30V VGB=-40V
VDS= 25mV 0.9 1.2
50
100
A
0.00 0.25 0.50 0.75 1.00 1.250
50
100
150
L=1μmW=10μm
VGF(V)
gm (μ
A/V
)
VGB=0V VGB=-10V VGB=-20V VGB=-30V VGB=-40V
VDS= 25mV 0.9 1.2
50
100
0.00 0.25 0.50 0.75 1.00 1.250
50
100
150
L=1μmW=10μm
VGF(V)
gm (μ
A/V
)
VGB=0V VGB=-10V VGB=-20V VGB=-30V VGB=-40V
VDS= 25mV 0.9 1.2
50
100
A
0.00 0.25 0.50 0.75 1.00 1.250
10
20
30
40
50
L=1μmW=3μmVDS=25mV
VGB=0V VGB=-10V VGB=-20V VGB=-30V VGB=-40V
gm (μ
A/V
)
VGF (V)
0.9 1.2
30
40
Disparo do 2º pico
B
0.00 0.25 0.50 0.75 1.00 1.250
10
20
30
40
50
L=1μmW=3μmVDS=25mV
VGB=0V VGB=-10V VGB=-20V VGB=-30V VGB=-40V
gm (μ
A/V
)
VGF (V)
0.9 1.2
30
40
Disparo do 2º pico
B
Figura 61 – Curvas da transcondutância em função da tensão aplicada à porta para
diferentes tensões de substrato com dispositivos com a largura de canal igual a
10μm(A) e 3μm(B).
Considerando a camada de inversão apenas superficial e sabendo que o
transistor estudado tem a altura do Fin de 60nm e a dopagem do silício de
129
1x1015cm-3, a depleção proveniente da porta superior é tal que depleta todo o canal
do transistor.
Usando as mesmas considerações descritas acima apenas para as portas
laterais, podem-se admitir as regiões de depleção como apresentadas na Figura 62
uma vez que o transistor seja largo.
BOX
xdmax xdmax
Influência das portas laterais
BOX
xdmax xdmax
Influência das portas laterais
Figura 62 – Perfil da estrutura FinFET que mostra apenas a influência das portas
laterais de um transistor com W grande.
Com a redução de Wfin, as depleções provenientes das portas laterais se
aproximam. Sabendo-se que para a tecnologia avaliada a dopagem do canal e
bastante baixa (1x1015cm-3), esta região de depleção máxima chega a atingir mais
de 830nm de cada lado. Sendo assim quando o foco é o efeito de corpo flutuante
não podemos dizer que dispositivos de 3μm comportam-se como os planares da
mesma tecnologia.
Com a redução ainda maior de WFin (inferiores a 1,66μm), as regiões de
depleção laterais irão interagir. Para transistores onde W é menor que duas vezes a
depleção máxima das portas laterais, a soma da interação das depleções das portas
laterais com a depleção da porta superior resulta em um forte acoplamento que
dificulta a formação de uma camada de acumulação na segunda interface.
Além da influência de WFin no efeito de corpo flutuante, a partir da Figura 61 é
possível notar que para o segundo pico ocorrer, a tensão aplicada ao substrato tem
que ser suficiente para acumular a segunda interface (VBG<-10V). No entanto, para
polarizações de substrato que promovem forte condição de acumulação (VBG<-30V)
130
a amplitude do segundo pico tende a diminuir. Este resultado pode ser atribuído ao
aumento da recombinação na segunda interface89.
0.00 0.25 0.50 0.75 1.00 1.250
10
20
30
40
50gm
(μA
/V)
VGF (V)
VGB=0V VGB=-10V VGB=-20V VGB=-30V VGB=-40V
VDS=25mV
L= 500nmW= 20nm
A
0.00 0.25 0.50 0.75 1.00 1.250
10
20
30
40
50
gm (μ
A/V
)
VGF(V)
L=0.4μm L=0.5μm L=0.7μm L=1μm L=3μm L=5μm L=10μm L=20μm
Número de Fins = 30
WFin= 20nmVGB=-40V
VDS=25mV
B
Figura 63 – Curvas da transcondutância em função da tensão aplicada à porta para
transistor de WFin de 20nm variando a polarização de substrato (A) e variando o
comprimento de canal (B).
A Figura 63 apresenta resultados da transcondutância para transistores de
WFin de 20nm. Neste caso a influência das portas laterais tornou-se maior que o
131
acoplamento vertical, então o potencial na segunda interface tende a ser mais
controlado pelo campo elétrico existente entre as duas portas que pela polarização
do substrato87. A dificuldade encontrada em acumular a segunda interface, para
tensões de substrato de até –40V, poder ser observada também pelo não
deslocamento das curvas das transcondutâncias e consequentemente pela não
variação da tensão de limiar com a polarização do substrato (Figura 63A) para esta
largura de canal. A não acumulação do substrato impede a ocorrência do efeito de
corpo flutuante estudado (Figura 63B).
Estudos recentes mostram que para tensões de substrato bastante negativas,
como por exemplo –80V ou –100V, o campo elétrico vertical volta a ter maior
influência que o campo lateral possibilitando novamente a visualização do efeito de
corpo flutuante estudado.
132
7 CONCLUSÕES DO TRABALHO
Neste trabalho foi apresentada uma análise da elevação atípica da
transcondutância em transistores da tecnologia SOI nMOSFET. Foram estudados
transistores planares de porta única, transistores de porta gêmea, transistores de
canal tensionado, transistores de múltiplas portas e também a influência da
temperatura no efeito de corpo flutuante.
Primeiramente foram estudados, através de medidas experimentais e de
simulações numéricas, os transistores de porta única parcialmente depletados.
Sabendo que para as novas tecnologias o efeito do tunelamento de corrente pela
porta do transistor não pode ser mais desprezado, estudou-se então as
componentes da corrente de porta. Apesar de o tunelamento de elétrons (EVB) e
lacunas (HVB) das bandas de valência apresentarem-se como parcelas bastante
pequenas em comparação com o tunelamento de elétrons provenientes da banda de
condução, as parcelas EVB e HVB são responsáveis pelo aumento do potencial de
corpo que por sua vez é responsável pelo aparecimento de um segundo pico da
transcondutância.
A partir das simulações foi possível obter uma melhor compreensão física do
fenômeno que leva a ocorrência do efeito de elevação atípica da transcondutância.
Além de permitir a análise da variação das dimensões dos dispositivos e das
condições de polarização, também podem ser alterados parâmetros como por
exemplo, cada componente da corrente de porta separadamente e a variação do
tempo de vida de recombinação, o que seria muito difícil a partir de medidas
experimentais.
O GIFBE é resultado da competição entre a redução da tensão de limiar
causada pelo aumento do potencial do corpo e o aumento da degradação efetiva da
mobilidade.
Como resultado da redução do comprimento de canal foi verificado que o
efeito de corpo flutuante torna-se menos pronunciado, tendendo a desaparecer para
dispositivos nanométricos. No entanto, a redução da largura do transistor não altera
a tensão de porta para a qual o efeito ocorre, apenas uma redução da amplitude do
133
segundo pico da transcondutância é observado devido á redução da área de porta
que por conseqüência reduz a corrente de tunelamento. O aumento do processo de
recombinação diminui o aumento do potencial o qual retarda o aparecimento do
efeito de corpo flutuante.
Os dispositivos totalmente depletados só apresentam o efeito estudado
quando seu substrato é polarizado com tensão negativa o suficiente para acumular a
segunda interface. Quando operando nesta situação de polarização o
comportamento deste tipo de transistor é muito semelhante ao do transistor
parcialmente depletado.
Quando o foco é o dispositivo de porta gêmea, que foi idealizado para reduzir
o efeito da elevação abrupta da corrente de dreno, o GIFBE está relacionado ao
potencial de corpo do transistor de maior comprimento de canal. O comprimento da
região n+ de contato flutuante não tem influência sobre o potencial do corpo,
conseqüentemente não influencia na tensão de porta para a qual o efeito ocorre,
porém a redução do efeito observada para este tipo de transistor é devida à
resistência série adicional proveniente desta região.
Neste trabalho também foi considerada a influência da temperatura no
comportamento do efeito de corpo flutuante. Com o aumento da temperatura
aumenta-se o processo de recombinação, o que sabe-se retardar o aparecimento do
segundo pico da transcondutância. Com a redução da temperatura, o fator de
degradação efetiva da mobilidade aumenta exponencialmente. A competição entre
estes dois efeitos resulta no comportamento do segundo pico da transcondutância
em um formato de “C” quando é analisado em função da temperatura.
A implantação de HALO não apresentou influência no GIFBE para
dispositivos de até 0,3μm de comprimento de canal, quando avaliados entre 100K e
300K.
Com a redução da espessura do óxido de porta, o segundo pico da
transcondutância tende a ocorrer para menores tensões de porta devido ao aumento
da corrente de tunelamento pela porta, assim como com o aumento da concentração
do corpo, o efeito estudado ocorre antes para dispositivos parcialmente depletados
devido a redução da camada de depleção e conseqüentemente o aumento da região
neutra. Os transistores totalmente depletados não sofrem influência da concentração
do corpo desde que a depleção não se torne menor que a espessura da camada de
silício. Considerando o deslocamento da tensão de limiar e o deslocamento de
134
segundo pico da transcondutância, com a redução da espessura do óxido de porta,
os resultados mostram uma tendência a sobreposição dos dois picos da
transcondutância. Quando o potencial de corpo aumenta de 20mV, a redução da
tensão de limiar torna-se mais importante que a degradação da mobilidade.
Neste trabalho foi também realizada uma primeira análise do efeito da
elevação abrupta da transcondutância em novas estruturas, os dispositivos de canal
tensionado e dispositivos FinFETs.
Quando avaliados os transistores de canal tensionado, notou-se um
deslocamento do segundo pico devido a alteração nos extremos dos níveis das
bandas de energia do material, porém o efeito de corpo flutuante em questão nestes
dispositivos, ocorre com menor intensidade devido a alta degradação da mobilidade
efetiva. Quando o foco passa a ser a estrutura de múltiplas portas, observou-se que
a ocorrência do efeito é fortemente dependente da largura do Fin e da dopagem do
canal, uma vez que estes parâmetros estão fortemente ligados a largura da região
de depleção e conseqüentemente ao acoplamento entre as portas laterais e superior
do transistor.
Como seqüência do trabalho poderia ainda ser realizada uma análise mais
profunda do efeito de corpo flutuante em estruturas de canal tensionado e estruturas
de múltiplas portas, onde a influência de cada porta e a interação das mesmas fosse
contabilizada em três dimensões, além do estudo deste efeito em transistores
FinFETs com o canal tensionado e que apresentem diferentes camadas de isolantes
de porta.
135
8 PUBLICAÇÕES GERADAS DURANTE O PERÍODO DO DOUTORADO
8.1 ARTIGOS EM REVISTAS
1 Electron valence-band tunnelling excess noise in twin-gate silicon-on-insulator MOSFETs. E. Simoen, C. Claeys, N. Lukyanchikova, N. Garbar, A.
Smolanka, P. Ghedini Der Agopian and J.A. Martino, Solid-State Electronics,
Volume 50, Issue 1, January 2006, Pages 52-57.
2 Impact of the twin-gate structure on the linear kink effect in PD SOI
nMOSFETS., Paula Ghedini Der Agopian, João Antonio Martino, Eddy Simoen
and Cor Claeys, Microelectronics Journal, Volume 37, Issue 8, August
2006, Pages 681-685.
3 Study of the linear kink effect in PD SOI nMOSFETs, Paula Ghedini Der
Agopian, João Antonio Martino, Eddy Simoen and Cor Claeys; Microelectronics
Journal, Volume 38, Issue 1, January 2007, Pages 114-119
4 The Gate Oxide Thickness Reduction Influence on the GIFBE in SOI Technology, Paula Ghedini Der Agopian, João Antonio Martino, Eddy Simoen,
Cor Claeys; Journal of Integrated Circuits and Systems (JICS), aceito para
publicação.
5 The Temperature Influence on the Gate-Induced Floating Body Effect Parameters in Fully Depleted SOI nMOSFETs, Paula Ghedini Der Agopian,
João Antonio Martino, Eddy Simoen, Cor Claeys; artigo aceito para publicação
na Solid-State Electronics.
136
8.2 ARTIGOS EM CONGRESSOS
1 Analysis of the Linear Kink Effect in Partially depleted SOI NMOSFETs,
Paula Ghedini. Der Agopian, João Antonio Martino, Eddy Simoen, Cor Claeys; In:
Microelectronics Technology and Devices - SBMICRO, 2005, Florianópolis -SC.
Proceedings of Microelectronics Technology and Devices SBMICRO 2005.
Pennington, New Jersey : The Electrochemical Society, INC, 2005. v. 200508. p.
512-519.
2 Series Resistance Influence on the Linear Kink Effect in Twing-Gate Partially Depleted SOI nMOSFETs, Paula Ghedini. Der Agopian, João Antonio
Martino, Eddy Simoen, Cor Claeys; In: Microelectronics Technology and Devices
- SBMICRO, 2006, Ouro-Preto -MG. Proceedings of Microelectronics Technology
and Devices SBMICRO 2006. Pennington, New Jersey : The Electrochemical
Society, INC, 2006. p. 293-300.
3 The “C” Shape Behavior of the Floating Body Effect in Function of Temperature in PD SOI nMOSFETs, Paula Ghedini Der Agopian, João Antonio
Martino, Eddy Simoen and Cor Claeys, In: Silicon-On –Insulator Technology and
Devices – SOI Symposium, 2007, Chicago IL. Pennington, New Jersey : The
Electrochemical Society, INC, 2007.. p. 107-111.
4 The Impact of the Gate Oxide Thickness Reduction on the Gate Induced Floating Body Effect in SOI nMOSFETs, Paula Ghedini Der Agopian, João
Antonio Martino, Eddy Simoen, Cor Claeys; In: Microelectronics Technology and
Devices - SBMICRO, 2007, Rio de Janeiro -RJ. Proceedings of Microelectronics
Technology and Devices SBMICRO 2007. Pennington, New Jersey : The
Electrochemical Society, INC, 2007.vol.9 n.1 p. 305-311.
5 HALO OPTIMIZATION FOR 0.13μm SOI CMOS TECHNOLOGY, Paula Ghedini
Der Agopian, Julia Maria Arrabaça and João Antonio Martino, In: Microelectronics
Technology and Devices - SBMICRO, 2008, Gramado – RS, Proceedings of
137
Microelectronics Technology and Devices SBMICRO 2008. Pennington, New
Jersey : The Electrochemical Society, INC, 2008 .vol.14 n.1 p. 111-118.
6 Analog Performance of Dynamic Threshold Voltage SOI MOSFET, Jefferson
Oliveira Amaro, Paula Ghedini Der Agopian and João Antonio Martino, In:
Microelectronics Technology and Devices - SBMICRO, 2008, Gramado –
Proceedings of Microelectronics Technology and Devices SBMICRO 2008.
Pennington, New Jersey : The Electrochemical Society, INC, 2008 .vol.14 n.1 p.
169-175. 7 Gate Induced Floating Body Effect behavior in Uniaxially Strained SOI
nMOSFETs, Paula Ghedini Der Agopian, Vinícius Heltai Pacheco, João Antonio
Martino, Eddy Simoen, Cor Claeys; Artigo submetido - EuroSOI 2009.
8.3 FORUM DE ESTUDANTES
1 Radiation Influence On SOI CMOS Devices, Marcio Martino, Marcelo Sandri,
Paula Agopian, Milene Galeti, Wilhelmus Noije and João Martino, Student Forum
on Microelectronics 2007, September 3th - 6th, 2007Rio de Janeiro, RJ - Brazil
2 The Halo Influence on PD SOI nMosfets at Low Temperature Operation, Julia
Maria Arrabaça, Paula Der Agopian and João Martino; Student Forum on
Microelectronics 2007, September 3th - 6th, 2007Rio de Janeiro, RJ – Brazil
3 Radiation Effects on Flip-Flop SOI CMOS, M. D. V. Martino, M. Sandri, P. G. D.
Agopian, M. Galeti, W. A. M. Van Noije, J. A. Martino Student Forum on
Microelectronics 2008, September 1th - 4th, 2008, Gramado, RS – Brazil
138
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145
APÊNDICE A – Exemplo de arquivo de utilizado para simulação numérica bidimensional (Atlas)
go atlas #--------------------------------------------------------------------------------------------------------------- # Definição da Grade #--------------------------------------------------------------------------------------------------------------- mesh space.mult=1.0 x.mesh loc=0.00 spac=0.05 x.mesh loc=0.23 spac=0.002 x.mesh loc=0.37 spac=0.002 x.mesh loc=0.5 spac=0.01 x.mesh loc=1.0 spac=0.01 x.mesh loc=1.23 spac=0.002 x.mesh loc=1.47 spac=0.002 x.mesh loc=1.66 spac=0.05 y.mesh loc=-0.0025 spac=0.0005 y.mesh loc=-0.002 spac=0.001 y.mesh loc=-0.001 spac=0.001 y.mesh loc=0.00 spac=0.0005 y.mesh loc=0.003 spac=0.001 y.mesh loc=0.006 spac=0.001 y.mesh loc=0.020 spac=0.01 y.mesh loc=0.040 spac=0.01 y.mesh loc=0.060 spac=0.01 y.mesh loc=0.080 spac=0.01 y.mesh loc=0.090 spac=0.01 y.mesh loc=0.095 spac=0.01 y.mesh loc=0.100 spac=0.005 y.mesh loc=0.105 spac=0.005 y.mesh loc=0.110 spac=0.01 y.mesh loc=0.200 spac=0.05 y.mesh loc=0.300 spac=0.05 y.mesh loc=0.400 spac=0.1 y.mesh loc=0.500 spac=0.1 # -------------------------------------------------------------------------------------------------------------- # Definição das Regiões da Estrutura #--------------------------------------------------------------------------------------------------------------- region num=1 y.min=-0.0025 y.max=0 oxide region num=2 x.min=0.33 x.max=1.33 y.min=0 y.max=0.005 silicon region num=3 x.min=0.33 x.max=1.33 y.min=0.005 y.max=0.100 silicon region num=4 y.min=0.100 oxide # dreno e fonte region num=5 x.max=0.25 y.min=0 y.max=0.100 silicon region num=6 x.min=1.41 y.min=0 y.max=0.100 silicon
146
# Ldd region num=7 x.min=0.25 x.max=0.33 y.min=0 y.max=0.03 silicon region num=8 x.min=1.33 x.max=1.41 y.min=0 y.max=0.03 silicon region num=9 x.min=0.25 x.max=0.33 y.min=0.03 y.max=0.100 silicon region num=10 x.min=1.33 x.max=1.41 y.min=0.03 y.max=0.100 silicon # HALO region num=11 x.min=0.33 x.max=0.395 y.min=0 y.max=0.100 silicon region num=12 x.min=1.265 x.max=1.33 y.min=0 y.max=0.100 silicon # --------------------------------------------------------------------------------------------------------------- # Definição dos Eletrodos # --------------------------------------------------------------------------------------------------------------- #--------------------------------------------------------------------------------------------------------------- # 1-GATE 2-SOURCE 3-DRAIN 4-SUBSTRATE (abaixo do óxido) # --------------------------------------------------------------------------------------------------------------- electrode name=gate x.min=0.33 x.max=1.33 y.min=-0.0025 y.max=-0.0025 electrode name=source x.min=0.0 x.max=0.10 y.min=-0.003 y.max=0.0 electrode name=drain x.min=1.56 x.max=1.66 y.min=-0.003 y.max=0.0 electrode name=substrate bottom # --------------------------------------------------------------------------------------------------------------- # Definição da concentração de dopantes # --------------------------------------------------------------------------------------------------------------- #canal doping uniform conc=1.0e18 p.type region=2 x.l=0.33 x.r=1.33 doping uniform conc=5.5e17 p.type region=3 x.l=0.33 x.r=1.33 # fonte e dreno doping gauss n.type conc=1e20 char=0.2 lat.char=0.00304 reg=5 x.r=0.25 doping gauss n.type conc=1e20 char=0.2 lat.char=0.00304 reg=6 x.l=1.41 # Ldd doping uniform conc=1e19 n.type region=7 x.l=0.25 x.r=0.33 doping uniform conc=1e19 n.type region=8 x.l=1.33 x.r=1.41 doping uniform conc=1e20 n.type region=9 x.l=0.25 x.r=0.33 doping uniform conc=1e20 n.type region=10 x.l=1.33 x.r=1.41 #HALO doping uniform conc=1e18 p.type region=11 x.l=0.33 x.r=0.395 doping uniform conc=1e18 p.type region=12 x.l=1.265 x.r=1.33 # --------------------------------------------------------------------------------------------------------------- # Definição de Cargas de Interface # --------------------------------------------------------------------------------------------------------------- interf qf=5e10 y.max=0.015 interf qf=1e11 y.min=0.085 # --------------------------------------------------------------------------------------------------------------- # Definição dos tipos de contatos # ---------------------------------------------------------------------------------------------------------------
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contact name=gate n.poly contact name=substrate workfunc=4.95 # --------------------------------------------------------------------------------------------------------------- # Definição dos modelos utilizados # --------------------------------------------------------------------------------------------------------------- models kla watt srh bgn auger consrh fldmob print hei fnord fnholes temp=293 F.AE=1.82E-3 F.AH=1.82E-3 F.BE=1.6E8 F.BH=1.6E8 mobility mod.watt mobility AL1N.WATT=-0.01 mobility AL2N.WATT=-0.2 mobility MREF1N.WATT=570 mobility MREF2N.WATT=670 material TAUN0=2.1E-6 material TAUP0=2.1E-6 # --------------------------------------------------------------------------------------------------------------- # Polarização # --------------------------------------------------------------------------------------------------------------- solve init method newton autonr trap maxtrap=10 solve prev solve vdrain=1e-7 solve vdrain=1E-6 solve vdrain=1e-5 solve vdrain=1e-4 solve vdrain=1e-3 solve vdrain=0.025 solve vgate=-1e-7 solve vgate=-1E-6 solve vgate=-1e-5 solve vgate=-1e-4 solve vgate=-1e-3 solve vgate=-0.1 solve vgate=-0.2 solve vgate=-0.3 solve vgate=-0.5 # --------------------------------------------------------------------------------------------------------------- # Rampa de tensão # --------------------------------------------------------------------------------------------------------------- log outf=tox25293.log master solve vgate=-0.5 vstep=0.01 name=gate vfinal=1.5 quit