8/7/2019 8_plc_ledder_06

1/12

1/plc_leder

Leder programiranje

1. Uvod u leder programiranjeAko se PLC posmatra kao mikroraunarski sistem, to on sasvim sigurno i jeste,

onda bi se moglo oekivati da se za njegovo programiranje koriste standardni prgramski jezici. Meutim, ako se poe od injenice da je PLC projektovan kao namenskimikroraunarski sistem za upravljanje i nadzor rada nekog procesa, i da u skladu sa timima poseban operativni sistem koji obezbeuje periodino ponavljanje sken ciklusa,onda je logino oekivati da je za njegovo programiranje razvijen i poseban programski

jezik.Kao to je ve ranije istaknuto, PLC je poetno razvijen sa idejom da zameni

relejne sisteme. To znai da se oekivalo da on realizuje odgovarajuu vremenskusekvencu logikih operacija. Pored toga, uspena primena PLC-a u praksi, zahtevala je ida se njegovo programiranje prilagodi tehnici koja je svim korisnicima relejnih sistemadobro poznata.

Kada je re o projektovanju relejnih sistema onda je zapravo potrebno da se reiproblem grafikog predstavljanja vremenske sekvence logikih operacija. Klasini logikidijagrami su izuzetno korisni za prikazivanje relacija izmeu elemenata kombinacionelogike. Meutim, oni ne pruaju mogunost za prikazivanje razliitih ulazno/izlaznihpromenljivih kao funkcija vremena. Sa druge strane, vremenski dijagrami su izuzetnopogodni za prikazivanje odnosa pojedinih promenljivih u toku vremena, ali neomoguavaju da se prikae logika koja uslovljava te odnose. U cilju spajanja obe vrsteprikazivanja, za projektovanje relejnih sistema razvijeni su leder (lestviasti) dijagrami.

Projektovanje PLC-ova je, dakle, podrazumevalo da se za njih mora razviti iodgovarajui programski jezik zasnovan na leder dijagrmima leder programski jezik.Potrebno je da se istakne da leder programski jezik nije jedini jezik za programiranjePLC-a. U upotrebi su i jezici koji koriste funkcionalne blokove, zatim jezici na bazioperacija Bool-ove algebre, BASIC orijentisani jezici, i u novije vreme objektnoorijentisani jezici tipa Visual BASIC-a. injenica je meutim da je, uprkos svojevrsnojproliferaciji programskih jezika koju je donela raunarska industrija, leder programiranje idanas posle vie od 20 godina korienja PLC-a daleko najrasprostranjeniji nainprogramiranja. Ima miljenja da je to dokaz konzervativnosti krajnjih korisnika koji sunavikli na projektovanje relejnih sistema. Izvesno je, meutim, da se i projektanti kojidolaze iz sveta raunara, koji su dakle naviknuti na korienje razliitih programskih

jezika, kada sagledaju problem koji treba da se rei opredeljuju za projektovanje ulederu.

Jedna programska linija leder jezika sastoji se iz niza grafikih simbola(programskih naredbi) koji predstavljaju razliite logike elemente i druge komponentekao to su asovnici i brojai, koji su poreani du horizontalne linije rang(rung) koja

je na oba kraja spojena sa dvema vertikalnim linijama. Prema tome, leder dijagram imaizgled lestvica, odakle potie i njegov naziv (ladder lestvice).

Svaki rang leder dijagrama sastoji se iz dva dela. Na levoj strani ranga nalazi seuslovizraen u formi kontaktne (prekidake) logike, dok se na desnoj strani ranga nalaziakcijakoja treba da se izvri ukoliko je uslov ispunjen(true) (Sl. 1).

Uslov U osnovi, grafiki simboli na levoj strani ranga odnose se ili na stanja

signala koji predstavljaju fizike ulaze PLC-a, i ije su vrednosti tokom ulaznog dela

8/7/2019 8_plc_ledder_06

2/12

2/plc_leder

sken ciklusa smetene u input image file, ili na stanja internih promenljivih, ije suvrednosti smetene u odgovarajuim datotekama. Svaki simbol predstavlja jednu

unarnu binarnu operaciju kojoj je

pridruena odgovarajua tablicaistinitosti. Uz grafiki simbol naznaavase i adresa promenljive kojapredstavlja operand. Pri ispitivanjuistinitosti uslova smatra se da se nad

svim simbolima u jednoj liniji (redna,serijska veza) obavlja logika I

operacija. To znai da je uslov istinit ukoliko je svaki pojedinani iskaz istinit. Na levojstrani ranga dozvoljena su i granjanja (paralelene veze). Pri ispitivanju istinitosti uslovaparalelene veze se tretiraju kao logika ILI operacija. To znai da e iskaz predstavljennizom paralelnih grana biti istinit, ako bar jedna od grana sadri istinit iskaz. Potrebno jeda se istakne da leva strana ranga moe biti formirana i tako da na njoj nema ni jednogsimbola. U tom sluaju smatra se da je uslov koji se na taj nain definie uvek istinit. Akcija Grafiki simboli na desnoj strani ranga odnose se ili na fiziki izlaz

(promenljive smetene u output image file, koje e biti prenete na izlaze kontrolera utoku izlaznog dela sken ciklusa) ili na interne promenljive, ije su vrednosti smeteneu odgovarajuim datotekama. Svaki simbol predstavlja jednu naredbu koja seizvrava ako je uslov na desnoj strani istinit. Uz simbol se naznaava i adresapromenljive ija se vrednost menja prilikom izvravanja naredbe, ili koja na bilo kojidrugi nain uestvuje u realizaciji naredbe (npr. otpoinjanje ili zaustavljanje nekeaktivnosti, skok na neki drugi rang, poziv potprograma itd.). Serijska vezana desnojstrani ranga nije dozvoljena, dok paralelna veza oznaava da se vie razliitihnaredbi izvravaju kao rezultat ispitivnja istinitosti jednog istog uslova.

U literaturi je uobiajeno da se i simboli koji oznaavaju uslov i simboli kojioznaavaju akciju oznaavaju kao naredbe. Otuda je neophodno da se istaknesutinska razlika izmeu naredbi uslova i naredbi akcije. Naime, izvravanje naredbiuslova obavlja se tako to se u zavisnosti od vrednosti operanda, prema pridruenojtablici istinitosti, naredbi dodeljuje vrednost(0 ili 1). Dakle, naredbe uslovase izvravajuu svakom sken ciklusa i rezultat njihovog izvoenja je vrednost naredbe. Za razliku odtoga naredbama akcije se ili dodeljuje vrednost nekoj promenljivoj ili izvrava nekadruga aktivnost. Ove naredbe se izvravaju samo ako je uslov koji im prethodi istinit(dodeljena mu je vrednost 1). Pri tome se samim naredbama akcije ne dodeljuje nikakvavrednost.

Leder program se izvrava u toku programskog dela sken ciklusa i to tako to seobrauje rang po rang u nizu kako su oni definisani. U svakom rangu ispituje se istinitostuslova i ukoliko je uslov istinit izvravaju se odgovarajue naredbe u desnom deluranga. To znai da promenljive na desnom delu ranga mogu menjati svoju vrednostsamo jedanput u toku sken ciklusa, i to upravo onda kada se odgovarajui rang ispituje.Potrebno je zapaziti, meutim, da ukoliko se promenljiva na desnoj strani ranga odnosina fiziki izlaz, vrednost izlaza nee biti promenjena u istom trenutku vremena. Naime,za vreme programskog skena menjaju se samo vrednosti promenljivih smetenih udatoteku izlaza (output image file). Tek kasnije, za vreme izlaznog dela sken ciklusa, svepromenljive iz datoteke izlazabie prenete na odgovarajue izlazne linije. Ista stvar vaii za ulazne promenljive. Drugim reima, za vreme programskog skena ispitivanje

Sl. 1 Leder rang

8/7/2019 8_plc_ledder_06

3/12

3/plc_leder

istinitosti uslova odnosi se na vrednosti promenljivih u datoteci ulaza(input image file),koje su tu upisane za vreme ulaznog dela sken ciklusa koji je prethodio programskomskenu, a ne na trenutne vrednosti promenljivih na ulaznim linijama. Naravno, svi uslovi i

naredbe koji su vezani za interne promenljive izvravaju se u trenutku skaniranjapojedinog ranga.

2. Bit naredbeBit naredbe su, kao to samo ime kae naredbe iji su operandi bitovi. Sa

gledita lokacije operanada, to znai da se oni najee nalaze u datoteci 3 (bit file),digitalnim ulaznim ili izlaznim datotekama (input image file 1 ili output image file 0) ili ukorisnikim datotekama bit tipa. Pored toga, adresirani operand moe da se nalazi i ubilo kojoj drugoj datoteci u okviru koje je mogue adresirati pojedini bit. Gledanopotpuno opte za vreme programskog skena u okviru bit naredbi ispituje se stanje

pojedinog bita, ili se njegova vrednost postavlja na 1 (set) ili na 0 (reset).Bit naredbe za definisanje uslova

Ove naredbe se postavljaju na levoj strani ranga i definiu uslov koji se odnosi na stanjebita ija je adresa definisana u naredbi. Kao rezultat izvoenja naredba dobija istinosnu

vrednost true(istinit) ili false(neistinit) .

XIC - Examine if closed (ispitivanje da li je kontakt zatvoren)

XIO - Examine if open (ispitivanje da li je kontakt otvoren)

Nazivi ove dve naredbe potiu od ispitivanja binarnnih signala koji dolaze saprekidakih kola. U tom smislu XICnaredba se odnosi na normalno otvoren prekida(ima vrednost 1 kada je prekida pritisnut), dok se XIOnaredba odnosi na normalnozatvoren prekida(ima vrednost 1 kada prekida niej pritisnut "ne a").

Bit naredbe za postavljanje vrednosti izlaza

Ovim naredbama se bitu ija je adresa navedena u naredbi dodeljuje vrednost 1ili 0. Podsetimo se da se ove nardebe nalaze na desnoj strani ranga, to znai da e seone izvriti samo ako je iskaz (uslov) na levoj strani ranga istinit.

8/7/2019 8_plc_ledder_06

4/12

4/plc_leder

OTE - Output energize (pobuivanje izlaza)

Potrebno je da se zapazi da se ovom naredbom vrednost bita ija je adresa amoe promeniti samo jedanput za vreme sken ciklusa. Ova vrednost ostaeneizmenjena sve do sledeeg sken ciklusa, kada e se pri skeniranju odgovarajuegranga ponovo ispitati uslov i izvesti odgovarajua akcija.

OTL - Output latch (pamenje izlaza)

OTL naredbom se adresovani bit moe iskljuivo postaviti na 1. Naime za razlikuod OTEnaredbe kojom se vrednost bita moe postavljati na 0 ili 1 svaki put kad se rangskenira, kod OTL naredbe vrednost bita se postavlja (leuje) na 1 u prvom skenu u

kome je uslov istinit. Nakon toga ova naredba postaje neosetljiva na istinosnu vrednostuslova. To znai da e vrednost bita ostati neizmenjena bez obzira na to kako se menjavrednost uslova.

OTU - Output unlatch (resetovanje izlaza)

OTU naredbom se adresovani bit moe iskljuivo postaviti na 0. Pri tome,vrednost bita se postavlja (leuje) na 0 u prvom skenu u kome je uslov ispunjen.Nakon toga ova naredba postaje neosetljiva na vrednost uslova.

Potrebno je da se istakne da se OTL i OUT naredba koriste uvek u paru, priemu se u obe naredbe adresira isti bit.

8/7/2019 8_plc_ledder_06

5/12

8/7/2019 8_plc_ledder_06

6/12

6/plc_leder

(Sl. 2) nekog programa. U okviru ovog ranga ispituje se stanje jedne ulazne linije koja jevezana za nulti pin ulaznog dela kombinovanogU/I modula, smetenog u slotu 1 PLC-a. Na

osnovu stanja ulazne linije generie se signal naizlaznoj liniji koja je vezana za nulti pin izlaznogdela istog U/I modula. Na slici Sl. 3 prikazan jevremenski dijagram promene signala na ulaznojliniji, vrednosti bita u input image file-u koji jepridruen toj liniji, vrednosti bita u output image file-

u i signala na izlaznoj liniji koji je sa tim bitom povezan. Predpostavljeno je da ceoprogram ima vie ulaznih signala i vie izlaznih signala ije oitavanje, odnosnogenerisanje zahteva odreeni period vremena za ulazni i izlazni sken interval. Isto tako,predpostavljeno je i da se program sastoji od vie rangova, ija obrada zahteva nekiperiod vremena (programski sken interval).

Potrebno je da se zapazi da se stanje signala na ulaznoj liniji moe promeniti ubilo kom trenutku. Meutim, vrednost bita pridruena toj liniji bie promenjena tek u tokuprvog ulaznog sken ciklusa koji nastupa posle promene stanja ulazne linije. Za vremeprogramskog skana vrednost XIC naredbe se odreuje na osnovu stanjaodgovarajueg bita, a ne njemu odgovarajueg ulaznog signala. Otuda je u prvom skenciklusu vrednost ove naredbe 0 iako je ulazni signal ve u stanju logike jedinice.Meutim, budui da je on promenio stanje tek posle prvog ulaznog skena, ta promena

jo uvek nije registrovana postavljanjem njemu odgovarajueg bita, koji je odgovaran za

vrednost XICnaredbe. U skladu sa tim, ne izvrava se OTEnaredba, pa izlazni bit i

Sl. 2 Postavljanje izlaza u zavisnosti odvrednosti ulaza

Sl. 3 Vremenski dijagram promene U/I linija i odgovarajueg ranga

8/7/2019 8_plc_ledder_06

7/12

7/plc_leder

njemu odgovarajua izlazna linija ostaju u stanju 0. Promena na ulazu dovodi dopromene ulaznog bita tek u drugom ulaznom sken ciklusu, tako da tek u drugomprogramskom ciklusu XIC naredba dobija vrednost istinit. Kao rezultat ove vrednosti

izvrava se OTEnaredba i izlazni bit postavlja na vrednost 1. U toku drugog izlaznogsken ciklusa ova vrednost prenosi se na izlaznu liniju gde se generie signal kojiodgovara logikoj jedinici.

Kanjenje izmeu trenutka u kome signal na ulaznoj liniji menja vrednost itrenutka u kome se ta promena registruje postavljanjem odgovarajueg bita, kao ikanjenje izmeu trenutka u kome izlazni bit dobija neku vrednost i trenutka kada se tavrednost pojavi na izlaznoj liniji moe se izbei posebnim neposrednim naredbama, okojima e kasnije biti vie rei.

4. Primeri

Upravljanje paljenjem sijalicePosmatra se elektrino kolo (Sl. 4) u kome sijalica S svetli kada je zatvoren

prekida P1 i jedan od prekidaa P2 ili P3.Potrebno je da se ovo elektrino kolozameni sa PLC-om.

Da bi se postavljeni zadatak reioneophodno je kao prvo da se sa kojomopremom se raspolae i da se odluikako e se ona vezati za PLC.

Predpostavimo da imamo tritastera od kojih su dva normalno

otvorena i jedan normalno zatvoren i jedno elektrino kolo u kome se nalazi sijalica kojese zatvara pomou releja.Usvojiemo da normalno otvorenitasteri obavljaju funikcijuprekidaa P1 i P3, dok enormalno zatvoren taster obavljatifunkciju prekidaa P2.

U skladu sa odabranimsenzorima i izvrnim organomneophodno je da raspolaemo satri digitalna ulaza i jednim

digitalnim izlazom. Budui daimamo PLC koji u prvom slotu imadigitalni U/I modul, moemo

izvriti vezivanje opreme. Po prirodi stvari vezaemo tri tastera za ulazne pinove 0, 1 i 2,dok e rele na izlazu biti vezano za izlazni pin 0. Shodno tome, adrese prekidaa P1, P2 iP3 su respektivno I:1/0, I:1/1 i I:1/2, dok je adresa sijalice O:1/0 (Sl. 5).

Kada je formirana ema vezivanja opreme za PLC, onda se pristupa pisanju lederprograma.

U cilju formiranja levog dela ranga treba uoiti da je uslovza paljenje sijalice dase istovremeno pritisne taster P1 i jedan od tastera P2 ili P3. Budui da su tasteri P1 i P3normalno otvoreni, pritisak na njih dovodi do zatvaranja odgovarajuih prekidakih kola,

tako da se moe detektovati pomou XICnaredbe, koja e dobiti vrednost istinitkada su

Sl. 4 Elektrino kolo

Sl. 5 Sprezanje senzora i izvrnog organa sa PLCom

8/7/2019 8_plc_ledder_06

8/12

8/plc_leder

vrednosti odgovarajuih bitova u datoteci ulaza(I:1/0 I:1/2) postavljene na 1. Pritisakna taster P2 koji je normalno zatvoren, dovodi do otvaranja njegovog prekidakog kola,to znai da se moe detektovati pomou XIOnaredbe, koja e dobiti vrednost istinit

kada je vrednost odgovarajueg bita u datoteci ulaza(I:1/1) postavljena na 0. Konano,kako se nad tasterima 2 i 3 zahteva logika ILI opreacija, to odgovarajue naredbemoraju biti vezane paralelno. Ispunjenost uslova treba da obezbedi da se na izlaznompinu generie naponski signal koji e da prouzrokuje paljenje sijalice. Ovaj zahtev semoe ostvariti OTEnaredbom. U skladu sa time odgovarajui rang leder programa imaizgled kao na Sl. 6.

Sl. 6 Leder program koji realizuje elektrino kolo

Svakom bitu koji se koristi u leder programu moe se pridruiti simboliko ime. Uprincipu nema nikakvih posebnih pravila u pogledu davanja imena. Ipak praksa jepokazala da je pogodno da se ime formira tako da to vernije opisuje fiziko znaenjesignala na koji se odnosi. Pored toga, u cilju lake provere ispravnosti programa,pogodno je da se ime formira tako da odgovara stanju pri kome bit koji se ispituje ima

vrednost 1. Potujui taj princip, u ovom primeru je bitu I:1/0 dato ime p1_on (bit I:1/0ima vrednost 1 kao je P1 pritisnut (on), dok je bitu I:1/1 dato ime p2_off (bit I:1/1 imavrednost 1 kad je P2 nepritisnut(off). U skladu sa time prva XICnaredba koja ispitujevrednost bita na adresi I:1/0 dobie vrednost istinitako bit ima vrednost 1 to znai dataster P1 jeste pritisnut. Isto tako XIOnaredba koja ispituje vrednost bita na adresiI:1/1 dobie vrednost istinit ukoliko bit nema vrednost 1, to znai da taster P2 nijenepritisnut.

Opisani sistem e ispravno raditi samo dotle dok se odgovarajui tasteri drepritisnuti. Naime, im se taster otpusti on se vraa u normalni poloaj i u sledeem skenciklusu, uslov vie nee biti ispunjen, pa e se sijalica ugasiti. Prirodno je meutim da sezahtev postavi tako da sijalica nastavi da svetli i posle otputanja tastera.

Sl. 7 Leder program koji trajno postavlja izlazni bit ("pamti" ako je uslov bio ispunjen)

8/7/2019 8_plc_ledder_06

9/12

9/plc_leder

Postavljeni zadatak moe se reiti tako to e se na neki nain upamtiti da jeuslov za paljenje sijalice u nekom trenutku bio ispunjen. U tu svrhu moe se na izlaznomdelu ranga umesto OTE naredbe postaviti OTL naredba koja e obezbediti trajno

postavljanje (leovanje) izlaza (Sl. 7).

Sl. 8 Leder program sa postupkom samodranja

Umesto korienjem naredbe OTL isti efekat se moe postii i postupkomtakozvanog samodranja kojim se zadrava vrednost izlazne promenljive i posleprestanka uslova za njeno aktiviranje. Naime, ako se u delu ranga koji predstavlja uslovdoda jo jedna paralelna grana sa XICnaredbom u kojoj se ispituje upravo bit koji sepostavlja kao izlaz tog ranga (Sl. 8) onda e, im se pritiskanjem tastera uslovprvi putispuni, odgovarajui bit biti postavljen na 1, to znai da e u sledeim sken ciklusimanaredba u paralelnoj grani stalno imati vrednost istinit, pa se vrednost izlaznog bita nee

menjati sa promenom stanja tastera.Potrebno je da se istakne da su poslednja dva primera formirana tako da e

sijalica kad se jedanput upali nastaviti da svetli neogranieno dugo.

Sl. 9 Leder program sa trajnim pamenjem uslova do ptitiska STOP tastera

Da bi se omoguilo i gaenje sijalice neophodno je da sistemu doda jo jedantaster (Stop). Pritiskom na ovaj taster, jedanput upaljena sijalica, bi bila iskljuena. Akose predpostavi da je ovaj taster normalno otvoren i da je vezan na pin 3 istog ulaznog

modula, onda se postavljeni zadatak moe realizovati na nain koji je prikazan na

8/7/2019 8_plc_ledder_06

10/12

10/plc_leder

slikama Sl. 9 i Sl. 10. Ovde je, naime na red sa delom ranga kojim se ostvaruje paljenjesijalice, vezan uslov kojim se proverava da li Stop taster nije pritisnu. Sve dok Stoptaster nije pritisnut, vrednost tog dela uslova je istinita, dakle on ne utie na ponaanje

sijalice. Kad se Stop taster pritisne, vrednost tog dela uslova postaje neistinita, a buduida je to redni (serijski) uslov, i vrednost celog ranga postaje neistinita. U tom sluaju uprogramu sa trajnim postavljanjem izlaznog bita uslov u drugom rangu postaje istinit iaktivira naredba OTU(Sl. 9). Kod reenja sa smodranjem, sama injenica da u rangu

jedan od redno vezanih uslova postaje neistinit dovodi do toga da je uslov neistinit pa seizlazni bit OTE naredbompostavlja na 0 (Sl. 10).

Sl. 10 Leder program sa samodranjem do pritiska STOP tastera

Naravno, ceo problem oko paljenja i gaenja sijalice bio bi reen rangom

koji je prikazan na slici Sl. 6, da su umesto tastera korieni dvopoloajni prekidai.

Putanje sistema u rad

Posmatra se sistem koji poinje da radi kada se pritisne START taster. Sistemnastavlja sa radom sve dok se ne pritisne stop taster. Istovremeno se zahteva da seprilikom zapoinjanja rada sistema generie impulsni signal koji realizuje brzozamrzavanje nekog LED displeja. Potrebno je da se formira leder program koji epodravati rad opisanog sistema uz predpostavku da se on puta u rad pomou jednogon/off motora.

Neka su kola koja sadre START i STOP taster kao i kolo za pobudu motoravezani za U/I modul koji je smeten u slotu 1 PLC-a i to na pinove kojima respektivno

odgovaraju adrese I:1/0, I:1/1 i O:1/0. Neka je nadalje signal koji upravlja zamrzavanjemdispleja vezan za izlazni pin ija je adresa O:1/1. Odgovarajui leder program dat je naslici Sl. 11.

U prvom rangu uslovje ispunjen ako je START taster pritisnut i STOP taster nijepritisnut. U tom sluaju generisae se signal za start motora i on e biti zaleovan, takoda se njegova vrednost nee menjati ukoliko se zbog otputanja START tastera promenivrednost uslova. Istovremeno e, prilikom pritiska START tastera, OSR naredbadetektovati promenu neistinit/istinitto e dovesti do toga da ona u tom sken ciklusudobije vrednost istinit tako da e se izvriti OTE naredba kojom se na izlazu O:1/1generie potreban impulsni signal. Sve dok se ne pritisne STOP taster, vrednost uslovau drugom rangu bie neistinita, tako da se naredba unletchnee izvravati. Kada se

pritisne STOP taster, uslov u prvom rangu postaje neistinit, to znai da se letch

8/7/2019 8_plc_ledder_06

11/12

11/plc_leder

naredba ne izvrava. Meutim, vrednost uslova u drugom rangu postaje istinita, pa seizvrava unletchnaredba, i time signal za start motora dobija vrednost logike nule, pase motor zaustavlja.

Sl. 11 Start/Stop leder program

Realizacija sekvenceDat je sistem koji sadri jedan jednosmerni solenoid (A) i dva dvosmerna (B i C).

Potrebno je realizovati sledeu sekvencu pomeranja klipova: A+ B+ C+ B- A- C- . Pritome se predpostavlja da su u poetnom trenutku svi klipovi uvueni. Granini prekidaikoji indiciraju uvuenost klipa A i B su normalno zatvoreni, dok su svi ostali graniniprekidai normalno otvoreni. Sistem se puta u rad pomou pritiska na taster i prestajesa radom kada se jedanput izvri zahtevana sekvenca.

Jedno mogue reenje postavljenog zadatkadata je na slici. Pri tome jepredpostavljeno da su granini prekidai vezani za PLC preko ulaznog modula koji senalazi u slotu 3 (adrese I:3/b), dok se pobude solenoida dobijaju preko izlaznig linijamodula u slotu 1 (adrese O:1/b). Start taster je vezan preko nultog pina modula u slotu 1(I:1/0).

Interne promenljive kreni (B3:0/0) i kraj (B3:0/2) koriste za otpoinjanje izavretak rada. Interna promenljiva vrati A (B3:0/1) slui za deaktiviranje pobude klipaA, posle ega ga opruga vraa u poetni poloaj.

Potrebno je da se obrati panja na injenicu da se, da ne bi dolo do sluajnogpomeranja klipova (izazvanog recimo nekim optereenjem), oni u izvuenom poloajudre pod naponom, sve dok ne doe trenutak za njihovo uvlaenje. Budui da se stanjegraninih prekidaa menja ima se klip pomeri, da bi se obezbedio kontinuitet napajanjakoristi se postupak samodranja (rang 3 i 4).

Zapazimo, takoe, da se stanje prekidaa koji indiciraju uvuen poloaj klipa nemoe ispitivati samo po sebi. Naime ovi prekidai su pritisnuti u poetnom stanju, pa jeneophodno utvrditi da je dolo do pokreta pre nego to su oni ponovo pritisnuti (rang 5,6 i7).

8/7/2019 8_plc_ledder_06

12/12

12/plc_leder

Sl. 12 Realizacija sekvence pomeranja klipova