CMOS 集成电路设计基础－数字集成电路基础

对逻辑门的基本要求1 ）鲁棒性（用静态或稳态行为来表示）静态特性常常用电压传输特性（ VTC ）来表示即输出与输入的关系），传输特性上具有一些重要的特征点。逻辑门的功能会因制造过程的差异而偏离设计的期望值。

（ 2 ）噪声容限：芯片内外的噪声会使电路的响应偏离设计的期望值（电感、电容耦合，电源与地线的噪声）。一个门对于噪声的敏感程度由噪声容限表示。 可靠性―数字集成电路中的噪声

噪声来源： （ 1 ）串扰（ 2 ）电源与地线噪声（ 3 ）干扰（ 4 ）失调应当区分： （ 1 ）固定噪声源（ 2 ）比例噪声源浮空节点比由低阻抗电压源驱动的节点更易受干扰设计时总的噪声容限分配给所预见的噪声源

高电平噪声容限

低电平噪声容限

最低输入高电平（ VIHmin ）最低输出高电平（ VOHmin ）最高输入低电平（ VILmax ）最高输出低电平（ VOLmax ）高电平噪声容限 (NMH) ＝ VOHmin － VIHmin低电平噪声容限 (NML) ＝ VILmax － VOLmax

理想逻辑门Ri =∞Ro =0Fanout =∞NMH = NML = VDD/2

（ 3 ）逻辑门的“单向性”：输出电平的变化不应出现在任何一个输入上但实际情况在输出与输入之间总有反馈。（如密勒效应）（ 4 ）逻辑门的扇出（ Fan-out) 和逻辑门的扇入（ Fan-in ）

（ 5 ）逻辑门的面积与复杂性（集成度与速度）（ 6 ）动态性能（由动态或瞬态响应来决定）上升时间、下降时间（ tr ， tf ）

传播时间（ tPHL ， tPLH ， tP ）

一个门的传播时间与扇出和扇入数有关测量门的延时可以用环型振荡器电路（一般至少五级反相器）实际电路的最高工作频率比环振测得的低 50-100 倍

延时的定义

环型振荡器

（ 7 ）逻辑门的功耗瞬时功耗 : p(t) =v(t)i(t) =Vsupplyi(t)峰值功耗 : Ppeak =Vsupplyipeak

平均功耗 :

Tt

tsupply

supplyTt

tave (t)dti

TVp(t)dt

T1P

功率延时积功率延时积（ PDP ） =E= 每操作消耗的能量 =Pav×tp能量延时积能量延时积（ EDP ） = 门的品质（度量）因子 = E×tp

功（热）耗对设计的要求：功耗影响设计：封装、冷却、电源线尺寸、电源容量、集成度功耗影响电路的可行性、成本、可靠性。峰值功耗（确定电源线尺寸）、平均功耗（确定冷却、对电池要求）动态功耗（翻转功耗）、静态功耗（漏电功耗）传播延时与功耗的关系：功耗延时积、能量延时积

一阶 RC 电路的延时

tp =ln (2) τ=0.69 RC这一模型可以用来模拟反相器延时

一阶 RC 电路的能耗

ddV

0

2ddLoutLddsupply

T

0

T

0

dd10 VCdVCV(t)dtiVP(t)dtE

ddV

0

2ddLoutoutLcap

T

0

T

0

outcapcap VC21dVVC(t)dtiV(t)dtPE

MOS开关及 CMOS传输门单管 MOS 开关 NMOS 单管开关 NMOS 单管开关电路如图所示， CL 为负载电容， UG 为栅电压， 设“ 1” 表示 UG=UDD “， 0” 表示 UG=0( 接地 ) 。

U i U o

C L

U G

(a )

U i U o

0 0 (ÀíÏë0)1 1 (·ÇÀíÏë1)

(b )

1

10

U G

(c )

0

1

1

U o /( U G £ U TH )

U G £ U TH

U i / ( U G £ U TH )

(a) 电路； (b) 等效开关； (c) 传输特性

(1) 当 UG=“0”( 接地 ) 时， NMOS 管截止 ( 开关断开 ) ， 输出Uo=0 。

(2) 当 UG=“1”(UDD) 时， NMOS 管导通 ( 开关合上 ) ， 此时视 Ui 的大小分两种情况：

① Ui<UG-UTH(UTH 为 NMOS 管阈值电压 ) ， 输入端呈开启状态， 设 Uo 初始值为零， 则 Ui 刚加上时， 输出端也呈开启状态， NMOS 管导通， 沟道电流对负载电容充电， 直至 Uo=Ui 。

② Ui>UG-UTH ， 输入端沟道被夹断， 此时若 Uo 初始值小于 (UG-

UTH) ， 则输出端沟道存在， NMOS 管导通， 沟道电流对 CL 充电， Uo 上升。但随着 Uo 上升， 沟道电流逐渐减小， 当 Uo 升至 (UG-

UTH) 时， 输出端沟道也被夹断， 导致 NMOS 管截止， 从而使输出电压 Uo维持在 (UG-UTH) 不变。 若此时 Ui=UG=UDD ， 则输出电压Uo 为

Uo=UG-UTH=Ui-UTH=UDD-UTH

PMOS 单管开关PMOS 单管开关电路如图所示， 其衬底接 UDD 。(1) 当 UG=“ ”１ ( 接 UDD ， 高电平 ) 时， PMOS 管截止， 开关断开， Uo=0 。(2) 当 UG=“0”( 接地， 低电平 ) 时， PMOS 管导通， 视 Ui 的大小不同， 也分两种情况：

① Ui=“1”(UDD) 时， 输入端沟道开启导通， 电流给 CL 充电， Uo

上升， 输出端沟道也开启， 开关整个接通， 有 Uo=Ui=“1”

② Ui=“0”( 低电平 ) 时， 输入端沟道被夹断， 此时要维持沟道导通， 则输出端沟道开启， 输出电压 Uo必须比 UG 高一个 PMOS 管的阈值电压 |UTHP| 。 因此， 当传输输入为 0 的信号时， 输出同样存在所谓的“阈值损失”， 即 Uo=|UTHP|

U i U o

U G

(a )

U i

0 0

1 1

(b )

U DD

U G £½¡°1¡±

0

0

U o £½0

(·ÇÀíÏë0)

(ÀíÏë1)

ʵ¼Ê±ÈÁã¸ß|U THP |

(a) 电路； (b) 等效开关

当开关控制电压 (UG) 使 MOS 管导通时， NMOS 、 PMOS 传输信号均存在阈值损失， 只不过 NMOS发生在传输高电平时， 而PMOS发生在传输低电平时。 下图给出了阈值损失的波形示意图。

U G

U i

NMOSU o

PMOSU o

U DD

U DD

0

0

U DD

U DD

U DD

(U DD £ U TH ) (U DD £ U TH )

|U THP |0

CMOS 传输门 根据 NMOS 和 PMOS 单管开关的特性， 将其组合在一起形成一个互补的 CMOS 传输门， 这是一个没有阈值损失的理想开关。CMOS 传输门电路 CMOS 传输门电路如图 所示， NMOS 管和 PMOS 管的源极、 漏极接在一起， NMOS衬底接地， PMOS衬底接 UDD(保证了沟道与衬底之间有反偏的 PN结隔离 ) ， 二者的栅极控制电压反相， 即UGP= ～ UGN 。

U i U o

U GP

U GN

U DD

U GN

U GPC L

传输门电路及栅极控制电压波形

CMOS 传输门的直流传输特性CMOS 传输门的直流传输特性如图 所示， 它不存在阈值损失问题： (1) 当 UGN=“0” ， UGP=“1” 时， N 管、 P 管均截止， Uo=0 。

(2) 当 UGN=“1”, UGP=“0” 时， Ui 由“ 0” 升高到“ 1” 的过程分为以下三个阶段 ( 分析中， 设“ 1” 为 UDD=5Ｖ，　“ 0” 为接地 (0

V ）， UTHN=|UTHP|=0.9 V):

① Ui较小， 有 UGN-Ui>UTHN N 管导通 |UGP-Ui|<UTHP P 管截止

N 管导通区 此时， N 管接近理想开关， N 管沟道电流向 CL 充电，使Uo=Ui 。

② Ui 升高， 有 UGN-Ui>UTHN N 管导通

|UGP-Ui|>|UTHP| P 管导通 此时， N 管、 P 管共同向 CL 充电， 仍使 Uo=Ui 。

双管导通区

③ Ui再升高， 接近“ 1” 时， 有 UGN-Ui<UTHN N 管截止

|UGP-Ui|>|UTHP| P 管导通P 管导通区

此时， P 管接近理想开关， P 管沟道电流向 CL 充电，使Uo=Ui

1 2 3 4 50

1

2

3

4

5

U o

N ¹Üͨ Ë«¹Üµ¼Í¨ P ¹Üͨ

U i

U GN £½5 VU GP £½0 V

U THN £½|U THP |£½0.9 V

CMOS 传输门直流传输特性

CMOS传输门的设计要点 为保证导电沟道与衬底的隔离 (PN结反偏 ) ， N 管的衬底必须接地， P 管的衬底必须接电源 (UDD) 。

沟道电流 ID 与管子的宽长比 (W/L) 成正比， 为使传输速度快， 要求 ID 大些， 沟道长度 L取决于硅栅多晶硅条的宽度， 视工艺而定。 一般 L取工艺最小宽度 (2λ ）， 那么， 要使 ID 大， 就要将沟道宽度 W 设计得大一些。

CMOS反相器

CMOS 反相器的特点（一）电压摆幅接近电源电压，噪声容限大。（二）为无比逻辑

当反相器的阈值在电压摆幅的中点时，高与低电平的噪声余量相同，此时的噪声容限最大

Ui

UDD

Uo

V2

V1

(d )

行为描述 晶体管电路 版图

3.1.1 反相器静态特性随着 Ui 由小变大 (0→UDD) ， 反相器的工作状态可分为 5 个阶段来描述。

N¹ÜºãÁ÷µ¼Í¨,

U o

A BU DD

N¹ÜÔØÖ¹,P¹Üµ¼Í¨

P¹ÜÏßÐÔµ¼Í¨

01O

U THN U iT

C

£ 1

N¹Ü¡¢P¹ÜͬʱºãÁ÷µ¼Í¨

£ 1

N¹ÜÏßÐÔµ¼Í¨,P¹ÜºãÁ÷µ¼Í¨

D

E FU DDU DD £ |U THP | U i

U iU o

(a )

U DD

(b )

反相器的直流传输特性 (a) 电路； (b) 直流传输特性

1. AB段 在 AB段， 0<Ui<UTHN, IDN=0, N 管截止， P管非恒流 (饱和 ) 导通， 有 Uo=UOH=UDD

2. BC段 UTHN<Ui<Uo+|UTHP|

即 UGDP=|Ui-Uo|<|UTHP|

3. CD段 当 Ui进一步增大， 且满足 Uo+|UTHP|≤Ui≤Uo+UTHN

N 管和 P 管的电流相等， 根据电流方程：

2

2

)(2

)(2

THPGSPN

oxpDP

THNGSNN

oxnDN

UUL

WCI

UUL

WCI

令 P

oxpP

NoxnN

LWC

LWC

DPDN

TPDDiP

DP

THNiN

DN

II

UUUI

UUI

2

2

)(2

)(2

则 且

PN

THPTHNDDTHNiT

UUUUU /1

可得反相器的阈值电压 UiT 为

4. DE段 随着 Ui继续上升， 当满足 Uo+UTHN<Ui<UDD+UTHP

时， N 管退出恒流 (饱和 ) 导通， 进入线性导通区， 而 P 管仍维持在恒流 (饱和 ) 导通区。 N 管做为 P 管的负载管， rdsn很小， 所以增益减小， Uo 变化缓慢。5. EF段 随着 Ui进一步增大， 当满足 UDD+UTHP≤Ui≤UDD

时， P 管截止， IDP=0, N 管维持非饱和导通而导致Uo=0 。

CMOS 反相器功耗1. 静态功耗 PS

当 Ui=0 时， V1 截止， V2 导通， Uo=UDD(“1” 状态 ) 。当 Ui=UDD(“1”) 时， V1 导通， V2 截止， Uo=0(“0”状态 ) 。 因此， 无论 Ui是“ 0” 或“ 1” ， 总有一个管子是截止的， ID=0, 故静态功耗 PS=ID×UDD=0

2. 动态功耗 ( 瞬态功耗 )PD

1) 对负载电容 CL 充放电的动态功耗 PD1——交流开关功耗 设输入信号 Ui 为理想方波。 当 Ui 由“ 0”→“1” 时， 输出电压 Uo 由“ 1”→“0”, V1 导通， V2 截止， IDN 使 CL放电 ( 反充电 ) ， Uo 下降。 反之 , Ui 由“ 1”→“0” 时，输出电压 Uo 由“ 0”→“1” ， V1 截止， V2 导通， IDP 给 CL 充电， Uo 上升。 因此， 在输入信号变化的一段时间内， 管子存在电流和电压， 故有功率损耗。

U i

U DD

OU o

Oi D

O

T c

T 1 T 2

U DD

i D

P

i DN

t

t

t

U iU o

C L

U DD

i DP

i DN

V 2

V 1

(a ) (b )

U i

U DD

OU o

Oi D

O

T c

T 1 T 2U DD

i DP

i DN

t

t

t

U iU o

C L

U DD

i DP

i D

N

V 2

V 1

(a ) (b )

一周内 CL 充放电使管子产生的平均功耗

1 2

0 01 )()(1 T T

DSNDNDSPDPc

D dtUidtUiT

P

式中 Tc 为输入信号周期

oDSN

oDDDSP

oLDNDP

UUUUU

dtdUCii

2

1

)(

)()(

DDcLDDOLOHcL

U

U

U

U ooDDoDDoc

LD

UfCUUUfC

dUUUUdUUTCP OL

OH

OH

OL

Ui 为非理想阶跃波形时引入的动态功耗 PD2—— 直流开关功耗 U i

U DD

U DD £ |U THP |

U THN

O

IDN IDP

IDM

O

U THP

t1 t2 t3 t4 t

t

对 NMOS 管， UGSN=Ui, 则 :

(1) 当 UGSN=Ui<UTHN 时， NMOS 管截止 ;

(2) 当 UGSN=Ui>UTHN 时， NMOS 导通。 对 PMOS 管， UGSP=Ui-UDD, 则 :

(1) 当 |UGSP|=|Ui-UDD|<|UTHP| 时， PMOS 管截止； (2) 当 |UGSP|=|Ui-UDD|>|UTHP| 时， PMOS 管导通。

因此， 在 t1 ～ t2 ， t3 ～ t4 时间段内， NMOS 管和 PMOS 管同时导通， iDN=iDP≠0, UDSN 、 UDSP 也不为 0 ， 产生瞬态功耗PD2 ， 该电流贯穿 NMOS 管和 PMOS 。 设电流峰值为 IDM ，

其平均电流近似为 IDM/2, 那么， 电源供给的平均功率 ( 也就是管子消耗的平均功率 ) 为

)(21

221 2

1

4

32

frcDDDM

t

t

t

t DDDM

DDDM

cD

ttfUI

dtUIdtUIT

P

式中： tr=t2-t1——Ui 的上升时间； tf=t4-t3——Ui 的下降时间。

22 )(2

)(2 THPDD

P

oxpTHNDD

N

oxnDM UU

LWC

UUL

WCI

总的反相器功耗 PD=PD1+PD2

由以上分析可得结论： 要降低功耗， 必须要按比例减小管子的尺寸 (CL减小 ) ， 特别是减小供电电压 UDD 。

CMOS 反相器的门延迟、 级联以及互连线产生的延迟1. CMOS 反相器的延迟分析模型 用于 CMOS 反相器延迟分析的 RC 模型如图所示， 将管子导通时的电流电压关系等效为一个电阻， 其中 RP 表示 P 管导通时的等效电阻， RN 表示 N 管导通时的等效电阻； RL 为连线电阻， CL 为负载电容。 如果反相器级联， 那么 CL代表下一级反相器的输入栅电容。

U i U o

(a )

C L

U DD

U DD

R P

S

S

R N

R L

C L

(b )

CMOS 反相器上升时间 tr 、 下降时间 tf 、 延迟时间 td 的计算 1) tr 、 tf 、 td 的定义 tr ： 输出电压 Uo从 0.1UDD 上升到 0.9UDD 所需的时间 (UDD 为 Uo 的振幅 ) 。 tf: 输出电压 Uo从 0.9UDD 下降到 0.1UDD 所需的时间。 td: Uo从 0 上升到 0.5UDD 所需的时间。 暂令 RL=0, 则 CL 充放电电路如图所示。

C L

R P

U DD0.9 U DD

0.1 U DD

t r

R N C L

U o

t f

0.9 U DD

0.1 U DD

(a ) (b )

U o ( t )

(a) CL 充电电路； (b) CL放电电路

tr 、 tf 的计算CL 充电期 Uo(t) 表达式为

)1()( LPCRt

DDo eUtU

CL放电期 Uo(t) 表达式为 LNCR

t

DDo eUtU

)(

根据 tr 和 tf 的定义， 得tr=2.2RPCL

tf=2.2RNCL

反相器延迟时间 td 的计算反相器延迟时间分上升延迟时间 tdr 和下降延迟时间 tdf,

总的平均延迟时间 td 为

2fddr

d

ttt

延迟时间 td 的含义

如果输入为理想阶跃波形， 那么经过一级非门以后其延迟时间为

4222 fr

fr

d

tttt

t

式中 tr 为反相器的上升时间 , tf 为反相器的下降时间。 经过两级反相器的延迟时间为

2fr

d

ttt

连线延迟 在版图设计中， 往往用金属和多晶硅做互连线， 而扩散层电容较大， 除短线外， 一般不宜做信号连线。 采用多晶硅做连线时， 可将其等效为若干段分布 RC网络的级联， 使信号传输速度下降， 产生延迟。 连线产生的延迟近似为

2

2rCltdl 式中： r— 单位长度连线电阻； C—连线分布电容； l—连线长度。

U i

r 1 r 2 r n r

C C Çý¶¯¼¶ C C C

l £½1mm l £½1mm

U o

C

r r

互连线的 RC 模型

逻辑扇出延迟 如果一个反相器不止驱动一个反相器， 而要同时驱动多个反相器， 我们称之为门的扇出， 扇出系数 F0 表示被驱动的门数。 所有扇出门的输入电容并联作为驱动门的负载电容 CL ，

故 CL增大了， 门的延迟时间也将增大， 而且互连线的影响也变大， 其延迟时间可近似为 tdF≈(m+F0)td1

式中： m—— 由互连线增多而带来的影响； F0—— 由扇出门带来的影响； td1—— 单个门的延迟时间 (F0=1 时 ) 。

影响传输特性的因素：（ 1 ） P 管和 N 管的宽长比（ W/L) 的比值（从设计角度）P 管和 N 管的宽长比（ W/L) 的比值不同时， VM 的值不同。工业设计中使 P 管的尺寸为 N 管的 2 倍可以节省面积，器件的二次效应（例如沟长调制和速度饱和）使这一比例更为合理。增加 P 管的宽度使 VM 移向 Vdd, 增加 N 管的宽度使 VM 移向GND, 这在某些设计中非常有用。但 VM 值对于器件尺寸较不敏感改变 VM 可以改善电路的可靠性

P 管和 N 管的宽长比（ W/L) 的比值不同时， VM 的值不同

（ 2 ）电源电压 过低的电源电压（ <0.1V 时）使 VTC 明显变差降低电源电压，

使 VTC 特性改善

降低电源电压将增加延时电源电压较低时， VTC 对器件参数的变化较为敏感降低电源电压虽降低系统内部噪声（如串扰），但外部噪声不改善。

（ 3 ）工艺偏差“好”的 MOS 管沟道较短、较宽栅氧较薄、器件阈值较低

（ 4 ）环境：例如温度温度上升时，传输特性左移。

（四）输入阻抗大，输出阻抗可设计得较小（导通电阻与管子两端的电压有关，典型值为 kΩ ）

优化反相器的速度DDn

L

av

swingLpHL

VkC

I/2VCt

（ 1 ）使电容（负载电容、自载电容、连线电容）较小漏端扩散区的面积应尽可能小输入电容要考虑： （ 1 ） Cgs 随栅压而变化（ 2 ）密勒效应（ 3 ）自举效应（ 2 ）使晶体管的等效导通电阻（输出电阻）较小：加大晶体管的尺寸（驱动能力）但这同时加大自载电容和负载电容（下一级晶体管的输入电容）

NMOS 和 PMOS 尺寸比值 β = Wp/Wn 对反相器延时的影响

（ 3 ）提高电源电压提高电源电压可以降低延时，即可用功耗换取性能。

全互补 CMOS集成门电路

PMOSÂß¼ ¿é

NMOSÂß¼ ¿é

AB

U DD

F

CMOS 与非门设计1. 电路NMOS 管串联， PMOS 管并联， A 、 B 为输入变量， F 为输出。

B

A

V P2 V P1

V N2

V N1

U DD

ABF

GND

2. 逻辑功能 该电路的逻辑功能如表 所示， 可以完成“与非”运算。

3. 与非门所用管子数 M

该电路所用管子数 M 为 M= 输入变量数 ×2

4. 与非门的 RC 模型及 tr 、 tf 计算RP1 、 RP2 分别为 PMOS 管导通时的等效电阻， RN1 、 RN2

分别代表 NMOS 管导通时的等效电阻， S1 、 S2 分别代表两个 PMOS 管的通断开关。 两个 NMOS 管串联， 只要其中的一个不导通， 则两个 NMOS 管都不导通， 因此用一个通断开关 S3 表示即可。

t r t f

S 1 S 2

R P1 R P2

U DD

U o ( t )

C L

R N1

R N2

(a ) (b )

S 3

(a) 电路； (b) 输出信号的上升时间和下降时间

根据这个 RC 模型， 从最坏情况考虑 (只有一个 P 管导通 ) ， 可得与非门输出信号的上升时间和下降时间分别为：下降时间 tf=2.2(RN1+RN2)CL≈2.2×2RN1CL

上升时间 tr=2.2RP1CL=2.2RP2CL

CMOS 或非门设计1. 电路 NMOS 管并联， PMOS 管串联。

A

B

U DD

BAF

GND(a ) (b )

R N1

S 1

R N2

S 2

U o ( t )

C L

U DD

R P1

R P2

S 3

(a) 电路； (b) RC 模型

2. 逻辑功能 F=A+B

3. tr 、 tf

tr=2.2(RP1+RP2)CL=2.2×2RP1CL

LNf

LN

f

CRt

CRt

1

1

2.22

2.2

(双管导通 )

( 单管导通， 最坏情况 )

A

B

AB

C

D

CD

C

D

A

B

CMOS 与或非门和或与非门设计 CMOS 与或非门要实现的逻辑函数为 F=!(AＢ +CD)

1. 电路 (1) NMOS 逻辑块电路的设计。 根据 NMOS 逻辑块“与串或并”的规律构成 N 逻辑块电路

A B C D

A B

C D

(2) PMOS 逻辑块电路的设计。 根据 PMOS 逻辑“或串与并”的规律构成 PMOS 逻辑块电路

(3) 将 NMOS 逻辑块与 PMOS 逻辑块连接， 接上电源和地， 构成完整的逻辑电路

A B

C D

U DD

A C

B D

CDABF

A B C D

CDABF

U DD

R P1

S 5

R P2

S 6

R P4

S 3

R P3

S 4

R N1 R N3

R N2 R N4

S 1 S 2

C L

U o ( t )

2. RC 模型及管子尺寸设计 RP1=RP2≈RP3=RP4, RN1≈RN2=RN3≈RN4 。

最坏情况下， 晶体管驱动 CL 。 CL 充电时， S5 、 S6 导通一个， S3 、 S4 导通一个。 放电时， S1 、 S2 导通一个。 因此有tr =2.2(RP1+RP3)CL=2.2×2RP1CL

tf =2.2(RN1+RN2)CL=2.2×2RN1CL