降圧コンバーター対応の 4 dc/dcエクスパンダ...lt8550 4 rev. 0 詳細：...

LT8550

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詳細：www.analog.com文書に関するご意見

降圧コンバーター対応のゲート・ドライバ内蔵4フェーズDC/DCエクスパンダ

概要LT

®8550は、同期整流式降圧DC/DCコンバータ用のマル

チフェーズ・エクスパンダです。このデバイスは任意の降圧DC/DCコンバータと連携して動作し、フェーズを追加することによって負荷電流の供給能力を増強します。各フェーズの位相をずらしてクロッキングして、リップル電流とフィルタリング容量を低減します。簡単にフェーズを追加することができ、ノイズにセンシティブな帰還信号と制御信号を配線する必要はありません。

LT8550はゲート・ドライバを内蔵しており、1デバイスあたり最大4相の降圧フェーズをサポートします。複数のLT8550を使用して、最大18フェーズを提供できます。各チャンネルの電流を正確に監視および調整し、優れたDCおよび過渡電流分担を実現します。

LT8550は100kHz～1MHzの範囲の固定スイッチング周波数で動作しますが、外部クロックに同期させることもできます。全ての登録商標および商標の所有権は、それぞれの所有者に帰属します。9077244を含む米国特許によって保護されています。

VIN

REG

VIN

POWER STAGE 1

REG

REG REG

+

+

GND 8550 TA01a

ISP

ISN

TG1

BST1

SW1

BG1

ISP1

ISN1

10Ω

1nF

100µF47µF×2

47µF×2

150µF×2

10Ω

10Ω

33nF

220pF

10µF

10Ω

0.22µF

1nF

SENSEN

SENSEP

HG

CBOOT

SW

LG

100µF47µF×2

47µF×2

150µF×2

0.22µF

POWER STAGE 2

POWER STAGE 3

POWER STAGE 4

VOUT

VOUT

VOUT

ENOUT CLK1 REGSNS TGSR TGSH TGSLBGSHVIN

SHDNREGIS

REGDRV

REGPHS1PHS2ILIMVCCPHS3SYNC

RT/MSIAMPP

IAMPN

CTRL1

VREF

CTRL2

VC

RT SS EN/UVLO SYNC VCC_INT GND

FB

VIN

200k47k

1Ω

10nF1nF

22µF

1.3µH 2.5mΩ

1.3µH 2.5mΩ

88.7k

12.1k100k

RHOT45.3k

10k

2.2µF

4.7nF

4.7µF137k

1µF

RNTC680k

LT8550

LT3741

PINS FORPOWER

STAGE2,3,4

24k

62k

4.7µF

1Ω

PINS NOT SHOWNIN THIS CIRCUIT: ISP2, ISN2, BST2, TG2, SW2, BG2 ISP3, ISN3, BST3, TG3, SW3, BG3 ISP4, ISN4, BST4, TG4, SW4, BG4, CLK2, TGBUF, BGBUF, MODE

VIN14V TO

36V

MP

VOUT10V/100A MAX

標準的応用例 10V/100A降圧位相エクスパンダ・システム

特長nn 1つのチップあたり最大4フェーズまで拡張可能nn 入力／出力電圧：最大80Vnn 複数のチップをカスケード接続して大電流アプリケーションに対応

nn 20°～180°の範囲の最大18の異なるフェーズをサポートnn 各フェーズは位相角を共有可能nn 優れたDCおよび過渡電流分担nn 位相同期可能な固定周波数：125kHz～1MHznn 双方向電流をサポートnn RSENSEまたはDCRによる電流検出nn ノイズにセンシティブな帰還信号と制御信号の配線は不要

nn 52ピン（7mm×8mm）QFNパッケージ

アプリケーションnn 大電流の分散給電システムnn 通信システム、データ通信システム、およびストレージ・システム

nn 産業用および自動車用機器

https://www.analog.com/jp/LT8550?doc=LT8550.pdf

https://www.analog.com/jp

https://form.analog.com/Form_Pages/feedback/documentfeedback.aspx?doc=LT8550.pdf&product=LT8550&Rev=0

https://www.analog.com/jp/LT8550

LT8550

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詳細：www.analog.com

発注情報鉛フリー仕上げテープ＆リール製品マーキング* パッケージ温度範囲LT8550EUKG#PBF LT8550EUKG#TRPBF 8550 52-PIN (7mm × 8mm) Plastic QFN –40°C to 125°CLT8550IUKG#PBF LT8550IUKG#TRPBF 8550 52-PIN (7mm × 8mm) Plastic QFN –40°C to 125°C更に広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。*温度グレードは出荷時のコンテナのラベルで識別されます。テープ＆リールの仕様。一部のパッケージは、#TRMPBF接尾部の付いた指定の販売経路を通じて500個入りのリールで供給可能です。

絶対最大定格

SW1/2/3/4 ................................................................80V（Note 5）ISP1/2/3/4、ISN1/2/3/4、ISP、ISN、

VIN、REGIS、REGDRVの電圧（Note 2） ..................–0.3V～80VSHDNの電圧 ...........................................................–0.3V～70VTGSLの電圧 ................................................................–3V～80VTGSHの電圧 ...............................................................–3V～86VTG1/2/3/4、BST1/2/3/4、TGSRの電圧 ..................... –0.3V～86VBG1/2/3/4、RT/MS、SYNC、PHS1/2/3、

CLK1/2、REGSNS、IAMPP、ILIM、BGSH、 BGBUF、TGBUF、ENOUT、MODE、VCC、 REG、（BST-SW）1/2/3/4、（TG-SW）1/2/3/4、（VIN-REGDRV）、（TGSR-TGSL）、（TGSH-TGSL）の電圧 ........................................ –0.3V～6.0V

IAMPNの電圧 ..........................................................–0.6V～0.6V（ISP-ISN）1/2/3/4、（ISP-ISN）の電圧 .......................–0.3V～0.3V動作ジャンクション温度範囲（Note 3） LT8550E ...........................................................–40°C～125°C LT8550I ............................................................–40°C～125°C保存温度範囲.....................................................–65°C～150°C

（Note 1）

1615 17 18 19

TOP VIEW

53GND

UKG PACKAGE52-LEAD (7mm × 8mm) PLASTIC QFN

TJMAX = 125°C, θJA = 31°C/W, θJC = 2°C/WEXPOSED PAD (PIN 53) IS GND, MUST BE SOLDERED TO PCB

20 21 22 23 24 25 26

5152 50 49 48 47 46 45 44 43 42 41

33

34

35

36

37

38

39

40

8

7

6

5

4

3

2

1BG4

BG3

REG

SW3

TG3

BST3

BST2

TG2

SW2

BG2

BG1

BGBUF

TGBUF

BST1

REGSNS

ISN4

ISP4

ISN2

ISP2

ISN

ISP

IAMPP

IAMPN

SHDN

MODE

VCC

ENOUT

ILIM

BST4

TG4

SW4

V IN

REGD

RV

REGI

S

ISN3

ISP3

ISP1

ISN1

NC PHS3

TG1

SW1

TGSR

TGSH

TGSL

CLK2

CLK1

BGSH

SYNC

PHS2

PHS1

RT/M

S

32

31

30

29

28

27

9

10

11

12

13

14

ピン配置



https://www.analog.com/media/en/package-pcb-resources/package/tape-reel-rev-n.pdf

LT8550

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電気的特性

PARAMETER CONDITIONS MIN TYP MAX UNITS

VIN Operating Voltage Range For Min Spec VCC, REG = 0V l 3.6 80 V

VIN Quiescent Current REG = VCC = 5V, REGDRV REGIS Floating 800 µA

VIN Quiescent Current in Shutdown 2 µA

VCC Quiescent Current Not Switching 5 mA

VCC Undervoltage Lockout VCC Falling, REG = VCC l 3.3 3.55 3.8 V

VCC Undervoltage Lockout Hysteresis REG = VCC 0.1 V

SHDN Input Voltage High SHDN Falling l 1.05 1.15 1.25 V

SHDN Input Voltage High Hysteresis 60 mV

SHDN Input Voltage Low Device Disabled, Low Quiescent Current, VCC = 3V, REG = 3V l 0.3 V

SHDN Pin Bias Current VSHDN = 3V VSHDN = 12V

0 8.5

1 20

μA μA

MODE Low Falling Threshold Slave LT8550 l 0.5 V

MODE High Rising Threshold Slave LT8550 l 4.5 V

MODE Output Voltage Low Master LT8550, 200µA into MODE Pin 50 mV

MODE Output Voltage High Master LT8550, 20µA Out of MODE Pin 4.8 V

MODE Pin Impedance in Middle State Master LT8550 9 k Ω

ENOUT Output Voltage Low Master LT8550, 1mA into ENOUT Pin, VCC, REG in UVLO 60 mV

ENOUT Leakage Current ENOUT = 5V, REG, VCC = 3V 0.2 1 µA

ENOUT Rising Threshold 2.1 V

ENOUT Threshold Hysteresis 0.4 V

電流検出Maximum Positive Current Sense Voltage, (ISPn-ISNn)

ILIM = 0V, ISNn = 12V, ISPn Rising ILIM = REG, ISNn = 12V, ISPn Rising ILIM = Float, ISNn = 12V, ISPn Rising

l

l

l

27 56

84.5

30 60 90

32.5 64

95.5

mV mV mV

Maximum Negative Current Sense Voltage, (ISNn-ISPn)

ILIM = 0V, ISNn = 12V, ISPn Falling ILIM = REG, ISNn = 12V, ISPn Falling ILIM = Float, ISNn = 12V, ISPn Falling

l

l

l

26.5 55.5 84

30 60 90

33 64.5 96

mV mV mV

ISP, ISN Common Mode Operating Voltage Range l 0 80 V

ISPn, ISNn Common Mode Operating Voltage Range

l 0 80 V

ILIM High Rising Threshold l 4.65 V

ILIM High Threshold Hysteresis 90 mV

ILIM Low Falling Threshold l 0.3 V

ILIM Low Threshold Hysteresis 80 mV

ILIM Impedance at Floating 11 k Ω

IAMPP Output Voltage (ISP-ISN) = 30mV, ILIM = 0V, Master LT8550, ISN = 12V (ISP-ISN) = 0mV, ILIM = 0V, Master LT8550, ISN = 12V (ISP-ISN) = –30mV, ILIM = 0V, Master LT8550, ISN = 12V (ISP-ISN) = 60mV, ILIM = REG, Master LT8550, ISN = 12V (ISP-ISN) = 0mV, ILIM = REG, Master LT8550, ISN = 12V (ISP-ISN) = –60mV, ILIM = REG, Master LT8550, ISN = 12V (ISP-ISN) = 90mV, ILIM = Float, Master LT8550, ISN = 12V (ISP-ISN) = 0mV, ILIM = Float, Master LT8550, ISN = 12V (ISP-ISN) = –90mV, ILIM = Float, Master LT8550, ISN = 12V

l

l

l

l

l

l

l

l

l

2.33 1.33 0.33 2.33 1.35 0.34 2.33 1.35 0.34

2.40 1.40 0.40 2.40 1.40 0.40 2.40 1.40 0.40

2.47 1.47 0.47 2.47 1.45 0.46 2.47 1.45 0.46

V V V V V V V V V

lは全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、VIN = 12V、REG = 5V、VCC = 5V、SHDN = 「H」。



LT8550

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電気的特性


(ISPn-ISNn) Voltage In Regulation IAMPP = 2.20V, IAMPN = 0V, ILIM = 0V, ISNn = 12V IAMPP = 0.60V, IAMPN = 0V, ILIM = 0V, ISNn = 12V IAMPP = 2.20V, IAMPN = 0V, ILIM = REG, ISNn = 12V IAMPP = 0.60V, IAMPN = 0V, ILIM = REG, ISNn = 12V IAMPP = 2.20V, IAMPN = 0V, ILIM = Float, ISNn = 12V IAMPP = 0.60V, IAMPN = 0V, ILIM = Float, ISNn = 12V

l

l

l

l

l

l

21.25 –26.75

45.0 –51.0 67.25

–76.75

26.75 –21.25

51.0 –45.0 76.75

–67.25

mV mV mV mV mV mV

(ISP-ISN) to IAMPP Voltage Gain ILIM = 0V, Master LT8550, ISN = 0V ILIM = REG, Master LT8550, ISN = 0V ILIM = FLOAT, Master LT8550, ISN = 0V

33.3 16.7 11.1

IAMPP Sourcing Current Limit (ISP-ISN) = 0mV, Master LT8550 l 250 µA

IAMPP Sinking Current Limit (ISP-ISN) = 0mV, Master LT8550 l 60 µA

IAMPP Load Regulation ILOAD = –200µA to 50µA, Master LT8550 1 mV

IAMPP Pin Bias Current IAMPP = 1.2V, Slave LT8550 IAMPP = 2.4V, Slave LT8550

3 6

μA μA

Mismatch Between (ISPn-ISNn) and Master LT8550’s (ISP-ISN) in Regulation

ILIM = REG l –6 –4.75

6 4.75

% %


ILIM = FLOAT l –6 –5.5

6 5.5

% %


ILIM = 0V l –10 –8

10 8

% %

発振器CLK1 Frequency RT/MS = 24.3k Ω , Master LT8550

RT/MS = 100 k Ω , Master LT8550 RT/MS = 249k Ω , Master LT8550

l

l

l

900 236 90

1000 250 100

1100 264 110

kHz kHz kHz

Switching Frequency Range Free-Running Synchronizing

l

l

100 125

1000 1000

kHz kHz

SYNC High Level for Synchronization l 1.2 V

SYNC Low Level for Synchronization l 0.8 V

CLK1, CLK2 Rise Time CLOAD = 220pF, Master LT8550 (Note 4) 7 ns

CLK1, CLK2 Fall Time CLOAD = 220pF, Master LT8550 (Note 4) 5 ns

CLK2 Rising Threshold Slave LT8550 l 4.0 V

CLK2 Falling Threshold Slave LT8550 l 1.0 V

PHS1, PHS2 High Rising Threshold l 4.65 V

PHS1, PHS2 High Threshold Hysteresis 80 mV

PHS1, PHS2 Low Falling Threshold l 0.3 V

PHS1, PHS2 Low Threshold Hysteresis 80 mV

PHS1, PHS2 Impedance at Floating 11 k Ω

PHS3 Rising Threshold l 4.65 V

PHS3 Threshold Hysteresis 80 mV

REG LDO

REG Voltage REGSNS = 5V, IAMPN = 0V, ILOAD = 45mA l 4.9 5.1 5.3 V

REG LDO Current Limit VIN = 12V, REGSNS = 5V, REG, VCC = 4V VIN = 24V, REGSNS = 5V, REG, VCC = 4V

250 145

mA mA

REG LDO Gate Drive Clamp Voltage (VIN – REGDRV) Voltage, REG, VCC = 4.5V 5.3 V

REG Load Regulation ILOAD = 0 to 100mA, REGSNS = 5V, IAMPN = 0V 90 mV

REGSNS Pin Bias Current REGSNS = 5V 12 µA




LT8550

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電気的特性


ゲート・ドライバTG1, TG2, TG3, TG4 Rise Time CLOAD = 3.3nF, SWx = 0V, BSTx = 5V (Note 4) 30 ns

TG1, TG2, TG3, TG4 Fall Time CLOAD = 3.3nF, SWx = 0V, BSTx = 5V (Note 4) 20 ns

BG1, BG2, BG3, BG4 Rise Time CLOAD = 3.3nF (Note 4) 50 ns

BG1, BG2, BG3, BG4 Fall Time CLOAD = 3.3nF (Note 4) 27 ns

Bottom & Top Gate Non-Overlap Time TG Falling to BG Rising, CLOAD = 3.3nF (Note 4) BG Falling to TG Rising, CLOAD = 3.3nF (Note 4)

85 80

ns ns

Bottom & Top Gate Minimum Off-Time CLOAD = 3.3nF (Note 4) 140 ns

プライマリ・ゲート・センシングBGSH Rising Threshold l 4.0 V

BGSH Falling Threshold l 1.0 V

BGSH Threshold Hysteresis 1.4 V

BGSH to BGBUF Delay CLOAD = 220pF, Master LT8550 (Note 4) 45 ns

BGBUF Rise Time CLOAD = 220pF, Master LT8550 (Note 4) 8 ns

BGBUF Fall Time CLOAD = 220pF, Master LT8550 (Note 4) 6 ns

TGSH Rising Threshold TGSR = 5V, TGSL = 0V l 4.0 V

TGSH Falling Threshold TGSR = 5V, TGSL = 0V l 1.0 V

TGSH Threshold Hysteresis 1.4 V

TGSH to TGBUF Delay CLOAD = 220pF, Master LT8550 (Note 4) 45 ns

TGBUF Rise Time CLOAD = 220pF, Master LT8550 (Note 4) 8 ns

TGBUF Fall Time CLOAD = 220pF, Master LT8550 (Note 4) 6 ns


Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可能性がある。また、長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与える恐れがある。

Note 2：REGDRV、BG1、BG2、BG3、BG4、TG1、TG2、TG3およびTG4ピンには正または負の電圧源または電流源を印加してはならない。印加すると、永続的な損傷が生じる場合がある。Note 3：LT8550Eは、0°C～125°Cのジャンクション温度で性能仕様に適合することが確認されている。–40°C～125°Cの動作ジャンクション温度範囲での仕様は、設計、特性評価および統計学的なプロセス・コントロールとの相関で確認されている。LT8550Iは、–40°C～125°Cのジャンクション温度で性能仕様に適合することが確認されている。

Note 4：立上がり時間と立下がり時間は10%と90%のレベルを使用して測定されている。遅延時間は50%レベルを使用して測定されている。Note 5：SW1/2/3/4ピンの負電圧は、アプリケーションでは外付けNMOSデバイスのボディ・ダイオードまたは並列ショットキー･ダイオード（存在する場合）によって制限される。SW1/2/3/4ピンは、グラウンドからダイオードの電圧降下分を超えたこれらの負電圧に耐性を持つことが設計により確認されている。



LT8550

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代表的な性能特性特に指定がない限り、TA = 25°C。

REG LDOの負荷レギュレーション REGの電圧とREGSNSの電圧 REG LDOの電流制限

REGの自己消費電流と VINの電圧、スイッチングなし

REGの自己消費電流と温度、スイッチングなし REG LDOのライン・レギュレーション

VCCの自己消費電流と VINの電圧、スイッチングなし

VCCの自己消費電流と温度、スイッチングなし VCCのUVLO閾値

REG LDO LOAD CURRENT (mA)0 45 90 135 180 225

4.8

4.9

5.0

5.1

5.2

5.3

REG

VOLT

AGE

(V)

8550 G01

T = 25°CREGSNS = 5VIAMPN = 0VVIN = 12V

REGSNS VOLTAGE (V)3 3.5 4 4.5 5 5.5 6

4.0

4.3

4.6

4.9

5.2

5.5

REG

VOLT

AGE

(V)

8550 G02

T = 25°C

IAMPN = 0.1VIAMPN = 0VIAMPN = –0.1V

T = 25°C

VIN VOLTAGE (V)0 10 20 30 40 50 60 70 80

0

60

120

180

240

300

REG

LDO

CURR

ENT

LIM

IT (m

A)

8550 G03

VIN VOLTAGE (V)5 15 25 35 45 55 65 75 85

5.0

7.5

10.0

12.5

15.0

17.5

20.0

REG

QUIE

SCEN

T CU

RREN

T (µ

A)

8550 G04

T = 130°CT = 25°CT = –50°C

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

5.0

7.5

10.0

12.5

15.0

17.5

20.0

22.5

25.0

REG

QUIE

SENC

T CU

RREN

T (µ

A)

8550 G05

VIN = 6VVIN = 12VVIN = 80V

LOAD = 0mAT = 25°CREGSNS–IAMPN = 5V

VIN VOLTAGE (V)0 10 20 30 40 50 60 70 80

4.3

4.4

4.5

4.6

4.7

4.8

4.9

5.0

5.1

5.2

5.3

REG

VOLT

AGE

(V)

8550 G06

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

3.0

3.2

3.4

3.6

3.8

4.0

VCC

UVLO

THR

ESHO

LD (V

)

8550 G09

T = 25°CT = 150°CT = –50°C

VIN VOLTAGE (V)0 10 20 30 40 50 60 70 80

4.9

5.0

5.1

5.2

5.3

V CC

QUIE

SCEN

T CU

RREN

T (m

A)

8550 G07


TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

4.9

5.0

5.1

5.2

5.3

V CC

QUIE

SCEN

T CU

RREN

T (m

A)

8550 G08



LT8550

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SHDNピンの閾値 VINのUVLO閾値VINの自己消費電流と VINの電圧、スイッチングなし

VINの自己消費電流と温度、スイッチングなし SHDNピンの電流と電圧

IAMPP-IAMPNの電圧と（ISP-ISN）の電圧

正の最大電流制限と温度負の最大電流制限と温度 PHS1ピンの電流

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

1.10

1.15

1.20

1.25

1.30

SHDN

PIN

THR

ESHO

LD (V

)

8550 G10

FALLING

RISING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

3.0

3.1

3.2

3.3

3.4

3.5

VIN

UVLO

THR

ESHO

LD (V

)

8550 G11

T = 130°C

T = 25°C

T = –50°C

VIN VOLTAGE (V)5 15 25 35 45 55 65 75 85

4.8

4.9

5.0

5.1

5.2

5.3

5.4

5.5

5.6

V IN

QUIE

SCEN

T CU

RREN

T (m

A)

8550 G12

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

4.7

4.9

5.1

5.3

5.5

5.7

V IN

QUIE

SENC

T CU

RREN

T (m

A)

8550 G13


SHDN PIN VOLTAGE (V)0 10 20 30 40 50 60 70

0

5

10

15

20

25

30

SHDN

PIN

CUR

RENT

(µA)

8550 G14

T = 150°CT = 25°CT = –50°C

T = 25°C

ISP–ISN VOLTAGE (mV)–90 –60 –30 0 30 60 90

0.2

0.5

0.8

1.1

1.4

1.7

2.0

2.3

2.6

IAM

PP–I

AMPN

VOL

TAGE

(V)

8550 G15

ILIM = FLOATILIM = REGILIM = GND

ILIM = REG

ILIM = FLOAT

ILIM = GND

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

20

30

40

50

60

70

80

90

100

MAX

IMUM

POS

ITIV

E CU

RREN

T LI

MIT

(mV)

8550 G16

ILIM = FLOAT

ILIM = REG

ILIM = GND

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

–100

–90

–80

–70

–60

–50

–40

–30

–20

MAX

IMUM

NEG

ATIV

E CU

RREN

T LI

MIT

(mV)

8550 G17

T = 25°C

PHS1 PIN VOLTAGE (V)0 1 2 3 4 5

–180

–120

–60

0

60

120

180

PHS1

PIN

CUR

RENT

(µA)

8550 G18



LT8550

8Rev. 0



PHS1のハイ・スレッショールド電圧と温度

PHS1のロー・スレッショールド電圧と温度 PHS2ピンの電流

PHS2のハイ・スレッショールド電圧と温度

PHS2のロー・スレッショールド電圧と温度 PHS3ピンの電流

PHS3のスレッショールド電圧と温度 ILIMピンの電流と電圧

ILIMのハイ・スレッショールド電圧と温度

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

4.25

4.30

4.35

4.40

4.45

4.50

PHS1

VOL

TAGE

(V)

8550 G19

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

0.4

0.5

0.6

0.7

0.8

PHS1

VOL

TAGE

(V)

8550 G20

T = 25°C


–180

–120

–60

0

60

120

180

PHS2

PIN

CUR

RENT

(µA)

8550 G21

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

4.25

4.30

4.35

4.40

4.45

4.50

PHS2

VOL

TAGE

(V)

8550 G22

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

0.4

0.5

0.6

0.7

0.8

PHS2

VOL

TAGE

(V)

8550 G23

T = 25°C


0

5

10

15

20

25

30

35

40

PHS3

PIN

CUR

RENT

(µA)

8550 G24

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

4.25

4.30

4.35

4.40

4.45

4.50

PHS3

VOL

TAGE

(V)

8550 G25ILIM VOLTAGE (V)

0 1 2 3 4 5–180

–120

–60

0

60

120

180

ILIM

PIN

CUR

RENT

(µA)

8550 G26

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

4.20

4.25

4.30

4.35

4.40

ILIM

VOL

TAGE

(V)

8550 G27



LT8550

9Rev. 0



ILIMのロー・スレッショールド電圧と温度 ENOUTのスレッショールド電圧 TGSR-TGSLのUVLO閾値

発振周波数と温度 BST-SWのUVLO閾値

効率および電力損失と負荷電流 - LT8550 + LT3763

0Aから80Aの負荷応答 - LT3741 + LT8550

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

0.3

0.4

0.5

0.6

0.7

0.8

0.9

ILIM

VOL

TAGE

(V)

8550 G28

RISING

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

1.6

1.7

1.8

1.9

2.0

2.1

2.2

2.3

ENOU

T TH

RESH

OLD

VOLT

AGE

(V)

8550 G29

FALLING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

2.20

2.25

2.30

2.35

2.40

TGSR

–TGS

L UV

LO T

HRES

HOLD

(V)

8550 G30

RT = 249K

RT = 100K

RT = 49.9K

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

0

100

200

300

400

500

600

OSCI

LLAT

OR F

REQU

ENCY

(kHz

)

8550 G31

FALLING

RISING

TEMPERATURE (°C)–50 –25 0 25 50 75 100 125 150

3.3

3.4

3.5

3.6

3.7

BST–

SW U

VLO

THRE

SHOL

D (V

)

8550 G32

VOUT = 12V

EFFICIENCY

POWER LOSS

fs = 250kHz

24VIN–W/O SHEDDING24VIN–W/ SHEDDING56VIN–W/O SHEDDING56VIN–W/ SHEDDING

LOAD CURRENT (A)0.1 1 10 100

0

10

20

30

40

50

60

70

80

90

100

1

10

100

1k

EFFI

CIEN

CY (%

)

POWER LOSS (W

)

8550 G33

400µs/DIV

EXPANDER IL410A/DIV

EXPANDER IL310A/DIV

EXPANDER IL210A/DIV

PRIMARY IL10A/DIV

8550 G34

fS = 350kHzVIN = 24VVOUT = 6V



LT8550

10Rev. 0


ピン機能REG（ピン3）：REG LDOの出力。ゲート･ドライバの電源。このピンは、4.7µF以上の低ESRセラミック・コンデンサを使用してグラウンドにデカップリングします。このピンは外部PMOSのドレイン側に接続します。

BG1、BG2、BG3、BG4（ピン11、10、2、1）：下側のゲート・ドライバ出力。これらのピンは、下側NチャンネルMOSFETのゲートを駆動します。これらのピンの電圧振幅はグラウンドからREGまでです。

BGBUF（ピン12）：ロジック出力ピン。このピンは、BGSHがロジック・ハイのときはREGに引上げられ、BGSHがロジック・ローのときはグラウンドに引き下げられます。スレーブLT8550では、このピンはフロート状態のままにしておきます。詳細については、アプリケーション情報のセクションを参照してください。

TGBUF（ピン13）：ロジック出力ピン。マスタLT8550では、このピンは、（TGSH-TGSL）がロジック・ハイのときはREGの電圧に引上げられ、（TGSH-TGSL）がロジック・ローのときはグラウンドに引き下げられます。スレーブLT8550では、このピンはフロート状態のままにしておきます。詳細については、アプリケーション情報のセクションを参照してください。

BST1、BST2、BST3、BST4（ピン14、7、6、52）：フロート・ドライバの昇圧電源。ブートストラップ・コンデンサの（+）端子をこのピンに接続します。このピンは、REGよりもダイオードの電圧降下分だけ低い電圧からVIN + REGまで振幅します。

TG1、TG2、TG3、TG4（ピン15、8、5、51）：上側のゲート・ドライバ出力。このピンは、スイッチ・ノード電圧にREGを重畳した電圧に等しい電圧振幅を持つフローティング・ドライバ出力です。

SW1、SW2、SW3、SW4（ピン16、9、4、50）：スイッチ・ノード。これらのピンの電圧振幅は、グラウンドよりダイオードの電圧降下分だけ低い電圧からVINまでです。

TGSR（ピン17）：プライマリ・チャンネルの上側ゲート検出回路のレール。マスタLT8550では、このピンはプライマリ・チャンネルの上側ゲート・ドライバの昇圧ノードに接続します。このピンとTGSHピン、TGSLピンを組み合わせて、プライマリ・チャンネルの上側MOSFETの状態を検出します。スレーブLT8550では、このピンはREGに接続します。

TGSH（ピン18）：プライマリ・チャンネルの上側ゲート検出回路の入力。マスタLT8550では、このピンはプライマリ・チャンネルの上側MOSFETのゲートに接続します。このピンと

TGSRピン、TGSLピンを組み合わせて、プライマリ・チャンネルの上側MOSFETの状態を検出します。スレーブLT8550では、このピンはマスタLT8550のTGBUFピンに接続します。

TGSL（ピン19）：プライマリ・チャンネルの上側ゲート検出回路の下側レール。マスタLT8550では、このピンはプライマリ・チャンネルの上側MOSFETのソースに接続します。このピンとTGSRピン、TGSHピンを組み合わせて、プライマリ・チャンネルの上側MOSFETの状態を検出します。スレーブLT8550

では、このピンはグラウンドに接続します。

CLK1、CLK2（ピン21、20）：クロック・ピン。これらの2本のピンを使用して、プライマリ・チャンネルと他の全てのチャンネルを同期させます。詳細については、アプリケーション情報のセクションを参照してください。

BGSH（ピン22）：プライマリ・チャンネルの下側ゲート検出回路のロジック入力。マスタLT8550では、このピンはプライマリ・チャンネルの下側MOSFETのゲートに接続します。このピンを使用して、プライマリ・チャンネルの下側MOSFETの状態を検出します。スレーブLT8550では、このピンはマスタLT8550のBGBUFピンに接続します。

SYNC（ピン23）：スイッチング周波数を外部クロックに同期させるには、単にこのピンをクロックで駆動します。クロックの電圧ハイ・レベルは1.2Vを超えなければならず、電圧ロー・レベルは0.8Vより低くなければなりません。このピンを0.8V

未満にすると、内部自走クロックに戻ります。代表的なアプリケーションのセクションを参照してください。

PHS1、PHS2（ピン25、24）：フェーズ選択ピン。これらのピンとPHS3およびRT/MSピンを組み合わせて、各チャンネルのスイッチング周波数と位相を設定します。PHS1とPHS2は3レベル入力ピンであり、フロート状態、REG、またはグラウンドに設定できます。PHS1/PHS2がフロート状態のときは、PHS1/

PHS2とグラウンドの間に1nFコンデンサを追加します。詳細については、動作のセクションを参照してください。

RT/MS（ピン26）：タイミング抵抗ピンおよびマスタ・スレーブ選択ピン。このピンとPHS1、PHS2およびPHS3ピンを組み合わせて、各チャンネルのスイッチング周波数と位相を設定します。このピンとグラウンドの間に抵抗を接続すると、チップはマスタLT8550として設定されます。このピンをREGピンに接続すると、チップはスレーブLT8550として設定されます。詳細については、アプリケーション情報のセクションを参照してください。

（QFN）



LT8550

11Rev. 0


ピン機能ILIM（ピン27）：最大電流検出電圧プログラミング・ピン。このピンを使用して、プライマリ・チャンネルの電流検出アンプと拡張チャンネルの電流検出アンプの最大検出電圧を設定します。これは3レベル入力ピンです。このピンをグラウンドに接続するか、REGに接続するか、フロート状態のままにしておくと、最大電流検出電圧はそれぞれ30mV、60mV、90mV

に設定されます。ILIMがフロート状態のときは、ILIMとグラウンドの間に1nFコンデンサを追加します。

ENOUT（ピン28）：マスタLT8550では、このピンはオープンドレインのロジック出力ピンです。スレーブLT8550では、このピンは入力ピンです。詳細については、ENOUTの接続のセクションを参照してください。

VCC（ピン29）：制御回路用の電源。このピンは、1µF以上の低ESRセラミック・コンデンサを使用してグラウンドにデカップリングします。VCCとREGは1Ω抵抗を介して接続する必要があります。

MODE（ピン30）：ステージ・シェディング選択ピン。このピンをGNDに接続すると、ステージ・シェディング機能が無効になります。詳細については、動作のセクションを参照してください。

SHDN（ピン31）：シャットダウン・ピン。このピンを使用して、チップをイネーブル／ディスエーブルします。チップをディスエーブルするには、0.3Vより低い電圧で駆動します。チップを起動するには、1.2V（標準）より高い電圧で駆動します。このピンはフロート状態にしないでください。

IAMPN（ピン32）：マスタLT8550では、このピンはローカル・グラウンドに接続します。スレーブLT8550では、このピンはマスタLT8550のIAMPNに接続します。詳細については、アプリケーション情報のセクションを参照してください。

IAMPP（ピン33）：マスタLT8550では、このピンは出力ピンです。これはプライマリ・チャンネルの電流検出アンプ出力のバッファリングされた信号です。スレーブLT8550では、このピンは入力ピンです。複数のLT8550を使用する場合は、全てのIAMPPピンを一緒に接続します。詳細については、アプリケーション情報のセクションを参照してください。

ISP（ピン34）：プライマリ・チャンネルの電流検出アンプの入力。電流検出アンプへの（+）入力は、通常はDCR検出回路ネットワークまたは電流検出抵抗に接続されます。このピンはマスタLT8550でのみ使用されます。スレーブLT8550では、このピンはグラウンドに接続します。

ISN（ピン35）：プライマリ・チャンネルの電流検出アンプの入力。電流検出アンプへの（–）入力は、通常はDCR検出回路ネットワークまたは電流検出抵抗に接続されます。このピンはマスタLT8550でのみ使用されます。スレーブLT8550では、このピンはグラウンドに接続します。

REGSNS（ピン40）：REG LDOの電圧検出ピン。このピンはプライマリ・チャンネルのゲート・ドライバ電源ピンに接続します。

PHS3（ピン41）：フェーズ選択ピン。このピンとPHS1、PHS2、およびRT/MSピンを組み合わせて、各チャンネルのスイッチング周波数と位相を設定します。PHS3はREGまたはグラウンドに接続します。詳細については、動作のセクションを参照してください。

NC（ピン42）：未接続。このピンはフロート状態のままにしておくか、隣接するピンに接続します。

ISN1、ISN2、ISN3、ISN4（ピン43、37、46、39）：拡張チャンネルの電流検出アンプの（–）入力。電流検出アンプへの（–）入力は、通常はDCR検出回路ネットワークまたは電流検出抵抗に接続されます。

ISP1、ISP2、ISP3、ISP4（ピン44、36、45、38）：拡張チャンネルの電流検出アンプの（+）入力。電流検出アンプへの（+）入力は、通常はDCR検出回路ネットワークまたは電流検出抵抗に接続されます。

REGIS（ピン47）：REG LDOの電流検出ピン。このピンは外部PMOSのソース側に接続します。

REGDRV（ピン48）：REG LDOのゲート・ドライバ出力。このピンは外部PMOSのゲートに接続します。

VIN（ピン49）：入力電源ピン。このピンは、短距離でグラウンドにバイパスする必要があります。

GND（露出パッド・ピン53／ピン27）：グラウンド。このピンは、近くのグラウンド・プレーンに直接接続します。

（QFN）



LT8550

12Rev. 0


ブロック図

VIN REG

ILIM

VC1

VIN REG

ILIM

VC4

CHANNEL 2 AND 3NOT SHOWN

VBIAS

–

+

–

+

8550 BD

SHDN

ENOUT

VIN

REGIS

REGDRV ISP1

ISN1

REG

TIMINGCONTROL

1

CURRENT LIMITAND

FAULT CONTROL 1

EA1

IAMP_INT1A1

–

+–

+

REGSNS

IAMPN

STAGE SHEDDING CONTROL

START-UP CONTROL

UVLO_VIN

UVLO_VCC

OT

ENOUTCONTROL

CURRENTLIMIT

CONTROL

A6

REGS_INTA5 (1×)

–

+1.8V

–

+A0

–

+A7 (1×)

VOUT

–

+

–

+

BST4

TG4

SW4

BG4

BST1

TG1

SW1

BG1

ISP4

ISN4

REG

TIMINGCONTROL

4

CURRENT LIMITAND

FAULT CONTROL 4

EA4

IAMP_INT4A4

VOUT

REG

MODE

VCCILIM

IAMPP

IAMPN

ISP

ISN

SYNC

PHS1

PHS2

PHS3

CLK1

CLK2

TGSR

TGSH

TGSL

BGSH

TGBUF

BGBUF

REG

PRIMARYGATE

SENSING

OSCILLATORAND CLOCK

PROCESSING

RT/MS

1×

31

28

49

47

48 44

43

40

52

51

50

1

14

15

16

11

38

39

3

30

29

27

33

32

34

35

23

25

24

41

21

20

17

18

19

22

13

12

26

IAMP_INT



LT8550

13Rev. 0


動作はじめにLT8550は、同期整流式降圧コントローラ用のマルチフェーズ・エクスパンダです。各LT8550が8つのゲート・ドライバを内蔵し、最大4フェーズまで拡張可能です。複数のLT8550

を1つのシステムに使用した場合、最大18の異なるフェーズをサポートします。更に、このデバイスは1つの位相角につき2フェーズ以上をサポートします。

アナログ・デバイセズ独自の制御アーキテクチャにより、LT8550は（プライマリ・コントローラと呼ばれる）降圧コントローラの動作をサイクルごとに複製します。LT8550は、プライマリ・コントローラのインダクタ電流とプライマリ・コントローラのゲート・ドライバの動作タイミングを測定し、それと同時に各拡張チャンネルの電流を正確に監視および調整して、優れたDCおよび過渡電流分担を実現します。電流分担の精度は、ILIMをREGに接続した場合は全温度範囲で±6%、フロート状態にした場合は±6%、GNDに接続した場合は±10%です。

通常動作では、EA（ブロック図のEA1/2/3/4）により、プライマリ降圧レギュレータのスイッチ電流と拡張チャンネルのスイッチ電流が比較されます。プライマリ・チャンネルの電流が増えると、VC（ブロック図のVC1/2/3/4）の電圧も高くなります。これによって拡張チャンネルのスイッチが制御され、プライマリ・チャンネルの電流に一致するまで、拡張チャンネルの電流を増加させます。

複数のLT8550を使用するシステム1個のLT8550は最大4チャンネルまで拡張可能です。この構成により、ほとんどの大電流アプリケーションに十分な電力を供給できます。更に大電力のアプリケーションでは、LT8550をマルチチップ動作に構成できます。1つのシステムに2つ以上のLT8550を使用する場合、1つのLT8550がマスタになり、その他のLT8550がスレーブになります。RT/MSピンとグラウンドの間に抵抗を接続すると、そのチップはマスタとして設定されます。RT/MSピンをREGに接続すると、そのチップはスレーブとして設定されます。LT8550を1つだけ使用するシステムでは、そのLT8550をマスタとして設定する必要があります。

ステージ・シェディング・モードMODEピンはステージ・シェディング機能専用です。MODE

ピンは、マスタLT8550では出力ピンになり、スレーブLT8550

では入力ピンになります。

マスタLT8550では、MODEピンがフロート状態になっている場合、LT8550は軽負荷時にステージ・シェディング・モードで動作します。この場合、（ISP-ISN）のピーク電圧が、ある時間の間、特定の値より低いと、デバイスはチャンネル1と3

をオフにして全体的な効率を向上させます。チャンネル1と3をオフにした後、（ISP-ISN）のピーク電圧が、ある時間の間、特定の値より低いと、デバイスはチャンネル4もオフにして、チャンネル2だけを動作させます。双方向アプリケーションでは、電流が逆方向で調整されるときにステージ・シェディングを無効にする必要があります。MODEピンの電圧を0.5Vより低くすると、ステージ・シェディング機能は無効になります。

複数のLT8550を使用するシステムでステージ・シェディング機能を使用する場合は、全てのLT8550のMODEピンを一緒に接続して、フロート状態のままにする必要があります。マスタLT8550は、（ISP-ISN）の電圧を検出し、適切な動作を決定します。スレーブLT8550は、若干の遅延の後、マスタLT8550のステージ・シェディング動作に追従します。全てのLT8550のMODEピンの電圧を0.5Vより低くすると、ステージ・シェディング機能は無効になります。

クロック方式

ここでは、複数のLT8550を使用するシステムでのLT8550のクロック方式を説明します。スレーブLT8550を無視することにより、このクロック方式は、LT8550が1つのシステムにも簡単に応用できます。

マスタLT8550は、CLK1とCLK2の2つのクロック信号を生成します。複数のLT8550を使用するシステムでは、図1に示すように、全てのLT8550のCLK2ピンを一緒に接続する必要があります。CLK1信号の周波数は基本スイッチング周波数です（詳細については、内部発振器とSYNCピンとクロック同期のセクションを参照してください）。この信号を使用して、プライマリ降圧コントローラとスレーブを同期させます（図1）。通常動作では、CLK2の周波数は、図2に示すように、CLK1の周波数に、異なる位相の総数（TDPN：Total

Distinct Phase Number）を掛けた値になります。図2でCLK2

パルスの上に示した数は、位相角番号（PAN：Phase Angle

Number）と呼ばれます。



LT8550

14Rev. 0


動作異なる位相の総数は、表1に従って、マスタLT8550のPHS1、PHS2、およびPHS3ピンによって設定されます。チップ内には遅延ロック・ループ（DLL）があり、プライマリ・コントローラの（TG-SWの）立上がりエッジを、位相角番号がTDPNに等しいパルスに強制的に揃えます（図2）。

各拡張チャンネルは、CLK1の1クロック・サイクルの中でCLK2から1つのパルスを選択します。この選択されたパルスの立上がりエッジは、非常に短い遅延で、対応するチャンネルの上側ゲートのターンオン・エッジに揃えられます。マスタLT8550のチャンネル1～チャンネル4は、それぞれ位相角番号が1～4に等しいパルスを常に選択します。スレーブLT8550の4つのチャンネルは、4つの連続する位相角番号のパルスを選択します。スレーブLT8550のチャンネル1のパルスの位相角番号は、表1に従って、PHS1、PHS2およびPHS3

ピンでも設定されます。スレーブLT8550のチャンネル2、チャンネル3およびチャンネル4は、次の連続する3つの位相角番号のパルスを使用します。

REGREG• • •

8550 F01

MASTERLT8550

SYNCCLK1CLK2RT/MS

PRIMARYCONTROLLER

SYNC

SLAVELT8550

SYNCCLK1CLK2RT/MS

SLAVELT8550

SYNCCLK1CLK2RT/MS

図1. 複数のLT8550を使用するシステムのクロック構成

例として、表2に、2つのLT8550を使用するシステムのPHS1、PHS2およびPHS3の接続を示します。このシステムは、プライマリ・コントローラの位相を含めて合計9フェーズを提供します。プライマリ・コントローラはCLK1信号を使用します。8つの拡張チャンネルが使用するクロックを図3に示します。

プライマリ・コントローラが1つ以上のパルスをスキップすると、拡張チャンネルも同じ数のパルスをスキップします。この機能はCLK2によって実現されます。図4に示すように、プライマリ・コントローラが1つの（TG-SW）パルスをスキップすると、CLK2も1～TDPNの位相番号を持つパルスのグループをスキップします。

表1. 異なる位相の総数（TDPN）と位相角番号（PAN）の設定表

PHS3 PHS2 PHS1マスタの

TDPNスレーブのチャンネル

1パルスのPAN

GND GND GND NA 1

GND GND REG 2 2

GND GND Floating 3 3

GND REG GND 4 4

GND REG REG 5 5

GND REG Floating 6 6

GND Floating GND 7 7

GND Floating REG 8 8

GND Floating Floating 9 9

REG GND GND 10 10

REG GND REG 11 11

REG GND Floating 12 12

REG REG GND 13 13

REG REG REG 14 14

REG REG Floating 15 15

REG Floating GND 16 16

REG Floating REG 17 17

REG Floating Floating 18 18

表2. 9フェーズ・アプリケーションの設計例

PHS3 PHS2 PHS1チャンネル

1、2、3、4のPAN

Master LT8550 GND Floating Floating 1,2,3,4

Slave LT8550 GND REG REG 5,6,7,8



LT8550

15Rev. 0


動作

• • •

8550 F06

TDPN-1 TDPN TDPN-1 TDPN11 2 1 2

CLK2

CLK1

PRIMARY’S(TG-SW)

8550 F05

CLOCK FOR SLAVECHANNEL 4


CLOCK FOR SLAVECHANNEL2


CLOCK FOR MASTERCHANNEL 4




8 9 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7

CLK2

CLK1

PRIMARY’S(TG-SW)

• • • • • •

8550 F06

TDPN-1 TDPN 1 TDPN-1 TDPN 1 TDPN-1 TDPN 1

CLK2

CLK1

PRIMARY’S(TG-SW)

図2. CLK1、CLK2およびプライマリ・コントローラの（TG-SW）

図3. 2つのLT8550を使用するシステムのクロック波形

図4. パルスをスキップした場合のCLK1、CLK2およびプライマリ・コントローラの（TG-SW）波形



LT8550

16Rev. 0


動作プライマリ・コントローラのスイッチ状態の検出ここでは、複数のLT8550を使用するシステムについて説明します。1つのLT8550を使用するシステムでは、この説明のスレーブLT8550を無視してください。

プライマリ・コントローラのスイッチの状態はマスタLT8550によって検出され、マスタLT8550とスレーブLT8550の両方がこの情報を使用します。

プライマリ・コントローラの上側スイッチの状態は、図5に示すように、マスタLT8550のTGSR、TGSH、およびTGSLピンによって検出されます。このトップ・ゲートのフローティング・ロジック信号は、グラウンド・ベースのロジック信号に変換され、TGBUFピンに出力されます。マスタLT8550のTGBUF

は、図5に示すように、下流のスレーブのTGSHに接続されます。スレーブのTGSRとTGSLは、それぞれREGとGND

に接続されます。（TGSR-TGSL）の電圧が2.3V（代表値）より低い場合は、マスタLT8550とスレーブLT8550の両方のTGBUFピンが強制的にグラウンドに引き下げられます。詳細については、アプリケーション情報のセクションを参照してください。

プライマリ・コントローラの下側スイッチの状態の検出にも、図5に示すのと同様の手法が使用されます。プライマリ・コントローラのBGはグラウンド・ベースの信号であるため、プライマリ・コントローラのBGの検出に必要なピン（BGSH）は1本だけです。

マスタLT8550がプライマリ・コントローラのスイッチ状態をスレーブに渡すため、プライマリ・コントローラのBST、TG、SW

およびBGのノイズの多い信号を基板上で転送する必要はありません。

REGREG• • •

8550 F07

MASTERLT8550

TGBUFBGBUF

TGSRTGSHTGSLBGSHRT/MS

PRIMARYCONTROLLER

BSTTG

SWBG

SLAVELT8550

TGBUFBGBUF

TGSRTGSHTGSL

BGSHRT/MS

SLAVELT8550

TGBUFBGBUF

TGSRTGSHTGSL

BGSHRT/MS

図5. 複数のLT8550を使用するシステムのゲート・センシング

プライマリ・コントローラのインダクタ電流の検出ここでは、複数のLT8550を使用するシステムについて説明します。1つのLT8550を使用するシステムでは、この説明のスレーブLT8550を無視してください。

プライマリ・コントローラのインダクタ電流はマスタLT8550によって検出され、マスタLT8550とスレーブLT8550の両方がこの情報を使用します。

図6に示すように、プライマリ・コントローラのインダクタ電流は、マスタLT8550のISPピンとISNピンによって検出されます。この信号は増幅され、マスタLT8550のIAMPPピンに出力されます。安定性を維持するために、IAMPPとGNDの間にコンデンサが必要です。総容量は100pF～470pFの範囲内にします。スレーブLT8550では、ISPピンとISNピンは使用されず、グラウンドに接続する必要があります。IAMPPは入力ピンになります。プライマリ・コントローラのインダクタ電流の情報をマスタLT8550からスレーブLT8550に渡すために、全てのLT8550のIAMPPピンとIAMPNピンはそれぞれ一緒に接続されます。IAMPNピンは、マスタLT8550のローカル・グラウンドに接続されます。IAMPPピンとIAMPNピンは、ユニティ・ゲイン差動検出アンプ（ブロック図のA7）の入力に接続されます。詳細については、アプリケーション情報のセクションを参照してください。

プライマリ・コントローラのインダクタ電流検出抵抗両端の信号は、わずか数十mVです。増幅された電流信号がマスタからスレーブに渡されるため、ノイズにセンシティブな小信号を基板上で転送する必要はなくなります。

REGREG • • •

RSENSE

8550 F07

MASTERLT8550

IAMPPIAMPN

ISNISPRT/MS

SLAVELT8550

IAMPPIAMPN

ISNISPRT/MS

SLAVELT8550

IAMPPIAMPN

ISNISPRT/MS

図6. 複数のLT8550を使用するシステムでのプライマリ・レギュレータのスイッチ電流の検出



LT8550

17Rev. 0


動作電流の検出ゲイン、制限、および障害5つの電流アンプ（ブロック図のA0～A4）のゲインには、ILIMピンによって設定される3つのゲイン・レベルがあります。ILIMピンをGND／REG／フロート状態に接続すると、ゲインはそれぞれ33.3/16.7/11.1に設定されます。これらのアンプの出力は（ブロック図の）IAMP_INT/IMAP_INTxと呼ばれます。IAMP_INT/IAMP_INTxと（ISP-ISN）/（ISPx-ISNx）の関係を図7に示します。1.4Vのオフセットがあります。拡張チャンネルについては、図8に示すように、IAMP_INTxの値によって電流制限と電流障害が決まります。

IAMP_INTxが2.4Vに達したが2.8Vより低い場合、または0.4V未満に低下した場合、対応するチャンネルは電流制限状態に移行します。電流制限状態が検出されると、対応するチャンネルのBGxとTGxは両方とも直ちにローに引き下げられます。電流制限状態の解消後、次のクロックの立上がりエッジで、チャンネルはスイッチングを再開します。電流制限に対応する（ISPx-ISNx）の電圧を図7に示します。

IAMP_INTxが2.8Vに達すると、対応するチャンネルは電流障害状態に移行します。電流障害状態が検出されると、対応するチャンネルは障害シーケンスに移行します。詳細については、障害シーケンスのセクションを参照してください。

シャットダウンと起動図9は、LT8550の起動シーケンスを示しています。このチップのシャットダウン・ピンはSHDNです。このピンの電圧を0.3V

より低くすると、チップはディスエーブルされ（チップ・オフ・ステート）、自己消費電流が最小になります。SHDNの電圧を高くすると自己消費電流は増えますが、REG LDOがイネーブルされた後、SHDNが1.15V（代表値）より高くなるまで、チップはイネーブルされません（スイッチャ・オフ・ステート）。

VCCが3.55V（代表値）を超えて上昇し、ENOUTが2.1V（代表値）より高くなった後、スイッチング・レギュレータが起動します。マスタLT8550では、ENOUTはオープンドレイン・ピンです。VCCが3.55Vより低くなると、ENOUTはGNDに引き下げられ、スイッチングはディスエーブルされます。スレーブLT8550では、ENOUTは常に高インピーダンス入力ピンです。

障害シーケンスIAMP_INTxが2.8Vより高くなると（LT8550の障害条件）、LT8550は障害シーケンスを開始します（図9を参照）。障害イベントはチャンネルに依存しません。つまり、1つのチャンネルで発生した障害状態は、他のチャンネルに直接影響を与えません。特定のチャンネルでいずれかの障害条件が発生すると、対応するチャンネルのゲート・ドライバの出力がローに引き下げられます。LT8550のいずれかのチャンネルがラッチ・オフ・モード（図9を参照）に移行した場合、そのチャンネルを再アクティブ化するには、チップ全体を再起動する必要があります。

–90

2.4

1.4

0.4

60

8550 F07

9030–30–60

ILIM = FLOATGAIN = 11.1

ILIM = REGGAIN = 16.7

IAMP_INT (V)IAMP_INTx (V)

(ISP – ISN) (mV)(ISPx – ISNx) (mV)

ILIM = GND, GAIN = 33.3ILIM = REG, GAIN = 16.7ILIM = FLOAT, GAIN = 11.1

図7. 3つの異なるゲインでの電流検出アンプの出力と入力

CURRENT FAULT

CURRENT LIMIT

CURRENT LIMIT

NORMAL OPERATION

IAM

P_IN

Tx (V

)

2.8

0.4

2.4

08550 F08

図8. IAMP_INTxの電圧と電流制限および電流障害



LT8550

18Rev. 0


動作

ENOUT > 2.1V (TYPICAL) AND VCC > 3.55V (TYPICAL)

SHDN > 1.15V (TYPICAL) AND VIN > 3.3V (TYPICAL) ANDTJUNCTION <165°C (TYPICAL) AND

(ENOUT <2.1V (TYPICAL) OR VCC < 3.55V (TYPICAL))

SHDN < 1.15V (TYPICAL) ORVIN < 3.3V (TYPICAL) OR

TJUNCTION >165°C (TYPICAL)

YES

NO

YES

8550 F09

FAULT

FAULT

FAULT

SWITCHER OFF

• SWITCHER OFF• REG LDO ON

CHIP OFF

• SWITCHER OFF• REG LDO OFF

FAULT DETECTED

• SWITCHER DISABLED• FAULT COUNTER +1

• WAITING FOR FAULT CONDITION CLEARED

NORMAL MODE

• NORMAL OPERATION• RESET FAULT COUNTER

POST FAULT DELAY

• SWITCHER DISABLED• WAITING FOR ABOUT 800 CLOCK CYCLES

PRE-NORMAL MODE

• NORMAL OPERATION FOR ABOUT 800 CLOCK CYCLES

LATCH OFF MODE

• SWITHER DISABLED

ISFAULT COUNTERLESS THAN 15?

図9. 起動シーケンスと障害シーケンス

ENOUTの接続

マスタLT8550では、このピンはオープンドレインのロジック出力ピンです。マスタLT8550のENOUTピンは、スイッチングの準備が完了していないときはグラウンドに引き下げられます。スレーブLT8550では、このピンは入力ピンです。マスタLT8550とスレーブLT8550のいずれも、ENOUTピンが2.1V

（代表値）より低くなると、ゲート・ドライバのスイッチング動作はディスエーブルされます。

マスタLT8550のスイッチングの準備が完了していないときは、プライマリ・コントローラとスレーブLT8550のスイッチング動作をディスエーブルすることを推奨します。図10に推奨構成の例を示します。

REG

47pF

CONNECT TOSYSTEM ENABLE SIGNAL

47k

8550 F10

PRIMARYCONTROLLER

EN ORSHND

MASTERLT8550

ENOUT

SHDN

SLAVELT8550

ENOUT

SHDN

図10. 推奨されるENOUTの接続



LT8550

19Rev. 0


アプリケーション情報REG LDOとVCCの電力REG LDOは、ゲート・ドライバとCLK1、CLK2、TGBUF

およびBGBUFの出力段に電力を供給します。SHDNピンの電圧が1.15Vより高くなると、図11に示すように、（REGSNS – IAMPN）の電圧が4Vより低い場合、4Vより高いが5.25Vより低い場合、または5.25Vより高い場合、REGの電圧は、それぞれ4V（代表値）、（REGSNS – IAMPN）の電圧、VINから5.25V（代表値）に安定化されます。REGピンは、REGピンの近くに配置される少なくとも4.7μF以上のX5RまたはX7Rセラミック・コンデンサを使用して、電源グラウンドにバイパスする必要があります。

A5の（–）が IAMPNに接続されることに注意してください。プライマリ・コントローラのインダクタ電流の検出のセクションで説明したように、マスタLT8550のIAMPNとスレーブLT8550のIAMPNは、いずれもマスタLT8550のローカル・グラウンドに接続されます。マスタのローカル・グラウンドとプライマリ・コントローラのローカル・グラウンドの電圧にはわずかに差があるため、若干の誤差が生じることがあります。この誤差を最小限に抑えるために、マスタLT8550はプライマリ・コントローラの近くに配置する必要があります。

REG LDOの電流制限と外部パワーPMOSの選択過電流保護回路は、REG LDOから流れる最大電流を制限します。起動時または過負荷状態でVCCの電圧が3.3Vより低い場合、電流制限値は標準で約110mAです。

REGの電圧が3.55Vより高い場合は、図13に示すように、電流制限値はVINの電圧によって決まります。VINの電圧が13.6Vより低い場合、電流制限値は約220mAです。30V

より高い場合、電流制限値は約100mAです。VINの電圧が13.6V～30Vの場合、電流制限値はVINの電圧に反比例し、外部パワーPMOSの最大消費電力を制限します。

外部PMOSの消費電力は次式で計算できます。

P = (VBIAS – REG) • ILDO

10nF

8550 F12

PRIMARYCONTROLLER

LT8550IAMPN

REGSNS

INTVCC

VIN

REGIS

REGDRV

REG

VCC

10Ω

CLP

+–

+ –

CF

CL

REGS_INT

CURRENTLIMIT

*VBIAS

A51x

A6

RF

MP

*LOWER VOLTAGE (VBIAS) CAN BE USED FOR VIN PIN TO REDUCE THERMAL STRESS INSTEAD OF USING THE SUPPLY FOR THE POWER STAGE

図12. REG LDOの構成

(REGSNS – IAMPN) VOLTAGE (V)0

REG

VOLT

AGE

(V)

5

4

5.25

054

8550 F11

図11. REGの電圧とREGSNSの電圧

VCCはほとんどの内部回路の電源であり、図12に示すように、REGのスイッチング・ノイズを除去するための外部フィルタ（RF, CF）を介してREGに接続されます。このフィルタはVCCピンの近くに配置する必要があり、RF = 1Ω、CF = 1μF

（代表値）が推奨されます。VCCが3.55V（代表値）より低くなると、内部UVLOコンパレータがLT8550のスイッチング動作をディスエーブルします。

プライマリ・コントローラの INTVCCの検出図12に示すように、プライマリ・コントローラのゲート・ドライバの電源はINTVCCです。

プライマリ・コントローラのINTVCCの電圧は、フィルタリング後に図12の差動ユニティ・ゲイン・アンプA5によって検出され、REG LDOのリファレンス電圧としてREGS_INTにバッファリングされます。



LT8550

20Rev. 0


ここで、VBIAS（VINピンの電圧）はLT8550のチップ電源、ILDOは特定のアプリケーションでREG LDOから流れる電流です。

次式を使用してPMOSのジャンクション温度を計算し、TJの計算値とメーカーのデータシートを比較して、PMOSが過熱しないように適切なPMOSを選択します。

TJ = TA + P • RTH(JA) （1）ここで、

TJはPMOSのジャンクション温度、

TAは周囲温度、

PはPMOSの消費電力です。

RTH(JA)は接合部から周囲の空気までのMOSFETの熱抵抗です。該当メーカーのデータシートを参照してください。

外部PMOSの消費電力を削減するために、特に高入力電圧アプリケーションでは、パワー段と同じ電源を共有する代わりに、低電圧の補助電源（VBIAS）を使用してチップに電源を投入することを推奨します。熱ストレスを緩和するには、基板上にPMOS用の十分に大きい銅領域が必要です。

また、ループの安定性を確保するために、Qg < 40nCのPMOSを選択することを推奨します。

VIN (V)0

MAX

IMUM

CUR

RENT

(mA)

100

220

013.6

8550 F13

30

CONSTANTPOWER

SET TO 100 mA

図13. REG LDOの電流制限とVBIASの電圧

アプリケーション情報動作周波数の選択エクスパンダ・システム（プライマリ・コントローラとLT8550）は、マスタLT8550によって決定される100kHz～1MHzの範囲の固定周波数を採用します。図1に示すように、マスタLT8550のCLK1ピンとプライマリ・コントローラおよびスレーブLT8550のSYNCピンを接続することにより、プライマリ・コントローラとスレーブLT8550はマスタLT8550に同期します。ノイズを最小限に抑えるために、マスタのCLK1と各プライマリ・コントローラまたはスレーブのSYNCピンの間にRCフィルタを追加することを推奨します。R = 10Ω、C = 220pF（代表値）のRCフィルタをSYNCピンの近くに配置します。

周波数は内部発振器によって設定するか、外部クロック信号源に同期させることができます。スイッチング周波数を選択する際は、効率と部品サイズの兼ね合いを考慮に入れます。低周波数動作は、MOSFETのスイッチング損失を低減して効率を向上させますが、出力リップル電圧を低く保つにはより大きなインダクタンスや容量（あるいは両方）が必要になります。スイッチング周波数を設定するには、RT/MSピンとグラウンドの間に適切な抵抗を配置し、SYNCピンをローまたはハイに接続します。この周波数はSYNCピンを駆動する外部クロック信号源に同期させることもできます。以降のセクションでは詳細を説明します。

内部発振器マスタLT8550の自走スイッチング周波数は、RT/MSピンとグラウンドの間に抵抗を接続し、SYNCピンをロー（<0.8V）またはハイ（>1.2V）にすることにより、内部発振器を使用して設定できます。発振周波数は次式を使って計算されます。

fOSC =

25,000RT + 0.15

kHz （2）

ここで、fOSCの単位はkHz、RTの単位はkΩです。逆に、RT

（単位kΩ）は次式を使って目的の周波数（kHz）から計算できます。

RT =

25,000fOSC

kΩ – 0.15kΩ （3）



LT8550

21Rev. 0


SYNCピンとクロック同期LT8550はフェーズ・ロック・ループ（PLL）を備えており、内部発振器を外部クロック信号に同期させることができます。このPLLはエッジに反応するデジタル・タイプで、外部クロックと内部発振器の位相シフトを0°にします。

外部クロック源に適切に同期させるには、外部クロック源の周波数が次の2つの基準を満たしている必要があります。

1. 外部クロック源の周波数が125kHz～1MHzの範囲内である場合にのみ、PLLが正常に動作することが確認されている。

2. 外部クロックの周波数が、RT抵抗によって設定される自走周波数より高い場合にのみ、外部クロックへの同期が可能となる。外部クロックの周波数が、RTによって設定されるfOSCより低い場合は、内部発振器はfOSCで発振する。

プライマリ・コントローラのゲート・センシング・フィルタと分圧器動作のセクションで説明したように、プライマリ・コントローラの上側および下側スイッチの状態は、マスタLT8550のゲート検出ピン（TGSR、TGSH、TGSL、およびBGSH）によって検出されます。検出された上側ゲート信号と下側ゲート信号は、それぞれマスタLT8550のTGBUFとBGBUFにバッファリングされます。

プライマリ・コントローラのSWノードは高速で遷移するため、プライマリ・コントローラの上側MOSFETの状態を誤って検出しないように、図14に示すように、RCフィルタRF、CFおよびバイパス・コンデンサCHを接続する必要があります。長いパターンを使用して上側ゲートを検出する場合は、TGSLピンがグラウンドより低い電圧でリンギングしたり、ピンの絶対最大定格を超えたりしないように、LT8550のTGSLピンの近くにオプションのショットキー・クランプを追加することを推奨します。図14に示すように、プライマリ・コントローラの下側ゲート検出ピンとスレーブLT8550のゲート検出ピンの両方に、オプションのフィルタを追加することも推奨します。これらのフィルタの時定数は30ns未満にする必要があり、RF = 20Ω、C = 1nFの代表値を推奨します。

LT8550は、ゲート駆動レールの電圧が5.5Vより低いプライマリ・コントローラと連携させることを推奨します。プライマリ・コントローラのゲート駆動レールの電圧が5.5Vより高い場合は、図15に示すように、抵抗分圧器が必要となります。

アプリケーション情報

次式を使用してゲート・センシングに必要な分圧器とフィルタを設計するか、表3の推奨値を参照してください。

RF C1C2C1+ C2

≤ 30ns

CF R5 R6R5 + R6

≤ 30ns

R2R1+ R2

=R4

R3 + R4=

R6R5 + R6

=5.5V

Primary's VINTVCC

R1C1= R2 C2

CF CHRF

OPTIONAL

VIN

8550 F14

PRIMARYCONTROLLER

BST

TG

SW

BG

MASTERLT8550

TGSR

TGSH

TGSL

BGSH

TGBUF

BGBUF

SLAVELT8550

REGTGSR

TGSH

TGSL

BGSH

図14. TGSL上のフィルタとショットキー・クランプを使用したゲート・センシング構成

R4

R2

CH

R1

C2

C1

CFR6

R5

R3

RF

OPTIONAL

8550 F15

PRIMARYCONTROLLER

SW

BST

TG

BG

MASTERLT8550

TGSL

TGSR

TGSH

BGSH

図15. プライマリ・コントローラのゲート駆動レールの電圧が5.5Vより高い場合のゲート・センシング構成



LT8550

22Rev. 0


表3. ゲート・センシング・フィルタの推奨値プライマリ・コントローラの INTVCCの電圧（V）

R1 = R3 = R5 (k Ω )

R2 = R4 = R6 (k Ω )

C1 (nF)

C2 (nF)

RF ( Ω )

6.0 4.7 47 10 1.0 22

6.5 10 33 3.3 1.0 27

7.0 10 22 2.2 1.0 30

7.5 10 15 1.0 0.68 47

8.0 10 15 1.0 0.68 47

9.0 10 13 1.0 0.68 47

9.5 9.1 13 1.0 0.68 47

10 10 10 1.0 1.0 43

更に、R1～R6はkΩレンジまたはそれ以上にして、自己消費電流を低減する必要があります。また、SWノードの遷移中にプライマリ・コントローラの上側ゲートの状態を正確に検出できるように、C1とC2の容量を1nF～100nFの範囲内にして、CHの容量を4.7nFより大きくすることを推奨します。これらの分圧器とフィルタは、基板上でマスタLT8550の近くに配置する必要があります。

パワー段部品の選択ガイドラインパワー段部品には、入力および出力コンデンサ、インダクタ、パワーNチャンネルMOSFET、およびオプションのショットキー・ダイオードが含まれます。LT8550の各拡張チャンネルは、常にプライマリ・コントローラと全く同じパワー段部品を使用します。以降のセクションで、パワー・デバイスの選択の簡単なガイドラインを示します。詳細については、プライマリ・コントローラのデータシートを参照してください。

インダクタの選択

高効率を実現するには、フェライトなど、コア損失の小さなインダクタを選択します。また、I2R損失を減らすため、インダクタはDC抵抗が低く、飽和せずにピーク・インダクタ電流を扱えるものにします。放射ノイズを最小限に抑えるため、トロイド、ポットコア、またはシールド付きボビン・インダクタを使用します。

インダクタの選択は、最大平均負荷電流およびインダクタの電流リップルと相互に関連しています。すなわち、インダクタは飽和しないようピーク電流より大きな規格と、電流リップルを要求に抑えられる大きさが必要です。これによりピーク・インダクタ電流に制限される、最大平均負過電流を取り出すことができます。

アプリケーション情報パワーMOSFETおよびショットキー･ダイオード（オプション）の選択と効率に関する検討事項パワーMOSFETを選択する際の重要なパラメータには、オン抵抗（RDS(ON)）、ミラー容量（CMILLER）、BVDSS（すなわち、ドレイン-ソース・ブレークダウン電圧）、最大出力電流などがあります。これらのパラメータは全てメーカーのデータシートに記載されています。ゲート駆動電圧はREG LDO

によって設定されます（代表値5V）。したがって、LT8550にはロジック・レベル（5V）のMOSFETを使用する必要があります。

パワーMOSFETの選択では、消費電力を考慮することが非常に重要です。最も効率の高い回路には、消費電力が最小のMOSFETが採用されます。デバイスを損傷する可能性がある過熱を防止するため、消費電力を制限する必要があります。LT8550が連続モードで動作しているとき、上側MOSFETと下側MOSFETのデューティ・サイクルは、以下の式で与えられます。

Main Switch Duty Cycle =

VOUTVIN

Sync Switch Duty Cycle =

VIN – VOUTVIN

最大出力電流でのメイン・スイッチと同期スイッチの消費電力は、以下の式で与えられます。

PMAIN =VOUTVIN

IMAX2 1+ δ( )RDS(ON)

+VIN2 IMAX

2

⎛

⎝⎜

⎞

⎠⎟ RDR( ) CMILLER( )

•1

VREG – VTH(MIN)+

1VTH(MIN)

⎡

⎣⎢⎢

⎤

⎦⎥⎢ ⎥

⎥• fOSC

PSYNC =

VIN – VOUTVIN

IMAX2 1+ δ( )RDS(ON)

ここで、δはRDS(ON)の温度依存性、RDRはMOSFETのミラー閾値電圧でのゲート・ドライバの実効抵抗、VTH(MIN)

はMOSFETの最小閾値電圧の代表値、fOSCはスイッチング周波数です。

I2Rの損失は両方のMOSFETに共通していますが、メイン・スイッチの式には遷移損失の項が追加されています。この項は入力電圧が高いときの電力損失に大きな影響を与えます。VIN < 20Vでは、大電流での効率は一般的にMOSFET

が大きいほど向上します。一方、VIN > 20Vでは、遷移損失



LT8550

23Rev. 0


が急速に増加し、ミラー容量が小さくRDS(ON)が高いデバイスを使った方が高い効率が得られるポイントに達します。同期MOSFETの損失は、メイン・スイッチのデューティ・サイクルが最低のときに最高の入力電圧で最も大きくなります。この場合、複数のMOSFETを並列接続すると、各デバイスでの消費電力を低減できることがあります。

消費電力に基づいて、REG LDOの電流制限と外部パワーPMOSの選択のセクションの式（1）を使用してMOSFET

のジャンクション温度を計算し、過熱が発生しない適切なMOSFETを選択します。

下側スイッチに対して並列に接続されたオプションのショットキー・ダイオードは、メイン・スイッチと同期スイッチの導通の間のデッド・タイム中に導通します。これによって、同期スイッチのボディ・ダイオードがオンして電荷を蓄積するのを防止し、逆回復時間を不要にします。逆回復時間があると、VINが高いときに効率が最大3%低下することがあります。ショットキー・ダイオードを使用すると、効率は向上しますが、特に高温では、シリコン・ダイオードよりはるかに大きな逆もれ電流が発生します。高い逆電圧と大きな逆電流が組み合わされると、ダイオードが自己加熱することがあります。熱抵抗（θJA）の低いパッケージを選択して、ダイオードの自己発熱を最小限に抑えてください。

CINの容量

連続モードでは、上側NチャンネルMOSFETのソース電流は、デューティ・サイクルが（VOUT/VIN）の方形波になります。大きな過渡電圧の発生を防止するには、最大RMS電流に対応できるサイズの低ESR（等価直列抵抗）入力コンデンサを使用する必要があります。コンデンサの最大RMS電流は次式で与えられます。

CIN Required IRMS ≅

IMAXVIN

VOUT( ) VIN – VOUT( ) 1/2

この式はVIN = 2VOUT のときに最大になります。ここで、IRMS = IO(MAX)/2です。設計ではこの単純で最も厳しい条件がよく使用されます。条件を大きく変化させても状況がそれほど改善されないからです。コンデンサ・メーカーの規定するリップル電流定格は多くの場合2000時間の寿命試験のみに基づいているので、コンデンサを更にディレーティングする、つまり要求されている温度より高い温度定格のコンデンサを選択することを推奨します。条件を満たすために、複数のコンデンサを並列で使用することもできます。通常は、


複数のX5RまたはX7Rセラミック・コンデンサと、導電性ポリマー・タイプまたはアルミ電解タイプのバルク・コンデンサを並列に接続します。セラミック・コンデンサはESRが低いため、RMSリップル電流の大部分を吸収します。各ベンダーはセラミック・コンデンサのリップル電流定格について一貫した仕様規定を行っていませんが、セラミック・コンデンサは過剰なリップル電流が原因で故障することもあります。疑問点があれば、該当メーカーにお問い合わせください。

COUTの容量ESRが非常に小さい出力コンデンサを使用して、出力電圧リップルを小さく抑える必要があります。ESRとRMS電流処理の条件を満たすために、複数のコンデンサを並列に配置しなければならない場合があります。乾式タンタル、特殊ポリマー、アルミ電解およびセラミックの各コンデンサは、全て表面実装パッケージで入手できます。特殊ポリマー・コンデンサはESRが非常に低く、他のタイプに比べて容量密度が低くなります。タンタル・コンデンサは容量密度が最も高く、スイッチング電源にはサージ・テスト実施済みのタイプを使用する必要があります。アルミ電解コンデンサはESRがかなり大きく、コスト重視のアプリケーションに使用できます。通常、COUTがESRの条件を満たしていれば、必要な値をはるかに超えるRMS電流定格が確保されます。ほとんどの設計では、少なくとも20μF/Aの負荷コンデンサの使用を推奨します。

上側MOSFETドライバの電源（CBX、DBX）外付けブートストラップ・コンデンサCBXは、上側スイッチのゲート駆動電圧を供給します。このコンデンサはBSTx

とSWxの間に接続され、SWxピンがローのときにショットキー・ダイオードDBXを介してREGから充電されます。上側のスイッチがオンになると、SWxの電圧は上昇してVINに電力を供給し、BSTxの電圧はVIN + REGまで上昇します。昇圧コンデンサは、上側スイッチが必要とするゲート電荷の約100倍の電荷を蓄積する必要があります。大半のアプリケーションでは、0.1μF～0.47μFのX5RまたはX7R誘電体コンデンサで十分です。REGとGNDの間のバイパス容量は、ブートストラップ・コンデンサの容量の少なくとも10倍にする必要があります。更に、ショットキー・ダイオードの逆ブレークダウン電圧は、最大電力のVIN電圧より大きくなければなりません。



LT8550

24Rev. 0


インダクタ電流の検出LT8550は、小さな値の直列電流検出抵抗（RSENSE）またはインダクタDC抵抗（DCR）のいずれかでインダクタ電流を検出するように構成できます。2つの電流検出方式のどちらを選択するかは、主にコスト、精度、消費電力の兼ね合いによって決まります。DCRによる検出は、高価な電流検出抵抗が不要となり、特に大電流のアプリケーションで電力効率が高いため、広く普及しつつあります。一方、電流検出抵抗を使用すると、コントローラの非常に正確な電流制限値が得られます。

ISPx/ISNx（すなわち、ISP、ISP1/2/3/4、ISN、ISN1/2/3/4）ピンは、電流検出アンプへの入力です。電流検出アンプのコモンモード入力電圧範囲は、0V～80Vです。電流検出抵抗は、通常はインダクタと直列にしてLT8550の出力に接続します。

通常動作中、各 ISNxピンには0µA～100μAの電流が流れます。ISPxピンの電流は1µA未満です。電流アンプへのISPx

入力は高インピーダンスなので、DCRによる高精度の電流検出が可能となります。

値の小さな抵抗による電流検出：標準的なRSENSEによるインダクタ電流検出を図16aに示します。フィルタ部品（RF、CF）をLT8550の近くに配置する必要があります。RFの値が100Ωより大きいと、オフセット電圧が高くなる可能性があるため、これより大きな抵抗は避ける必要があります。フィルタの時定数（RF • CF）は30ns以内にする必要があります。図17

に示すように、正と負の検出パターンは差動ペアとして並べて配線し、検出抵抗の下でケルビン（4線式）接続する必要があります。

RSENSEは最大出力電流に基づいて選択します。与えられた最大出力電流 IOUT(MAX)、最大検出電圧VSENSE(MAX)、およびインダクタ最大リップル電流∆IL(MAX)で、外付け部品の値のばらつきに対して20%のマージンを確保する場合、RSENSEの値は次の式から選択できます。

RSENSE = 0.8 •VSENSE MAX( )

IOUT MAX( ) + ∆IL MAX( ) / 2


TO SENSE FILTERNEXT TO ISPx/ISNx

INDUCTOR OR RSENSE

VOUT

8550 F17

図17. DCRによる検出または抵抗による検出の場合の検出ラインの配置

DCRによるインダクタ電流の検出：できるだけ高い効率が要求されるアプリケーションでは、図16bに示すように、LT8550はインダクタのDCR両端の電圧降下を検出できます。インダクタのDCRのDC巻線抵抗は非常に小さく、値の小さな最近の大電流インダクタでは1mΩ未満のこともあります。このようなインダクタを必要とする大電流アプリケーションで検出抵抗を使用すると、DCRによる検出に比べて、導通損失によって効率が数ポイント低下することがあります。

CF

RF

FILTER COMPONENTS CLOSE TO THE ISPx/ISNx PINS

L RSENSEVOUT

TG

SW

BG

KELVIN SENSE

8550 F16a

ISPx

ISNx

MASTERLT8550

a）

R2

R1

C

R2 AND C CLOSE TO THE ISPx/ISNx PINSR1 CLOSE TO THE SW NODE

OPTIONAL

L DCRVOUT

TG

SW

BG

KELVIN SENSE

8550 F16b

ISPx

ISNx

MASTERLT8550

b）

図16. インダクタ電流検出フィルタ



LT8550

25Rev. 0


インダクタのDCRは、インダクタの両端にRCフィルタを接続することによって検出されます。このフィルタは、通常は1個または2個の抵抗（R1およびR2）と1個のコンデンサ（C）で構成されます。外付けフィルタの時定数（R1||R2） • Cを、L/DCRの時定数と全く同じになるように選択した場合、Cの両端の電圧降下は次の式で表されます。

VSENSE = IL • DCR

R2R1+ R2

したがって、目的の検出抵抗よりDCRの方が大きい場合は、R2を使用してセンス端子両端の電圧をスケーリングできます。ILIMピンを使用して電流制限値を設定する機能があるので、R2の使用はオプションです。Cは通常、0.01μF～0.47μFの範囲で選択します。これにより、R1||R2はほぼkΩレンジに収まります。

DCRによる電流検出では、図17に示すように、検出ラインを並べて配線し、インダクタの下でケルビン接続します。ノイズにセンシティブな小信号ノードにノイズがカップリングしないように、図16bに示すように、抵抗R1はインダクタの近くに配置し、R2とCはLT8550の近くに配置します。

サーマル・シャットダウンダイのジャンクション温度が約165°Cに達すると、LT8550はサーマル・シャットダウン状態になります。全てのパワー・スイッチはオフします。マスタLT8550では、ENOUTピンがグラウンドに引き下げられ、システムの全てのスイッチング動作がシャットダウンされます。LT8550は、ダイの温度が約5°C（公称）低下すると再イネーブルされます。

効率に関する検討事項LT8550のパーセント表示での効率は、出力電力を入力電力で割って100%を掛けたものに等しくなります。多くの場合、個々の損失を分析して、効率を制限する要素が何であり、また何が変化すれば最も効率が改善されるかを判断することが有益です。パーセント表示の効率は、次式で表すことができます。

%Efficiency = 100% – (L1 + L2 + L3 + …)

ここで、L1、L2などは入力電力に対するパーセント値で表した個々の損失です。回路内の電力を消費する全ての素子で損失が生じますが、LT8550の回路内の損失の大部分は、通常は次のいくつかの要因によって生じます。

アプリケーション情報1. I2R損失。I2R損失は、MOSFET、インダクタ、および電流検出抵抗のDC抵抗から発生します。大出力電流の条件では、電力損失の大部分がこの損失です。連続モードでは、インダクタとRSENSEに平均出力電流が流れますが、上側MOSFETと下側MOSFETの間で細かく分割されます。2つのMOSFETのRDS(ON)がほぼ同じ場合は、一方のMOSFETの抵抗にインダクタのDCR、RSENSE、および基板上のパターンを加算するだけで、I2R損失を求めることができます。

2. 遷移損失。この損失は、スイッチング・ノードの遷移中に上側MOSFETが短時間だけ飽和（ミラー）領域に留まることから生じます。この損失は、入力電圧、負荷電流、ドライバの強度、およびMOSFETの容量によって決まります。この遷移は、高入力電圧または高スイッチング周波数で大きな影響を与えることがあります。

3. REG電流：これはMOSFETドライバ電流とREG制御電流の和です。MOSFETドライバ電流は、パワーMOSFET

のゲート容量のスイッチングの結果生じます。MOSFET

のゲートがローからハイ、更に再びローに切り替わるたびに、一定量の電荷dQがREGからグラウンドに移動します。それによって生じるdQ/dtはREGから流れ出る電流であり、通常は制御回路の電流よりはるかに大きくなります。連続モードでは、IGATECHG = f•[QT + QB]です。ここで、QTとQBは上側MOSFETと下側MOSFETのゲート電荷です。

REG LDOとVCCの電力のセクションで説明したように、低い電源電圧でREG LDOに電力を供給すれば、（特に入力電圧が高いアプリケーションで）効率が向上するだけでなく、LDOのPチャンネルMOSFETの熱ストレスも軽減されます。

4. CINの損失。入力コンデンサは、LT8550に流れる大きな方形波入力電流をフィルタリングし、電源からの平均DC

電流に変換します。このコンデンサ自体の平均DC電流は0ですが、このコンデンサにはAC電流が流れます。したがって、ESRが非常に低い入力コンデンサを使用して、ESRに起因するRMS電流損失を最小限に抑える必要があります。また、上流のケーブル配線、ヒューズ、またはバッテリ内のRMS損失を防ぐために、入力コンデンサには、入力電流のAC成分を除去するのに十分な容量が必要です。LT8550のマルチフェーズ・アーキテクチャは、ESR損失の軽減に貢献します。



LT8550

26Rev. 0



図18. 9フェーズ・システムの推奨回路基板設計

8550 F18

MNMN

MNMN

MNMN

MNMN

MNMN

MN

MNMN MNMN

MN

PRIMARYCONTROLLER

COUT

RSENSE

LP

VIN

GND

CIN

CH

VOUT

CH1

CH2

CIN1

CIN2

L1

RSENSE1

L2

RSENSE2

COUT1

COUT2

MASTERLT8550

FIRST SLAVELT8550

CH5

CH6

CIN5

CIN6

CH3

CH4

CIN3

CIN4

RSENSE3

RSENSE4

COUT3

COUT4

GND GND

GND GND

COUT5

COUT6

RSENSE5

RSENSE6

L5

L3

L4

L6MN

MN

L7

L8

CH7

CH8

CIN7

CIN8

COUT7

COUT8

RSENSE7

RSENSE8

MORE SLAVE LT8550sCONNECTED VIA

5. ボディ・ダイオードの導通損失。デッド・タイムの間、下側MOSFETの損失はIL • VFです。ここで、VFは約0.7Vです。スイッチング周波数が高くなると、デッド・タイムがスイッチング・サイクル期間の高い割合を占めるようになり、効率が低下します。

6. VINの電流は、VINピンから直接デバイスに流れ込むDC電源電流です。これは電気的特性の表に仕様規定

されています。VINの電流による損失は通常小さな値です（0.1%未満）。

銅パターン、ヒューズおよびバッテリの抵抗など、その他の隠れた損失が、更なる効率低下の原因になる可能性があります。システム設計の段階でこれらの要因を考慮に入れることが重要です。



LT8550

27Rev. 0


回路基板レイアウトのチェックリスト9フェーズ・システム、プライマリ・コントローラ、および2つのLT8550を使用したプリント回路基板の推奨設計例を図18

に示します。必要に応じてこの設計のフェーズ／チャンネル数を拡張できます。マルチフェーズ・システムが正常に動作するように、次の一般的なチェックリストに従ってください。

• 専用のグラウンド・プレーンを持つ多層基板を使用して、ノイズ・カップリングを軽減し、放熱性能を向上させます。グラウンド・プレーンは、部品（すなわち、MOSFET、インダクタ、検出抵抗、入力および出力コンデンサなど）の配線層に隣接させます。

• 小信号グラウンド（SGND）と電源グラウンド（PGND）を分離します。SGNDとPGNDの間に必要な接続点は1つだけにします。SGNDはPGNDプレーン上のクリーンなポイントに帰還させることを推奨します。小信号部品のグラウンドを、PGNDを介してSGNDに帰還させないでください。全てのパワー供給系部品は、PGNDをリファレンスにする必要があります。直接ビアを使用して、電源部品をPGNDに接続します。各電源部品に複数のビアが必要です。

• 電源部品（CIN、COUT、インダクタ、MOSFETなど）は1つの小さな領域にまとめて配置します。この領域の大電流経路（VIN、VOUT、PGNDなど）には、幅が広く、できるだけ短いパターンを使用して、銅損失を最小限に抑えます。

• BSTx/SWxノードの電圧は、高いdV/dtレートで振幅します。これらのノード部品は高周波ノイズが多いため、EMI

ノイズの強力な発生源になります。これらのノードとノイズにセンシティブな他のパターンの間のカップリングを最小限に抑えるため、銅領域は最小限に抑える必要があります。ただし一方では、大きなインダクタ電流を流し、パワーMOSFETを放熱するために、SWxノードにはある程度の実装面積が必要です。通常はSWxノードの下にグラウンド銅領域を配置して、シールドを強化することを推奨します。

アプリケーション情報 BSTx/SWx以外に、TGxとBGxも高dV/dt信号であり、ノイズにセンシティブなパターンから離して配線する必要があります。ゲート駆動経路のインピーダンスを最小限に抑えるために、ゲート駆動信号は、幅が広く短いパターンを使って伝達することを強く推奨します。TGxとSWxは最小限のループ領域を使用して一緒に配線し、インダクタンスと高いdV/dtノイズを最小限に抑える必要があります。同様に、図19に示すように、BGxはPGNDのパターンの近くに配線する必要があります。TGx、SWx、BGxのパターンはできるだけ1つの層のみに配線してください。

LT8550 BSTX

TGx

SWx

REG

BGx

+–

+–

REG

PGND PGND PLANE

MTOP

MBOT

VIN

8550 F19

図19. ゲート・ドライバの配線例

• 図20に示すように、上側MOSFET、下側MOSFET、およびセラミック・コンデンサCHで構成される高di/dtループはできるだけ短くして、パルスを発生するループのインダクタンスを最小限に抑え、スイッチング・ノイズを吸収します。

• REG、VCC、VIN、および電流検出ピンなどのデカップリング・コンデンサは、それぞれのピンの近くに配置します。REGのデカップリング・コンデンサはPGNDに接続し、VINとVCCのデカップリング・コンデンサはSGNDに接続します。接続インピーダンスを最小限に抑えるために、デカップリング・コンデンサは、ビアを使用せずにピンに直接接続することを推奨します。

• 全ての小信号パターンの中で、電流検出パターンは最もノイズにセンシティブです。図21に示すように、電流検

図20. 回路基板レイアウトの高di/dtループ領域を最小限に抑える

8550 F20

VIN

L

SW

LMTOP

MBOT

CHSW

CIN

+VIN+–

MTOPMBOT

CHPGND

PGND

MINIMIZE THISLOOP AREA

0.1µF TO 10µF X5R/X7RCERAMIC CAPACITOR

a) High di/dt Loop b) Recommended Layout Example



LT8550

28Rev. 0


出パターンは最小限の間隔で差動ペアとして配線し、ノイズを拾う可能性を最小限に抑える必要があります。更に、電流検出パターンのフィルタ抵抗およびコンデンサは、ISPx/ISNxピンのできるだけ近くに配置する必要があります。DCR検出とR/Cネットワークを組み合わせる場合、DCR検出抵抗R1はインダクタの近くに配置し、R2とCはLT8550の近くに配置する必要があります。

アプリケーション情報図21に示すように、ISPx/ISNxラインを接続するビアは、電流検出抵抗またはインダクタの端子に直接接続します。

• マスタLT8550、プライマリ・コントローラ、スレーブLT8550

間のインターフェース信号を配線する際は、小信号ラインはノイズの多いラインから離して配線し、グラウンド・プレーンでシールドします。信号線の推奨配置を図22に示します。

図21. 電流検出用の回路基板設計

図22. 回路基板上の信号線の推奨配置

8550 F21

VOUTL

a) Resistor Sensing b) Inductor DCR Sensing

ISPx

ISNx

LT8550

C

DIRECT TRACE CONNECTIONDO NOT USE VIA

THIS VIA SHOULD NOT TOUCH ANY OTHER INTERNAL VOUTCOPPER PLANE

DIFFERENTIAL TRACE

VOUT

L

ISPx

ISNx

LT8550

R2

R1

C

DIRECT TRACE CONNECTIONDO NOT USE VIA

THIS VIA SHOULD NOT TOUCH ANY OTHER INTERNAL VOUTCOPPER PLANE

DIFFERENTIAL TRACE

SW

R

ALL LINES ARE SHIELDEDBY THE GROUND PLANE

ROUTE IN DIFFERENTIAL PAIR ROUTE IN DIFFERENTIAL PAIR

ALL LINES ARE SHIELDEDBY THE GROUND PLANE

GROUND PLANE GROUND PLANE

BST

TG

SW

BG

SYNC

SENSE+

SENSE–

INTVCC

RUN/ENABLE

PRIMARYCONTROLLER

TGSR

TGSH

TGSL

BGSH

CLK1

ISP

ISN

REGSNS

ENOUT

MASTERLT8550

INTE

RFAC

E

TGBUF

BGBUF

CLK2

CLK1

MODE

IAMPP

IAMPN

REGSNS

ENOUT

MASTERLT8550

TGSH

BGSH

CLK2

SYNC

MODE

IAMPP

IAMPN

REGSNS

ENOUT

SLAVELT8550

INTE

RFAC

E

8550 F22



LT8550

29Rev. 0


代表的なアプリケーション5フェーズ6V/100A降圧エクスパンダ

VINREG

VINREG

VINREG

VINREG

VIN

REG

33nF

20Ω

8550 TA02

ISP

ISN

TG1

BST1

SW1

BG1

ISP1

ISN1

10Ω

1nF

+ CIN2100µFx2

CIN310µFx4

CIN4100µFx2

CIN510µFx4

CIN6100µFx2

CIN710µFx4

CIN8100µFx2

CIN910µFx4

COUT210µFx2

COUT3150µF

x3

COUT410µFx2

COUT5150µF

x3

COUT610µFx2

COUT7150µF

x3

COUT810µFx2

COUT9150µF

x3

10Ω

10Ω

33nF

220pF

62k

10Ω

0.22µF

1nF

SENSEN

SENSEP

HG

CBOOT

SW

LG

+ CIN0100µFx2

CIN110µFx4

COUT010µFx2

COUT1150µF

x3

0.22µF

ENOUT CLK1 REGSNS TGSR TGSH TGSLBGSHVIN

SHDN

REGIS

REGDRV

CTRL1

VREF

CTRL2

VC

RT SS EN/UVLO SYNC VCC_INT GND

FB

VIN

200k47k

10Ω

10nF1nF

22µF1nF

L1, 1.3µH 2mΩ

L0, 1.3µH 2mΩ

40.2k

10k100k

45.3k

10k

2.2µF

4.7nF

4.7µF137k

1µF

680k

LT8550

LT3741

24k

4.7µF

1Ω

L0–L4: WURTH ELEKTRONIK 7443551130M1–M10: INFINEON BSC093N04LSG CIN0, CIN2, CIN4, CIN6, CIN8: PANASONIC EEHZAH101PCIN1, CIN3, CIN5, CIN7, CIN9: TDK C3225X7R1H106M250ACCOUT0, COUT2, COUT4, COUT6, COUT8: PANASONIC 16TQC150MYFCOUT1, COUT3, COUT5, COUT7, COUT9: TDK C3216X7R1V106K160AC

VIN12V TO 36V

M1

M2

M3

+

10Ω

0.22µF

1nF

L2, 1.3µH 2mΩ

M5

+

10Ω

0.22µF

1nF

L3, 1.3µH 2mΩ

M7

+

10Ω

0.22µF

1nF

L4, 1.3µH 2mΩ

M9

M4

M6

M8

M10

VOUT6V/100A MAX

10µF

MP

TG2

BST2

SW2

BG2

ISP2

ISN2

TG3

BST3

SW3

BG3

ISP3

ISN3

TG3

BST4

SW4

BG4

ISP4

ISN4

REG

ILIM

PHS1

PHS2

PHS3

VCC

SYNC

RT/MS

IAMPP

IAMPN

CLK2

TGBUF

BGBUF

MODE

GND

REG



LT8550

30Rev. 0


VINREG

VINREG

VIN

REG

INTVCCVIN

REGREGREG

100k

330kHz

8550 TA03a

ISP

ISN

TG1

BST1

SW1

BG1

ISP1

ISN1

10Ω

1nF

+

+

10Ω

10Ω

1nF

10Ω

0.22µF

1nF

SENSE–

SENSE+

TG

BOOST

SW

BG

CIN022µF×2

CIN1150µF

CIN222µF×2

CIN3150µF

+

+ COUT1330µFx2

COUT022µFx2

COUT3330µFx2

COUT247µFx2

0.22µF

ENOUT CLK1 REGSNS TGSR TGSL TGSHVIN

SHDN

FREQ/PLLFILTER

ILIMVIN

ITH

TK/SS RUNMODE/PLLIN INTVCC GND

FB

47k

0.1µF

330pF

22µF

L1 1.3µH

L0 1.3µHRS0

2mΩ

RS12mΩ

154k

48.7k

15k

2.2nF

4.7µF

10µF 1µF 1Ω

33k

BGSH

LT8550

LTC3851A-1

CH2 AND CH3NOT SHOWN

12k

VIN4.5V TO

32V

M0

M2

M1×2

M3×2

TG4

BST4

SW4

BG4

ISP4

ISN4

+

+

10Ω

0.22µF

1nF

CIN422µF×2

CIN5150µF

COUT5330µFx2

COUT422µFx2

L4, 1.3µHRS4

2mΩ

M4

M5×2

1nF

1k

10nF

4.7µF

MP

1nF33nF

20Ω

470pF

L1–L4: WURTH ELEKTRONIK 7443556130M1–M6: INFINEON BSC093N04LSG CIN0, CIN2, CIN4: TDK C4532X7R1E226M250KCCIN1, CIN3, CIN5: PANASONIC EEUFC1V151COUT0, COUT2, COUT4: TDK C3216JB1E476M160ACCOUT1, COUT3, COUT5: PANASONIC EEUFM1E331RS0–RS4: PANASONIC ERJMP3PF2MOU

VOUT3.3V/75A MAX

ILIMPHS1PHS2PHS3

RT/MS

SYNC

MODETGBUFBGBUFCLK2IAMPP

IAMPNGND

REGIS

REGDRV

REG

VCC

REG

代表的なアプリケーション5フェーズ3.3V/75A降圧エクスパンダ・システム

負荷電流10Aでの起動波形20Aから70Aの出力負荷ステップ

に対する過渡応答

10ms/DIV

VOUT2V/DIV

IL45A/DIV

IL25A/DIV

IL05A/DIV

8550 TA03b

400µs/DIV

IL410A/DIV

IL310A/DIV

IL210A/DIV

IL010A/DIV

8550 TA03c



LT8550

31Rev. 0


代表的なアプリケーション5フェーズ12V/70A降圧エクスパンダ・システム

VINREG

VINREG

VIN

REG

VIN14V TO 56V

REGREGREG

124k

250kHz

10nF 1nF

10nF

INTVCC

D4

D1

LT8550

8550 TA04a

ISP

ISN

TG1

BST1

SW1

BG1

ISP1

ISN1

10Ω

1nF

+

10Ω

10Ω

100k

100k

100k

33nF

10Ω

0.22µF

1nF

SENSE–

SENSE+

ISMONIVINMON

TG

BOOST

SW

BG

PWM_OUTPWM

FAULT

FBINVREF

CIN0, CIN115µF×2

CIN104.7µF

CIN2, CIN315µF×2

CIN114.7µF

+ COUT5,6150µFx2

COUT022µF

COUT7,8150µFx2

VOUT12V70A MAX

COUT122µF

47pF

0.22µF

ENOUT CLK1 REGSNS TGSR TGSL TGSH BGSHVIN

SHDN

SS EN/UVLO SYNC INTVCC GND

FB

47k47k

IN4448HWT

10nF 22µF

L1 6.8µH

L0 6.8µHRS0

2.5mΩ

RS12.5mΩ

107k

909Ω

12.1k

10k

4.7nF 210k

2.2µF

10µF 2.2µF 1Ω

118k

LT3763

CH2 AND CH3NOT SHOWN

13k

VIN11.5V

M0, M1

M4, M5

M6, M7

M18, M19

M2,M3

M6,M7

TG4

BST4

SW4

BG4

ISP4

ISN4

+

10Ω

0.22µF

1nF

CIN8, CIN915µF×2

CIN144.7µF

COUT13,14150µFx2

COUT422µF

L4 6.8µHRS4

2.5mΩ

M16, M17

M18,M19

2.2µF

1µF

MP

1nF

10nF

20Ω

100pF

L0–L4: COILCRAFT SER2915L-682KL M0–M19: INFINEON BSC100N06LS3MP: ZETEX ZXMP10A18G CIN0–CIN9: MURATA KRM55WR72A156MH01KCIN10–CIN14: MURATA GRJ32DC72A475KE11LCOUT0–COUT4: MURATA GRM32ER71C226MEA8LCOUT5–COUT14: PANASONIC 16SVP150MRS0–RS4: PANASONIC ERJMP4PF2M5UD0–D4: BAT46WJ

15k150k

IVINNIVINPVIN

VC

470kNTC

T

10Ω 10Ω

ILIMPHS1PHS2PHS3

RT/MS

SYNC

MODETGBUFBGBUFCLK2IAMPP

IAMPNGND

REGIS

REGDRV

REG

VCC

REG

CTRL1

CTRL2

RT

D0

VIN



LT8550

32Rev. 0


代表的なアプリケーション10フェーズ双方向エクスパンダ・システム降圧から昇圧への切り替え

（1フェーズあたり15A）

50ms/DIV

IL420A/DIV

IL320A/DIV

IL120A/DIV

BUCK

8550 TA04c

BUCK BOOST

VHIGH2VHIGH

PGATE

POWER STAGE 1

REG

0Ω

VHIGH2

MP

REG

REG

REG

REG2

VHIGH4 POWER STAGE 1

PGATE

VHIGH4

MP

REG2

VHIGH

1µFCOUT010µF

COUT4100µF

COUT5100µF

ISP

ISN

BST1

TG1

SW1

BG1

ISP1

ISN1

10Ω

1nF

2.2µF×2

CIN133µF

1µFCOUT210µF

COUT6100µF

1µFCOUT110µF

100pF

10Ω

0.22µF

1nF

CIN4100µF

TG2

SW2

BG2

1nF

47k

ENOUT CLK1REGSNS TGSL TGSR TGSH BGSHVIN

SHDNREGIS

REGDRV

REG

VCCILIMPHS1PHS2PHS3SYNC

RT/MS

IAMPP

IAMPN

CLK2

RUN SYNC SGND PGND

VFBHIGH

47k4.7k 4.7k

47k

4.7k

10nF

22Ω

10Ω

1nF47k

4.7k

L3, 10µH 1mΩ

1mΩ

4.7µF

10µF

169k

LT8550

LTC3871-1

PINS FORPOWER

STAGE2,3,4

10k

1Ω

4.7µF

205k

VHIGH26V TO 58V

37.5A AT 48V

10nF

47k

0.33µF

499Ω0.22µFBST2 DRVCC

M4 ×2

M3 ×2 L2, 10µH

7.15k

2.2µF×4

CIN033µF×2

CIN3100µF×2

1µF

TG1

SW1

BG1

VFBLOW

1mΩ

10k

0.33µF

499Ω0.22µF

BST1 DRVCC

M2×2

M1×2 L1 10µH

7.15k

SNS2SNSD2

EXTVCCSNS1

SNSD1

TGBUF BGBUF MODE GND

PGATE

PGATE

VHIGH

VHIGH1

5Ω

M9 ×2

215k

10k

603k

10k

OVHIGHUVHIGH

ITHHIGH

ITHLOW

102k

10k

OVLOW

4.7µF

4.7µF

0.1µF

0.1µF

47pF

4.53k

10nF3.01k

100pF

V5DRVSET

10pF 35.7kIMON

FREQ

VLOW

SNSA2

SNSA1

392k 10k

M10 ×2

M5 ×2

M6 ×2

M12 ×2

M7 ×2

M8 ×2

DRVCC

SSSETCURBUCK

SETCURBUCK

8550 TA05a

ISPISN

BST1

TG1

SW1

BG1

ISP1

ISN1

2.2µF×2

CIN233µF

1µFCOUT310µF

COUT7100µF

100pF

10Ω

0.22µF

1nF

CIN5100µF

POWER STAGE 2

POWER STAGE 3

POWER STAGE 4

ENOUT CLK1REGSNS TGSL TGSR TGSH BGSHVIN

SHDNREGIS

REGDRV

REG

VCCILIMPHS1PHS2PHS3

SYNC

RT/MSIAMPP

IAMPNCLK2

L4, 10µH 1mΩ

4.7µF

10µF

169k

LT8550

PINS FORPOWER

STAGE2,3,4

10k

1Ω

4.7µF

1nF

10Ω

VHIGH

TGBUF BGBUF

REG2REG

REG2

REG2

VHIGH

VLOW12V150A

90.9k

VHIGH5

PGATE

VHIGHM13 ×2

VHIGH4

VHIGH5

POWER STAGE 2

POWER STAGE 3

POWER STAGE 4

VHIGH3

PGATE

VHIGHM11 ×2

VHIGH3

VHIGH2

MODE GND

L1–L4: WURTH ELEKTRONIK 7443641000M1–M8: VISHAY SQJA84EPM9–M13: VISHAY SUD50P08MP: ON FDMS86263PCIN0–CIN2: PANASONIC EEE-FK1K330PCIN3–CIN5: SUN 100CE100KXTCOUT0–COUT3: MURATA GRM31CR71E106KA12LCOUT4–COUT7: PANASONIC EEHZA1E101XPRS0–RS4: VISHAY WSL20101L000FEA18



LT8550

33Rev. 0

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パッケージ

7.00 ±0.10(2 SIDES)

PIN 1 TOP MARK(SEE NOTE 6)

PIN 1 NOTCHR = 0.30 TYP OR

0.35 × 45°CCHAMFER

0.40 ±0.10

5251

1

2

BOTTOM VIEW—EXPOSED PAD

TOP VIEW

SIDE VIEW

6.50 REF(2 SIDES)

8.00 ±0.10(2 SIDES)

5.50 REF(2 SIDES)0.75 ±0.05

0.75 ±0.05

R = 0.115TYP

R = 0.10TYP 0.25 ±0.05

0.50 BSC

0.200 REF

0.00 – 0.05

6.45 ±0.10

5.41 ±0.10

0.00 – 0.05

(UKG52) QFN REV Ø 0306

5.50 REF(2 SIDES)

5.41 ±0.05

6.45 ±0.05

RECOMMENDED SOLDER PAD PITCH AND DIMENSIONSAPPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED

0.70 ±0.05

6.10 ±0.057.50 ±0.05

6.50 REF(2 SIDES)

7.10 ±0.05 8.50 ±0.05

0.25 ±0.050.50 BSC

PACKAGE OUTLINE

UKG Package52-Lead Plastic QFN (7mm × 8mm)

(Reference LTC DWG # 05-08-1729 Rev Ø)

注：1. 図はJEDECのパッケージ外形ではない2. 図は実寸とは異なる3. 全ての寸法はミリメートル

4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない。モールドのバリは（もしあれば）各サイドで0.20mmを超えないこと

5. 露出パッドはハンダ・メッキとする6. 灰色の部分はパッケージの上面と底面の1番ピンの位置の参考に過ぎない


LT8550

34Rev. 0

www.analog.com04/19

ANALOG DEVICES, INC. 2019

関連製品

代表的なアプリケーション

製品番号説明注釈LT3741 大電力、定電流、

定電圧、降圧コントローラ固定動作周波数：200kHz～1MHz、電流レギュレーション：±6%、6V ≤ VIN ≤ 36V、VOUT：最大で（VIN – 2V）

LTC3851A-1 RSENSE ™不要、広いVIN範囲の同期整流式降圧DC/DCコントローラ

位相同期可能な固定周波数：250kHz～750kHz、4V ≤ VIN ≤ 38V、 0.8V ≤ VOUT ≤ 5.25V、MSOP-16E、3mm×3mm QFN-16、SSOP-16

LT3763 60V大電流降圧LEDドライバ・コントローラ固定動作周波数：200kHz～1MHz、電流レギュレーション：±6%、電圧レギュレーション精度：±1.5%、6V ≤ VIN ≤ 60V、VOUT：最大55V

LTC3871 双方向PolyPhase®同期整流式降圧／昇圧コントローラ

位相同期可能な固定動作周波数：60kHz～460kHz、最大効率：97%、VHIGH：最大100V、VLOW：最大30V、電圧レギュレーション精度：全温度範囲で±1.5%

LTC7801/LTC3895

低静止電流の150V、同期整流式降圧DC/DCコントローラ

広い入力電圧範囲：4V～140V、広い出力電圧範囲：0.8V～60V、 24ピン4mm × 5mm QFN、TSSOP-24、TSSOP-38（31）

5フェーズ5V/100A降圧フェーズ・エクスパンダ・システム

VIN

REG

10nF

1nF

VIN POWER STAGE 1

MPREG

10Ω

10Ω

33nFSENSE–

SENSE+

HG

CBOOT

SW

LG

100µF×2

10µF×4

+

+ 150µF×3

10µF×2

VOUT5V/100A

220nF

ENOUT CLK1 REGSNS TGSR TGSH BGSH TGSL

SS EN/UVLO SYNC VCC_INT GND

FB

47k

22µF

L0 1.3µH 2.5mΩ

38.3k

12.1k

10k

4.7nF

200k

LT3741 M1

M2

2.2µF

100k

VC

RHOT45.3k

RNTC470k

1Ω

CTRL1

VREF

CTRL2

VINRT

D0

ISP

ISN

10Ω

1nF

470pF

10Ω

220nF

1nF

POWER STAGE 2

POWER STAGE 3

POWER STAGE 4

VIN

L11.3µH 2.5mΩ

1µF

4.7µF

LT8550

PINS FORPOWER

STAGE2,3,4

24.3k

62k

109k

1Ω

4.7µF

VIN10V TO

36V

M3

M4

8550 TA06

100µF×2

10µF×4

+

150µF×3

10µF×2

+

REG

1µF

L0, L1: WURTH ELEKTRONIK 7443551300M1–M4: INFINEON BSC093N04LSG

ISP1

ISN1

BST1

SW1

BG1

TG1

VCCSYNCPHS3

RT/MS

IAMPP

IAMPNBGBUFTGBUFCLK2GND

SHDNREGIS

REGDRV

REGPHS1PHS2ILIM


http://www.analog.com/jp

https://www.analog.com/jp/?doc=LT8550.pdf


https://www.analog.com/jp/LTC3851A-1


https://www.analog.com/jp/LTC3871



降圧コンバーター対応の 4 dc/dcエクスパンダ...lt8550 4 rev. 0 詳細：...

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