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DS2465

SHA-256コプロセッサ、1-Wireマスター機能内蔵

要約版データシート

概要

DS2465は、1-Wire®マスター内蔵のSHA-256コプロセッサで、1-Wire SHA-256スレーブと通信して駆動させる際にホストシステムで必要なSHA-256およびメモリ機能を提供します。また、このデバイスは、I2Cマスターと任意の接続された1-Wire SHA-256スレーブ間のプロトコル変換も実行します。1-Wireラインの駆動時、内蔵のユーザー調整可能なタイマーがシステムホストプロセッサをタイムクリティカルな1-Wire波形の生成から解放して、標準とオーバードライブの両方の1-Wire通信速度をサポートします。1-Wireラインは、ソフトウェア制御下でパワーダウンすることが可能です。強力なプルアップ機能が、EEPROMなどの1-Wireデバイスへの1-Wire電源供給をサポートします。使用中以外は、DS2465をスリープモードにして消費電力を最小限に抑えることが可能です。

アプリケーション

消耗品の認証

セキュア機能の制御

特長♦♦ SHA-256エンジンによって対称鍵ベースの双方向セキュア認証モデルを作動

♦♦ 複数のプログラム可能な保護オプションを備えた 32バイトx 2ページのユーザーEEPROM

♦♦アクティブまたはパッシブ1-Wireプルアップが選択可能な1-Wireマスターポート

♦♦ 内部ローインピーダンス信号経路によって1-Wire 強力プルアップを提供

♦♦ ソフトウェア制御で1-Wireポートをパワーダウン可能

♦♦ I2C動作(プルアップ)電圧：3.3V ±10%

♦♦ 1-Wire IO端子でESD保護：±8kV HBM (typ)

♦♦ 動作範囲：3.3V ±10%、-40〜+85

♦♦ 6ピンTSOCパッケージ

標準アプリケーション回路

219-0017; Rev 0; 4/12

型番はデータシートの最後に記載されています。

1-WireはMaxim Integrated Products, Inc.の登録商標です。

図リスト

表リスト

SDAVCC

SCL

SLPZ IO

RPRP = 1.1kΩMAXIMUM I2C BUS CAPACITANCE 320pF

3V

1-Wire LINE

µC

(I2C PORT)

DS2465

DS28E15#1

DS28E15#2

DS28E15#n

本データシートは日本語翻訳であり、相違及び誤りのある可能性があります。設計の際は英語版データシートを参照してください。

価格、納期、発注情報についてはMaxim Direct (0120-551056)にお問い合わせいただくか、Maximのウェブサイト (japan.maximintegrated.com)をご覧ください。

http://japan.maximintegrated.com

DS2465



2Maxim Integrated

Voltage Range on Any Pin Relative to GND ........-0.5V to +4.0VMaximum Current into Any Pin ...........................................20mAOperating Temperature Range ......................... -40NC to +85NCJunction Temperature .....................................................+150NC

Storage Temperature Range ............................ -55NC to +125NCLead Temperature (soldering, 10s) ................................+300NCSoldering Temperature (reflow) .....................................+260NC

Absolute MAxiMuM RAtings

Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional opera-tion of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability.

electRicAl chARActeRistics(TA = -40NC to +85NC, unless otherwise noted.) (Note 1)

PARAMeteR sYMbol conDitions Min tYP MAx units

Supply Voltage VCC 2.97 3.3 3.63 V

Supply Current ICC(Note 2) 750

FASleep mode (SLPZ pin low), VCC = 3.63V 0.5 1.0

Power-On Reset Trip Point VPOR (Note 3) 1.0 1.4 V

1-Wire Input High VIH10.6 O VCC

V

1-Wire Input Low VIL10.2 O VCC

V

1-Wire Weak Pullup Resistor (Notes 3, 4)

RWPULow range 375 500 750

IHigh range 750 1000 1350

1-Wire Output Low VOL1 VCC = 2.97V, 8mA sink current 0.25

Active Pullup On Threshold VIAPO (Note 3) 0.95 1.2 V

Active Pullup On Time(Notes 3, 5)

tAPU

1-Wire time slot Equal to tREC0

Fs1-Wire reset standard speed 2.375 2.5 2.625

1-Wire reset overdrive speed 0.475 0.5 0.525

Active Pullup Impedance RAPU VCC = 2.97V, 4mA load (Note 3) 60 I

1-Wire Output Fall Time (Note 3) tFStandard 0.25 1

FsOverdrive 0.05 0.2

io Pin: 1-Wire tiMing (note 6)

Reset Low Time tRSTLStandard

-5%See

Table 6+9% Fs

Overdrive

Reset High Time tRSTH Standard and overdrive Equal to tRSTL Fs

Presence-Detect Sample Time tMSPStandard

-5%See

Table 6+9% Fs

Overdrive

Sampling for Short and Interrupt tSIStandard 7.6 8 8.72

FsOverdrive 1.9 2 2.18

Write-1/Read Low Time tW1L

Standard 7.6 8 8.72

FsOverdrive -5%

See Table 6

+9%

DS2465



3Maxim Integrated

electRicAl chARActeRistics (continued)(TA = -40NC to +85NC, unless otherwise noted.) (Note 1)


Read Sample Time tMSRStandard 11.4 12 13.1

FsOverdrive 1.4 1.5 1.64

Write-0 Low Time tW0LStandard

-5%See

Table 6+9% Fs

Overdrive

Write-0 Recovery Time tREC0 Standard and overdrive -5%See

Table 6+9% Fs

1-Wire Time Slot tslot Standard and overdrive Equal to tW0L + tREC0 Fs

shA-256 engine

Computation Current ICSHARefer to the full data sheet.

mA

Computation Time tCSHA ms

eePRoM

Programming Current IPROG (Notes 3, 7) 2 mA

Programming Time for a 32-Bit Segment

tPROG 10 ms

Write/Erase Cycling Endurance NCY TA = +125NC (Notes 8, 9) 100k —

Data Retention tDR TA = +125NC (storage) (Notes 10, 11) 10 Years

slPZ Pin

Low Level Input Voltage VIL -0.5 0.3 O VCC V

High Level Input Voltage VIH0.7 O VCC

VCC + 0.5V

V

Input Leakage Current II Pin at 3.63V (Note 3) 0.1 FA

Wake-Up Time from Sleep Mode tSWUP (Note 12) 200 Fs

i2c scl AnD sDA Pins (note 13)

Low Level Input Voltage VIL -0.5 0.3 O VCC V

High Level Input Voltage VIH0.7 O VCC

VCC(MAX) + 0.5V

V

Hysteresis of Schmitt Trigger Inputs

VHYS (Note 3)0.05 O VCC

V

Low Level Output Voltage at 3mA Sink Current

VOL 0.4 V

Output Fall Time from VIH(MIN) to VIL(MAX) with a Bus Capacitance from 10pF to 400pF

tOF (Note 3) 60 250 ns

Pulse Width of Spikes That Are Suppressed by the Input Filter

tSP (Note 3) 50 ns

Input Current with an Input Voltage Between 0.1VCC(MAX) and 0.9VCC(MAX)

II (Notes 3, 14) -10 +10 FA

DS2465



4Maxim Integrated

electRicAl chARActeRistics (continued)(TA = -40NC to +85NC, unless otherwise noted.) (Note 1)

note 1: Limits are 100% production tested at TA = +25°C and/or TA = +85°C. Limits over the operating temperature range and relevant supply voltage range are guaranteed by design and characterization. Typical values are not guaranteed.

note 2: Operating current with 1-Wire write byte sequence followed by continuous read of 1-Wire Master Status register at 400kHz in overdrive.

note 3: Guaranteed by design, characterization, and/or simulation only. Not production tested.note 4: Active pullup or resistive pullup and range are configurable.note 5: The active pullup does not apply to the rising edge of a presence pulse outside of a 1-Wire Reset Pulse command or

during the recovery after a short on the 1-Wire line.note 6: All 1-Wire timing specifications are derived from the same timing circuit.note 7: Current drawn from VCC during the EEPROM programming interval or SHA-256 computation.note 8: Write-cycle endurance is tested in compliance with JESD47G.note 9: Not 100% production tested; guaranteed by reliability monitor sampling.note 10: Data retention is tested in compliance with JESD47G.note 11: Guaranteed by 100% production test at elevated temperature for a shorter time; equivalence of this production test to the

data sheet limit at operating temperature range is established by reliability testing.note 12: I2C communication should not take place for the max tOSCWUP or tSWUP time following a power-on reset or a wake-up

from sleep mode.note 13: All I2C timing values are referred to VIH(MIN) and VIL(MAX) levels.note 14: I/O pins of the DS2465 do not obstruct the SDA and SCL lines if VCC is switched off.note 15: The DS2465 provides a hold time of at least 300ns for the SDA signal (referenced to the VIH(MIN) of the SCL signal) to

bridge the undefined region of the falling edge of SCL.note 16: The maximum tHD:DAT has only to be met if the device does not stretch the low period (tLOW) of the SCL signal. If the

clock stretches the SCL, the data must be valid by the setup time before it releases the clock (I2C bus specification Rev. 03, 19 June 2007).

note 17: A fast-mode I2C bus device can be used in a standard-mode I2C-bus system, but the requirement tSU:DAT R 250ns must then be met. This is automatically the case if the device does not stretch the low period of the SCL signal. If such a device does stretch the low period of the SCL signal, it must output the next data bit to the SDA line tR(MAX) + tSU:DAT = 1000 + 250 = 1250ns (according to the standard-mode I2C bus specification) before the SCL line is released. Also the acknowl-edge timing must meet this setup time (I2C bus specification Rev. 03, 19 June 2007).

note 18: CB = Total capacitance of one bus line in pF. The maximum bus capacitance allowable may vary from this value depend-ing on the actual operating voltage and frequency of the application (I2C bus specification Rev. 03, 19 June 2007).


Input Capacitance CI (Note 3) 10 pF

SCL Clock Frequency fSCL 0 400 kHz

Hold Time (Repeated) START Condition; After this Period, the First Clock Pulse is Generated

tHD:STA (Note 3) 0.6 Fs

Low Period of the SCL Clock tLOW (Note 3) 1.3 Fs

High Period of the SCL Clock tHIGH (Note 3) 0.6 Fs

Setup Time for a Repeated START Condition

tSU:STA (Note 3) 0.6 Fs

Data Hold Time tHD:DAT (Notes 3, 15, 16) 0.9 Fs

Data Setup Time tSU:DAT (Notes 3, 17) 250 ns

Setup Time for STOP Condition tSU:STO (Note 3) 0.6 Fs

Bus Free Time Between a STOP and START Condition

tBUF (Note 3) 1.3 Fs

Capacitive Load for Each Bus Line CB (Notes 3, 18) 400 pF

Oscillator Warmup Time tOSCWUP (Note 12) 200 Fs

DS2465



5Maxim Integrated

詳細

DS2465は、1-Wireマスターと2ページのユーザーメモリを内蔵したSHA-256コプロセッサです。

この情報についてはフルデータシートをご参照ください。

自己タイミング型1-Wireマスター機能は、標準およびオーバードライブ速度、アクティブプルアップ、および給電用ストロングプルアップを含む、高度な1-Wire波形機能をサポートしています。アクティブプルアップは、1-Wire側の立上りエッジに作用します。ストロングプルアップ機能は、アクティブプルアップと同じプルアップトランジスタを使用しますが、制御アルゴリズムが異なります。コマンドおよびデータを与えられたDS2465の入出力コントローラは、リセット/プレゼンス検出サイクル、バイト読取り、バイト書込み、1ビットの読み書き、およびROM検索用のトリプレットなどの、時間の正確さが重要となる1-Wire通信機能を、ホストプロセッサとの相互動作を必要とせずに実行します。ホストは、1-Wire Master Statusレジスタを介してフィードバック(1-Wire機能の完了、プレゼンスパルス、1-Wireの短絡、および使用した検索方向)を取得し、1-Wire Read Dataレジスタを介してデータを取得します。すべてのレジスタ、ユーザーメモリ、およびスクラッチパッドはリニアなアドレス空間に配置され、直接アクセス可能です。DS2465はそのI2Cバスインタフェースを介して標準モードまたはファーストモードでホストプロセッサと通信します。ブロック図については図1を参照してください。

ピン配置

端子説明

端子名称機能1 GND グランド基準

2 IO 1-Wireライン用の入出力ドライバ

3 VCC 電源入力

4 SLPZ

アクティブローの制御入力。低電力スリープモードをアクティブにして、SHAコプロセッサと1-Wireマスターのデバイスリセットを発生させます(1-Wire Master Resetコマンドと等価)。

5 SDAI2Cシリアルデータ入出力。プルアップ抵抗を介してVCCに接続する必要があります。

6 SCLI2Cシリアルクロック入力。プルアップ抵抗を介してVCCに接続する必要があります。

VCC

IO

GND

SLPZ

SCL

SDA

TSOC

TOP VIEW

+

5

4

6

2

3

1

DS2465

DS2465



6Maxim Integrated

メモリ

図2はDS2465のメモリ構成を示します。メモリはアドレス00hから始まり、先頭は入力スクラッチパッドです。そのあとにアドレス60hからレジスタセクションが続きます。アドレス00〜6Fは、揮発性SRAMとして実装されています。1-Wire Port Configurationの設定にはデフォルト値があり、パワーオン時に自動的にロードされます。70h以降のアドレス範囲は不揮発性です。ここには、出荷時プログラム済み

のデバイスIDデータ、パーソナリティバイト、およびユーザーメモリページが含まれます。


図1. ブロック図

1-Wire MASTERSTATUS REGISTER

1-WIRE READDATA REGISTER

IOCONTROLLER

LINETRANSCEIVER

IOSDASCL

SLPZ

GND

USER EEPROMPAGES

SCRATCHPAD

T-TIME OSCILLATOR

Refer to the full data sheet for thisinformation.

Refer to the fulldata sheet.

I2CINTERFACE

CONTROLLER

1-Wire PORTCONFIGURATION

AND TIMINGREGISTERS

VCC

DS2465

DS2465



7Maxim Integrated

デバイスのレジスタ

DS2465のレジスタは、書込み専用、読取り専用、および読み書き可能の3つに分類されます。書込み専用が適用されるのはCommandレジスタです。各種Statusレジスタ、1-Wire Read Dataレジスタ、は読取り専用です。各種Configurationレジスタは読み書き可能で、パワーオン時のデフォルト設定が定義されています。ファクトリバイト、メーカーID、およびパーソナリティバイトは読取り専用です。

Commandレジスタ(60h)DS2465が 1-Wire機能を実行するためには、I2Cホストからコマンドを受信する必要があります。コマンドは、一度に1つずつCommandレジスタに書き込まれます。ほとんどのコマンドは、コマンドコードとパラメータバイトで構成されます。コマンドコードは、命令の種類および次のI2C読取りアクセス用の読取りポインタの位置を示します。詳細については、｢機能コマンド｣の項を参照してください。

図2. メモリマップ

ADDRess RAnge

tYPe Access DescRiPtion

00h to 4Bh SRAM R/W Input scratchpad

4Ch to 5Fh — — (Reserved)

60h — W Command register

61h SRAM R 1-Wire Master Status register

62h SRAM R 1-Wire Read Data register

Refer to the full data sheet.

66h — — (Reserved)

67h SRAM R/W 1-Wire Master Configuration register

68h SRAM R/W 1-Wire Port Configuration tRSTL69h SRAM R/W 1-Wire Port Configuration tMSP6Ah SRAM R/W 1-Wire Port Configuration tW0L6Bh SRAM R/W 1-Wire Port Configuration tREC06Ch SRAM R/W 1-Wire Port Configuration RWPU6Dh SRAM R/W 1-Wire Port Configuration Overdrive tW1L

6Eh to 6Fh — — (Reserved)

70h ROM R Factory byte


73h ROM R Personality byte

74h to 7Fh — — (Reserved)

80h to 9Fh EEPROM (R)/(W) User memory page 0

A0h to BFh EEPROM (R)/(W) User memory page 1

C0h to FFh — — (Reserved)

DS2465



8Maxim Integrated

1-Wire Master Statusレジスタ(61h)1-Wire Master Statusレジスタは、1-Wire側からのビット形式のデータ、1-Wireビジー状態、および自身のリセット状態をDS2465がホストプロセッサに通知するための標準的な方法です(表1)。すべての1-Wire通信コマンドおよび1-Wire Master Resetコマンドは、ホストプロセッサが最小限のプロトコルオーバーヘッドで読取りを行うことができるように、読取りポインタをStatusレジスタの位置に設定します。ステータス情報は、特定のコマンドの実行中にのみ更新されます。詳細については、以下の各種ステータスビットの説明の中で示します。

ビット7：使用した分岐方向(DIR)。1-Wire Tripletコマンドが実行されるたびに、このビットはトリプレットの第3のビットによって選択された検索方向をホストプロセッサに通知します。DIRのパワーオン時のデフォルトは0です。このビットは1-Wire Tripletコマンドでのみ更新され、他のコマンドに対する機能はありません。詳細については、1-Wire Tripletコマンドの説明およびアプリケーションノート187 ｢1-Wire検索アルゴリズム｣を参照してください。

ビット6：トリプレット第2ビット(TSB)。TSBビットは、1-Wire Tripletコマンドの第2のビットのtMSRにおいてサンプリングされたアクティブな1-Wireラインのロジック状態を通知します。TSBのパワーオン時のデフォルトは0です。このビットは1-Wire Tripletコマンドでのみ更新され、他のコマンドに対する機能はありません。

ビット5：シングルビット結果(SBR)。SBRビットは、1-Wire Single Bitコマンドまたは1-Wire Tripletコマンドの最初のビットのtMSRにおいてサンプリングされたアクティブな1-Wireラインのロジック状態を通知します。SBRのパワーオン時のデフォルトは0です。1-Wire Single Bitコマンドが0のビットを送信する場合、SBRは0になります。1-Wire Tripletコマンドの場合、接続されている1-Wireデバイスの応答に応じて、SBRは0になる場合と1になる場合があります。これと同じ結果が、1のビットを送信する1-Wire Single Bitコマンドにも該当します。

ビット4：デバイスリセット(RST)。RSTビットが1の場合、パワーオンリセット、SLPZのローパルス、またはDevice Resetコマンドの実行によって、DS2465が内部リセットサイクルを行ったことを示します。1-Wire Master Configurationレジスタがホストプロセッサによって更新されたときに、RSTビットは自動的にクリアされます。

ビット3：ロジックレベル(LL)。LLビットは、1-Wire通信を開始することなしにアクティブな1-Wireラインのロジック状態を通知します。この目的のために、1-Wireラインは1-Wire Master Statusレジスタの読取りのたびにサンプリングされます。読取りポインタが1-Wire Master Statusレジスタの位置に設定されている場合、サンプリングとLLビットの更新は、ホストプロセッサがDS2465を読取りモードでアドレス指定したときに(アクノリッジサイクル中に)行われます。

ビット2：短絡検出(SD)。SDビットは、1-Wire Resetコマンドごとに更新されます。DS2465がプレゼンス検出サイクル中のtSIにおいて1-Wireライン上でロジック0を検出した場合、SDビットに1がセットされます。短絡が除去された場合、後続の1-Wire Resetコマンドによって、このビットはデフォルトの0に戻ります。

ビット1：プレゼンスパルス検出(PPD)。PPDビットは、1-Wire Resetコマンドごとに更新されます。DS2465がプレゼンス検出サイクル中のtMSPにおいて1-Wireデバイスからのプレゼンスパルスを検出した場合、PPDビットに1がセットされます。プレゼンスパルスが存在しない場合または後続の1-Wire Resetコマンドの間に1-Wireラインが短絡された場合、このビットはデフォルトの0に戻ります。

ビット0：1-Wireビジー(1WB)。1WBビットは、1-Wireラインがビジーかどうかをホストプロセッサに通知します。1-Wire通信中は、1WBは1です。コマンドが完了した時点で、1WBはデフォルトの0に戻ります。1WBの状態が変化するタイミングおよび1のままである期間の詳細については、｢機能コマンド｣の項で説明します。

1-Wire Read Dataレジスタ(62h)1-Wire Read Byteコマンドの完了時に、DS2465は1-Wireスレーブから読み取ったデータを1-Wire Read Dataレジスタに保存します。コマンドの実行中、I2Cホストは1-Wire Master Statusレジスタの1WBビットをチェックします。1-Wireラインがビジーでなくなった時点で、I2Cホストはアドレス62hに対するダミーの書込みを実行し、その後DS2465に読取りモードでアクセスしてデータバイトを読み取ります。

表1. 1-Wire Master Statusのビット割当てbit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0

DIR TSB SBR RST LL SD PPD 1WB

http://japan.maximintegrated.com/app-notes/index.mvp/id/187

DS2465



10Maxim Integrated

1-Wire Master Configurationレジスタ(67h)DS2465は、1-Wire Master Configurationレジスタを介してイネーブルまたはディセーブル可能な4つの1-Wire機能をサポートしています(表3)。それらの機能は、アクティブプルアップ(APU)、1-Wireパワーダウン(PDN)、ストロングプルアップ(SPU)、1-Wire速度(1WS)です。APU、SPU、および1WSは任意の組合せで選択することができます。APUおよび1WSはそれぞれの状態を維持するのに対して、SPUはストロングプルアップが終了した時点で非アクティブ状態に戻ります。

デバイスのリセット(パワーアップサイクル、SLPZのローパルス、または1-Wire Master Resetコマンドにより開始)のあとは、1-Wire Master Configurationレジスタの読み値は00hになります。このレジスタへの書込み時には、上位ニブル(ビット7〜4)が下位ニブル(ビット3〜0)の1の補数である場合にのみ、新しいデータを受け入れます。読取り時には、上位ニブルは常に0hになります。

ビット3：1-Wire速度(1WS)。1WSビットは、DS2465によって生成されるすべての1-Wire通信のタイミングを決定します。すべての1-Wireスレーブデバイスは標準速度(1WS = 0)をサポートします。多くの1-Wireデバイスは、オーバードライブ速度と呼ばれるより高いデータレートでも通信することができます。標準速度からオーバードライブ速度に変更するためには、1-Wireデバイスのデータシートで説明されているように、1-WireデバイスはOverdrive-Skip ROMまたはOverdrive-Match ROMコマンドを受信する必要があります。速度の変更は、1-Wireデバイスが速度を変更するコマンドコードを受信した直後に行われます。同期を維持するために、DS2465はこの速度の変更に参加する必要があります。これは、1-Wireデバイスの速度を変更する1-Wire Byteコマンドの直後に、1WSビットを1にして1-Wire Master Configurationレジスタへの書込みを行うことによって実現されます。1WSビットを0にして1-Wire Master Configurationレジスタへの書込みを行い、そのあとに1-Wire Resetコマンドを発行することによって、DS2465およびアクティブな1-Wireライン上のすべての1-Wireデバイスが標準速度に戻ります。

ビット2：ストロングプルアップ(SPU)。SPUビットは、1-Wire Write Byte、1-Wire Read Byte、または1-Wire Single Bitコマンドの前にストロングプルアップ機能を作動させるために使用します。ストロングプルアップは、1-Wire EEPROMデバイスでスクラッチパッドのデータをメインメモリにコピーする場合やSHA計算を実行する場合に一般的に使用されます。個々のデバイスのデータシートに、通信プロトコル中でそれ以後ストロングプルアップを使用すべき位置が規定されています。SPUビットは、1-Wireデバイスを追加の電力が必要な状態にするコマンドの送信の直前にセットする必要があります。ストロングプルアップは、アクティブプルアップ機能と同じ内蔵プルアップトランジスタを使用します。電圧降下が十分に小さく、所定の負荷電流と電源電圧において必要な1-Wire電圧を維持することができるかどうかは、｢Electrical Characteristics (電気的特性)｣のRAPUパラメータを参照して判断してください。

SPUが1の場合、DS2465はアクティブプルアップがアクティブにされた場合と同様にストロングプルアップの開始タイムスロットの立上りエッジを処理します。しかし、図3に示すように、アクティブプルアップとは対照的に、DS2465が1-Wire通信を生成するコマンドを受信するか(標準的な場合)、1-Wire Master ConfigurationレジスタのSPUビットに0が書き込まれるか、1-Wire Master ConfigurationレジスタのPDNビットに1が書き込まれるか、またはDS2465が1-Wire Master Resetコマンドを受信するという4つの事象のいずれかが発生するまで、ストロングプルアップ(すなわち内蔵プルアップトランジスタ)は導通したままになります。ストロングプルアップの終了時に、SPUビットは自動的に0にリセットされます。ストロングプルアップ機能の使用によって、1-Wire Master ConfigurationレジスタのAPUビットの状態が変化することはありません。

表3. 1-Wire Master Configurationのビット割当て

bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0

1WS SPU PDN APU 1WS SPU PDN APU

DS2465



11Maxim Integrated

ビット1：1-Wireパワーダウン(PDN)。PDNビットは、たとえば1-Wireスレーブにパワーオンリセットを実行させる目的で、1-Wireポートから電力を除去するために使用します。PDNは、SLPZ端子によって制御されるスリープモードと相互作用します(表4)。PDNのデフォルト状態は0で、通常動作が可能です。PDNが1に変更された場合、いかなる1-Wire通信も不可能です。1-Wireパワーダウン状態を終了させるには、PDNビットを0に変更する必要があります。DS2465にスリープモードを終了させるには、SLPZ端子の状態を0から1に変更してください。これによってDS2465はパワーオンリセットを実行し、通常動作のためにPDNを0にクリアします。

ビット0：アクティブプルアップ(APU)。APUビットは、アクティブプルアップ(ローインピーダンスのトランジスタ)またはパッシブプルアップ(RWPUの抵抗)のどちらを使用して1-Wireラインをローからハイに駆動するかを制御します。APU = 0の場合、アクティブプルアップはディセーブルされます(抵抗モード)。最高の1-Wire性能を実現するために、通常はアクティブプルアップをイネーブルすることが推奨されます。アクティブプルアップは、1-Wireラインの短絡後の回復の立上りエッジには適用されません。イネーブルされている場合、リセット/プレゼンス検出サイクルでも、tRSTL後およびtPDL後の立上りエッジに固定時間のアクティブプルアップ(通常は標準速度で2.5µs、オーバードライブ速度で0.5µs)が適用されます。

立上りエッジを制御する回路(図4)は、以下のように動作します。t1において、プルダウン(DS2465または1-Wireスレーブによるもの)が終了します。この時点以後、1-WireラインはDS2465に内蔵されたRWPUを介してハイに駆動されます。VCC

および1-Wireラインの容量性負荷によってスロープが決定されます。アクティブプルアップがディセーブルされている場合(APU = 0)、実線で示すように抵抗性プルアップが継続します。アクティブプルアップがイネーブルされている場合(APU = 1)、t2において電圧がVIAPOのスレッショルドに達した時点で、点線で示すようにDS2465はローインピーダンスのプルアップトランジスタを作動させます。アクティブプルアップはタイムスロットの終了(t3)まで作動を続け、その後は抵抗性プルアップが継続します。アクティブプルアップの最短の継続時間はwrite-zero (0の書込み)タイムスロットの場合のtREC0で、最長の継続時間はwrite-one (1の書込み)タイムスロットのtW0L + tREC0 - tW1Lです。read-data (データ読取り)タイムスロットの場合、アクティブプルアップの継続時間はスレーブに依存します。t3以後もプルアップトランジスタの導通を維持する方法については、｢ストロングプルアップ(SPU)｣の項を参照してください。

図3. ローインピーダンスのプルアップのタイミング

表4. PDNとSLPZの相互作用slPZ Pin is At logic 0 slPZ Pin is At logic 1

PDn is 0• RWPU is disconnected; IO is at 0V, causing the slaves to lose power.• The DS2465 is powered down (sleep mode).

• RWPU is connected; IO is at VCC, keeping the slaves powered.• The DS2465 is powered up (normal operation).

PDn is 1• RWPU is disconnected; IO is at 0V, causing the slaves to lose power.• The DS2465 is powered up.

DS2465 RESISTIVE PULLUP DS2465 PULLDOWN DS2465 STRONG PULLUP

VCC

VIAPO

0V

WRITE-ZERO CASE

WRITE-ONE CASE

tSLOT

LAST BIT OF 1-Wire WRITE BYTE, 1-Wire READ BYTE, OR 1-Wire SINGLE BIT FUNCTION

NEXTTIME SLOT

DS2465



12Maxim Integrated

1-Wireポートの設定DS2465は、複数のタイミングパラメータおよびプルアップ抵抗をアプリケーションの必要に適応させることが可能です。これらのパラメータに対してそれぞれに専用の1-Wire Port Configurationレジスタが存在し、68h〜6Dhのアドレス範囲に位置しています(表5)。tRSTL、tMSP、およびtW0Lについては、標準速度用とオーバードライブ速度用の値を個別に調整することができます。下位ニブルは標準速度に適用され、上位ニブルはオーバードライブ速度に適用されます。tREC0とRWPUの設定は両方の1-Wire速度で適用されます。パラメータtW1Lはオーバードライブ速度についてのみ調整可能で、標準速度の値は固定です。tREC0、RWPU、およびtW1Lの場合、上位ニブルには機能がありません。バイナリコードとパラメータ値の間の変換については、表6を参照してください。

デバイスのリセット(パワーアップサイクル、SLPZのローパルス、または1-Wire Master Resetコマンドにより開始)のあとは、各1-Wire Port Configurationレジスタはそれぞれのデフォルト値に初期化されます。ポートの設定を変更するには、それぞれのレジスタにI2C書込みモードでアクセスし、新しいコードをデータバイトとして与えてください。アドレス68hから始まる全ポートの設定を1回の書込みアクセスで調整することができます。1-Wireラインがビジーでない場合(1WB = 0)、新しい設定はデータバイトに対するアクノリッジビットのSCL立上りエッジで適用されます。6Bh〜6Dhのレジスタの上位4ビットは未使用です。書込みは可能ですが、それらの値はデバイスの動作に影響しません。

図4. タイムスロット内における立上りエッジプルアップ

表5. 1-Wire Port Configurationのアドレス詳細

ADDRess bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0

68h tRSTL Overdrive Speed (OD) tRSTL Standard Speed (STD)

69h tMSP Overdrive Speed (OD) tMSP Standard Speed (STD)

6Ah tW0L Overdrive Speed (OD) tW0L Standard Speed (STD)

6Bh (not used, default 0000b) tREC0 (speed independent)

6Ch (not used, default 0000b) RWPU (speed independent)

6Dh (not used, default 0000b) tW1L Overdrive Speed (OD)

APU = 0

APU = 1

VCC

0V

1-Wire LINE ISDISCHARGED

t1 t2 t3

VIAPO

VIL1MAX

tREC0

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表6. パラメータ値コードと標準パラメータ値の間の変換

ファクトリバイト(70h)このバイトの読み値はAAhです。


パーソナリティバイト(73h)このバイトの読み値は00hです。

機能コマンド

DS2465は機能コマンドを認識し、ホストへのフィードバック経路は読取りポインタによって制御され、ホストが適切な情報に効率的にアクセスすることができるように、個々の機能コマンドによって自動的に読取りポインタが設定されます。ホストプロセッサはI2Cインタフェースを使用してこれらのコマンドおよびアプリケーションパラメータを1または2バイトの文字列として送信します。I2Cプロトコルでは、個々のバイトの受入れを確認するためのアクノリッジか、エラー状態(無効なコードまたはパラメータ)を示すためまたは通信を終了するための非アクノリッジの、どちらかを受信側が行う必要があります。アクノリッジを含むI2Cプロトコルの詳細については、｢I2Cインタフェース｣の項を参照してください。機能コマンドは以下のとおりです。


注：パワーオン時のデフォルト値は太字です。

PARAMeteR VAlue coDetRstl

VAlue in µstMsP

VAlue in µstW0l

VAlue in µstRec0

VAlue in µsRWPu

VAlue in ωtW1l

VAlue in µs

stD oD stD oD stD oD stD, oD stD, oD oD

0000b 440 44 58 5.5 52 5.0 2.5 500 do not use

0001b 460 46 58 5.5 54 5.5 2.5 500 0.25

0010b 480 48 60 6.0 56 6.0 2.5 500 0.50

0011b 500 50 62 6.5 58 6.5 2.5 500 0.75

0100b 520 52 64 7.0 60 7.0 2.5 500 1.00

0101b 540 54 66 7.5 62 7.5 2.5 500 1.25

0110b 560 56 68 8.0 64 8.0 5.0 1000 1.50

0111b 580 58 70 8.5 66 8.5 7.5 1000 1.75

1000b 600 60 72 9.0 68 9.0 10.0 1000 2.00

1001b 620 62 74 9.5 70 9.5 12.5 1000 2.25

1010b 640 64 76 10.0 70 10 15.0 1000 2.50

1011b 660 66 76 10.5 70 10 17.5 1000 2.75

1100b 680 68 76 11.0 70 10 20.0 1000 3.00

1101b 700 70 76 11.0 70 10 22.5 1000 3.25

1110b 720 72 76 11.0 70 10 25.0 1000 3.50

1111b 740 74 76 11.0 70 10 25.0 1000 3.75

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このあとのページでは、機能コマンドについて簡潔な表形式で説明します。

copy scratchpadコマンドコード 5Ahパラメータバイトデータ転送先、セグメント番号(表7)

用途スクラッチパッドのデータのユーザーEEPROMページへの転送、

その他の注

対象のメモリが書込み保護されている場合、このコマンドは正常に完了することができません。データはセグメント番号に対応するスクラッチパッドの位置から取得されます。例：セグメント0はSP+0〜SP+3、アドレス00h〜03hに対応します。

コマンドの制限データは最初にスクラッチパッドに書き込まれる必要があります。対象のメモリは書込み保護(ロック)されていてはいけません。

エラー条件(エラー応答)対象のメモリが書込み保護されている場合、メモリ書込みサイクルは発生しません。その場合、デバイスは非ビジーで、アクセスされると直ちに自分のI2Cアドレスをアクノリッジします。

MACについての注フルデータシートをご参照ください。

I2Cのビジー時間パラメータバイトに対するアクノリッジビットのSCL立上りエッジからカウントして、パラメータバイトに応じて1 x tPROGまたは8 x tPROGです。

コマンド継続時間 I2Cのビジー時間 + 1.09µsです。1-Wireの動作なし読取りポインタ位置 1-Wire Master Statusレジスタ影響を受けるMaster Statusレジスタのビットなし影響を受けるMaster Configurationレジスタのビットなし影響を受ける1-Wire Port Configurationレジスタのビットなし

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ビット5:4：ターゲット(TT)。これらのビットは、スクラッチパッドのデータをコピーするユーザーメモリのページ番号を指定します(S/U = 1)。

S/U = 1の場合、割当ては以下のとおりです。

00 ユーザーページ0

01 ユーザーページ1

10 (予備)

11 (予備)

ビット3：完全またはセグメントコピー(F/S)。このビットは、S/U = 1の場合にのみ意味を持ちます。このビットは、ページ全体をプログラムするかSEG#によって選択されたセグメントのみをプログラムするかを指定します。F/S = 0の場合、ページ全体がプログラムされます。F/S = 1の場合、選択されたセグメントのみがプログラムされます。対象のページの1つのブロックが書込み保護されている場合、F/Sビットは強制的に1になります。

ビット2:0：セグメント番号(SEG#)。これらのビットは、(S/U = 1)かつ(F/S = 1)の場合にのみ意味を持ちます。これらのビットは、スクラッチパッドのデータをプログラムする選択されたユーザーメモリページのセグメントを指定します。すべてのコードが有効です。コード000bはページの最初の4バイトを指示します(以下同様)。

表7. パラメータバイトのビットマップ

X = 任意


S/U X TT F/S SEG#

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1-Wire Master Resetコマンドコード F0hパラメータバイト N/A用途パワーアップ後のデバイスの初期化、必要に応じた再初期化(リセット)。

その他の注デバイスのステートマシンロジックのグローバルリセットを実行します。進行中のすべての1-Wire通信を終了します。

コマンドの制限このコマンドのあとに1-Wire Reset Pulseコマンドが続く必要があります。エラー条件(エラー応答) なしMACについての注 N/AI2Cのビジー時間なし

コマンド継続時間コマンドコードに対するアクノリッジビットのSCL立上りエッジからカウントして、1.635µs (max)です。

1-Wireの動作コマンドコードに対するアクノリッジビットのSCL立上りエッジの1.09µs (max)後に終了します。

読取りポインタ位置 (N/A)

影響を受けるMaster Statusレジスタのビット RSTに1が設定され、1WB、PPD、SD、SBR、TSB、DIRに0が設定されます。

影響を受けるMaster Configurationレジスタのビット 1WS、APU、PDN、SPUに0が設定されます。

影響を受ける1-Wire Port Configurationレジスタのビット tRSTL、tMSP、tW0L、tW1L、tREC0、およびRWPUがそれぞれのデフォルト値にリセットされます。

1-Wire Reset Pulseコマンドコード B4hパラメータバイト N/A

用途任意の1-Wire通信シーケンスの開始または終了。1-Wire Master Resetコマンドの完了。

その他の注

1-Wireリセット/プレゼンス検出サイクル(図5)を1-Wireライン上に生成します。1-Wireラインの状態はtSIおよびtMSPでサンプリングされ、結果は1-Wire Master StatusレジスタのPPDおよびSDビットを介してホストプロセッサに通知されます。

コマンドの制限 DS2465がこのコマンドを処理する前に1-Wireの動作が終了している必要があります。

エラー条件(エラー応答) コマンドコードが受信された時点で1WB = 1の場合、コマンドコードは非アクノリッジされ、コマンドは無視されます。

MACについての注 N/AI2Cのビジー時間なし

コマンド継続時間コマンドコードに対するアクノリッジビットのSCL立上りエッジからカウントして、2 x tRSTL + 1.09µs (max)です。

1-Wireの動作コマンドコードに対するアクノリッジビットのSCL立上りエッジの1.09µs (max)後に開始します。

読取りポインタ位置 1-Wire Master Statusレジスタ(ビジーの監視のため)。

影響を受けるMaster Statusレジスタのビット 1WB (2 x tRSTLの間、1がセットされます)、PPDはtRSTL + tMSPで更新され、SDはtRSTL + tSIで更新されます。

影響を受けるMaster Configurationレジスタのビット 1WSおよびAPUに適用されます。影響を受ける1-Wire Port Configurationレジスタのビット tRSTL、tMSP、およびRWPUの現在の値に適用されます。

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図5. 1-Wireリセット/プレゼンス検出サイクル

1-Wire single bitコマンドコード 87hパラメータバイトタイムスロットの種類(表21)

用途 1ビットの通信が必要な場合(例外的)に、1-Wireラインで1ビットの書込みまたは読取りを実行。

その他の注パラメータバイトによって指定された1つの1-Wireタイムスロットを1-Wireライン上に生成します。1-WireラインのロジックレベルをtMSRで読み取り、それに応じてSBRを更新します。




コマンド継続時間パラメータバイトに対するアクノリッジビットのSCL立上りエッジからカウントして、tSLOT + 1.09µs (max)です。

1-Wireの動作パラメータバイトに対するアクノリッジビットのSCL立上りエッジの1.09µs (max)後に開始します。

読取りポインタ位置 1-Wire Master Statusレジスタ(ビジーの監視およびデータ読取りのため)。

影響を受けるMaster Statusレジスタのビット 1WB (tSLOTの間、1がセットされます)、SBRはtMSRで更新、DIR (状態が変化する場合があります)。

影響を受けるMaster Configurationレジスタのビット 1WS、APU、SPUに適用されます。影響を受ける1-Wire Port Configurationレジスタのビット tW0L、tW1L、tREC0、およびRWPUの現在の値に適用されます。

PULLUP DS2465 PULLDOWN 1-Wire SLAVE PULLDOWN

VCC

VIH1

VIL1

0V

RESET PULSE PRESENCE/SHORT DETECT

tRSTL

tSItMSP

tRSTH

tF PRESENCE PULSE

APU CONTROLLEDEDGE

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28Maxim Integrated

ビット7：ビット値(V)。このビットは、生成するタイムスロットの種類を指定します。V = 0の場合、write-zeroタイムスロット (図6)が生成されます。V = 1の場合、write-oneタイムスロット(図7)が生成され、これはread-dataタイムスロットとしても機能します。


X = 任意

図6. Write-Zeroのタイムスロット

図7. Write-OneおよびRead-Dataのタイムスロット


V X X X X X X X

PULLUP (SEE RISING EDGE PULLUP) DS2465 PULLDOWN

VC1W

VIH1

VIL1

0V

tSLOT

tREC0

tWOLtMSR

tF

PULLUP DS2465 PULLDOWN 1-Wire SLAVE PULLDOWN

VCC

VIH1

VIL1

0V

tSLOT

tW1L

tMSR

tF

NOTE: DEPENDING ON ITS INTERNAL STATE, A 1-Wire SLAVE DEVICE TRANSMITS DATA TO ITS MASTER (e.g., THE DS2465). WHEN RESPONDING WITH A 0,A 1-Wire SLAVE STARTS PULLING THE LINE LOW DURING tW1L. ITS INTERNAL TIMING GENERATOR DETERMINES WHEN THIS PULLDOWN ENDS AND THE VOLTAGESTARTS RISING AGAIN. WHEN RESPONDING WITH A 1, A 1-Wire SLAVE DOES NOT HOLD THE LINE LOW AT ALL, AND THE VOLTAGE STARTS RISING AS SOON AS tW1LIS OVER. 1-Wire DEVICE DATA SHEETS USE THE TERM tRL INSTEAD OF tW1L TO DESCRIBE A READ-DATA TIME SLOT. TECHNICALLY, tRL AND tW1L HAVE IDENTICALSPECIFICATIONS AND CANNOT BE DISTINGUISHED FROM EACH OTHER.

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29Maxim Integrated

ビット7:0：データバイト(DATA)。これらのビットは、1-Wireラインに書き込むデータを指定します。ビット0のタイムスロットが最初に生成されます。



DATA

1-Wire Write byteコマンドコード A5hパラメータバイトデータバイト(表22)

用途1-Wireラインへのコマンドまたはデータの書込み。8つの1-Wire Single Bitコマンドを実行することに相当しますが、I2Cのトラフィックが少ないため高速です。

その他の注 1つのデータバイトを1-Wireラインに書き込みます。




コマンド継続時間パラメータバイトに対するアクノリッジビットのSCL立上りエッジからカウントして、8 x tSLOT + 1.09µs (max)です。

1-Wireの動作

パラメータバイトに対するアクノリッジビットのSCL立上りエッジの1.09µs (max)後に開始します。注：I2Cバス上と1-Wireライン上ではビット順が異なります(1-Wire：LSBが先、I2C：MSBが先)。そのため、DS2465がデータバイト全体を受信するまでは1-Wireの動作を開始することはできません。

読取りポインタ位置 1-Wire Master Statusレジスタ(ビジーの監視のため)。影響を受けるMaster Statusレジスタのビット 1WB (8 x tSLOTの間、1がセットされます)。影響を受けるMaster Configurationレジスタのビット 1WS、APU、SPUに適用されます。影響を受ける1-Wire Port Configurationレジスタのビット tW0L、tW1L、tREC0、およびRWPUの現在の値に適用されます。

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30Maxim Integrated

1-Wire Read byteコマンドコード 96hパラメータバイト N/A

用途1-Wireラインからのデータの読取り。V = 1 (write-oneタイムスロット)の8つの1-Wire Single Bitコマンドを実行することに相当しますが、I2Cのトラフィックが少ないため高速です。

その他の注 1-Wireライン上で8つのread-dataタイムスロットを生成し、結果を1-Wire Read Dataレジスタに保存します。




コマンド継続時間コマンドコードに対するアクノリッジビットのSCL立上りエッジからカウントして、8 x tSLOT + 1.09µs (max)です。

1-Wireの動作コマンドコードに対するアクノリッジビットのSCL立上りエッジの1.09µs (max)後に開始します。

読取りポインタ位置

1-Wire Master Statusレジスタ(ビジーの監視のため)。注：1-Wireラインから受信したデータバイトを読み取るには、1-Wire Read Dataレジスタのメモリアドレスに対するダミーの書込みを発行してください。その後、読取りモードでDS2465にアクセスしてください。

影響を受けるMaster Statusレジスタのビット 1WB (8 x tSLOTの間、1がセットされます)。影響を受けるMaster Configurationレジスタのビット 1WS、APUに適用されます。影響を受ける1-Wire Port Configurationレジスタのビット tREC0、tW1L、およびRWPUの現在の値に適用されます。

DS2465



31Maxim Integrated

ビット7：ビット値(V)。このビットは、第1と第2の両方の読取りタイムスロットの読み値が0の場合に使用する分岐方向を指定します。V = 0の場合、write-zeroタイムスロットが生成されます。V = 1の場合、write-oneタイムスロットが生成されます。


X = 任意


V X X X X X X X

1-Wire tripletコマンドコード 78hパラメータバイト分岐方向(表23)

用途1-Wire Search ROMシーケンスの実行。1つのデバイスを識別してアドレス指定するには、完全なシーケンスとしてこのコマンドを64回実行する必要があります。

その他の注

2つの読取りタイムスロットと1つの書込みタイムスロットの、3つのタイムスロットを1-Wireライン上に生成します。書込みタイムスロットの種類は、読取りタイムスロットの結果および方向バイトに依存します。 • 読取りタイムスロットが0と1の場合は、そのあとにwrite-zeroタイムスロットが続きます。 • 読取りタイムスロットが1と0の場合は、そのあとにwrite-oneタイムスロットが続きます。 • 読取りタイムスロットが両方とも1の場合(エラーの場合)、後続の書込みタイムスロットはwrite-oneです。 • 読取りタイムスロットが両方とも0の場合(標準的な場合)、パラメータバイトによって後続の書込みタイムスロットの種類が決定します。




コマンド継続時間パラメータバイトに対するアクノリッジビットのSCL立上りエッジからカウントして、3 x tSLOT + 1.09µs (max)です。


読取りポインタ位置 1-Wire Master Statusレジスタ(ビジーの監視およびデータ読取りのため)。

影響を受けるMaster Statusレジスタのビット1WB (3 x tSLOTの間、1がセットされます)、SBRは最初のtMSRで更新され、TSBおよびDIRは第2のtMSRで(すなわち、tSLOT + tMSRで)更新されます。

影響を受けるMaster Configurationレジスタのビット 1WS、APUに適用されます。影響を受ける1-Wire Port Configurationレジスタのビット tW0L、tW1L、tREC0、およびRWPUの現在の値に適用されます。

DS2465



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ビット5:0：ブロックサイズ(BS)。これらのビットは、受信して位置00hから始まる入力スクラッチパッドに書き込むバイト数を指定します。BS = 000000bの場合、1バイトが受信されます。


X = 任意


X X BS

1-Wire Receive blockコマンドコード E1hパラメータバイトブロックサイズ(表25)

用途セキュア1-Wireメモリデバイスからのメモリデータの読取り。

その他の注 1-Wireラインから1〜63バイトを読み取り、スクラッチパッドからアクセス可能にします。

コマンドの制限このコマンドが処理される前に1-Wireの動作が終了している必要があります。


MACについての注なしI2Cのビジー時間なし

コマンド継続時間パラメータバイトに対するアクノリッジビットのSCL立上りエッジからカウントして、(1〜63) x 8 x tSLOT + 1.09µs (max)です。


読取りポインタ位置 1-Wire Master Statusレジスタ(ビジーの監視のため)。影響を受けるMaster Statusレジスタのビット 1WB (8 x BS x tSLOTの間、1がセットされます)。影響を受けるMaster Configurationレジスタのビット 1WS、APUに適用されます。影響を受ける1-Wire Port Configurationレジスタのビット tREC0、tW1L、およびRWPUの現在の値に適用されます。

DS2465



34Maxim Integrated

I2Cインタフェース

全体的特長I2Cバスは、データライン(SDA)とクロック信号(SCL)を通信に使用します。SDAとSCLの両方が双方向ラインで、プルアップ抵抗を介して正の電源電圧に接続されます。通信が行われていない場合、両方のラインがハイになります。バスに接続されるデバイスの出力段は、ワイヤードAND機能を実行するためにオープンドレインまたはオープンコレクタを備えている必要があります。I2Cバス上のデータは、標準モードの場合は最大100kbps、ファーストモードの場合は最大400kbpsの速度で転送可能です。DS2465は両方のモードで動作します。

バス上にデータを送信するデバイスはトランスミッタと定義され、データを受信するデバイスはレシーバと定義されます。通信を制御するデバイスはマスターと呼ばれます。マスターによって制御されるデバイスはスレーブです。個別にアクセスされるために、各デバイスはバス上の他のデバイスと競合しないスレーブアドレスを備える必要があります。

データ転送は、バスがビジーでないときにのみ開始することができます。マスターは、シリアルクロック(SCL)の生成、バスアクセスの制御、STARTおよびSTOP条件の生成、およびSTARTとSTOPの間に転送されるデータバイト数の決定を行います(図8)。データはバイト単位で転送され、最上位ビットが最初に送信されます。マスターとスレーブ間の同期を可能にするために、個々のバイトのあとにアクノリッジビットが続きます。

スレーブアドレスDS2465が応答するスレーブアドレスを図9に示します。スレーブアドレスはスレーブアドレス/制御バイトの一部です。スレーブアドレス/制御バイトの最後のビット(R/W)はデータの方向を定義します。0が設定されている場合、後続のデータはマスターからスレーブに転送されます(書込みアクセス)。1が設定されている場合、データはスレーブからマスターに転送されます(読取りアクセス)。

I2Cの定義I2Cのデータ転送を説明するために、以下の用語が一般的に使用されます。タイミング基準の定義を図10に示します。

バスアイドルまたは非ビジー：SDAとSCLの両方が非アクティブで、ロジックハイの状態です。

START条件：スレーブとの通信を開始するために、マスターはSTART条件を生成する必要があります。START条件は、SCLがハイのままでの、SDAのハイからローへの状態の変化として定義されます。

STOP条件：スレーブとの通信を終了するために、マスターはSTOP条件を生成する必要があります。STOP条件は、SCLがハイのままでの、SDAのローからハイへの状態の変化として定義されます。

図8. I2Cプロトコルの概要

図9. DS2465のスレーブアドレス

SDA

SCL

IDLE

1–7 8 9 1–7 8 9 1–7 8 9

STARTCONDITION STOP CONDITION

REPEATED START

SLAVEADDRESS

R/W ACK ACKDATA ACK/NACK

DATA

MSB FIRST MSB LSB MSB LSB

REPEATED IF MORE BYTESARE TRANSFERRED

0

A6

MSB

0

A5

1

A4

1

A3

7-BIT SLAVE ADDRESS

0

A2

0

A1

0

A0

R/W

DETERMINESREAD OR WRITE

DS2465



35Maxim Integrated

Repeated START条件：Repeated STARTは、先行する書込みアクセスで読取り対象のメモリアドレスを指定したあとの読取りアクセスに一般的に使用されます。マスターはデータ転送の最後にRepeated START条件を使用して、現在のデータ転送に続けて直ちに新しいデータ伝送を開始することができます。Repeated START条件は通常のSTART条件と同じ方法で生成されますが、STOP条件のあとにバスがアイドルのままになりません。

データ有効：STARTおよびSTOP条件を例外として、SDAの遷移はSCLがローの状態の間のみ発生することができます。SDA上のデータは、SCLのハイのパルス全体に加えて必要なセットアップおよびホールド時間(SCLの立下りエッジ後のtHD:DATおよびSCLの立上りエッジ前のtSU:DAT、図10を参照)の間、有効のままで変化しない必要があります。データの個々のビットごとに1クロックパルスが存在します。データはSCLパルスの立上りエッジの間に受信側デバイスにシフトインされます。

書込みが終了した時点で、マスターは次のSCLの立上りエッジで読取りを開始する前に、十分なセットアップ時間(図10のtSU:DAT + tR、min)にわたってSDAラインを解放する必要があります。スレーブは先行するSCLパルスの立下りエッジで個々のデータビットをSDA上にシフトアウトし、データビットは現在のSCLパルスの立上りエッジで有効になります。マスターは、スレーブからの読取りに必要なものも含めて、すべてのSCLクロックパルスを生成します。

スレーブによるアクノリッジ：アドレス指定されたスレーブデバイスは、通常は個々のバイトの受信後にアクノリッジを生成する必要があります。マスターは、個々のアクノリッジビットに対してクロックパルスを生成する必要があります。アクノリッジを行うスレーブはアクノリッジクロックパルスの間SDAラインをプルダウンして、このクロックパルスのハイの期間にわたってSDAラインをローで安定したままにする必要があります。セットアップおよびホールド時間(tSU:DATおよびtHD:DAT)を計算に入れる必要があります。

マスターによるアクノリッジ：スレーブからの読取りを継続するために、マスターは個々のバイトの受信後にアクノリッジを生成する必要があります。マスターは、個々のアクノリッジビットに対してクロックパルスを生成する必要があります。アクノリッジを行うマスターはアクノリッジクロックパルスの間SDAラインをプルダウンして、このクロックパルスのハイの期間にわたってSDAラインをローで安定したままにする必要があります。セットアップおよびホールド時間(SCLの立上りエッジ前のtSU:DATおよびSCLの立下りエッジ後のtHD:DAT)を計算に入れる必要があります。

スレーブによる非アクノリッジ：スレーブデバイスは、たとえばMACの計算やEEPROMの書込みサイクルなどのリアルタイム機能の実行中あるいはスリープモード中などの理由で、データを受信または送信することができない可能性があります。この場合、スレーブは自分のスレーブアドレスのアクノリッジを行わずに、SDAラインをハイのままにします。通信の準備ができたスレーブは、少なくとも自分のスレーブアドレスのアクノリッジを行います。しかし、その後のある時点で、無効なコマンドコードや想定外の

図10. I2Cのタイミング図

SCL

NOTE: TIMING IS REFERENCED TO VIL(MAX) AND VIH(MIN).

SDA

STOP START REPEATEDSTART

SPIKESUPPRESSION

tBUF

tHD:STA

tHD:DAT tSU:DAT

tSU:STO

tHD:STAtSP

tSU:STAtHIGH

tR

tFtLOW

DS2465



36Maxim Integrated

データなどの理由から、スレーブはデータの受入れを拒否することができます。この場合、スレーブデバイスは拒否するバイトについてアクノリッジを行わず、SDAをハイのままにします。どちらの場合も、スレーブがアクノリッジを行わなかったあとで、マスターは最初にRepeated START条件またはSTOP条件を生成し、そのあとに新しいデータ転送を開始するためのSTART条件を続けてください。

マスターによる非アクノリッジ：データ受信のどこかの時点で、マスターはデータの終了をスレーブに通知する必要があります。これを実現するために、マスターはスレーブから受信した最後のバイトに対してアクノリッジを行いません。これに対して、スレーブはSDAを解放し、マスターがSTOP条件を生成することができるようにします。

読取りおよび書込みDS2465に書込みを行うには、マスターはデバイスに書込みアクセスモードでアクセスする必要があり、すなわち方向ビットに0を設定してスレーブアドレスを送信する必要があります。書込みアクセスモードにおいて次に送信する必要があるバイトは、書込み先のレジスタまたはメモリアドレスを選択するためまたは後続の読取りアクセスのアドレスを設定するため(ダミー書込み)のアドレスバイトです。

DS2465から読取りを行うには、マスターはデバイスに読取りアクセスモードでアクセスする必要があり、すなわち方向ビットに1を設定してスレーブアドレスを送信する必要が

あります。読取りアドレスは、先行する書込みアクセスによって決定されるか、または機能コマンドによって暗黙的に決定されます。

DS2465は複数の種類のメモリを備えています。領域によって、無制限の読取り/書込みアクセスが可能[R/W]、書込み専用[W]、読取り専用[R]、またはアクセス制限をユーザー設定可能[(R)/(W)]の場合があります。

このため、読取りおよび書込みの動作はアドレスに依存します。図11に詳細を示します。

タイプ1の動作データアクノリッジとアドレス自動インクリメントを備えた一般的なI2Cランダムアクセス読取り/書込みプロトコルが適用されます。

タイプ2の動作この動作はCommandレジスタに適用されます。このアドレスには、たとえばSHAエンジンの起動や1-Wireポート上の任意の動作の開始などのために、コマンドおよびパラメータバイトが書き込まれます。書込みモードでのアクセスの場合、アドレスはインクリメントされません。後続の読取り位置は、マスターが書き込むコマンドコードによって暗黙的に示されます。より低位のアドレスからの読取りモードでのアクセスの場合、読み取られるデータは不定ですが、アドレスはインクリメントされます。

図11. アドレス固有の読取りおよび書込みの動作

ADDRess RAnge

AccessReAD/WRite behAVioR

notes

00h to 4Bh R/W Type 1 Scratchpad.

4Ch to 5Fh — Type 1 Reserved. Data written is not stored. Data read is indeterminate.

60h W Type 2 Command register.

61h R Type 3 1-Wire Master Status.

62h R Type 4 1-Wire Read Data.


66h — Type 1 Reserved

67h to 6Dh R/W Type 1 1-Wire Configuration.

6Eh to 6Fh — Type 1 Reserved. Data written is not stored. Data read is indeterminate.

70h to 73h R Type 4 Factory-programmed data.

74h to 7Fh — Type 4 Reserved. Data read is indeterminate.

80h to BFh (R)/(W) Type 4 User memory.

C0h to FFh — Type 4 Reserved. Data written is not stored. Data read is indeterminate.

DS2465



37Maxim Integrated

タイプ3の動作この動作は1-Wire Master Statusレジスタ　に適用されます。後続の読取りアクセスのアドレスを設定するために書込みモードのアクセスが使用されます(ダミー書込み)。データバイトはアクノリッジされません。読取りモードでのアクセスの場合、アドレスはインクリメントされません。

タイプ4の動作この動作はタイプ1と同様ですが、データバイトは破棄されます。これはEEPROMの位置および一部の読取り専用アドレスに適用されます。後続の読取りアクセスのアドレスを設定するために書込みモードのアクセスが使用されます(ダミー書込み)。データバイトのアクノリッジ後にアドレスがインクリメントされます。読取りモードでのアクセスの場合、バイトの送信後にアドレスがインクリメントされます。

I2C通信の例

I2C通信の凡例およびデータ方向の規約については、表26および表27を参照してください。

表26. I2C通信—凡例

表27. データ方向の規約

sYMbol DescRiPtion

S START Condition

AD, 0 Select DS2465 for Write Access

AD, 1 Select DS2465 for Read Access

Sr Repeated START Condition

P STOP Condition

A Acknowledged

A\ Not Acknowledged

(Idle) Bus Not Busy

<byte> Transfer of One Byte

CPS Command “Copy Scratchpad”, 5Ah


1WMR Command “1-Wire Master Reset”, F0h

1WRS Command “1-Wire Reset Pulse”, B4h

1WSB Command “1-Wire Single Bit”, 87h

1WWB Command “1-Wire Write Byte”, A5h

1WRB Command “1-Wire Read Byte”, 96h

1WT Command “1-Wire Triplet”, 78h


1WRB Command “1-Wire Receive Block”, E1h

Master-to-Slave Slave-to-Master (DS2465 busy)

DS2465



38Maxim Integrated

I2C通信の例(続き)

copy scratchpad, e.g., to Write Data to the user Memory

S A A A PAD,0 CPS A <byte>60h Programming

The parameter byte is always acknowledged, regardless of its value (is always valid).

Refer to the full data sheet for this information.

DS2465



39Maxim Integrated



1-Wire Master Reset, e.g., After Power-up

S A A A PAD,0 AD,01WMR A Sr60h A 1WRS A60h

The 1-Wire Master Reset must be followed by a 1-Wire Reset Pulse command.

1-Wire Reset Pulse, e.g., to begin or end 1-Wire communication

Case A: 1-Wire Idle (1WB = 0), No Busy Polling to Read the Result

S A A AP PSAD,0 AD,11WRS (Idle)A A\<byte>60h

In the first cycle, the master sends the command; then the master waits (Idle) for the 1-Wire Reset to complete. In the second cycle the DS2465 is accessed to read the result of the 1-Wire Reset from the 1-Wire Master Status register.

Case B: 1-Wire Idle (1WB = 0), Busy Polling Until the 1-Wire Command is Completed, then Read the Result

S A A ASr PAD,0 AD,11WRS A A\<byte> A <byte>60h

Repeat until the 1WB bit has changed to 0.

Case C: 1-Wire Busy (1WB = 1)

S A A PAD,0 1WRS A\60h

The master should stop and restart as soon as the DS2465 does not acknowledge the command code.

1-Wire single bit, e.g., to generate a single time slot on the 1-Wire line

Case A: 1-Wire Idle (1WB = 0), No Busy Polling

S A A A

P

P

S

AD,0

AD,1

1WSB (Idle)A

A\

<byte>

A <byte>

60h

The idle time is needed for the 1-Wire function to complete. Then access the device in read mode to get the result from the 1-Wire single-bit command.

DS2465



40Maxim Integrated


Case B: 1-Wire Idle (1WB = 0), Busy Polling Until the 1-Wire Command is Completed

S A A A

PSr

AD,0

AD,1

1WSB A

A\

<byte>

A <byte>A <byte>

60hRepeat until the

1WB bit haschanged to 0.

When 1WB has changed from 1 to 0, the 1-Wire Master Status register holds the valid result of the 1-Wire Single Bit command.


S A A PAD,0 1WSB A\60h


1-Wire Write byte, e.g., to send a command code to the 1-Wire line

Case A: 1-Wire idle (1WB = 0), No Busy Polling

S A A A PAD,0 1WWB (Idle)A60h 33h

33h is the valid 1-Wire ROM function command for Read ROM. The idle time is needed for the 1-Wire function to complete. There is no data read back from the 1-Wire line with this command.

Case B: 1-Wire Idle (1WB = 0), Busy Polling Until the 1-Wire Command is Completed.

S A A AAD,0 1WWB A60h 33h

PSr AD,1 A\A <byte>A <byte>

Repeat until the1WB bit has

changed to 0.

When 1WB has changed from 1 to 0, the 1-Wire Write Byte command is completed.


S A AAD,0 1WWB A\60h P


1-Wire Read byte, e.g., to Read a byte from the 1-Wire line

Case A: 1-Wire Idle (1WB = 0), No Busy Polling, Set read address before Idle Time

S A A A

P

PSr

S

AD,0 AAD,0

AD,1

1WRB

(Idle)

A

A\A <byte>

60h 62h

The read address is set to the 1-Wire Read Data register while the 1-Wire Read Byte command is still in progress. Then, after the 1-Wire function is completed, the device is accessed to read the data byte that was obtained from the 1-Wire line.

DS2465



41Maxim Integrated


S A AAD,0 1WRB60h

A A62h PSr AD,0 Sr AD,1

A

Sr AD,1 A\

A\

A <byte>A <byte>

A <byte>


changed to 0.

Poll the Status register until the 1WB bit has changed from 1 to 0. Then set the read address to the 1-Wire Read Data register and access the device again to read the data byte that was obtained from the 1-Wire line.


S A AAD,0 1WRB60h PA\


1-Wire triplet, e.g., to Perform a search RoM Function on the 1-Wire line

Case A: 1-Wire Idle (1WB = 0), No Busy Polling

S A A

P

P

S

AD,0 A

AD,1

1WT (Idle)A

A\A <byte>

<byte>60h

The idle time is needed for the 1-Wire function to complete. Then access the device in read mode to get the result from the 1-Wire Triplet command.


S A AAD,0 A1WT A <byte>60h

Sr AD,1 A\A P<byte>A <byte>


changed to 0.

When 1WB has changed from 1 to 0, the 1-Wire Master Status register holds the valid result of the 1-Wire Triplet command.


S A AAD,0 1WT60h A\ P



DS2465



42Maxim Integrated



1-Wire Receive block, e.g., to Read Data from the 1-Wire slave

Case A: 1-Wire Idle (1WB = 0)

S A A PAD,0 1WRB (Idle)A A<byte>60h

The parameter byte is always acknowledged, regardless of its value (is always valid).

Case B: 1-Wire Busy (1WB = 1)

S A A PAD,0 1WRB A\60h


型番

+は鉛(Pb)フリー/RoHS準拠パッケージを表します。T = テープ＆リール。

パッケージ

最新のパッケージ図面情報およびランドパターン(フットプリント)はjapan.maximintegrated.com/packagesを参照してください。なお、パッケージコードに含まれる｢+｣、｢#｣、または｢-｣はRoHS対応状況を表したものでしかありません。パッケージ図面はパッケージそのものに関するものでRoHS対応状況とは関係がなく、図面によってパッケージコードが異なることがある点を注意してください。

パッケージタイプ

パッケージコード

外形図No.

ランドパターンNo.

6 TSOC D6+1 21-0382 90-0321

PARt teMP RAnge Pin-PAcKAge

DS2465P+ -40°C to +85NC 6 TSOC

DS2465P+T -40°C to +85NC 6 TSOC (4k pieces)

http://japan.maximintegrated.com/packages

http://pdfserv.maximintegrated.com/package_dwgs/21-0382.PDF

http://pdfserv.maximintegrated.com/land_patterns/90-0321.PDF

DS2465



Maximは完全にMaxim製品に組込まれた回路以外の回路の使用について一切責任を負いかねます。回路特許ライセンスは明言されていません。Maximは随時予告なく回路及び仕様を変更する権利を留保します。｢Electrical Characteristics (電気的特性)｣の表に示すパラメータ値(min、maxの各制限値)は、このデータシートの他の場所で引用している値より優先されます。

Maxim Integrated 160 Rio Robles, San Jose, CA 95134 USA 1-408-601-1000 43

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