ゼロドリフト、高電圧、低消費電力、プログラマブル・ゲイン計装アンプ

データシート ADA4254

Rev. A

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生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示

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本 社／105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 10F 電話 03（5402）8200

大 阪営業所／532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 10F 電話 06（6350）6868

名古屋営業所／451-6038 愛知県名古屋市西区牛島町 6-1 名古屋ルーセントタワー 38F 電話 052（569）6300

特長 A/D コンバータ（ADC）の同期に最適化 低消費電力：22mW（±12V 電源） 12 のバイナリ・ゲイン・ステップ：1/16V/V～128V/V 3 つのスケーリング・ゲイン：1V/V、1.25V/V、1.375V/V ±60V に対して保護される入力マルチプレクサ 優れた DC 精度

低入力オフセット電圧：±14μV（最大） 低入力オフセット電圧ドリフト：±0.08μV/°C（最大） ROM によるゲイン・キャリブレーション 低ゲイン・ドリフト：±1ppm/°C（最大） 高 CMRR：116dB（最小）、G = 1V/V

低入力バイアス電流：±1.5nA（最大） 高入力インピーダンス 入力 EMI フィルタ内蔵 広い入力電源電圧範囲：±5V～±28V 出力アンプ専用電源 7 個の特殊機能付き GPIO ポート 連続チップ選択モード 外部マルチプレクサの制御 励起電流源 チェックサム（CRC）をサポートする SPI ポート 内部故障検出 断線テスト電流 内蔵テスト・マルチプレクサ 28 ピン、5mm×5mm LFCSP、24 ピン TSSOP 規定温度範囲：–40°C～+105°C

アプリケーション 汎用プロセス制御フロント・エンド データ･アクイジション･システム 試験システムおよび計測システム

概要 ADA4254 は、プロセス制御および産業用アプリケーション

向けに設計された、ゼロドリフト、高電圧、低消費電力のプ

ログラマブル・ゲイン計装アンプ（PGIA）です。ADA4254は、バイナリで重み付けされた 1/16V/V～128V/V の 12 のゲ

インと、1V/V、1.25V/V、1.375V/V の 3 つのスケーリン

グ・ゲインを選択することができ、36 種類のゲイン設定値を

利用できます。ADA4254 の消費電力はわずか 22mW で、高

精度、堅牢性、低消費電力が要求される産業用システムに最

適なデバイスです。 ADA4254 は、ゼロドリフト・アンプ・トポロジによって DC誤差と低周波数 1/f ノイズを自己補正し、規定温度範囲全体

で優れた DC 精度を達成しています。このような高い精度に

より、ダイナミック・レンジが最大化され、多くのアプリ

ケーションでキャリブレーションの条件が大幅に軽減されます。

簡略化した機能ブロック図

1574

1-00

1

ADA4254

±60V

OVE

RVO

LTAG

EPR

OTE

CTED

MUX+IN1

–IN1

IOUT_HV

IOUT_LV

+IN2

–IN2

EXCITATIONCURRENTS

RIN

EMI F

ILTE

R

ROUT

ROUT

AVDD

–OUT+

–+

+

–

–+

–

VOCM

+OUT

AVSS

VDDH

VSSH

DIGITAL CONTROL

7 × GPIO SPI INTERFACE

DVDD

DVSS

図 1.

入力マルチプレクサは、アンプの高インピーダンス入力を

±60V まで保護すると同時に、2 つの入力ソースのスイッチン

グ機能を提供します。それに加えて、内蔵電磁干渉（EMI）フィルタにより、ノイズにセンシティブなアンプの入力から

強い RF ノイズを遮断します。 ADA4254 は、各種の安全機能により、内部の故障と外部の

故障の両方を検出します。シリアル・ポート・インター

フェース（SPI）は、巡回冗長検査（CRC）によるエラー検

出をサポートし、堅牢な通信を確保します。これらの安全機

能により、システムの安全度水準（SIL）認定が容易になり

ます。 ADA4254 には、各種の特殊機能用に設定できる、7 本の汎

用入出力（GPIO）ピンがあります。励起電流源の出力を使

用して、測温抵抗体（RTD）などのセンサーをバイアスでき

ます。 ADA4254 は、−40°C～+105°C の温度範囲で仕様規定され、

小型の 5mm×5mm、28 ピン LFCSP パッケージおよび 24 ピ

ン TSSOP パッケージで供給されます。

関連製品 A/D コンバータ（ADC）：AD4007、AD7768、AD7175-2 ADC 用ドライバ：ADA4945-1、LTC6363 電圧リファレンス：ADR4550、ADR3450、LT6656

日本語参考資料

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データシート ADA4254

Rev. A － 2/59 －

目次 特長 ...................................................................................... 1 アプリケーション ................................................................ 1 概要 ...................................................................................... 1 簡略化した機能ブロック図 .................................................. 1 関連製品 ............................................................................... 1 改訂履歴 ............................................................................... 3 仕様 ...................................................................................... 4

タイミング仕様 ................................................................ 8 絶対最大定格 ........................................................................ 9

熱抵抗 ............................................................................... 9 ESD に関する注意 ............................................................ 9

ピン配置およびピン機能の説明 ......................................... 10 代表的な性能特性 .............................................................. 11 動作原理 ............................................................................. 23

プログラマブル・ゲイン計装アンプ .............................. 23 入力マルチプレクサ ....................................................... 24 EMI の低減と内部 RFI フィルタ ................................... 24 入力アンプ ...................................................................... 25 出力アンプ ...................................................................... 25 電源 ................................................................................ 26 ESD マップ .................................................................... 26 出力リップルのキャリブレーションの設定 .................... 27 汎用入出力（GPIO） ..................................................... 27 励起電流 ......................................................................... 28 外部クロック同期 ........................................................... 28 連続チップ選択（SCS） ................................................ 28 ゲイン誤差の補償 ........................................................... 30 断線検出 ......................................................................... 31 テスト・マルチプレクサ ................................................ 32 外部マルチプレクサの制御 ............................................. 32

デジタル・インターフェース ............................................. 33 SPI インターフェース .................................................... 33 ADA4254 のレジスタ・マップへのアクセス ................. 33 チェックサム保護 ........................................................... 33 CRC の計算 .................................................................... 35 メモリ・マップ・チェックサム保護 .............................. 35 読出し専用メモリ（ROM）のチェックサム保護 ........... 35 SPI 読出し／書込みエラーの検出 .................................. 35 SPI コマンド長エラーの検出 ......................................... 35

アプリケーション情報 ....................................................... 36

入力と出力のオフセット電圧およびノイズ .................... 36 ADC クロックの同期 ...................................................... 36 プログラマブル ロジック コントローラ（PLC）の電圧／

電流入力 ......................................................................... 37 電流励起付き 3 線式 RTD ............................................... 38 高レール電流検出 ........................................................... 39

レジスタの一覧 .................................................................. 40 レジスタの詳細 .................................................................. 42

GAIN_MUX レジスタの詳細.......................................... 42 ソフトウェア・リセット・レジスタ（Reset）の詳細 ... 43 クロック同期設定レジスタ（SYNC_CFG）の詳細 ....... 44 デジタル・エラー・レジスタ（DIGITAL_ERR）の詳細

........................................................................................ 45 アナログ・エラー・レジスタ（ANALOG_ERR）の詳細

........................................................................................ 46 GPIO データ・レジスタ（GPIO_DATA）の詳細 .......... 47 内部マルチプレクサ制御レジスタ（INPUT_MUX）の詳

細 .................................................................................... 48 断線検出レジスタ（WB_DETECT）の詳細 .................. 49 GPIO 方向レジスタ（GPIO_DIR）の詳細 .................... 50 連続チップ選択レジスタ（SCS）の詳細 ....................... 50 アナログ・エラー・マスク・レジスタ

（ANALOG_ERR_DIS）の詳細 ...................................... 51 デジタル・エラー・マスク・レジスタ

（DIGITAL_ERR_DIS）の詳細 ...................................... 52 特殊機能設定レジスタ（SF_CFG）の詳細 .................... 53 エラー設定レジスタ........................................................ 54 テスト・マルチプレクサ・レジスタ（TEST_MUX）の詳

細 .................................................................................... 55 励起電流設定レジスタ（EX_CURRENT_CFG）の詳細 56 ゲイン・キャリブレーション・レジスタ（GAIN_CALx）の詳細 ............................................................................. 57 トリガ・キャリブレーション・レジスタ（TRIG_CAL）の詳細 ............................................................................. 58 マスタ・クロック・カウント・レジスタ

（M_CLK_CNT）の詳細 ................................................. 58 ダイ・リビジョン識別レジスタ（DIE_REV_ID）の詳細

........................................................................................ 58 デバイス識別レジスタ（PART_ID）の詳細 .................. 58

外形寸法 ............................................................................. 59 オーダー・ガイド ........................................................... 59

データシート ADA4254

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改訂履歴 2019 年 11 月 — Rev. 0 から Rev. A 特長のセクションと概要のセクションを変更 ...................... 1 静的消費電力のパラメータ（表 1）を変更 .......................... 7 電流励起付き 3 線式 RTD のセクションを変更 ................. 38 11/2019—Revision 0: 初版

データシート ADA4254

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仕様 特に指定のない限り、TA = 25°C、VDDH = 28V、VSSH = −28V、AVDD = 5V、AVSS = 0V、DVDD = 3.3V、DVSS = 0V、

VOCM = AVDD/2、負荷なし。

表 1.

Parameter Test Conditions/Comments Min Typ Max Unit OFFSET VOLTAGE Total offset, referred to input (RTI) =

VOSI + OSOV

Gain

Differential Offset Voltage

Input Offset Voltage (VOSI)

±3 ±14 μV

Output Offset Voltage (VOSO)

±40 ±125 μV

Differential Offset Voltage Drift

TA = −40°C to +105°C1, total offset drift,

RTI = VOSI/T +

/OSOV TGain

VOSI/T ±0.03 ±0.08 μV/°C VOSO/T ±0.98 ±2.5 μV/°C

Differential Offset Voltage vs. VDDH and VSSH (Power Supply Rejection Ratio (PSRR)), RTI

VDDH − VSSH = 10 V to 56 V

Gain (G) = 1/16 V/V 80 90 dB G = 1 V/V 110 120 dB G = 128 V/V 140 154 dB

Differential Offset Voltage vs. AVDD (PSRR), RTI

AVDD − AVSS = 2.7 V to 5.5 V

G = 1/16 V/V 66 76 dB G = 1 V/V 90 100 dB G = 128 V/V 118 136 dB

Differential Offset vs. External Clock Frequency, RTI

Clock frequency = 0.8 MHz to 1.2 MHz

G = 1/16 V/V ±0.2 μV/kHz G = 1 V/V ±0.1 μV/kHz G = 128 V/V ±0.002 μV/kHz

COMMON–MODE REJECTION RATIO (CMRR), RTI

+IN = −IN = −25 V to +25 V, scaling gain = 1 V/V

CMRR to 60 Hz G = 1/16 V/V 92 102 dB G = 1 V/V 116 126 dB G = 128 V/V 140 150 dB G = 1/16 TA = −40°C to +105°C1 88 dB G = 1 TA = −40°C to +105°C1 112 dB G = 128 TA = −40°C to +105°C1 136 dB

データシート ADA4254

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Parameter Test Conditions/Comments Min Typ Max Unit GAIN Output voltage (VOUT) = 8.5 V p-p2

Input Gain Range

1/16 to 128 V/V Output Gain Range 1, 1.25, 1.375 V/V Gain Error

Before Calibration All Gains <±0.06 ±0.12 % Using Calibration Coefficient

All Gains <±0.01 ±0.025 %

All Gain Values Except as Follows:

TA = −40°C to +105°C1

<±0.3 ±1 ppm/°C

G = 1/16 V/V, All Scaling Gains

TA = −40°C to +105°C1 ±0.8 ±1.5 ppm/°C

G = 32 V/V, 64 V/V, All Scaling Gains

TA = −40°C to +105°C1 ±0.4 ±1.5 ppm/°C

G = 128 V/V, Scaling Gains 1 V/V, 1.25 V/V

TA = −40°C to +105°C1 ±0.6 ±2 ppm/°C

G = 128 V/V, Scaling Gain 1.375 V/V

TA = −40°C to +105°C1 ±0.7 ±2.5 ppm/°C

Nonlinearity All gains except 32 V/V, 64 V/V and 128 V/V2, 3 5 15 ppm G = 32 V/V 7.5 ppm G = 64 V/V 12 ppm

G = 128 V/V 15 ppm NOISE

Total noise, RTI =

22 no

niee

Gain +

Voltage Noise, 1 kHz, RTI Input Noise (eni) 17 nV/√Hz Output Noise (eno) 253 nV/√Hz

0.1 Hz to 10 Hz, RTI G = 1/16 V/V 95 μV p-p G = 1 V/V 5.75 μV p-p G = 128 V/V 330 nV p-p

0.01 Hz to 10 Hz, RTI G = 1/16 V/V 100 μV p-p G = 1 V/V 6.8 μV p-p G = 128 V/V 395 nV p-p

Current Noise 10 Hz 100 fA/√Hz 0.1 Hz to 10 Hz 3.1 pA p-p 0.01 Hz to 10 Hz 4 pA p-p

INPUT CHARACTERISTICS

Input Bias Current ±0.45 ±1.5 nA TA = −40°C to +85°C1 ±4 nA TA = −40°C to +105°C1 ±14 nA Input Offset Current ±0.2 ±1.3 nA TA = −40°C to +85°C1 ±2.5 nA TA = −40°C to +105°C1 ±3.5 nA Input Impedance Common mode >1||11 GΩ||pF Differential >1||4.7 GΩ||pF Input Operating Voltage

Range Guaranteed by CMRR VSSH + 3 VDDH − 3 V

MUX_OVER_VOLT_ERR Positive Threshold VDDH − 0.9 V

Negative Threshold VSSH + 0.9 V

データシート ADA4254

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Parameter Test Conditions/Comments Min Typ Max Unit INPUT_ERR/GAIN_RST

Positive Threshold VDDH − 1.5 V Negative Threshold VSSH + 1.5 V

ANALOG OUTPUTS Output Voltage Swing

from Each Rail AVDD = 5 V, load resistor (RL) = 2.49 kΩ to 2.5 V

AVSS + 0.06

AVDD − 0.08

V

AVDD = 2.7 V, RL = 1.8 kΩ to 1.35 V AVSS + 0.05

AVDD − 0.06

V

Capacitive Load Drive 500 pF Short-Circuit Current To 2.5 V, G = 1.375, AVDD = 2.7 V to 5 V 3.5 11 25 mA OUTPUT_ERR

Positive Threshold AVDD − 0.03 V Negative Threshold AVSS + 0.03 V

VOCM DYNAMIC PERFORMANCE

−3 dB Bandwidth 2.3 MHz Slew Rate 1.9 V/μs Voltage Noise Frequency = 1 kHz 160 nV/√Hz Gain 1 V/V

VOCM INPUT CHARACTERISTICS

Input Voltage Range AVSS AVDD − 1 V Input Resistance 10 GΩ Common Mode Offset Voltage

20 μV

Common Mode Offset Voltage Drift

2.5 μV/°C

Input Bias Current 500 pA DYNAMIC RESPONSE

Small Signal ±3 dB Bandwidth

G = 1/16 V/V

15 kHz G = 1/8 V/V

28 kHz

G = 1/4 V/V 67 kHz G = 1/2 V/V 138 kHz G = 1 V/V 1800 kHz G = 2 V/V

513 kHz

G = 4 V/V 341 kHz G = 8 V/V 319 kHz G = 16 V/V

297 kHz

G = 32 V/V 275 kHz G = 64 V/V 257 kHz G = 128 V/V 209 kHz

Settling Time 0.01% VOUT = 8 V p-p

G = 1 V/V 10 μs G = 8 V/V 8 μs G = 128 V/V 5 μs

Settling Time 0.0015% (16-Bit)

VOUT = 8 V p-p

G = 1 V/V 18 μs G = 8 V/V 15 μs G = 128 V/V 15 μs

Slew Rate VOUT = 8 V p-p2 G = 1/16 V/V 0.06 V/μs G = 1 V/V 0.8 V/μs G = 128 V/V 3.1 V/μs

データシート ADA4254

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Parameter Test Conditions/Comments Min Typ Max Unit THD VOUT = 8 V p-p at frequency = 1 kHz

G = 1 V/V −104 dB G = 8 V/V −96 dB G = 128 V/V −80 dB

Input Overload Recovery Time

Input voltage (VIN) = 56 V p-p 40 μs

Output Overload Recovery Time

G = 1 V/V, VIN = 10 V p-p 6 μs

EXCITATION CURRENT SOURCES (IOUT_LV/IOUT_HV)

Output Current Range 100 1500 µA Initial Tolerance

±3 ±10 %

Drift TA = −40°C to +105°C ±200 ppm/°C Current Matching

±3 ±8 %

Drift Matching TA = −40°C to +105°C

±50

ppm/°C WIRE BREAK CURRENTS

Output Current Range 0.25 16 μA Impedance Threshold (VDDH − 4)/IWB4 Ω Initial Tolerance ±12 % Drift TA = −40°C to +105°C ±250 ppm/°C

DIGITAL INPUTS Low (VINL) 0 0.8 V High (VINH) 0.6 × DVDD DVDD V Digital Input Pin Capacitance

5 pF

DIGITAL OUTPUT Low (VOL) Sinking 4 mA 0.7 V High (VOH) Sourcing 2 mA DVDD − 0.8

V

INTERNAL/EXTERNAL CLOCK

Internal Clock Frequency 0.8 1 1.2 MHz

Duty Cycle 50 % Internal Clock Divider Range

1 32 MHz/ MHz

POWER SUPPLY VDDH − VSSH 10 56 V AVDD − AVSS 2.7

5 V

DVDD − DVSS 2.7 5 V IVDDH

600 765 µA

IVSSH

780 985 µA IDVDD DVDD = 3 V

150 205 µA

IAVDD

980 1305 µA Static Power Dissipation DVDD = 3 V, VSSH = −28 V, VDHH = 28 V 44 56 mW

DVDD = 3 V, VSSH = −15 V, VDDH = 15 V 26 34 mW DVDD = 3 V, VSSH = −12 V, VDDH = 12 V 22 28 mW

1 設計により性能を確保。これらの仕様については出荷テストを行っていませんが、量産開始時の特性評価データで確認されています。 2 1/2 未満のゲインでは、これより小さい出力振幅を使用します。 3 G = 1V/V のみ出荷テストを行っています。 4 IWBは断線電流です。

データシート ADA4254

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タイミング仕様 VDDH = 28V、VSSH = −28V、AVDD = 5V、AVSS = 0V、DVDD = 3.3V、DVSS = 0V、VOCM = AVDD/2V。

表 2. デジタル値と SPI のタイミング仕様

Parameter Test Conditions/Comments Min Typ Max Unit Maximum Clock Rate (SCLK) 5 MHz Minimum Pulse Width (SCLK)

High tPWH 75 ns Low tPWL 75 ns

SDI/SDO to SCLK Setup Time tDS 10 ns SDI/SDO to SCLK Hold Time tDH 10 ns Data Valid, SDO to SCLK tDV 50 ns Setup Time, CS to SCLK tDCS 30 ns

タイミング図

R/W A6 A5 A4 A3 A2 A1 A0 D7N D6N D5N D00D10D20D30

D7N D6N D5N D00D10D20D30

INSTRUCTION CYCLE DATA TRANSFER CYCLE

CS

SCLK

SDIO

SDO

1574

1-00

2

図 2. SPI のタイミング図、MSB ファースト

SCLK

SDI

CS

INSTRUCTION BIT 6INSTRUCTION BIT 7

tDCS

tDS tDH

tPWH tPWL

tSCLK

1574

1-00

3

図 3. SPI レジスタ書込みのタイミング図

SCLK

SDI,SDO

CS

DATA BIT n – 1DATA BIT n

tDV

1574

1-00

4

図 4. SPI レジスタ読出しのタイミング図

データシート ADA4254

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絶対最大定格 表 3.

Parameter Rating VDDH VSSH – 0.3 V to VSSH + 60 V AVDD AVSS – 0.3 V to AVSS + 5.5 V DVDD DVSS – 0.3 V to DVSS + 5.5 V AVSS or DVSS VSSH – 0.3 V to VSSH + 30 V

Voltage VDDH – 30 V to VDDH + 0.3 V Current ±10 mA

Input Voltage (+IN1, −IN1, +IN2, or −IN2)

VSSH − 60 V to VSSH + 60 V

Differential Input Voltage Between Any Two Amplifier Inputs (+IN1, −IN1, +IN2, or −IN2)

60 V

−OUT, +OUT Short-Circuit Current

Indefinite

VOCM Voltage AVSS – 0.3 V to AVDD + 0.3 V Current ±10 mA

Digital Inputs/Outputs (SPI and GPIO), Voltage

DVSS – 0.3 V to DVDD + 0.3 V

Digital Inputs (SPI and GPIO), Current

±10 mA

IOUT_LV Voltage AVSS – 0.3 V to AVDD + 0.3 V Current ±10 mA

IOUT_HV Voltage VSSH – 0.3 V to VDDH + 0.3 V Current ±10 mA

Operating Temperature Range −40°C to +125°C Specified Temperature Range −40°C to +105°C Maximum Junction Temperature

+150°C

Storage Temperature Range −65°C to +150°C

上記の絶対最大定格を超えるストレスを加えると、デバイスに恒

久的な損傷を与えることがあります。この規定はストレス定格の

みを指定するものであり、この仕様の動作のセクションに記載す

る規定値以上でのデバイス動作を定めたものではありません。デ

バイスを長時間にわたり絶対最大定格状態に置くと、デバイスの

信頼性に影響を与えることがあります。

熱抵抗 熱性能は、プリント回路基板（PCB）の設計と動作環境に

直接関連しています。PCB の熱設計には細心の注意を払う

必要があります。 θJA は、1 立方フィートの密閉容器内で測定された、自然体

流での周囲とジャンクションの間の熱抵抗です。θJC は、

ジャンクションとケースの間の熱抵抗です。

表 4. 熱抵抗

Package Type1 θJA θJC Unit CP-28-10 36.9 1.9 °C/W RU-24 64.8 14.11 °C/W 1 表 4 に仕様規定されている熱抵抗値は、（特に指定のない限り）JEDEC 仕

様に基づいてシミュレーションが行われており、JESD51-12 に従って使用す

る必要があります。

ESD ダイオードおよびパスの回路図については、ESD マッ

プのセクションを参照してください。

ESD に関する注意

ESD（静電放電）の影響を受けやすいデバイスで

す。電荷を帯びたデバイスや回路ボードは、検知さ

れないまま放電することがあります。本製品は当社

独自の特許技術である ESD 保護回路を内蔵してはい

ますが、デバイスが高エネルギーの静電放電を被っ

た場合、損傷を生じる可能性があります。したがっ

て、性能劣化や機能低下を防止するため、ESD に対

する適切な予防措置を講じることをお勧めします。

データシート ADA4254

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ピン配置およびピン機能の説明

図 5. 28 ピン LFCSP のピン配置

1

2

3

4

5

6

7

8

9

10

20

21

22

23

24

19

18

17

16

15

14

1312

11

VOCM

AVSS

AVDD

VDDH

IOUT_HV

IOUT_LV

–OUT

GPIO0

GPIO1

GPIO2

CS

GPIO4

GPIO3

VSSH

+IN1

–IN2

+IN2

–IN1

SCLK

SDI

DVSS

DVDD

SDO

+OUT

ADA4254TOP VIEW

1574

1-00

7

図 6. 24 ピン TSSOP ピン配置

表 5.ピン機能の説明

記号 LFCSP のピン番号 TSSOP のピン番号 説明 +IN1 1 9 チャンネル 1 の正入力。 −IN1 2 10 チャンネル 1 の負入力。 +IN2 3 11 チャンネル 2 の正入力。 −IN2 4 12 チャンネル 2 の負入力。 DNC 5, 28 Not applicable 接続不可。このピンには接続しないでください。 DVSS 6 13 負のデジタル電源電圧。 DVDD 7 14 正のデジタル電源電圧。 SDO 8 15 SPI シリアル・データ出力。 SDI 9 16 SPI シリアル・データ入力。 SCLK 10 17 SPI シリアル・クロック入力。 CS 11 18 SPI チップ選択入力。 GPIO6 12 Not applicable GPIO6/SCS6 GPIO5 13 Not applicable GPIO5/SCS5 GPIO4 14 19 GPIO4/SCS4/クロック入力または出力。 GPIO3 15 20 GPIO3/SCS3/故障割込み出力。 GPIO2 16 21 GPIO2/SCS2/キャリブレーション・ビジー出力。 GPIO1 17 22 GPIO1/SCS1/外部マルチプレクサ制御 1。 GPIO0 18 23 GPIO0/SCS0/外部マルチプレクサ制御 0。 +OUT 19 24 正出力。 −OUT 20 1 負出力。 VOCM 21 2 出力アンプのコモンモード電圧入力。このピンは高インピーダンスであり、

内部でバイアスされません。 AVSS 22 3 出力アンプの負側電源電圧。 AVDD 23 4 出力アンプの正側電源電圧。 IOUT_LV 24 5 低電圧励起電流源出力。 IOUT_HV 25 6 高電圧励起電流源出力。 VDDH 26 7 正の高電圧電源。 VSSH 27 8 負の高電圧電源。 EPAD

Not applicable 露出パッド。露出パッド（EPAD）は VSSH に接続します。

データシート ADA4254

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代表的な性能特性 特に指定のない限り、TA = 25°C、VDDH = 28V、VSSH = −28V、AVDD = 5V、AVSS = 0V、DVDD = 3.3V、DVSS = 0V、

VOCM = AVDD/2、負荷なし。

OFFSET VOLTAGE (µV)

0

5

10

15

20

25

30

35

40

45

50

–10 –8 –6 –4 –2 0 2 4 6 8 10

PERC

ENT

OF

UNIT

S (%

)

N = 120 UNITSµ = 0.24µVσ = 2.4µV

1574

1-12

8

図 7. オフセット電圧の分布、RTI （ゲイン = 128V/V）

0

5

10

15

20

25

30

35

40

45

50

–100 –80 –60 –40 –20 0 20 40 60 80 100

PERC

ENT

OF

UNIT

S (%

)

OFFSET VOLTAGE (µV)

N = 120 UNITSµ = –19.2µVσ = 22.2µV

1574

1-12

6

図 8. オフセット電圧の分布、RTI （ゲイン = 1V/V）

0

5

10

15

20

25

30

35

40

45

50

–2.0 –1.6 –1.2 –0.8 –0.4 0 0.4 0.8 1.2 1.6 2.0

PER

CEN

T O

F U

NIT

S (%

)

OFFSET VOLTAGE (mV)

N = 120 UNITSµ = –0.34mVσ = 0.36mV

1574

1-12

7

図 9. オフセット電圧の分布、RTI （ゲイン = 1/16V/V）

PER

CEN

T O

F U

NIT

S (%

)

0

5

10

15

20

25

30

35

40

45

50

–80 –64 –48 –32 –16 0 16 32 48 64 80OFFSET VOLT

N = 120 UNITSµ = 11.4nV/°Cσ = 15.7nV/°CTA = –40°C TO +105°C

1574

1-13

1

AGE DRIFT (µV/°C)

図 10. オフセット電圧ドリフトの分布、 RTI （ゲイン = 128V/V）

0

5

10

15

20

25

30

35

40

45

50

–2.0 –1.6 –1.2 –0.8 –0.4 0 0.4 0.8 1.2 1.6 2.0

PERC

ENT

OF

UNIT

S (%

)

OFFSET VOLTAGE DRIFT (µV/°C)

N = 120 UNITSµ = –0.29µV/°Cσ = 0.43µV/°CTA = –40°C TO +105°C

1574

1-12

9

図 11. オフセット電圧ドリフトの分布、 RTI （ゲイン = 1V/V）

PERC

ENT

OF

UNIT

S (%

)

OFFSET VOLTAGE DRIFT (µV/°C)

0

5

10

15

20

25

30

35

40

45

50

–30 –24 –18 –12 –6 0 6 12 18 24 30

N = 120 UNITSµ = –4.84µV/°Cσ = 6.9µV/°CTA = –40°C TO +105°C

1574

1-13

0

図 12. オフセット電圧ドリフトの分布、 RTI（ゲイン = 1/16V/V）

データシート ADA4254

Rev. A － 12/59 －

–0.15

–0.10

–0.05

0

0.05

0.10

0.15

GAI

N ER

ROR

(%)

GAIN SETTING (V/V) 1574

1-01

5

N = 80 UNITSVOUT (ALL GAINS EXCEPT 1/16V/V) = 8V p-pVOUT (1/16V/V) = 2V p-p

842 3216 64 1281/16 1/8 1/4 1/2 11/41 13/8

図 13. ゲイン誤差とゲイン設定値の関係

–0.20

–0.15

–0.10

–0.05

0

0.05

0.10

0.15

0.20

GAI

N ER

ROR

MEA

N ±3

σ (%

)

GAIN SETTING (V/V)842 3216 64 128

1574

1-01

3

N = 80 UNITSVOUT (ALL GAINS EXCEPT 1/16V/V) = 8V p-pVOUT (1/16V/V) = 2V p-p

1/16 1/8 1/4 1/2 11/41 13/8

図 14. ゲイン誤差の分布とゲイン設定値の関係

–3

–2

–1

0

1

2

3

GAI

N ER

ROR

DRIF

T M

EAN

±3σ

(ppm

/°C)

GAIN SETTING (V/V) 1574

1-01

6

N = 80 UNITSVOUT (ALL GAINS EXCEPT 1/16V/V) = 8V p-pVOUT (1/16V/V) = 2V p-pTA = –40°C TO +105°C

842 3216 64 1281/16 1/8 1/4 1/2 11/41 13/8

図 15. ゲイン誤差ドリフトとゲイン設定値の関係

–0.15

–0.10

–0.05

0

0.05

0.10

0.15

GAI

N ER

ROR

(%)

GAIN SETTING (V/V)

N = 40 UNITSVOUT (ALL GAINS EXCEPT 1/16V/V) = 8V p-pVOUT (1/16V/V) = 2V p-p

1/16 1/8 1/4 1/2 1 842 3216 64 12813/811/4

1574

1-21

7

図 16. ゲイン誤差とゲイン設定値の関係、 キャリブレーション係数を使用

–0.20

–0.15

–0.10

–0.05

0

0.05

0.10

0.15

0.20

GA

IN E

RO

R M

EAN

±3σ

(%)

GAIN SETTING (V/V)1/16 1/8 1/4 1/2 1 842 3216 64 12813/811/4

N = 40 UNITSVOUT (ALL GAINS EXCEPT 1/16V/V) = 8V p-pVOUT (1/16V/V) = 2V p-p

1574

1-21

8

図 17. ゲイン誤差の分布とゲイン設定値の関係、 キャリブレーション係数を使用

–0.20

–0.15

–0.10

–0.05

0

0.05

0.10

0.15

0.20

1 /16

TO1 /

8

1 /8

TO1 /

4

1 /4

TO1 /

2

1 /2

TO 1

11/ 4

TO13

/ 8

1TO

11/ 4

13/ 8

TO 2

2TO

4

4TO

8

8TO

16

16TO

32

32TO

64

64TO

128

GAIN SETTING CHANGE (V/V)

GA

IN E

RR

OR

MEA

N ±

3σ (%

)

1574

1-01

7

N = 80 UNITSVOUT (ALL GAINS EXCEPT 1/16V/V) = 8V p-pVOUT (1/16V/V) = 2V p-p

図 18. 連続ゲイン設定値間のゲイン誤差の偏差

データシート ADA4254

Rev. A － 13/59 －

1574

1-21

9–6

–5

–4

–3

–2

–1

0

1

2

3

4

5

6

–5 –4 –3 –2 –1 0 1 2 3 4 5

GAI

NNO

NLIN

EARI

TY(p

pm)

DIFFERENTIAL OUTPUT VOLTAGE (V)

GAIN = 1V/V

図 19. ゲイン非直線性

101 100 1k 10k 100k 1M

1574

1-14

10

20

40

60

80

100

120

140

160

CMRR

(dB)

FREQUENCY (Hz)

GAIN = 128V/V

GAIN = 1/16V/V

GAIN = 1V/V

図 20. CMRR の周波数特性

0

5

10

15

20

25

30

35

40

45

50

–65 –55 –45 –35 –25 –15 –5 5 15 25 35 45 55

PERC

ENT

OF

UNIT

S (%

)

CMRR (nV/V)

N = 4356 UNITSµ = –10.2nV/Vσ = 7.9nV/V

1574

1-15

2

図 21. CMRR の分布（ゲイン = 128V/V）

0

1

2

3

4

5

6

7

8

9

10

–40 –20 0 20 40 60 80 100 120

GA

IN N

ON

LIN

EAR

ITY

(ppm

)

TEMPERATURE (°C) 1574

1-23

4

GAIN = 1V/V

図 22. ゲイン非直線性の温度特性

1k 10k 1M100k

1574

1-14

0–20

0

20

40

60

80

100

120

140

1 10 100

CMRR

(dB)

FREQUENCY (Hz)

GAIN = 1/16V/VGAIN = 1V/V

GAIN = 128V/V

図 23. CMRR の周波数特性、1kΩアンバランスを使用

TEMPERATURE (°C)–40 –20 –5 25 85 105

–100

–80

–60

–40

–20

0

20

40

60

80

100

CMRR

MEA

N ±3

σ (n

V/V)

N = 120 UNITSTA = –40°C TO +105°C

1574

1-20

3

図 24. CMRR の平均値の温度特性（ゲイン = 128V/V）

データシート ADA4254

Rev. A － 14/59 －

0

5

10

15

20

25

30

35

40

45

50

–0.95 –0.75 –0.55 –0.35 –0.15 0.05 0.25

PER

CEN

T O

F U

NIT

S (%

)

CMRR (µV/V)

N = 4356 UNITSµ = –0.34µV/Vσ = 0.13µV/V

1574

1-15

0

図 25. CMRR の分布（ゲイン = 1V/V）

0

5

10

15

20

25

30

35

40

45

50

PERC

ENT

OF

UNIT

S (%

)

CMRR (µV/V)–13 –11 –9 –7 –5 –3 –1 1 3 5 7

N = 4356 UNITSµ = –5.8µV/Vσ = 2.1µV/V

1574

1-15

1

図 26. CMRR の分布（ゲイン = 1/16V/V）

0

5

10

15

20

25

30

35

40

45

50

–0.05 0.05 0.15 0.25 0.35 0.45 0.55 0.65 0.75

PERC

ENT

OF

UNIT

S (%

)

INPUT BIAS CURRENT (nA)

N = 4356 UNITSµ = 0.3nAσ = 0.1nA

1574

1-15

5

図 27. 入力バイアス電流の分布

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

–40 –20 –5 25 85 105

CMRR

MEA

N ±3

σ (µ

V/V)

N = 120 UNITSTA = –40°C TO +105°C

1574

1-20

1

TEMPERATURE (°C)

図 28. CMRR の平均値の温度特性（ゲイン = 1V/V）

TEMPERATURE (°C)

–20

–15

–10

–5

0

5

10

15

20

–40 –20 –5 25 85 105

CMRR

MEA

N ±3

σ (µ

V/V)

N = 120 UNITSTA = –40°C TO +105°C

1574

1-20

2

図 29. CMRR の平均値の温度特性（ゲイン = 1/16V/V）

0

5

10

15

20

25

30

35

40

45

50

–0.5 –0.3 –0.1 0.1 0.3 0.5 0.7

PER

CEN

T O

F U

NIT

S (%

)

INPUT OFFSET CURRENT (nA)

N = 4356 UNITSµ = 0.01nAσ = 0.14nA

1574

1-15

6

図 30. 入力オフセット電流の分布

データシート ADA4254

Rev. A － 15/59 －

–10

–8

–6

–4

–2

0

2

4

6

8

10

–40 –20 0 20 40 60 80 100 120

INPU

T B

IAS

CU

RR

ENT

(nA

)

TEMPERATURE (°C)

N = 15 UNITS

1574

1-21

1

図 31. 入力バイアス電流の温度特性

–20

–15

–10

–5

0

5

10

15

20

–24 –20 –16 –12 –8 -4 0 4 8 12 16 20 24

INPU

T BI

AS C

URRE

NT (n

A)

INPUT COMMON-MODE VOLTAGE (V)

IB+IB–

1574

1-15

3

VSSH = –25VVDDH = +25V

図 32. 入力バイアス電流と入力コモンモード電圧の関係

–20

–15

–10

–5

0

5

10

15

20

–90 –75 –60 –45 –30 –15 0 15 30 45 60

INPU

T BI

AS C

URRE

NT (µ

A)

INPUT VOLTAGE (V)

OVPVSSH – 60V

OVPVSSH + 60V

±15

VSSH = –15VVDDH = +15V

1574

1-23

0

図 33. 入力過電圧性能、VDDH/VSSH = ±15V

–5

–4

–3

–2

–1

0

1

2

3

4

5

–40 –20 0 20 40 60 80 100 120

INPU

T O

FFSE

T C

UR

REN

T (n

A)

TEMPERATURE (°C)

N = 15 UNITS

1574

1-21

2

図 34. 入力オフセット電流の温度特性

–10

–8

–6

–4

–2

0

2

4

6

8

10

–24 –20 –16 –12 –8 –4 0 4 8 12 16 20 24

INPU

T O

FFSE

T CU

RREN

T (n

A)

INPUT COMMON-MODE VOLTAGE (V) 1574

1-15

4

VSSH = –25VVDDH = +25V

図 35. 入力オフセット電流と入力コモンモード電圧の関係

–20

–15

–10

–5

0

5

10

15

20

–75 –65 –55 –45 –35 –25 –15 –5 5 15 25 35 45 55 65

INPU

T BI

AS C

URRE

NT (µ

A)

INPUT VOLTAGE (V)

OVPVSSH – 60V

OVPVSSH + 60V

±5

VSSH = –5VVDDH = +5V

1574

1-22

9

図 36. 入力過電圧性能、VDDH/VSSH = ±5V

データシート ADA4254

Rev. A － 16/59 －

–30

–25

–20

–15

–10

–5

0

5

10

15

20

25

30

–6 –5 –4 –3 –2 –1 0 1 2 3 4 5 6

INPU

T CO

MM

ON-

MO

DE V

OLT

AGE

(V)

DIFFERENTIAL OUTPUT VOLTAGE (V) 1574

1-20

6

GAIN = 128V/V

GAIN = 1/16V/VGAIN = 1V/V

図 37. ダイヤモンド・プロット

450

500

550

600

650

700

750

–28 –24 –20 –16 –12 –8 –4 0 4 8 12 16 20 24 28INPUT COMMON-MODE VOLTAGE (V)

VSSH = –28V, VDDH = +28V

MU

LTIP

LEXE

R O

N-R

ESIS

TAN

CE

(Ω)

VSSH = –5V, VDDH = +5V

1574

1-20

8

図 38. マルチプレクサのオン抵抗と入力コモンモード電圧の

関係

FREQUENCY (Hz) 1574

1-14

9–20

0

20

40

60

80

100

120

140

160

1 10 100 1k 10k 100k 1M

VSSH

PSR

R (d

B)

GAIN = 1/16V/V

GAIN = 1V/V

GAIN = 128V/V

図 39. VSSH PSRR の周波数特性

1.00

1.50

1.75

1.25

2.00

2.50

2.25

INPU

T VO

LTAG

E HE

ADRO

OM

(V)

TEMPERATURE (°C)

FROM VDDHFROM VSSH

1574

1-15

7

–40 –20 0 20 40 60 80 100 120

図 40. 入力電圧ヘッドルームの温度特性

400

450

500

550

600

650

700

–40 –20 0 20 40 60 80 100 120TEMPERATURE (°C)

MU

LTIP

LEXE

R O

N-RE

SIST

ANCE

(Ω)

VCM = +25V

VCM = –25V

VCM = 0V

1574

1-20

7

図 41. マルチプレクサのオン抵抗の温度特性

0

20

40

60

80

100

120

140

160

1 10 100 1k 10k 100k 1M

VDDH

PSR

R (d

B)

FREQUENCY (Hz) 1574

1-14

7

GAIN = 128V/V

GAIN = 1/16V/V

GAIN = 1V/V

図 42. VDDH PSRR の周波数特性

データシート ADA4254

Rev. A － 17/59 －

0

20

40

60

80

100

120

140

160

1 10 100 1k 10k 100k 1M

AVDD

PSR

R (d

B)

FREQUENCY (Hz) 1574

1-13

8

GAIN = 1V/V

GAIN = 128V/V

GAIN = 1/16V/V

図 43. AVDD PSRR の周波数特性

–1000–900–800–700–600–500–400–300–200–100

0100200300400500600700800900

1000

0 5 10 15 20 25 30 35 40 45 50 55 60 65

QUI

ESCE

NT C

URRE

NT (µ

A)

VDDH – VSSH (V)

IVDDH

IVSSH

AVDD = 5VDVDD = 3V

1574

1-22

6

図 44. 静止電流と電源電圧（VDDH – VSSH）の関係

100150200250300350400450500550600650700750800850900950

10001050

–40 –20 0 20 40 60 80 100 120

QUI

ESCE

NT C

URRE

NT (µ

A)

TEMPERATURE (°C)

IVSSH

IVDDH

IAVDD

IDVDD

1574

1-22

7

図 45. 静止電流と温度の関係

0

20

40

60

80

100

120

140

160

1 10 100 1k 10k 100k 1M

DVDD

PSR

R (d

B)

FREQUENCY (Hz) 1574

1-20

4

GAIN = 128V/V

GAIN = 1/16V/V

GAIN = 1V/V

図 46. DVDD PSRR の周波数特性

0

100

200

300

400

500

600

700

800

900

1000

1100

0 1 2 3 4 5 6

QUI

ESCE

NT C

URRE

NT (µ

A)

AVVD/DVDD (V)

IAVDD

IDVDD

1574

1-22

5

VSSH = –28VVDDH = +28V

図 47. 静止電流と電源電圧（AVDD/DVDD）の関係

0.01

0.10

1

10

100

0.01 0.1 1 10 100 1k 10k 100kFREQUENCY (Hz)

V NO

ISE

(µV/

√Hz)

1574

1-12

5

GAIN = 1/16V/V

GAIN = 1V/V

GAIN = 128V/V

図 48. 電圧ノイズ・スペクトル密度、RTI

データシート ADA4254

Rev. A － 18/59 －

–250

–200

–150

–100

–50

0

50

100

150

200

250

0 10 20 30 40 50 60 70 80 90 100

VO

LTA

GE

NO

ISE

(nV

)

TIME (Seconds) 1574

1-13

4

195nV

–200nV

395nV p-p

図 49. 0.01Hz～10Hz の電圧ノイズ、 RTI （ゲイン = 128V/V）

–4

–3

–2

–1

0

1

2

3

4

0 10 20 30 40 50 60 70 80 90 100

VOLT

AGE

NOIS

E (µ

V)

TIME (Seconds) 1574

1-13

3

3.3µV

–3.5µV

6.8µV p-p

図 50. 0.01Hz～10Hz の電圧ノイズ、RTI （ゲイン = 1V/V）

–60

–40

–20

0

20

40

60

0 10 20 30 40 50 60 70 80 90 100

VOLT

AGE

NOIS

E (µ

V)

TIME (Seconds) 1574

1-13

2

45µV

–55µV

100µV p-p

図 51. 0.01Hz～10Hz の電圧ノイズ、 RTI（ゲイン = 1/16V/V）

–200

–150

–100

–50

0

50

100

150

200

250

0 1 2 3 4 5 6 7 8 9 10

VOLT

AGE

NOIS

E (n

V)

TIME (Seconds) 1574

1-13

7

190nV

–140nV

330nV p-p

図 52. 0.1Hz～10Hz の電圧ノイズ、 RTI （ゲイン = 128V/V）

–4

–3

–2

–1

0

1

2

3

4

0 1 2 3 4 5 6 7 8 9 10

VOLT

AGE

NOIS

E (µ

V)

TIME (Seconds) 1574

1-13

6

3.00µV

–2.75µV

5.75µV p-p

図 53. 0.1Hz～10Hz の電圧ノイズ、RTI （ゲイン = 1V/V）

–60

–40

–20

0

20

40

60

0 1 2 3 4 5 6 7 8 9 10

VOLT

AGE

NOIS

E (µ

V)

TIME (Seconds) 1574

1-13

5

40µV

–55µV

95µV p-p

図 54. 0.1Hz～10Hz の電圧ノイズ、 RTI（ゲイン = 1/16V/V）

データシート ADA4254

Rev. A － 19/59 －

–40

–30

–20

–10

0

10

20

30

40

50

1 10 100 1k 10k 100k 1M 10M

GAI

N (d

B)

FREQUENCY (Hz)

128V/V

64V/V

32V/V

16V/V

8V/V

4V/V

2V/V

1V/V1/2V/V

1/4V/V

1/8V/V1/16V/V

1574

1-16

6

図 55. 小信号周波数応答

–100

–90

–80

–70

–60

–50

–40

–30

10 100 1k 10k

THD

+ N

(dB)

FREQUENCY (Hz)

NOTE: FLAT PORTION OF THE CURVESIS DOMINATED BY NOISE

1574

1-23

2

DIFFERENTIAL OUTPUTVOLTAGE = 8V p-p

GAIN = 128V/V

GAIN = 8V/V

GAIN = 1/2V/V

GAIN = 1V/V

図 56. 全高調波歪み + ノイズ（THD + N）の周波数特性、

100kHz フィルタ使用、差動負荷抵抗（RL, DIFF） = 5kΩ

–110

–100

–90

–80

–70

–60

–50

–40

–30

10 100 1k 10k

THD

(dB)

FREQUENCY (Hz)

DIFFERENTIAL OUTPUTVOLTAGE = 8V p-p

1574

1-23

1

GAIN = 128V/V

GAIN = 8V/V GAIN = 1/2V/V

GAIN = 1V/V

図 57. THD の周波数特性、RL, DIFF = 5 kΩ

10 100 1k 10k 100k 1M 10MFREQUENCY (Hz)

–12

–9

–6

–3

0

3

6

GAI

N (d

B)

GAIN = 1.375V/VGAIN = 1.25V/V

GAIN = 1V/V

1574

1-20

5

図 58. VOCM 小信号周波数応答

–100

–90

–80

–70

–60

–50

–40

–30

–20

0.1 1 10

THD

+ N

(dB)

DIFFERENTIAL OUTPUT VOLTAGE (V p-p)

GAIN = 128V/V

GAIN = 8V/V

GAIN = 1/2V/VGAIN = 1V/V

NOTE: THD + N BECOMES DOMINATED BYNOISE AS OUTPUT SIGNAL SIZE REDUCES

1574

1-23

3

INPUT FREQUENCY = 1kHz

図 59. THD + N と差動出力電圧の関係、 100kHz フィルタ使用、RL, DIFF = 5kΩ

7

8

9

10

11

12

13

14

–40 –20 0 20 40 60 80 100 120

OUT

PUT

CURR

ENT

(mA)

TEMPERATURE (°C)

AVDD = +2.7V SOURCING

AVDD = +2.7V SINKING

AVDD = +5V SINKING

AVDD = +5V SOURCING

1574

1-21

3

図 60. シンク／ソース短絡出力電流の温度特性

データシート ADA4254

Rev. A － 20/59 －

SHORT-CIRCUIT CURRENT (mA)

0

10

20

30

40

50

60

6 8 10 12 14 16 18 20

PERC

ENT

OF

UNIT

S (%

)

N = 4356 UNITSµ = 12mAσ = 1.3mA

1574

1-16

0

図 61. ソース短絡電流の分布

1574

1-17

2

10µs/DIV

5V/D

IV50

mV/

DIV

5V/D

IV

–IN1 INPUT SIGNAL+IN1 = 0V

DIFFERENTIALOUTPUT VOLTAGE

FAULT INTERRUPT

図 62. 大信号ステップ応答(ゲイン = 128V/V）

1574

1-16

9

5V/D

IV

10µs/DIV

5V/D

IV5V

/DIV

DIFFERENTIALOUTPUT VOLTAGE

– IN1 INPUT SIGNAL+IN1 = 0V

INPUTOVERLOADED

FAULT INTERRUPT

図 63. 入力過負荷からの回復のステップ応答 （ゲイン = 1V/V）

0

10

20

30

40

50

60

10 12 14 16864

PERC

ENT

OF

UNIT

S (%

)

SHORT-CIRCUIT CURRENT (mA)

N = 4356 UNITSµ = 9mAσ = 1mA

1574

1-15

9

図 64. シンク短絡電流の分布

1574

1-17

1

10µs/DIV

5V/D

IV1V

/DIV

5V/D

IV

–IN1 INPUT SIGNAL+IN1 = 0V

DIFFERENTIALOUTPUT VOLTAGE

FAULT INTERRUPT

図 65. 大信号ステップ応答(ゲイン = 8V/V）

10µs/DIV

5V/D

IV5V

/DIV

5V/D

IV

DIFFERENTIALOUTPUT VOLTAGE

– IN1 INPUT SIGNAL+IN1 = 0V

1574

1-17

0

FAULT INTERRUPT

図 66. 大信号ステップ応答(ゲイン = 1V/V）

データシート ADA4254

Rev. A － 21/59 －

20µs/DIV 1574

1-16

7

1V/D

IV10

V/DI

V5V

/DIV

– IN1 INPUT SIGNAL+IN1 = 0V

INPUT OVERLOADED

DIFFERENTIALOUTPUT VOLTAGE

FAULT INTERRUPT

図 67. 入力過負荷からの回復のステップ応答 （ゲイン = 1/16V/V）

TEMPERATURE (°C)

0

10

20

30

40

50

60

–40 –20 0 20 40 60 80 100 120

OUT

PUT

HEAD

ROO

M (m

V)

AVDD = 5V, HEADROOM TO AVDD

AVDD = 2.7V, HEADROOM TO AVSS

1574

1-21

4

AVDD = 2.7V, HEADROOM TO AVDD

AVDD = 5V, HEADROOM TO AVSS

図 68. 出力ヘッドルームの温度特性

TEMPERATURE (°C)

–2.5

2.5

–2.0

2.0

–1.5

1.5

–1.0

1.0

–0.5

0

0.5

–40 –20 0 20 40 60 80 100 120

INTE

RN

AL

OSC

ILLA

TOR

FR

EQU

ENC

Y ER

RO

R (%

)

1574

1-22

4

図 69. 内部発振器周波数誤差の温度特性

1574

1-16

8

20µs/DIV

1V/D

IV10

V/D

IV5V

/DIV

– IN1 INPUT SIGNAL+IN1 = 0V

DIFFERENTIALOUTPUT VOLTAGE

FAULT INTERRUPT

図 70. 大信号ステップ応答(ゲイン = 1/16V/V）

0

10

20

30

40

50

60

70

80

1 10 100

OVE

R/UN

DERS

HOO

T (%

)

CAPACITIVE LOAD (nF)

RSERIES = 0Ω

RSERIES = 30Ω

RSERIES = 100Ω

RSERIES = 10Ω

1574

1-11

5

図 71. オーバーシュート/アンダーシュートと 容量性負荷の関係

TEMPERATURE (°C)

0.4

0.6

0.8

1.0

1.2

1.4

1.6

1.8

2.0

–40 –20 0 20 40 60 80 100 120

GPI

O T

HRES

HOLD

VOL

TAG

E (V

)

VIL AT DVVD = 2.7V

VIH AT DVDD = 2.7V

VIL AT DVDD = 5.5V

VIH AT DVDD = 5.5V

1574

1-22

8

図 72. GPIO スレッショールド電圧と温度の関係

データシート ADA4254

Rev. A － 22/59 －

0

1

2

3

0 2 4 6 8 10 12 14

GPI

O O

UTPU

T VO

LTAG

E (V

)

LOAD CURRENT (mA) 1574

1-21

6

DVDD = 2.7VVOH AT –40°CVOH AT +25°CVOH AT +105°C

VOL AT –40°CVOL AT +25°C

VOL AT +105°C

図 73. 様々な温度での GPIO 出力電圧（VOH/VOL）と 負荷電流の関係、DVDD = 2.7V

0100200300400500600700800900

1000110012001300140015001600

20.0 20.5 21.0 21.5 22.0 22.5 23.0 23.5 24.0 24.5

IOUT

_HV

(µA)

IOUT_HV VOLTAGE (V)

VSSH = –25VVDDH = +25V

1574

1-22

2

図 74. IOUT_HV の電流と IOUT_HV の出力電圧の関係

0

0.2

0.4

0.6

0.8

1.0

1.2

1.4

1.6

1.8

2.0

–40 –20 0 20 40 60 80 100 120

THRE

SHO

LD –

VSS

H (V

)

TEMPERATURE (°C)

INPUT_ERR

GAIN_RST

MUX_OVER_VOLT_ERR

1574

1-22

1

図 75. エラー・フラグの負のトリップ電圧（閾値 – VSSH）と

温度の関係

0

1

2

3

4

5

6

0 5 10 15 20 25 30 35

GPI

O O

UTPU

T VO

LTAG

E (V

)

LOAD CURRENT (mA)

VOH AT –40°CVOH AT +25°CVOH AT +105°C

VOL AT –40°CVOL AT +25°C

VOL AT +105°C

1574

1-21

5

DVDD = 5V

図 76. 様々な温度での GPIO 出力電圧（VOH/VOL）と 負荷電流の関係、DVDD = 5 V

0100200300400500600700800900

1000110012001300140015001600

2.5 2.7 2.9 3.1 3.3 3.5 3.7 3.9 4.1 4.3 4.5 4.7 4.9

IOUT

_LV

(µA)

IOUT_LV VOLTAGE (V) 1574

1-22

3

図 77. IOUT_LV の電流と IOUT_LV の出力電圧の関係

0

0.2

0.4

0.6

0.8

1.0

1.2

1.4

1.6

1.8

2.0

–40 –20 0 20 40 60 80 100 120

VDDH

– T

HRES

HOLD

(V)

TEMPERATURE (°C)

1574

1-22

0

INPUT_ERR

GAIN_RST

MUX_OVER_VOLT_ERR

図 78. エラー・フラグの正のトリップ電圧（VDDH – 閾値）と

温度の関係

データシート ADA4254

Rev. A － 23/59 －

動作原理 プログラマブル・ゲイン計装アンプ ADA4254 は、ゼロドリフト・アンプを使用して実装された

直流モード計装アンプです。ADA4254 はゼロドリフト・ア

ンプ・トポロジにより、全温度範囲にわたって高精度な動作

を確保します。図 79 のアーキテクチャ簡略図を参照して、

以下の回路説明の理解に役立ててください。 入力マルチプレクサは、入力をアンプ A3 とアンプ A7 に接

続します。これらのアンプは、これらの入力電圧を RIN入力

抵抗上に複製するように設定されています。A1、A2、A5、および A6 アンプは、R1、R2、R5、および R6 上に内部リ

ファレンス電圧（VREF）を複製し、M1、M2、M5、および

M6 のドレインに 4 つの等しい公称 DC バイアス電流を生成

するように設定されています。アンプ A4 とアンプ A8 は、

R3 と R7 の電流をそれぞれ M4 と M8 のドレインに複製し、

電流ミラーを形成するように設定されています。 ADA4254 の入力に正電圧が印加されると、それに比例する

電流が RINに流れます。M3 と M4 のドレイン電流はこの量

だけ増加し、M7 と M8 のドレイン電流はこの量だけ減少し

ます。アンプのこの部分は、それぞれが 1/RIN のゲインを持

つ差動出力付きトランスコンダクタンス・アンプとして動作

します。 出力アンプ A9 は、ROUT のゲインを持つトランス

インピーダンス・アンプとして設定されます。A9 は出力の

コモンモード電圧レベルをシフトし、差動出力電圧

（VOUT, DIFF）を次のように生成します。

VOUT, DIFF = ( ) 2IN IN OUT

IN

V V RR

+ −− × ×

ここで、 V+INは正入力電圧、 V−INは負入力電圧です。

ADA4254 アンプのゲイン全体は 2×ROUT/RIN になります。

ROUT と RIN を内部で異なる値に切り替えることにより、ゲ

インの設定を変更することができます。 RIN の値は G3～G0 ビットを使って 12 の異なる値に設定で

きるため、バイナリで重み付けされた 12 個の入力ゲインを

利用できます。ROUT の値も G4 と G5 を使って 3 つの異な

る値に設定できるため、3 つの出力スケーリング・ゲインを

利用できます。表 6 に、可能な 36 のゲイン構成を示します。

これにより、ADA4254 は、幅広いセンサーおよび ADC と

のインターフェースが可能な高い汎用性を発揮します。

表 6. 可能なゲイン設定

Input Gain Output Scaling Gain (V/V)

1 1.25 1.375 0.0625 0.0625 0.078125 0.085938 0.125 0.125 0.15625 0.171875 0.25 0.25 0.3125 0.34375 0.5 0.5 0.625 0.6875 1 1 1.25 1.375 2 2 2.5 2.75 4 4 5 5.5 8 8 10 11 16 16 20 22 32 32 40 44 64 64 80 88 128 128 160 176

ADA4254 に使用される各アンプは、独自のゼロドリフト・

アーキテクチャを採用しており、非常に低いオフセット電圧、

オフセット電圧ドリフト、1/f ノイズを実現します。

A3EMIFILTER M3

A4 M4 A8M8

A1M1 A2M2

A7

A9

M7

A6 M6 A5 M5

R5R6R2 VREF

+IN

–IN

(V+IN – V–IN) × ROUTVOCM –

VOCM +RIN

VSSH

INPUT TRANSCONDUCTANCE AMPLIFIER OUTPUT TRANSIMPEDANCE AMPLIFIER

VDDH

R1

RIN

(V+IN – V–IN) × ROUTRIN

V+IN – V–INRINV+IN – V–IN

RIN

V+IN – V–INRIN

+IN1+IN2

–IN1–IN2 +OUT

–OUT

VOCM

R3 R8 R7

AVDD

AVSS

ROUT

R4

ROUT

1574

1-05

0

図 79. ADA4254 プログラマブル・ゲイン計装アンプのトポロジの簡略図

データシート ADA4254

Rev. A － 24/59 －

A1

A2

B1

B2

+IN1

–IN1

+IN2

–IN2

D12

–OUT

PGIA

+OUT

TEST MULTIPLEXERTEST_MUX[3:0]

C1

AVSS DVSS +20mV –20mV

C2

1574

1-05

1

図 80. 入力スイッチの構成

入力マルチプレクサ ADA4254 の入力マルチプレクサは、VSSH に関して最大

±60V の入力電圧と、60V の差動電圧に耐えます。図 80 に

示すように、このマルチプレクサは 2 組の入力をスイッチ

ングします。マルチプレクサの出力には、追加のスイッチ機

能があります。入力のスイッチングは INPUT_MUX レジス

タによって制御されます。A1、A2、B1、および B2 スイッ

チは、それぞれ異なる入力をアンプに接続します。C1 およ

び C2 スイッチは、マルチプレクサの出力をテスト・マルチ

プレクサに接続します。スイッチ D12 は、両方の入力を相

互に接続します。入力マルチプレクサのクロストークは

140dB 未満に抑えられます。 入力マルチプレクサが検出した入力電圧が高すぎると、アナ

ログ・エラー・レジスタの MUX_OVER_VOLT_ERR フラ

グがセットされます。このエラー・フラグがセットされると、

マルチプレクサは自動的に A1、A2、B1、および B2 を開き、

入力アンプと入力抵抗回路網を保護します。このエラー・フ

ラグと保護は、MUX_OVER_VOLT_ERR_DIS をセットす

ることで無効化できます。デフォルトでは、2 組の入力を同

時に選択することはできません。この保護機能は、

MUX_PROT_DIS によってオーバーライドできます。

EMI の低減と内部 EMI フィルタ 多くの産業用アプリケーションやデータ・アクイジション・

アプリケーションで、ADA4254 は、コモンモード電圧が高

い状況やノイズの多い環境でも小信号を高精度で増幅します。

通常、これらの微小信号（μV または mV 単位）の発生源は

センサーであり、シグナル・コンディショニング回路からの

距離がかなり長いことがあります。これらのセンサーはシー

ルド付きまたはシールドなしツイストペア・ケーブルを使用

してシグナル・コンディショニング回路に接続されますが、

ケーブルがアンテナとして動作し、超高周波の干渉ノイズを

ADA4254 の入力に直接伝達する可能性があります。 この高周波干渉ノイズの振幅と周波数は、計装アンプの入力

オフセット電圧に望ましくない DC シフトを発生させて、計

装アンプの入力段に悪影響を及ぼす可能性があります。この

広く知られた効果は EMI 整流作用と呼ばれ、帯域外の干渉

ノイズの（誘導性、容量性、または放射性の）結合によって

発生し、計装アンプの入力トランジスタによって整流されま

す。これらのトランジスタは高周波信号検出器として動作し

ます。これは、初期のラジオ設計でダイオードが RF エンベ

ロープ・ディテクタとして使用されたのと同様です。干渉の

種類や回路への結合方法とは関係なく、帯域外の誤差信号は、

計装アンプの入力と直列に現れます。 この影響を最小限に抑えるため、ADA4254 は 35MHz の

EMI フィルタを内蔵しており、入力トランジスタとの相互

作用が起きる前に高周波信号を減衰します。これらの内蔵

フィルタはモノリシック構造のため十分に整合しており、

AC CMRR の低下を最小限に抑えます。これらの帯域外信

号が ADA4254 の入力オフセット電圧に与える影響を低減す

るため、外付けローパス・フィルタを入力に追加できます。

このフィルタは、回路の入力ピンのすぐ近くに配置します。

効果的なフィルタ構成を図 81 に示します。この図では、

ADA4254 の入力に 3 つのコンデンサが追加されています。

このフィルタは、次の関係に従って入力信号を制限します。

Filter FrequencyDIFF = 1

2 (2 )D CR C Cπ +

Filter FrequencyCM = 1

2 CRCπ ここで、 CDは差動コンデンサで、10CC以上です。 CCは同相コンデンサです。

データシート ADA4254

Rev. A － 25/59 －

CD は差動信号に影響を与えます。CC は同相信号に影響を与

えます。R と CC の組み合わせにミスマッチがあると、

ADA4254 の CMRR は低下します。CMRR 帯域幅性能が低

下しないように、CC は CD より少なくとも 1 桁小さくして

ください。CC 値のミスマッチの影響は、CD:CC の比を大き

くすることで軽減されます。

CC

R

R

+IN

–IN

CC

CD

–OUT

+OUT

ADA425415

741-

052

図 81. 外付け EMI フィルタによるノイズ除去性能の向上

入力アンプ ADA4254 の入力アンプは、高電圧電源（VDDH および

VSSH）で動作します。入力アンプは、信号振幅が大きすぎ

ることが原因でクリッピングが行われるかどうか監視されて

います。入力アンプ（図 79 の A3 と A7）が検出した出力振

幅が大きすぎると、INPUT_ERR フラグがセットされます。

INPUT_ERR フラグが 200µs を超えてセットされると、

GAIN_MUX レジスタのゲイン設定値がデフォルト値にリ

セットされ、G_RST フラグがセットされます。これにより、

入力アンプと入力抵抗回路網が保護されます。ゲイン・リ

セット機能は、G_RST_DIS ビットによって無効化できます。

出力アンプ ADA4254 は、専用の低電圧電源（AVDD および AVSS）で

動作する完全差動出力アンプを搭載しています。AVDD と

AVSS は単電源構成で使用します。出力アンプを低電圧電源

で動作させることにより、ADA4254 の出力に接続される回

路を保護しています。コモンモード出力電圧は、VOCM の

入力電圧によって設定されます。VOCM は高入力インピー

ダンスであり、内部でバイアスされていません。VOCM は、

EMI を最小限に抑えるための 29MHz EMI フィルタを備え

ています。通常、最大限の出力振幅が得られるように、

VOCM は AVDD と AVSS の間の分圧器によって中間電源に

バイアスされます。出力アンプには、G4 または G5 を使っ

て、3 つの異なるスケーリング・ゲイン（1V/V、1.25V/V、

または 1.375V/V）を設定できます。電源投入時またはソフ

ト・リセット時に、出力アンプのスケーリング・ゲインはデ

フォルトにより 1V/V に設定されます。出力アンプは、信号

振幅が大きすぎることが原因でクリッピングが行われるかど

うか監視されています。出力が電源に対して飽和すると、

OUTPUT_ERR エラー・フラグがセットされます。 ADA4254 には差動出力段があり、AD7768 や AD4007 など

の高精度 ADC にデバイスを直接接続できます。このような

接続には、図 82 に示すようにローパス・フィルタを使用し

てノイズとエイリアシングを最小限に抑えることを推奨しま

す。LTC6363 は、カットオフ周波数が 40kHz の三極ローパ

ス・フィルタとして構成されています。 R1

1kΩ

R21kΩ

C110nF

1574

1-05

3

–OUT

+OUT

ADC_IN1

ADC_IN2

図 82. エイリアシング防止およびスイッチング・ノイズ 除去用の簡単な出力フィルタ

1574

1-23

9

AD4007

OUT–

OUT+

AVSS

GPIO4/CLKIN

10kΩ

CNV30.1Ω

3.3nF

3.3nF+

–

+IN1

INPU

TM

ULTI

PLEX

ER

VDD

VOCM

GNDIN+

IN–

AVDD

VSSH

VDDH

ADP7112-1.8VVIN VOUT

+

– +

–

3.3nF

3.3nF3.3nF

ADA4254

LTC6363

49.9Ω

1.4kΩ

3.3nF

3.3nF

3.3nF

536Ω324Ω536Ω

536Ω 324Ω 536Ω

3.3nF

1.4kΩ

49.9Ω

5V

5V5V

2.5V 2.5V

28V

–28V

30.1Ω

3.3nF

–IN1

–IN2

+IN2

図 83. ローパス・フィルタ／ドライバとして使用される LTC6363

データシート ADA4254

Rev. A － 26/59 －

電源 ADA4254 には、高電圧のアナログ入力アンプ電源、低電圧

のアナログ出力アンプ電源、低電圧のデジタル電源という 3つの電源電圧領域があります。 高電圧アナログ電源（VDDH および VSSH）は、ADA4254の入力部に電力を供給します。VSSH は ADA4254 の基材に

接続されます。したがって、VSSH は回路内の最大の負電

源電圧に接続する必要があります。VSSH は AVSS を超え

てはなりません。ショットキー・ダイオードを使用して、

VSSH を AVSS にクランプすることを推奨します。ショッ

トキー・ダイオードは、1mA での順方向バイアス電圧が

0.3V 以下で、−28V の逆電圧に耐える必要があります。

ADA4254 は VDDH および VSSH 電源を監視し、VDDH ま

たは VSSH が 8V 未満に低下した場合、POR_HV フラグを

セットします。VDDH と VSSH は、ピンのできるだけ近く

に 0.1µF と 1µF のコンデンサを使用してグラウンドにデ

カップリングする必要があります。 低電圧アナログ出力アンプ電源（AVDD および AVSS）は、

ADA4254 の出力アンプに電力を供給します。AVSS は、

（VSSH − 0.3V）～（VSSH + 30V）と（VDDH – 30V）～

（VDDH + 0.3V）の範囲内でなければなりません。AVDD − AVSS は通常は 5V 単電源で、ほとんどの高精度 ADC と互

換性があります。AVDD と AVSS の間に、AVDD および

AVSS 電源ピンのできるだけ近くに 0.1µF と 10µF のデカッ

プリング・コンデンサを使用します。

デジタル電源（DVDD および DVSS）は、ADA4254 内部の

デジタル回路に電力を供給します。DVSS は AVSS と同じ

電位でなければなりません。DVDD と DVSS の間に、

DVDD および DVSS 電源ピンのできるだけ近くに 0.1µF と

1µF のデカップリング・コンデンサを使用します。図 84 に、

ADA4254 の代表的な電源構成を示します。このセクション

で説明した推奨デカップリング値は、最小限の推奨事項です。

アンプの負荷とシステム・ノイズに応じて、コンデンサの容

量を大きくしたり、小さい値のコンデンサを追加したりする

と、性能が向上する可能性があります。

VDDH = +28VVDDH

DVDD

DVSS

AVDD

AVSS

VOCM

ADA4254

VSSHVSSH = –28V

RB751S40T1G

1µF 0.1µF

1µF0.1µF

DVDD = 3.3V

10µF0.1µF

VOCM = 2.5V

1µF

1kΩ

AVDD = 5V

1µF 0.1µF

1574

1-05

4

図 84. ADA4254 の代表的な電源構成

ESD マップ 図 85 に、ADA4254 内部の各種の ESD ダイオード・パスを

示します。図 85 と絶対最大定格のセクションは、電源投入

時および故障状態での電流経路を理解するのに役立ちます。

VSSH VDDH AVDD AVSS DVSS DVDD

SPIINTERFACE

DIGITALCONTROL

7 × GPIO

IOUT_HVVDDH

EXCITATIONCURRENTS

DVDD

DVSS

VDDH

VSSH

300Ω

±60VCLAMP

VSSH

±60VCLAMP

VSSH

±60VCLAMP

VSSH

±60VCLAMP

300Ω

VDDH300Ω

300Ω

VDDH

AVDD

AVSS

AVDDVSSH

VDDH

DVSS

DVDD

AVSS

AVDD

AVSS

AVDDAVSS

AVDD

DVSS

DVDD

ROUT

AVDDVDDH

RIN

EMI F

ILTE

R

±60V

OVE

RVO

LTAG

EPR

OTE

CTED

MUX

VSSH

VSSH

AVSSROUT

IOUT_LV

+IN1

–IN1

+IN2

–IN2

–OUT

VOCM

–OUT

1574

1-00

5

図 85. ESD マップ

データシート ADA4254

Rev. A － 27/59 －

出力リップルのキャリブレーションの設定 ADA4254 内部のアンプは、チョッピングと呼ばれる手法を

使ってゼロドリフトを実現しています。チョッピングを使用

してアンプのオフセットをヌル化する場合、チョッピングさ

れないオフセットは、チョッピングが実行される周波数に変

調されます。この現象はすべてのチョッピング・アンプで発

生します。これは一般にリップルと呼ばれます。 ADA4254 計装アンプは、すべてのアンプの内部オフセット

をヌル化することで ADA4254 の出力の残留電圧リップルを

低減させる、独自のキャリブレーション・ルーチンを備えて

います。このキャリブレーションは、ADA4254 の電源投入

時、POR_HV イベントの後、ソフト・リセットの後に自動

的に実行されます。更なるキャリブレーションは、スケ

ジュールまたはトリガに基づいて実行できます。 ADA4254 のキャリブレーション中は、SW_A1、SW_A2、SW_B1、および SW_B2 が一時的に開かれ、アンプの入力

は SW_C1 と SW_C2 を介して AVSS に内部接続されます。

キャリブレーションの完了後、スイッチは前の状態に戻りま

す。フル・キャリブレーションとクイック・キャリブレー

ションの 2 つのタイプのキャリブレーションは、CAL_SELで選択できます。 フル・キャリブレーションは、個々のアンプを順次補正し、

新しいキャリブレーション・コードを完全に計算します。こ

のキャリブレーションには約 85ms かかります。電源投入後、

POR_HV イベントの後、ソフト・リセットの後には、必ず

フル・キャリブレーションが実行されます。 クイック・キャリブレーションは、すべてのアンプの新しい

キャリブレーション・コードを同時に計算します。その後、

各アンプのキャリブレーション・コードを増分量だけ調整し

ます。このタイプのキャリブレーションには約 8ms かかり

ます。 デフォルトでは、キャリブレーションは、電源投入後、

POR_HV イベントの後、ソフト・リセットの後にのみ実行

されます。スケジュールによる追加キャリブレーションは、

CAL_EN で設定することも、TRIG_CAL ビットによってト

リガすることもできます。 CAL_EN を使ってスケジュールによるキャリブレーション

を設定した場合は、CAL_EN で設定した間隔で、選択した

タイプのキャリブレーションが実行されます。 キャリブレーションは、TRIG_CAL によって手動でトリガ

することもできます。 回路または環境条件が変化すると、ADA4254 のキャリブ

レーション・ルーチンによってヌル化される内部オフセット

が変化することがあります。温度、電源電圧、コモンモード

入力電圧、時間などの変化はすべて、出力リップル増大の原

因となります。トリガまたはスケジュールによって再キャリ

ブレーションを実行すると、内部オフセットが再びヌル化さ

れ、残留出力リップルが低減します。 キャリブレーションの実行中、内部オフセットをヌル化して

残留出力リップルを低減させる ADA4254 の優れた能力が、

ノイズのために制限されることがあります。適切なデカップ

リングとシールド手法により、高精度のキャリブレーション

を実現できます。キャリブレーション中に大きな入力トラン

ジェントが発生しないようにしてください。キャリブレー

ションにより、通常は出力リップルは 200µV rms 未満に低

減されますが、ノイズまたは入力トランジェントがあると、

最大で 5mV rms のリップルが観察されることがあります。

検出された残留リップルが大きすぎる場合は、更にキャリブ

レーションを実行して、出力リップルを低減させることがで

きます。 ADC の同期と簡単なフィルタ処理（パッシブまたはアク

ティブ）も、残留出力リップルの低減に効果的な手法です。

これらの手法については、外部クロック同期のセクションと

出力アンプのセクションで詳しく説明します。

汎用入出力（GPIO） ADA4254 は、複数の多機能 GPIO を備えています。

TSSOP パッケージには 5 つ、LFCSP パッケージには 7 つ

の GPIO があります。これらの GPIO は、ロジック入力読

出し用またはロジック信号出力用のいずれかに設定できます。

GPIO ピンは、GPIO_DIR レジスタを使用して入力または

出力として設定されます。GPIO_DIR レジスタ内のビッ

ト・ポジションは、GPIO ピン番号に対応します。例えば、

ポジション 0 のビットは GPIO0 の方向を制御します。 GPIO が出力として設定されている場合、GPIO_DATA レジ

スタは GPIO の出力を設定します。GPIO が入力として設定

されている場合、GPIO_DATA レジスタには GPIO ピンの

データが読み出されます。GPIO_DATA レジスタ内のビッ

ト・フィールドの位置は、GPIO ピン番号に対応します。例

えば、ポジション 0 のビットは GPIO0 に対応します。 ADA4254 の GPIO は、追加の特殊機能を実行するように設

定できます。 各 GPIO を出力として設定して、SPI マスタから他のス

レーブ・デバイスにチップ選択信号を拡張できます。この特

殊機能は、連続チップ選択と呼ばれます。この特殊機能は

SCS レジスタによって制御されます。 GPIO0 と GPIO1 は、外部マルチプレクサ制御信号として

設定することもできます。この機能は、特殊機能レジスタ

SF_CFG で有効化されます。GPIO0 と GPIO1 が出力とし

て設定された後、GAIN_MUX レジスタの EXT_MUX ビッ

ト・フィールドが GPIO0 と GPIO1 の状態を制御し、1 回

の書込み操作でゲインと外部マルチプレクサの設定値を変更

できます。 GPIO2 は、キャリブレーション・ビジー信号を出力するよ

うに設定できます。この機能は CAL_BUSY_OUT で有効に

されます。キャリブレーション・ビジー信号は、ADA4254がキャリブレーション・ルーチンを実行中であることを示し

ます。この特殊機能を使用するには、GPIO2 が出力として

設定されている必要があります。 GPIO3 は、故障割込み信号を出力するように設定できます。

この信号は、ANALOG_ERR および DIGITAL_ERR レジス

タで検出されるすべてのアナログおよびデジタル・エラー・

インジケータの OR 機能です。この機能は FAULT_INT_ OUT で有効にされます。この特殊機能を使用するには、

GPIO3 が出力として設定されている必要があります。 GPIO4 は、出力として設定されている場合、1MHz マス

タ・クロックまたは 125kHz チョッピング・クロックを出

力するように設定できます。この機能は INT_CLK_OUT と

CLK_OUT_SEL で設定されます。入力として設定されてい

る場合、GPIO4 は外部クロックを受け入れることもできま

す。この機能は EXT_CLK_IN で設定されます。

データシート ADA4254

Rev. A － 28/59 －

励起電流 ADA4254 は、ソフトウェアで設定可能な 2 つの励起電流源

（IOUT_LV および IOUT_HV）を内蔵しています。これら

の電流源は、抵抗ブリッジや RTD センサーなどの外部回路

の励起に使用できます。IOUT_LV は AVDD から電力を供

給され、IOUT_HV は VDDH から電力を供給されます（図

86 を参照）。一度に使用できる電流源はいずれか一方のみ

です。電流源は EX_CURRENT_SEL で選択できます。 EX_CURRENT_SEL[1:0]

EX_CURRENT[3:0]

IOUT_HV

IOUT_LV

VDDH

AVDD

1574

1-05

5

図 86. 励起電流の構成

励起電流の値は、100µA～1.5mA の範囲で 100µA 刻みで設

定できます。電流出力は EX_CURRENT で制御されます。

外部クロック同期 ADA4254 は 1MHz の内部マスタ・クロックを採用していま

す。このマスタ・クロックを使用して、内部アンプが使用す

る 125kHz のチョッピング・クロックを生成できます。い

ずれかのクロックを GPIO4 ピンに出力して、外部システム

の同期を実行できます。外部クロック同期機能を有効にする

には、以下の手順に従います。 1. GPIO_DIR レジスタのビット 4 を 1 に設定して、

GPIO4 を出力に設定します。 2. SF_CFG レジスタの INT_CLK_OUT ビットを 1 に設

定して、内部発振器出力特殊機能を有効にします。 3. 125kHz クロックを出力するには、SYNC_CFG レジス

タの CLK_OUT_SEL ビットを 1 に設定します。

1MHz クロックを出力するには、CLK_OUT_SELビットを 0 に設定します。

また、ADA4254 は、GPIO4 に外部クロックを入力するよ

うに設定することもできます。ADA4254 は、1MHz～32MHz の外部クロックを受け入れます。外部クロックの周

波数が 1MHz より高い場合は、内部クロック分周器を使用

して、入力クロックを 1MHz に分周する必要があります。

ADA4254 を同期させるエッジも設定できます。

GPIO4 で外部クロックを受け入れるように ADA4254 を設

定するには、以下の手順に従います。 1. GPIO_DIR レジスタのビット 4 を 0 に設定して、

GPIO4 を入力として設定します。 2. 入力クロックの周波数に応じて、クロックが 1MHz に

なるように内部クロック分周器の値を設定します。内部

クロック分周器の値は、SYNC_CFG レジスタの SYNCビットによって制御されます。

3. 立上がりエッジで同期させるには、SYNC_CFG レジス

タの SYNC_POL ビットを 1 に設定します。立下がり

エッジで同期させるには、SYNC_POL を 0 に設定しま

す。

ADA4254 の性能を維持するには、規定周波数範囲内の外部

クロックを使用する必要があります。使用するクロックの品

質が、デバイスの性能に影響を与えることがあります。ク

ロックにオーバーシュートやアンダーシュートが発生しない

ようにしてください。また、立上がりと立下がりを等しくし

て、オフセット電圧への影響を最小限に抑えてください。

連続チップ選択（SCS） SCS は、GPIO ピン上で設定可能な ADA4254 の特殊機能の

1 つです。このモードでは、複数のスレーブ・デバイスが 1 本のホスト・チップ選択（CS）ラインを使用して SPI で

通信できるようになり、アイソレーションの条件が簡略化さ

れます。この通信は、CRC チェックサムも透過的にサポー

トします。 GPIO を SCS 用に設定するには、まず GPIO_DIR ビットを

使用してその GPIO を出力に設定し、次に SCS レジスタで

その GPIO に対応するビットを設定します。GPIO が特殊機

能レジスタ SF_CFG で既に他の機能に設定されている場合、

その GPIO を SCS モードに設定することはできません。 SCS を使用する際は、SPI ホスト・コントローラからのCS信号が ADA4254 のCSピンに入力されます。シリアル・

データ入力（SDI）、シリアル・データ出力（SDO）、およ

びシリアル・クロック（SCLK）は、他の SPI デバイスと共

有される接続です。ADA4254 の SDO ピンは、トライス

テート動作をサポートします。スレーブ・デバイスの SDOピンがトライステート動作をサポートする場合は、スレーブ

の SDO ピンを SDO に直接接続できます。スレーブ・デバ

イスの SDO ピンがトライステート動作をサポートしない場

合は、OR ゲートを使用して SDO 信号を結合できます。外

部ロジックを使用して SDO ラインを結合する場合は、プル

ダウンまたはプルアップ抵抗を使用してフローティング・ロ

ジック・ゲート入力を避けることを推奨します。図 87 と図

88 に、代表的な SCS の実装を示します。ADA4254 を SCSモードに設定する場合は、スレーブ・デバイスとの意図しな

い通信を防ぐために、SCS モードに設定された GPIO にプ

ルアップ抵抗を配置することを推奨します。

データシート ADA4254

Rev. A － 29/59 －

CS

ADuCM4050 SCLKMOSIMISO

CS

ADA4254SCLKSDISDO GPIO/SCS

10kΩ10kΩ

DIGITALSUPPLY

CS

ADCSCLKSDISDO

CS

DACSCLKSDISDO

OR

1574

1-05

7

ADuM141EOR

ADuM141D

図 87. デバイスが SDO トライステートをサポートしない場合の代表的な SCS の実装

CS

ADuCM4050

ADuM141EOR

ADuM141D

SCLKMOSIMISO

CS

ADA4254SCLKSDISDO GPIO/SCS

CSSCLKSDISDO

CSSCLKSDISDO

1574

1-05

6

10kΩ10kΩ

DIGITALSUPPLY

ADC

DAC

図 88. すべてのデバイスが SDO トライステートをサポートする場合の代表的な SCS の実装

SCS 用に設定した場合、ADA4254 およびすべてのスレー

ブ・デバイスとの通信は、事前に定義されたパターンに従い

ます。最初のCSパルスは、SCS 用に設定された最初の

GPIO に渡され、この GPIO が最初のスレーブ・デバイスと

通信します。それ以降のCSパルスは、SCS 用に設定された

各 GPIO に昇順で渡されます。最後のCSパルスは、

ADA4254 それ自体にアドレス指定されます。SCS が無効に

されるまで、このパターンが繰り返されます。 図 87 と図 88 に示す回路では、SCS モードで動作する

ADA4254 が GPIO0 と GPIO1 を使って 2 つのスレーブ・

デバイスと通信します。GPIO0 は ADC のCSラインに接続

されます。GPIO1 は DAC のCSラインに接続されます。 図 89 は 5 つの異なるCSパルスを示しています。最初のCSパルスは GPIO_DIR レジスタに 0x03 を書き込み、GPIO0と GPIO1 を出力として設定します。2 番目のCSパルスは

SCS に 0x03 を書き込み、GPIO0 と GPIO1 を SCS 用に設

定します。3 番目のCSパルスは GPIO0 上で複製され、最初

のスレーブ・デバイス（この場合は ADC）と通信します。

4 番目のCSパルスは GPIO1 上で複製され、2 番目のスレー

ブ・デバイス（この場合は DAC）と通信します。5 番目の

CSパルスは、ADA4254 それ自体と通信します。SCS が変

更されるまで、この通信パターンが ADC 、 DAC 、

ADA4254 の順番に続けられます。

4

0

5

3

2

1

CS

GPIO0/SCS0

SCK

SDO

SDI

GPIO1/SCS1

M10.0µs A CH1 340VT 26.72000µs 15

741-

058

図 89. 2 つのスレーブ・デバイスと通信する SCS の設定と

動作

データシート ADA4254

Rev. A － 30/59 －

ゲイン誤差の補償 ADA4254 にはゲインの組み合わせが全部で 32 あり、それ

ぞれの測定済みゲイン誤差を内蔵 ROM から読出し可能です。

これらの誤差は 25°C で測定され、出荷時にレジスタ 0x10～レジスタ 0x27 に格納されています。この技術によりゲイ

ンの精度が 5 倍に向上し、システム精度の向上と追加キャ

リブレーションの削減が可能となります。 各レジスタは 5 ビットで構成されます。最上位ビット

（MSB）は、誤差の極性（1 は負、0 は正）を示します。他

の 4 ビットには誤差の大きさが格納されます。GAIN_CAL1～GAIN_CAL12 では最下位ビット（LSB）が 100ppm、

GAIN_CAL13～GAIN_CAL24 では 50ppm を示します。 GAIN_CAL1～GAIN_CAL12 は、スケーリング・ゲインが

1V/V に設定された 12 のゲインの測定済みゲイン誤差を直

接表します。GAIN_CAL13～GAIN_CAL24 は、他のスカ

ラ・ゲインを使用した場合に生じる追加のゲイン誤差を表し

ます。これらの値を表 7 に示します。

表 7. ゲイン・キャリブレーション・レジスタの内容 1

Register Name G[3:0] G4 G5 Contents 0x10 GAIN_CAL1 0b0000 0 0 Gain error for G = 1/16 V/V × 1 V/V 0x11 GAIN_CAL2 0b0001 0 0 Gain error for G = 1/8 V/V × 1 V/V 0x12 GAIN_CAL3 0b0010 0 0 Gain error for G = 1/4 V/V × 1 V/V 0x13 GAIN_CAL4 0b0011 0 0 Gain error for G = 1/2 V/V × 1 V/V 0x14 GAIN_CAL5 0b0100 0 0 Gain error for G = 1 V/V × 1 V/V 0x15 GAIN_CAL6 0b0101 0 0 Gain error for G = 2 V/V × 1 V/V 0x16 GAIN_CAL7 0b0110 0 0 Gain error for G = 4 V/V × 1 V/V 0x17 GAIN_CAL8 0b0111 0 0 Gain error for G = 8 V/V × 1 V/V 0x18 GAIN_CAL9 0b1000 0 0 Gain error for G = 16 V/V × 1 V/V 0x19 GAIN_CAL10 0b1001 0 0 Gain error for G = 32 V/V × 1 V/V 0x1A GAIN_CAL11 0b1010 0 0 Gain error for G = 64 V/V × 1 V/V 0x1B GAIN_CAL12 0b1011 0 0 Gain error for G = 128 V/V × 1 V/V 0x1C GAIN_CAL13 0b000x 1 X Additional gain error for G = 1/16 V/V × 1.375 V/V or G = 1/8 V/V × 1.375 V/V 0x1D GAIN_CAL14 0b001x 1 X Additional gain error for G = 1/4 V/V × 1.375 V/V or G = 1/2 V/V × 1.375 V/V 0x1E GAIN_CAL15 0b010x 1 X Additional gain error for G = 1 V/V × 1.375 V/V or G = 2 V/V × 1.375 V/V 0x1F GAIN_CAL16 0b011x 1 X Additional gain error for G = 4 V/V × 1.375 V/V or G = 8 V/V × 1.375 V/V 0x20 GAIN_CAL17 0b100x 1 X Additional gain error for G = 16 V/V × 1.375 V/V or G = 32 V/V × 1.375 V/V 0x21 GAIN_CAL18 0b101x 1 X Additional gain error for G = 64 V/V × 1.375 V/V or G = 128 V/V × 1.375 V/V 0x22 GAIN_CAL19 0b000x 0 1 Additional gain error for G = 1/16 V/V × 1.25 V/V or G = 1/8 V/V × 1.25 V/V 0x23 GAIN_CAL20 0b001x 0 1 Additional gain error for G = 1/4 V/V × 1.25 V/V or G = 1/2 V/V × 1.25 V/V 0x24 GAIN_CAL21 0b010x 0 1 Additional gain error for G = 1 V/V × 1.25 V/V or G = 2 V/V × 1.25 V/V 0x25 GAIN_CAL22 0b011x 0 1 Additional gain error for G = 4 V/V × 1.25 V/V or G = 8 V/V × 1.25 V/V 0x26 GAIN_CAL23 0b100x 0 1 Additional gain error for G = 16 V/V × 1.25 V/V or G = 32 V/V × 1.25 V/V 0x27 GAIN_CAL24 0b101x 0 1 Additional gain error for G = 64 V/V × 1.25 V/V or G = 128 V/V × 1.25 V/V 1 X はドントケア。

データシート ADA4254

Rev. A － 31/59 －

1V/V のスカラを使用するすべてのゲインについて、次の式

を使用してゲイン誤差を計算します。 Gain Error = ((−1) × GAIN_CALx, Bit 4 + (100) × GAIN_CALx, Bits[3:0]) (ppm)

1.375V/V または 1.25V/V のスカラを使用するすべてのゲイ

ン値については、次の式を使用して追加ゲイン誤差（GE’）を加算する必要があります。

GE’ = Gain Error + ((−1) × GAIN_CALx, Bit 4 + (50) × GAIN_CALx, Bits[3:0]) (ppm)

例えば、ADA4254 が 32V/V のゲインと 1.375V/V のスケー

リング・ゲインに設定されていると仮定します。格納されて

いるゲイン誤差を計算するには、GAIN_CAL10 レジスタに

格納されているゲイン誤差を読み出し、ppm 単位で誤差を

計算します。この例では、読み出される値は 10101 である

と仮定します。 この値は−500ppm のゲイン誤差に対応しま

す。 次に、GAIN_CAL17 に格納されている追加ゲイン誤差を読

み出し、ppm 単位で誤差を計算します。この例では、読み

出される値は 00010 であると仮定します。この値は

100ppm の追加ゲイン誤差に対応します。2 つの誤差を加算

して、−400ppm の合計ゲイン誤差を求めます。

断線検出 ADA4254 には、WB_CURRENT で 0.25µA、2µA、4µA、

または 16µA に設定可能な 2 つのプログラマブル電流源が内

蔵されています。いずれの電流も VDDH から流れます。こ

れらの電流と内蔵コンパレータを組み合わせて、ADA4254入力の導通試験を実行できます。 これらの電流は、図 90 に示すように、F1 と F2 を使用して

アンプの入力にスイッチングされます。これらの電流による

アンプ入力のバイアス後の電圧は、ADA4254 によって内部

で監視されます。この電圧が VDDH から 2V 以内になると、

WB_ERR フラグがセットされます。 F1 または F2 が閉じると、GAIN_MUX レジスタ内のアン

プのゲイン設定値が一時的にデフォルト値にオーバーライド

され、オープン・サーキット入力になった場合にアンプ出力

の飽和を防ぎます。この時間中に GAIN_MUX レジスタを

読み出しても、この変更は反映されません。F1 と F2 が開

かれると、GAIN_MUX の値は自動的に元の値に戻ります。

このオーバーライド機能は、WB_G_RST_DIS によって無

効にすることができます。

VDDH

F1A1

A2

B1

B2

+IN1

–IN1

+IN2

–IN2

F2

D12

–OUT

PGIA

+OUT

WB_CURRENT[1:0]

1574

1-06

0

図 90. 断線電流の接続

データシート ADA4254

Rev. A － 32/59 －

テスト・マルチプレクサ ADA4254 は、図 91 に示すように、ADA4254 の入力を有用

な電圧に接続する内部テスト・マルチプレクサを内蔵してい

ます。テスト・マルチプレクサを使用するには、C1 スイッ

チと C2 スイッチを閉じる必要があります。これらのスイッ

チは、INPUT_MUX レジスタを使って制御されます。A1、A2、B1、および B2 スイッチを開くことにより、入力マル

チプレクサをすべての外部入力から切り離すことを推奨しま

す。 TEST_MUX レジスタの TEST_MUX ビットは、テスト・

マルチプレクサを制御します。テスト・マルチプレクサは、

次の 3 つの異なるステートに設定できます。

• デフォルト・ステートでは、テスト・マルチプレクサ

は ADA4254 の入力を AVSS に接続します。この構成

をフル・システム・キャリブレーション中に使用して、

オフセット電圧などの誤差をヌル化できます。

• テスト・マルチプレクサは、非反転入力を DVSS に接

続し、反転入力を AVSS に接続する（あるいは、反転

入力を DVSS に接続し、非反転入力を AVSS に接続す

る）ことができます。この構成を使用して、AVSS と

DVSS の間の電圧差を検出できます。この電圧差は接

続不良を示します。

• テスト・マルチプレクサは、20mV または−20mV の差

動信号を ADA4254 の入力に供給することもできます。

この構成を使用して、外部信号を印加することなく、

ADA4254 のゲイン設定値と PGIA 機能を確認できま

す。

外部マルチプレクサの制御 ADA4254 は、GPIO0 と GPIO1 を外部マルチプレクサの制

御用に設定できます。GAIN_MUX レジスタの EXT_MUXビットへの書込みにより、GPIO0 と GPIO1 のステートが

設定され、これらの GPIO が外部マルチプレクサを制御し

ます。このセットアップにより、1 回の SPI 書込みでアンプ

のゲインと外部マルチプレクサの設定値を設定することがで

き、過負荷状態を回避できます。外部マルチプレクサ特殊機

能は、図 92 に示すように、GPIO0 と GPIO1 が出力に設定

されている場合に EXT_MUX_EN によって設定できます。

A1

A2

B1

B2

+IN1

–IN1

+IN2

–IN2

D12

–OUT

PGIA

+OUT

TEST MULTIPLEXERTEST_MUX[3:0]

C1

AVSS DVSS +20mV –20mV

C2

1574

1-06

1

図 91. テスト・マルチプレクサの接続

+22V –22V +5V

VDDHS0A

S0B

S1AADG5409

S4A

S1B

S4B

VSSH AVDD

ADA4254

AVSS

GPIO2 GPIO1 GPIO0 DVDD

+3.3V

DVSS

RFILTER

RFILTERDA

DB RFILTER

+22V–22V

VDD1 OF 4DECODERA0 A1 EN VSS

RFILTER CFILTER

CFILTER

+IN1

–IN1

–IN2+IN2

1574

1-06

2

図 92. 外部マルチプレクサの制御の例

データシート ADA4254

Rev. A － 33/59 －

デジタル・インターフェース SPI インターフェース ADA4254 には 4 線式 SPI インターフェースがあります。こ

のインターフェースは SPI モード 0 で動作し、CSをロー・

レベルに接続した状態で動作させることができます。SPIモード 0 では、SCLK はアイドル・ローになり、SCLK の

立下がりエッジが駆動エッジ、立上がりエッジがサンプリン

グ・エッジになります。このセットアップでは、データは立

下がり（駆動）エッジに同期して出力され、立上がり（サン

プリング）エッジに同期して入力されます。

DRIVE EDGE SAMPLE EDGE15

741-

063

図 93. SPI モード 0 での SCLK エッジ

ADA4254 のレジスタ・マップへのアクセス ADA4254 の SPI インターフェースは、16 ビット命令とオ

プションの 8 ビット・チェックサムを使用します。各命令

は、読出し／書込みビット、7 ビットのアドレス、8 ビット

のデータ、および（SPI_CRC_ERR ビットがセットされて

いる場合）8 ビットの CRC チェックサムで構成されます。

表 8. ADA4254 の命令フォーマット

RW ADDR[6:0] DATA[7:0] CRC[7:0]

RW は、読出し動作と書込み動作のどちらを実行するかを指

定します（1 は読出し、0 は書込み）。ADDR[6:0]は、読出

しまたは書込みが行われるレジスタ・アドレスです。RW と

ADDR[6:0]を合わせて 8 ビット・コマンドと呼びます。書

込み動作では、DATA[7:0]は書き込まれるデータで、

CRC[7:0]はお客様が提供するそのデータ用のチェックサム

です。 各読出し／書込み動作の後に ADA4254 の内部アドレス・カ

ウンタが自動的にインクリメントされ、連続読出し／書込み

モードを可能にします。最初の読出し動作の後、CSがロー

のままになっている場合、次の 8 つの SCLK パルスは次の

レジスタ・アドレスの内容を読み出します。最初の書込み動

作の後、CSがローのままになっている場合、次の 8 つの

SCLK パルスは SDI 上のデータを次のレジスタ・アドレス

にロードします。

チェックサム保護 ADA4254 にはチェックサム・モードがあり、これを使用し

てインターフェースの信頼性を向上させることができます。

チェックサムを使用すると、有効なデータのみがレジスタに

書き込まれます。レジスタからデータを読み出して検証する

こともできます。レジスタへの書込み時にエラーが発生した

場合は、SPI_CRC_ERR ビットがセットされ、データは書

き込まれません。レジスタへの書込みが成功したことを確認

するには、レジスタの内容を読み出して、チェックサムを検

証します。 CRC チェックサム計算では、常に次の多項式が使用されま

す。 x8 + x2 + x + 1

SPI_CRC_ERR_DIS は、このチェックサムを有効または無

効にします。8 ビットのチェックサムは、それぞれの読出し

トランザクションと書込みトランザクションの最後に付加さ

れます。書込みトランザクションでは、チェックサムは 8ビットのコマンド・ワードと 8 ビットのデータを使って計

算されます。読出しトランザクションでは、チェックサムは

コマンド・ワードと 8 ビットのデータ出力を使って計算さ

れます。図 94 に SPI の書込みトランザクションを示し、図

95 に SPI の読出しトランザクションを示します。 連続書込みモードでは、最初の書込みコマンドの CRC は、

このセクションで既に説明した方法で計算されます。それ以

降の CRC は、各レジスタ・データの後にクロックインされ

ます。連続書込みモードの CRC は、それが関連付けられる

レジスタ値に基づいて計算されます。連続読出しモードでは、

最初の読出しコマンドの CRC は、既に説明した方法で計算

されます。それ以降の CRC は、各レジスタ・データの後に

クロックアウトされます。連続読出しモードの CRC は、そ

れが関連づけられるレジスタ値にのみ基づいて計算されます。

図 96 に SPI の連続書込みトランザクションを示し、図 97に SPI の連続読出しトランザクションを示します。

CS8-BIT COMMAND

DATA CRC

8-BIT INPUT 8-BIT CRC

SDI

SCLK

CS

1574

1-06

4

図 94. レジスタへの書込み（CRC 付き）

データシート ADA4254

Rev. A － 34/59 －

CS

SDI

8-BIT COMMAND

CMD

DATA CRC

8-BIT OUTPUT 8-BIT CRC

SDO

SCLK

1574

1-06

5

図 95. レジスタからの読出し（CRC 付き）

CS

SDI

SCLK

8-BIT COMMAND

DATA CRC DATA CRC

8-BIT INPUT 8-BIT CRC

CS

8-BIT INPUT 8-BIT CRC

1574

1-23

5

図 96. 連続書込みモード（CRC 付き）

CS

SDO

SDI

SCLK

8-BIT COMMAND

DATA CRC DATA CRC

8-BIT OUTPUT 8-BIT CRC

CMD

8-BIT OUTPUT 8-BIT CRC

1574

1-23

6

図 97. 連続読出しモード（CRC 付き）

データシート ADA4254

Rev. A － 35/59 －

CRC の計算 8 ビット幅のチェックサムは、次の多項式を使用して生成さ

れます。シード値は 0x00 です。 x8 + x2 + x + 1 (0b100000111)

チェックサムを生成するには、データを 8 ビット左にシフ

トし、8 個のロジック 0 で終わる値を発生させます。多項式

の MSB がデータの最も左にあるロジック 1 と揃うように、

多項式の位置を合わせます。排他的論理和（XOR）関数を

データに適用して、短い数値を新規生成します。再度、多項

式の MSB が、得られたデータの最も左にあるロジック 1 と

合うように、多項式の値の位置決めをします。このプロセス

を、元のデータが多項式の値よりも小さくなるまで繰り返し

ます。これが 8 ビットのチェックサムになります。

1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0

1 0 0 0 0 0 1 1 1

0 0 0 0 0 1 0 1 1SEED = 0x00

1 0 0 0 0 0 1 1 1

0 0 1 1 1 1 1 1 1

1 0 0 0 0 0 1 1 1

0 1 1 1 1 1 0 1 1

1 0 0 0 0 0 1 1 1

0 1 1 1 1 0 0 0 1

1 0 0 0 0 0 1 1 1

0 1 1 1 0 0 1 0 1

1 0 0 0 0 0 1 1 1

0 1 1 0 0 1 1 0 1

1 0 0 0 0 0 1 1 1

0 1 0 0 1 1 1 0 1

1 0 0 0 0 0 1 1 1

0 0 0 1 1 1 1 0 1

1 0 0 0 0 0 1 1 1

0 1 1 1 0 1 1 1 1

CRC CHECKSUM 1574

1-06

6

図 98. CRC チェックサムの計算

メモリ・マップ・チェックサム保護 信頼性を向上するため、内蔵レジスタでは CRC の計算も実

行されます。レジスタ 0x03、レジスタ 0x04、およびレジス

タ 0x05 の内容は SPI 書込みとは無関係に変化するため、こ

れらのレジスタは CRC チェックに含まれません。CRC は

15.26Hz のレートで実行されます。SPI 書込みを使用してレ

ジスタ・マップが変更されるたびに、CRC が再計算されま

す。 メモリ・マップの CRC 機能は、デフォルトで有効になって

います。この機能は、MM_CRC_ERR_DIS で無効にするこ

とができます。エラーが発生すると、MM_CRC_ERR が

セットされます。

VERIFY DATA USING CRC CHECKSUM1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 1 1 0 1 1 1 11 0 0 0 0 0 1 1 10 0 0 0 0 1 0 1 1 CRC CHECKSUM = 0xEF

1 0 0 0 0 0 1 1 10 0 1 1 1 1 1 1 1

1 0 0 0 0 0 1 1 10 1 1 1 1 1 0 1 1

1 0 0 0 0 0 1 1 10 1 1 1 1 0 0 0 0

1 0 0 0 0 0 1 1 10 1 1 1 0 0 1 1 0

1 0 0 0 0 0 1 1 10 1 1 0 0 1 0 1 0

1 0 0 0 0 0 1 1 10 1 0 0 1 0 0 1 1

1 0 0 0 0 0 1 1 10 0 0 1 0 0 0 0 0

1 0 0 0 0 0 1 1 10 0 0 0 0 0 0 0 0

REMAINDER = 0DATA OK! 15

741-

067

図 99. CRC チェックサムによるデータの検証

読出し専用メモリ（ROM）のチェックサム保護 電源投入時に、すべてのヒューズ・レジスタはデフォルト値

に設定されます。これらのデフォルト値は ROM に保持され

ます。信頼性を向上するため、ROM の内容についても

CRC 計算が実行されます。この CRC チェックは電源投入

時に実行されます。ROM の CRC 機能は、デフォルトで有

効になっています。この機能は、ROM_CRC_ERR_DIS で

無効にすることができます。エラーが発生すると、

ROM_CRC_ERR がセットされます。

SPI 読出し／書込みエラーの検出 ADA4254 は、無効なレジスタへのアクセスを検出できます。

無効なアドレスへの読出しまたは書込みが行われると、

SPI_RW_ERR がセットされます。SPI_RW_ERR はデフォ

ル ト で 有 効 に な っ て い ま す 。 こ の 機 能 は 、

SPI_RW_ERR_DIS で無効にすることができます。

SPI コマンド長エラーの検出 ADA4254 との通信では、SCLK のクロック・エッジの数が

監視され、CSがハイに戻るまでに受信したクロック・エッ

ジの総数が 8 で割り切れることが確認されます。SCLKエ ッ ジ の 数 が 不 足 ま た は 余 る 場 合 は 、 SPI_SCLK_ CNT_ERR がセットされます。SPI_SCLK_CNT_ERR はデ

フォルトで有効になっています。この機能は、SPI_SCLK_ CNT_ERR_DIS で無効にすることができます。

データシート ADA4254

Rev. A － 36/59 －

アプリケーション情報 入力と出力のオフセット電圧およびノイズ ADA4254 のオフセット電圧には、入力アンプに起因する入

力オフセット電圧と出力アンプに起因する出力オフセット電

圧という 2 つの主な構成要素があります。全オフセット電

圧（RTI）は、出力オフセット電圧を設定ゲインで割り、入

力オフセット電圧に加算することによって求められます。ゲ

インが高いときは入力オフセット電圧が支配的ですが、ゲイ

ンが低いときは出力オフセット電圧が支配的です。全オフ

セット電圧は次式で計算されます。 Total Input Offset Voltage (RTI) =VOSI + (VOSO/GAIN)

Total Output Offset Voltage (Referred to Output (RTO)) = VOSI × Gain + VOSO

上記の式を使用して、同様の方法でオフセット・ドリフトを

計算することもできます。 図 100 に示すように、ADA4254 の入力オフセット電圧の長

期ドリフトは極めて低く抑えられています。この高レベルの

安定性は、ADA4254 アンプのゼロドリフト・アーキテク

チャによるものです。このテストは、ADA4254 デバイスを

25°C のオイル・バスに浸して実行しました。

–1.0

–0.8

–0.6

–0.4

–0.2

0

0.2

0.4

0.6

0.8

1.0

0 100 200 300 400 500 600 700 800 900 1000TIME (Hours)

INPU

T O

FFSE

T VO

LTAG

E, V

OSI

(µV)

N = 20 UNITSNORMALIZED AT HOUR 0

1574

1-24

0

図 100. 入力オフセット電圧の長期ドリフト

ADA4254 のノイズの挙動は、電圧オフセットとよく似てい

ます。ADA4254 のノイズには、入力アンプに起因する入力

電圧ノイズと出力アンプに起因する出力電圧ノイズという 2つの主な構成要素があります。全ノイズ（RTI）は、出力電

圧ノイズを設定ゲインで割り、入力電圧ノイズとの二乗和平

方根を求めることによって計算されます。ゲインが高いとき

は入力電圧ノイズが支配的ですが、ゲインが低いときは出力

電圧ノイズが支配的です。全電圧ノイズは次式で計算されま

す。

Total Input Voltage Noise (RTI) =

22 no

niee

Gain +

Total Output Voltage Noise (RTO) =

2 2( ) ( )ni noe Gain e× +

ADC クロックの同期 ADA4254 は各種のクロック同期機能を内蔵しており、内部

クロックを ADC などの他の回路と同期させることができま

す。システムを同期させることにより、ADA4254 の内部

チョッピングに起因する残留リップルをフィルタ処理できま

す。これらの同期機能を使用する場合は、GPIO4 を、外部

クロック信号の受信用、またはいずれかの内部クロック信号

の出力用に設定します。 AD4254 に外部クロックを供給する場合は、公称 1MHz の

クロックが得られるように、SYNC によって内蔵クロック

分周器を設定します。1MHz のクロックは更に 8 分周され

て 125kHz になり、デバイスのチョッピングを制御します。

チョッピング・クロック・エッジが、供給されるクロックの

立上がりエッジまたは立ち下がりエッジと同期するように、

SYNC_POL で設定できます。ADC の同期では、この構成

を推奨します。 また、内部クロックを GPIO4 に出力して、他の回路が使用

できるようにすることもできます。CLK_OUT_SEL で

1MHz または 125kHz を選択できます。 図 101 に示すように、ADA4254 が AD4007 1MSPS 逐次比

較レジスタ（SAR）ADC を駆動する場合は、AD4007 の変

換（CNV）信号をクロック入力として ADA4254 に供給す

る構成を推奨します。この場合、CNV の周期は 1µs である

ため、SYNC を 0b000 に設定します。SYNC_POL を 1 に

設定して、チョッピング・クロックを CNV 信号の立上がり

エッジに同期させます。このように設定すると、チョッピン

グ・エッジ後の ADA4254 の出力に最大限のセトリング時間

が与えられ、ADC の変換フェーズ中にチョッピング・エッ

ジが発生することはありません。最高のシステム性能を得る

ために、AD4007 の高インピーダンス・モードを有効にする

ことを推奨します。 図 102 に示すように、ADA4254 が AD7768 Σ-Δ ADC を駆

動する場合は、AD7768 の内部 32MHz クロックをクロック

入力として ADA4254 に供給する構成を推奨します。この場

合は、SYNC を 0b101 に設定して、32MHz を ADA4254 用

に 1MHz に分周します。Σ-Δ コンバータは、SYNC の設定

値がコンバータの性能に影響を与えないような内部動作方式

を採用しています。ADA4254 で AD7768 を直接駆動する場

合は、AD7768 の内部バッファを有効にします。あるいは、

ADA4254 と AD7768 の間に専用の ADC ドライバ／アンプ

を配置することもできます。 いずれの構成でも、M_CLK_CNT からの読出しを 2 回実行

して、マスタ・クロック・カウンタがインクリメントしてい

る（つまり、ADA4254 が外部クロックを受信している）の

を確認することを推奨します。

データシート ADA4254

Rev. A － 37/59 －

AD4007AVDD/2

OUT–

ADA4254

OUT+

AVSS

GPIO4/CLKIN

10kΩ

CNV

200Ω

200Ω

500pF

500pF+

–

+IN1

–IN1

+IN2

–IN2

INPU

TM

ULTI

PLEX

ER

VDD

VOCM

GNDIN+

IN–

AVDD

VSSH

VDDH

1574

1-23

7

ADP7112-1.8VIN OUT

図 101. AD4007 とのクロック同期

AVDD/2

OUT–

ADA4254

OUT+

AVSS

GPIO4/CLKIN

10kΩ

200Ω

200Ω

270pF

270pF680pF

+

–

+IN1

–IN1

+IN2

–IN2

INPU

TM

ULT

IPLE

XER

VOCM

AVDD

VSSH

VDDH

1574

1-23

8

AD7768

MCLK

AVDD1

AVSSAIN0+

AIN0–

図 102. AD7768 とのクロック同期

プログラマブル ロジック コントローラ（PLC）の

電圧／電流入力 図 103 の回路は、ADA4254 を使用して、標準的な PLC 入

力信号範囲（±10V、±5V、または 20mA）を、AD7768などの高精度 ADC と互換性のある 0V～5V の出力電圧範囲

に変換します。電圧測定を実行するには、INPUT_MUX レ

ジスタに 0x60 を書き込んで、ADA4254 の入力マルチプレ

クサをチャンネル 1（+IN1 および–IN1）に設定します。

GPIO0 をロジック・レベル・ローに設定して、MOSFETスイッチをオフにします。GPIO_DIR レジスタで GPIO0 に

対応するビット・フィールドを 1 に設定して、GPIO0 を出

力として構成します。GPIO0 の状態は、GPIO_DATA レジ

スタ内の GPIO0 に対応するビット・フィールドによって制

御されます。ADA4254 のゲインは、入力電圧レベルに応じ

て、GAIN_MUX レジスタで設定できます。 電流測定を実行するために、図 103 に示す回路には 250Ωと 100Ωの 2 つのシャント抵抗があります。250Ω抵抗を選

択するには、GPIO_DATA レジスタを使用して GPIO0 をロ

ジック・レベル・ハイに設定し、MOSFET スイッチをオン

にします。電流測定は、ADA4254 のチャンネル 1 を使用し

て実行されます。100Ω抵抗を選択するには、GPIO0 をロ

ジック・レベル・ローに設定して、MOSFET をオフにしま

す。このモードでは、INPUT_MUX レジスタに 0x18 を書

き込んで、チャンネル 2 を選択します。 ADA4254 の内部チョッピング回路は、ADA4254 と組み合

わせて使用する ADC に同期させることができます。これに

より、残留チョッピング・ノイズが適切な周波数に保たれ、

測定対象の周波数帯域へのフォールドバックを防ぐことがで

きます。同期機能を使用するには、GPIO_DIR レジスタで

GPIO4 に対応するビット・フィールドを設定して、GPIO4を 入 力 と し て 構 成 し ま す 。 SF_CFG レ ジ ス タ の

EXT_CLK_IN ビ ッ ト ・ フ ィ ー ル ド を セ ッ ト し て 、

ADA4254 が外部クロックを受け入れるように設定します。

得られるクロックが 1MHz に等しくなるように、クロック

分周器を調整します。分周器は SYNC_CFG レジスタで調

整できます。SYNC_CFG レジスタは、エッジ極性の同期も

制御します。M_CLK_CNT からの読出しを 2 回実行して、

マスタ・クロック・カウンタがインクリメントしている（つ

まり、ADA4254 が外部クロックを受信している）のを確認

することを推奨します。 ADA4254 の内蔵診断機能により、回路の接続状態をチェッ

クできます。PLC アプリケーションでは、ADA4254 の断線

検出機能を使用して回路の接続状態を検証できます。いずれ

かの入力接続が失われると、WB_DETECT フラグがセット

されます。最後に、CRC チェック、SCLK カウンタ、およ

び SPI 読出し／書込みチェックにより、無効な読出し／書

込み動作を検出できるため、インターフェースの信頼性が更

に向上します。CRC チェックは、プロセッサと ADA4254の間でビットが転送されるときに、ビットが破損していない

かを確認します。

データシート ADA4254

Rev. A － 38/59 －

1574

1-07

3

AVDD/2

OUT–

ADA4254

OUT+

AVSS

GPIO4/CLKIN

10kΩ

200Ω

680pF

200Ω

270pF

270pF

RFILTER

CFILTER

CFILTER

100Ω10ppm/°C

150Ω30V±10V AND

4mA TO 20mA

RFILTER

GPIO0

+

–

+IN1

–IN1

+IN2

–IN2

INPU

TM

ULT

IPLE

XER

VOCM

AVDD

VSSH

VDDH

–15V

AD7768

MCLK

AVDD1

AVSSAIN0+

AIN0–

図 103. 電圧／電流入力アプリケーション

電流励起付き 3 線式 RTD 図 104 に示すような 3 線式 RTD 構成では、測定を実行する

ために 1 つの電流源が必要です。この例の回路では、

IOUT_LV を使用しています。励起電流は、RL1、RTD、お

よび RL3 リファレンス抵抗（RREF）を通って流れます。

RL1、RL2、および RL3 が等しいと仮定すると、すべての

リードに起因する誤差電圧は等しくなります。+IN1 と–IN1の間の電圧により、RL1 と RTD に起因する電圧降下を測定

できます。+IN1 と–IN2 の間の電圧を使用して、リード抵

抗を計算できます。第 2 チャンネル（+IN2 および–IN2）に

は、IOUT_LV から流れる電流の絶対値の測定に使用される

高精度リファレンス抵抗があります。RTD 電流を読み出す

ための標準的な手順は、次のとおりです。 1. 計装アンプの入力をグラウンドに短絡させることにより、

キャリブレーションを実行してシステム内のオフセット

電圧誤差をすべてヌル化します。 2. INPUT_MUX レジスタに 0x60 を書き込んで、

ADA4254 の入力マルチプレクサをチャンネル 1（+IN1および–IN1）に設定します。

3. EX_CURRENT_CFG レジスタに 0x40 を書き込んで、

IOUT_LV をオンにします。また、EX_CURRENT[3:0]ビットに書き込んで、電流を設定します。

4. GAIN_MUX レジスタで、ADA4254 のゲインを適切な

値に設定します。 5. ADC の測定値を確認します。この測定値は、RL1、

RTD 素子の両端の電圧降下を示します。 6. INPUT_MUX レジスタに 0x18 を書き込んで、

ADA4254 の入力マルチプレクサをチャンネル 2（+IN2および−IN2）に切り替えます。

7. ADC の測定値を確認します。この測定値は、RREF 両端

の電圧降下を示します。IOUT_LV は、この測定値から

計算できます。 8. – IN1 と+IN2 の間の電圧を測定します。最初に、

MUX_PROT_DIS ビットをセットして入力マルチプレ

クサの保護を無効にし、–IN1 と+IN2 の構成を可能に

します。

9. INPUT_MUX レジスタを 0x30 に設定します。 10. ステップ 4 を繰り返します。 11. ADC の測定値を確認します。この測定値は、RL3 と

RREFの両端の電圧降下を示します。

手順 11 で得られた測定値、IOUT_LV の絶対値、および

RREF の値を使用して、リード抵抗を計算します。手順 5 の

測定値からリード抵抗を差し引いて、RTD 素子両端の電圧

降下を計算します。RTD 電圧の計算後、RTD 抵抗を計算で

きます。 ADA4254 の内部チョッピング回路は、ADA4254 と組み合

わせて使用する ADC に同期させることができます。これに

より、残留チョッピング・ノイズの周波数が維持され、測定

対象の周波数帯域へのフォールドバックを防ぐことができま

す。同期機能を使用するには、GPIO_DIR レジスタで

GPIO4 に対応するビット・フィールドを設定して、GPIO4を入力として構成します。SF_CFG レジスタの EXT_CLK_ IN ビット・フィールドをセットして、ADA4254 が外部ク

ロックを受け入れるように設定します。得られるクロックが

1MHz に等しくなるように、クロック分周器を調整します。

分 周 器 は SYNC_CFG レ ジ ス タ で 調 整 で き ま す 。

SYNC_CFG レジスタは、エッジ極性の同期も制御します。

M_CLK_CNT からの読出しを 2 回実行して、マスタ・ク

ロック・カウンタがインクリメントしている（つまり、

ADA4254 が外部クロックを受信している）のを確認するこ

とを推奨します。 ADA4254 の内蔵診断機能により、回路の接続状態をチェッ

クできます。RTD アプリケーションでは、ADA4254 の断

線検出機能を使用して回路の接続状態を検証できます。いず

れかの RTD ワイヤが断線すると、WB_DETECT フラグが

セットされます。最後に、CRC チェック、SCLK カウンタ、

および SPI 読出し／書込みチェックにより、無効な読出し

／書込み動作を検出できるため、インターフェースの信頼性

が更に向上します。CRC チェックは、プロセッサと

ADA4254 の間でビットが転送されるときに、ビットが破損

していないかを確認します。

データシート ADA4254

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1574

1-07

4

AD7768AVDD/2

OUT–

ADA4254

OUT+

AVSS

GPIO4/CLKIN

10kΩ

MCLK

200Ω

680pF

200Ω

270pF

270pF+

–

+IN1

–IN1

+IN2

–IN2

INPU

TM

ULT

IPLE

XER

AVDD1

VOCM

AVSSAIN0+

AIN0–

AVDD

VSSH

VDDH

–15V

RL1

RL2RTD

RL3

RREF

IOUT_LV

IOUT_HV

+15V

図 104. 3 線式 RTD アプリケーション

1574

1-07

5

AD4007AVDD/2

OUT–

ADA4254

OUT+

AVSS

GPIO4/CLKIN

10kΩ

CNV

200Ω

200Ω

500pF

500pF+

–

+IN1

–IN1

+IN2

–IN2

INPU

TM

ULTI

PLEX

ER

VDD

VOCM

GNDIN+

IN–

AVDD

VSSH

VDDH

+28V

–28V

RFILTER

RFILTER

CFILTER

CFILTER

CFILTER

RSHUNT

HIGH SIDESUPPLY

LOAD

ADP7112-1.8VIN OUT

図 105. 電流検出アプリケーション

高レール電流検出 ハイサイド構成（電流検出構成）では、シャント抵抗は高電

源側を基準とします。ADA4254 の入力には、高電圧がか

かっています。コモンモード電圧範囲が広いため、

ADA4254 のマルチプレクサは±28V 電源で最大±25V の電

圧に耐えられます。ADA4254 は、最低 1/16V/V の減衰ゲイ

ンから最高 176V/V の高ゲインまでのゲイン値と、全温度範

囲にわたる優れたゲイン直線性と低オフセット電圧を特長と

しているため、ダイナミック・レンジの広い電流の測定に最

適です。 ローパス・フィルタにより、測定時のノイズ・カップリング

が最小限に抑えられます。ADA4254 の入力バイアス電流と

入力バイアス・オフセット電流は非常に小さいため、抵抗

フィルタを流れる入力バイアス電流によって生じる誤差が最

小限に抑えられます。誤差の影響を最小限に抑えるには、

フィルタ抵抗のマッチングが必要です。フィルタ・コンデン

サのマッチングも重要です。コンデンサの値が一致していな

いと、ADA4254 の CMMR が低下する原因となります。 ADA4254 の内部チョッピング回路は、ADA4254 と組み合

わせて使用する ADC に同期させることができます。これに

より、残留チョッピング・ノイズが適切な周波数に保たれ、

測定対象の周波数帯域へのフォールドバックを防ぐことがで

きます。同期機能を使用するには、GPIO_DIR レジスタで

GPIO4 に対応するビット・フィールドを設定して、GPIO4を入力として構成します。SF_CFG レジスタの EXT_ CLK_IN ビット・フィールドをセットして、ADA4254 が外

部クロックを受け入れるように設定します。得られるクロッ

クが 1MHz に等しくなるように、クロック分周器を調整し

ます。分周器は SYNC_CFG レジスタで調整できます。

SYNC_CFG レジスタは、エッジ極性の同期も制御します。

M_CLK_CNT からの読出しを 2 回実行して、マスタ・ク

ロック・カウンタがインクリメントしている（つまり、

ADA4254 が外部クロックを受信している）のを確認するこ

とを推奨します。 ADA4254 の内蔵診断機能により、回路の接続状態をチェッ

クできます。電流検出アプリケーションでは、ADA4254 の

断線検出機能を使用して回路の接続状態を検証できます。い

ず れ か の シ ャ ン ト 抵 抗 へ の 接 続 が 失 わ れ る と 、

WB_DETECT フラグがセットされます。最後に、CRCチェック、SCLK カウンタ、および SPI 読出し／書込み

チェックにより、無効な読出し／書込み動作を検出できるた

め、インターフェースの信頼性が更に向上します。CRCチェックは、プロセッサと ADA4254 の間でビットが転送さ

れるときに、ビットが破損していないかを確認します。

データシート ADA4254

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レジスタの一覧 表 9. レジスタの一覧

Reg. Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 0x00 GAIN_MUX G4 G[3:0] Reserved EXT_MUX[1:0] 0x01 Reset Reserved RST 0x02 SYNC_CFG Reserved CLK_

OUT_SEL Reserved SYNC_POL Reserved SYNC[2:0]

0x03 DIGITAL_ERR Reserved CAL_ BUSY

SPI_ CRC_ERR

SPI_RW_ ERR

SPI_SCLK_ CNT_ERR

Reserved MM_CRC_ ERR

ROM_CRC_ERR

0x04 ANALOG_ERR G_RST POR_HV Reserved WB_ERR FAULT_INT OUTPUT_ERR INPUT_ERR MUX_OVER_ VOLT_ERR

0x05 GPIO_DATA Reserved GPIO_DATA[6:0] 0x06 INPUT_MUX Reserved SW_A1 SW_A2 SW_B1 SW_B2 SW_C1 SW_C2 SW_D12 0x07 WB_DETECT WB_G_

RST_DIS Reserved SW_F1 SW_F2 WB_CURRENT[1:0]

0x08 GPIO_DIR Reserved GPIO_DIR[6:0] 0x09 SCS Reserved SCS[6:0] 0x0A ANALOG_

ERR_DIS G_RST_ DIS

POR_HV_DIS

Reserved WB_ERR_ DIS

MUX_PROT_ DIS

OUTPUT_ ERR_DIS

INPUT_ERR_DIS

MUX_OVER_VOLT_ERR_DIS

0x0B DIGITAL_ERR_DIS

Reserved CAL_ BUSY_DIS

SPI_CRC _ERR_DIS

SPI_RW_ ERR_DIS

SPI_SCLK_ CNT_ERR_DIS

M_CLK_ CNT_ERR_DIS

MM_CRC_ ERR_DIS

ROM_CRC_ ERR_DIS

0x0C SF_CFG Reserved INT_CLK_ OUT

EXT_CLK_ IN

FAULT_INT_ OUT

CAL_BUSY_ OUT

EXT_MUX_EN[1:0]

0x0D ERR_CFG ERR_ LATCH_DIS

Reserved ERR_DELAY[3:0]

0x0E TEST_MUX G5 CAL_SEL CAL_EN[1:0] TEST_MUX[3:0] 0x0F EX_CURRENT_

CFG EX_CURRENT_SEL

[1:0] Reserved EX_CURRENT[3:0]

0x10 GAIN_CALx Reserved GAIN_CAL1[4:0] 0x11 Reserved GAIN_CAL2[4:0] 0x12 Reserved GAIN_CAL3[4:0] 0x13 Reserved GAIN_CAL4[4:0] 0x14 Reserved GAIN_CAL5[4:0] 0x15 Reserved GAIN_CAL6[4:0] 0x16 Reserved GAIN_CAL7[4:0] 0x17 Reserved GAIN_CAL8[4:0] 0x18 Reserved GAIN_CAL9[4:0] 0x19 Reserved GAIN_CAL10[4:0] 0x1A Reserved GAIN_CAL11[4:0] 0x1B Reserved GAIN_CAL12[4:0] 0x1C Reserved GAIN_CAL13[4:0] 0x1D Reserved GAIN_CAL14[4:0] 0x1E Reserved GAIN_CAL15[4:0] 0x1F Reserved GAIN_CAL16[4:0] 0x20 Reserved GAIN_CAL17[4:0] 0x21 Reserved GAIN_CAL18[4:0] 0x22 Reserved GAIN_CAL19[4:0] 0x23 Reserved GAIN_CAL20[4:0] 0x24 Reserved GAIN_CAL21[4:0] 0x25 Reserved GAIN_CAL22[4:0] 0x26 Reserved GAIN_CAL23[4:0] 0x27 Reserved GAIN_CAL24[4:0] 0x2A TRIG_CAL Reserved TRIG_CAL 0x2E M_CLK_CNT M_CLK_CNT[7:0] 0x2F DIE_REV_ID DIE_REV_ID[7:0] 0x64 PART_ID PART_ID[39:32]

データシート ADA4254

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Reg. Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 0x65 PART_ID[31:24] 0x66 PART_ID[23:16] 0x67 PART_ID[15:8] 0x68 PART_ID[7:0]

データシート ADA4254

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レジスタの詳細 GAIN_MUX レジスタの詳細 表 10. GAIN_MUX レジスタの詳細（レジスタ 0x00）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 G4 G[3:0] Reserved EXT_MUX[1:0]

Access RW RW Reserved RW Reset 0 0 0 0 0 Reserved 0 0

ビット 7、G4—出力アンプのスケーリング・ゲイン

（1.375V/V） G4 ビットを 1 に設定すると、出力アンプのスケーリング・

ゲインは 1.375V/V に設定されます。この設定により、入力

アンプのゲイン G[3:0]（ビット[6:3]）は 1.375V/V でスケー

リングされます。G4 ビットは、TEST_MUX レジスタにあ

る G5 ビットよりも優先されます。G4 ビットを 0 に設定す

ると、G5 ビットに書き込まれる値に応じて、出力アンプの

スケーリング・ゲインは 1V/V または 1.25V/V に設定されま

す。表 11 に、これらのゲイン設定値の一覧を示します。

表 11. 出力アンプのスケーリング・ゲインの設定値

G5 Bit G4 Bit Output Amplifier Scaling Gain (V/V) 0 0 1 X 1 1.375 1 0 1.25

ビット[6:3]、G[3:0]—入力アンプのゲインの設定 G[3:0]ビットは、表 12 に示すように、入力アンプのゲイン

を設定します。入力アンプのゲイン全体は、G4 ビットと

G5 ビットを使用して設定される出力アンプのスケーリン

グ・ゲインによってスケーリングされます。デフォルトの入

力アンプのゲインは 1/16V/V です。

表 12. 入力アンプのゲインを表すレジスタ値

Input Amplifier Gain (V/V) Bits in the G[3:0] Bit Field

G3 G2 G1 G0 1/16 0 0 0 0 1/8 0 0 0 1 1/4 0 0 1 0 1/2 0 0 1 1 1 0 1 0 0 2 0 1 0 1 4 0 1 1 0 8 0 1 1 1 16 1 0 0 0 32 1 0 0 1 64 1 0 1 0 128 1 0 1 1 Reserved 1 1 0 0 Reserved 1 1 0 1 Reserved 1 1 1 0 Reserved 1 1 1 1

ビット[1:0]、EXT_MUX[1:0]—外部マルチプレクサ制御 レジスタ 0x0C の EXT_MUX_EN ビットを使用して外部マ

ルチプレクサ制御を有効にし、レジスタ 0x08 の GPIO_DIRビットを使用して GPIO1 または GPIO0、あるいはその両

方を出力として設定した場合、EXT_MUX[1:0]は、GPIO1または GPIO0、あるいはその両方の出力を設定します。こ

のセットアップでは、GAIN_MUX レジスタへの 1 回の SPI書込みでゲインと外部マルチプレクサの両方を設定できるた

め、外部マルチプレクサ・アプリケーションの通信が簡略化

されます。4 対 1 より大きいマルチプレクサは、追加の

GPIO ピンと追加の SPI 書込みを使用することでサポート

されます。

データシート ADA4254

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ソフトウェア・リセット・レジスタ（Reset）の詳細 表 13. Reset レジスタの詳細（レジスタ 0x01）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

Reserved RST Access Reserved W Reset Reserved 0 ビット 0、RST—ソフト・リセット ソフト・リセットを開始するには、RST ビットを 1 に設定

します。ソフト・リセットを実行すると、すべての内部レジ

スタはクリアされ、デフォルト値に設定されます。RST

ビットはセルフ・クリア・ビットです。このビットは、パ

ワーオン・リセットおよびスタートアップ・キャリブレー

ションの実行時と同じ処理を実行します。

データシート ADA4254

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クロック同期設定レジスタ（SYNC_CFG）の詳細 表 14. SYNC_CFG レジスタの詳細（レジスタ 0x02）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reserved CLK_OUT_SEL Reserved SYNC_POL Reserved SYNC[2:0]

Access Reserved RW Reserved RW Reserved RW Reset Reserved 0 Reserved 0 Reserved 1 0 0

ビット 6、CLK_OUT_SEL—クロック出力選択 ADA4254 の 1MHz マスタ・クロックは、内部で 125kHzに分周され、ゼロドリフト・アンプによって使用されます。

レジスタ 0x0C の INT_CLK_OUT ビットが 1 に設定されて

いる場合、CLK_OUT_SEL を 1 に設定すると、分周された

125kHz ク ロ ッ ク が GPIO4 に 出 力 さ れ ま す 。

CLK_OUT_SEL を 0 にクリアすると、1MHz マスタ・ク

ロックが GPIO4 に出力されます。

ビット 4、SYNC_POL—クロック同期の極性 ADA4254 に外部クロック源を供給する場合、このビットを

使用して、立上がりエッジと立下がりエッジのどちらを同期

に使用するかを設定します。同期エッジは、ADA4254 が

チョッピングを実行する方のエッジです。このビットに 1 を書き込むと、ADA4254 は供給されるクロックの立上が

りエッジに同期します。0 を書き込むと、ADA4254 は供給

されるクロックの立下がりエッジに同期します。

ビット[2:0]、SYNC[2:0]—内部クロック分周器の値 ADA4254 に外部クロックを供給する場合、SYNC[2:0]ビッ

トで内部クロック分周器の値を設定します。ADA4254 に外

部クロックが供給されている場合、そのクロックの値は

1MHz か、または ADA4254 によってクロック分周器を使用

して 1MHz に分周されている必要があります。表 15 に、利

用可能な分周器の値の一覧を示します。

表 15. クロック分周器の値

Divider Value Bits in the SYNC[2:0] Bit Field

SYNC2 SYNC1 SYNC0 ÷1 0 0 0 ÷2 0 0 1 ÷4 0 1 0 ÷8 0 1 1 ÷16 1 0 0 ÷32 1 0 1 Reserved 1 1 0 Reserved 1 1 1

データシート ADA4254

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デジタル・エラー・レジスタ（DIGITAL_ERR）の詳細 表 16. DIGITAL_ERR レジスタの詳細（レジスタ 0x03）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

Reserved CAL_BUSY SPI_CRC_ERR SPI_RW_ERR SPI_SCLK_CNT_ERR Reserved MM_CRC_ERR ROM_CRC_ERR Access Reserved R RW RW RW Reserved RW RW Reset Reserved 0 0 0 0 Reserved 0 0

ビット 6、CAL_BUSY—キャリブレーション・ビジー

（読出し専用） CAL_BUSY は、PGIA のキャリブレーションとセルフ・ト

リム動作が進行中であることを示します。このフラグがクリ

アされるまで、ADA4254 の出力の精度は安定しません。

CAL_BUSY に 1 または 0 を書き込んでも影響はありません。

GPIO_DIR レジスタで GPIO2 に対応するビットを使用して

GPIO2 を出力として構成した場合、CAL_BUSY_OUT ビッ

トを 1 に設定すると、CAL_BUSY を GPIO2 に出力できま

す。

ビット 5、SPI_CRC_ERR—SPI CRC エラー SPI_CRC_ERR エラー・フラグは、ADA4254 との SPI 通

信中にエラーが発生したことを示します。このエラーは、お

客様が提供する CRC が ADA4254 の CRC 計算と一致しな

い と き に 発 生 し ま す 。 こ の エ ラ ー ・ フ ラ グ は 、

SPI_CRC_ERR ビットに 1 を書き込むことでクリアされま

す。

ビット 4、SPI_RW_ERR—SPI 読出し／書込みエラー SPI_RW_ERR エラー・フラグは、無効なアドレスに対して

SPI 読出し／書込み動作を実行しようとしたことを示します。

このエラー・フラグは、このビットに 1 を書き込むことで

クリアできます。

ビット 3、SPI_SCLK_CNT_ERR—SPI SCLK カウント・

エラー SPI_SCLK_CNT_ERR エラー・フラグは、SPI 通信中に、

CSがローの間の SCLK エッジの数が不足または余ることを

示します。このエラー・フラグは、このビットに 1 を書き

込むことでクリアできます。

ビット 1、MM_CRC_ERR—メモリ・マップ CRC エラー MM_CRC_ERR エラー・フラグは、現在の内部メモリ・

マップが、前回の SPI 書込みから得られる結果と一致しな

いことを示します。このエラーが発生した場合は、

ADA4254 のレジスタをプログラムし直すことを推奨します。

このエラー・フラグは、このビットに 1 を書き込むことで

クリアできます。

ビット 0、ROM_CRC_ERR—ROM CRC エラー ROM_CRC_ERR エラー・フラグは、内部 ROM の CRCチェックでエラーが発生したことを示します。このエラーが

発生した場合は、デバイスをリセットするか、電源を入れ直

すことを強く推奨します。電源の入れ直しやソフト・リセッ

トを実行してもエラーがリセットされない場合は、デバイス

が恒久的に損傷している可能性があります。

データシート ADA4254

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アナログ・エラー・レジスタ（ANALOG_ERR）の詳細 表 17. ANALOG_ERR レジスタの詳細（レジスタ 0x04）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 G_RST POR_HV Reserved WB_ERR FAULT_INT OUTPUT_ERR INPUT_ERR MUX_OVER_VOLT_ERR

Access RW RW Reserved RW RW RW RW RW Reset 0 0 Reserved 0 0 0 0 0

ビット 7、G_RST—ゲイン・リセット・フラグ G_RST フラグは、1 つ以上の入力アンプで過電圧状態が

200µs を超えて続いたため、GAIN_MUX レジスタのゲイン

設定値がデフォルトにリセットされたことを示します。

TEST_MUX レジスタのビット G5 は、このイベントによっ

てリセットされません。この安全対策により、入力抵抗回路

網が過電圧から保護されます。このフラグは、このビットに

1 を書き込むことでクリアできます。このフラグをクリアし

ても、ゲイン設定値は以前の値に戻りません。

ビット 6、POR_HV—パワーオン・リセット HV 電源 POR_HV フラグは、VDDH または VSSH に発生したイベ

ントによってパワーオン・リセット回路が作動したことを示

します。電源電圧が有効な状態に戻ると、ADA4254 はキャ

リブレーションを実行します。このエラー・フラグは、この

ビット・ポジションに 1 を書き込むことでクリアされます。

ビット 4、WB_ERR—断線検出エラー WB_DETECT レジスタを使用して断線テストを実行する場

合、WB_ERR フラグは、アンプの入力の故障を示します。

このエラーは、このビット・ポジションに 1 を書き込むこ

とでクリアされます。

ビット 3、FAULT_INT—故障割込み ANALOG_ERR レジスタおよび DIGITAL_ERR レジスタ内

でアンマスクされているすべてのエラー・フラグに対して

OR 機能を実行し、FAULT_INT 故障割込みを生成します。

GPIO_DIR レジスタで GPIO3 に対応するビットを使用して

GPIO3 を出力として設定し、FAULT_INT_OUT を 1 に設

定すると、この信号が GPIO3 に出力されます。このエラー

は、このビット・ポジションに 1 を書き込むことでクリア

されます。このモードでは、GPIO3 はアクティブ・ローに

なります。

ビット 2、OUTPUT_ERR—出力アンプ・エラー OUTPUT_ERR フラグは、出力アンプが過負荷状態である

ことを示します。この過負荷状態の原因は、出力電圧が飽和

しているか、またはアンプの出力から流れる電流が大きすぎ

ることです。このエラーは、このビット・ポジションに 1 を書き込むことでクリアされます。

ビット 1、INPUT_ERR—入力アンプ・エラー このフラグは、いずれかの入力アンプが過負荷状態であるこ

とを示します。この過負荷状態の原因は、いずれかのアンプ

の出力が飽和しているか、または入力電圧が規定の範囲を外

れていることです。このエラー・フラグが 200µs を超えて

セットされると、GAIN_MUX レジスタのゲイン設定値がデ

フォルト値にリセットされ、G_RST フラグが 1 に設定され

ます。ビット G5 はリセットされません。このエラーは、こ

のビット・ポジションに 1 を書き込むことでクリアされま

す。

ビット 0、MUX_OVER_VOLT_ERR—入力マルチプレク

サ過電圧エラー MUX_OVER_VOLT_ERR フラグは、入力マルチプレクサ

が検出した電圧が高すぎることを示します。マルチプレクサ

はすべてのチャンネルをオフにして入力アンプを保護します。

この時間中に INPUT_MUX レジスタを読み出しても、この

変更は反映されません。この検出の閾値は、通常は VSSH + 0.9V と VDDH − 0.9V です。入力電圧が 20µs 後に有効な範

囲に戻ると、マルチプレクサは以前の設定値に戻ります。

ラッチ・モードを使用している場合は、このエラー・フラグ

はリセットするまでクリアされません。非ラッチ・モードを

使用している場合は、このエラー・フラグはマルチプレクサ

が以前の設定値に戻ったときにクリアされます。

データシート ADA4254

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GPIO データ・レジスタ（GPIO_DATA）の詳細 表 18. GPIO_DATA レジスタの詳細（レジスタ 0x05）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reserved GPIO_DATA[6:0]

Access Reserved RW Reset Reserved 0 0 0 0 0 0 0 ビット[6:0]、GPIO_DATA[6:0]—GPIO データ値 GPIO ピンが出力として設定されている場合、GPIO_DATAレジスタでそのピンに対応するビットに 1 を書き込むと、

その GPIO ピンはロジック・ハイを出力します。一方、

GPIO_DATA レジスタで対応するビットに 0 を書き込むと、

その GPIO ピンはロジック・ローを出力します。

GPIO ピンが入力として設定されている場合、GPIO_DATAレジスタの各ビットは、そのビットに対応する GPIO ピン

の電圧がロジック・ハイであるかロジック・ローであるかを

示します。1 が読み出される場合はロジック・ハイです。0が読み出される場合はロジック・ローです。入力として設定

されている GPIO ピンに対応する GPIO_DATA ビットに書

き込んでも、影響はありません。

データシート ADA4254

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内部マルチプレクサ制御レジスタ（INPUT_MUX）の詳細 表 19. INPUT_MUX レジスタの詳細（レジスタ 0x06）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reserved SW_A1 SW_A2 SW_B1 SW_B2 SW_C1 SW_C2 SW_D12

Access Reserved RW RW RW RW RW RW RW Reset Reserved 1 1 0 0 0 0 0

A1

A2

B1

B2

+IN1

–IN1

+IN2

–IN2

D12

–OUT

PGIA

+OUT

TEST MULTIPLEXERTEST_MUX[3:0]

C1

AVSS DVSS +20mV –20mV

C2

1574

1-06

8

図 106. 入力マルチプレクサ・スイッチの構成

ビット 6、SW_A1 およびビット 5、SW_A2—チャンネル

1 の入力スイッチ SW_A1 ビットと SW_A2 ビットは、それぞれチャンネル 1 の入力スイッチ A1 と A2 を制御します（図 106 を参照）。

これらのビットを 1 に設定すると、それぞれのスイッチが

閉じます。MUX_PROT_DIS ビットが 1 に設定されていな

い限り、SW_A1 および SW_A2 と SW_B1 および SW_B2を同時に接続することはできません。

ビット 4、SW_B1 およびビット 3、SW_B2—チャンネル

2 の入力スイッチ SW_B1 ビットと SW_B2 ビットは、それぞれチャンネル 2 の入力スイッチ B1 と B2 を制御します（図 106 を参照）。

これらのビットを 1 に設定すると、それぞれのスイッチが

閉じます。MUX_PROT_DIS ビットが 1 に設定されていな

い限り、SW_B1 および SW_B2 と SW_A1 および SW_A2を同時に接続することはできません。

ビット 2、SW_C1 およびビット 1、SW_C2—PGIA 入力

テスト・マルチプレクサ・スイッチ SW_C1 ビットと SW_C2 ビットを 1 に設定すると、PGIAの入力が C1 スイッチと C2 スイッチを介して入力テスト・

マルチプレクサの出力（デフォルトでは AVSS）に接続され

ます（図 106 を参照）。

ビット 0、SW_D12—PGIA 入力短絡スイッチ SW_D12 ビットを 1 に設定すると、両方の PGIA 入力が

D12 スイッチによって相互接続されます。

データシート ADA4254

Rev. A － 49/59 －

断線検出レジスタ（WB_DETECT）の詳細 表 20. WB_DETECT レジスタの詳細（レジスタ 0x07）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 WB_G_RST_DIS Reserved SW_F1 SW_F2 WB_CURRENT[1:0]

Access RW Reserved RW RW RW Reset 0 Reserved 0 0 1 0

PGIAD12

F1 F2

VDDH

A1

A2

B1

B2

+IN1

–IN1

+IN2

–IN2

–OUT

+OUT

WB_CURRENT[1:0]

1574

1-06

9

図 107. 断線電流の接続

ビット 7、WB_G_RST_DIS—断線ゲイン・リセット・

ディスエーブル WB_G_RST_DI ビットを 1 に設定すると、SW_F1 ビット

または SW_F2 ビットが 1 に設定されたとき、GAIN_MUXレジスタのゲイン設定値は 1/16V/V にオーバーライドされ

ません。

ビット 3、SW_F1 およびビット 2、SW_F2—故障スイッ

チ選択 SW_F1 ビットと SW_F2 ビットを使用して、図 107 に示す

ように、断線電流源を入力に接続できます。SW_F1 または

SW_F2 を 1 に設定すると、各ビットに対応するスイッチが

閉じます。両方のスイッチを同時に閉じることもできます。

SW_F1 または SW_F2 が 1 に設定され、WB_G_RST_DISが 0 にクリアされている場合、GAIN_MUX レジスタのゲイ

ン設定値は一時的にデフォルト値にオーバーライドされます。

SW_F1 または SW_F2 が 1 に設定されている間に

GAIN_MUX レジスタを読み出しても、この一時的なオー

バーライドを示しません。SW_F1 または SW_F2 が 0 にク

リアされると、ゲインも以前の値に戻ります。

ビット[1:0]、WB_CURRENT—検出電流選択 表 21 に、断線検出に使用できる 4 つの電流値を示します。

両方の電流源が、プログラムされた値に設定されます。断線

の検出に使用されるコンパレータの閾値は、VDDH から約

4V です。

表 21. 断線検出に使用される電流値

WB_CURRENT[1:0] Bits Current Source Value

Threshold VDDH = 15 V Bit 1 Bit 0

0 0 250 nA 44 MΩ 0 1 2 µA 5.5 MΩ 1 0 4 µA (default) 2.75 MΩ 1 1 16 µA 786.5 kΩ

データシート ADA4254

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GPIO 方向レジスタ（GPIO_DIR）の詳細 表 22. GPIO_DIR レジスタの詳細（レジスタ 0x08）

Bit Name

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reserved GPIO_DIR[6:0]

Access Reserved RW Reset Reserved 0 0 0 0 0 0 0

ビット[6:0]、GPIO_DIR—GPIO 方向設定 GPIO_DIR レジスタのビット・フィールドを使用して、各

GPIO を入力または出力として設定できます。このビット・

フィールドのビットを 1 に設定すると、そのビットに対応

する GPIO が出力として設定されます。このビット・

フィールドのビットを 0 にクリアすると、そのビットに対

応する GPIO が入力として設定されます。

連続チップ選択レジスタ（SCS）の詳細 表 23. SCS レジスタの詳細（レジスタ 0x09）

Bit Name

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reserved SCS[6:0]

Access Reserved RW Reset Reserved 0 0 0 0 0 0 0

ビット[6:0]、SCS—連続チップ選択の設定 ビット[6:0]は、GPIO ピンを連続チップ選択（SCS）ピンと

して設定します。SCS[6:0]の任意のビットを 1 に設定し、

GPIO_DIR レジスタでそれぞれの GPIO を出力として設定

すると、その GPIO はスレーブ・デバイスのチップ選択ピ

ンとして機能します。SCS を使用する場合、最初のCSパル

スは、SCS 用に設定された最初の GPIO にアドレス指定さ

れます。それ以降のCSパルスは、SCS 用に設定された残り

の GPIO にアドレス指定されます。最後のCSパルスは、

ADA4254 にアドレス指定されます。このシーケンスは、

ADA4254 の設定が変更されるまでラウンド・ロビン方式で

繰り返されます。このプロセスを図 108 に示します。 SCS の設定中に誤ってスレーブ・デバイスと通信するのを

避けるために、スレーブ SCS ラインにプルアップ抵抗が必

要な場合があります。

LEAVESCS ON

TURNSCS OFFALL

COMMANDSGO TO

ADA4254

IF SCS0 ISSET PROGRAM

SLAVE WITHGPIO0 ELSE

PASS

IF SCS3 ISSET PROGRAM

SLAVE WITHGPIO3 ELSE

PASS

IF SCS4 ISSET PROGRAM

SLAVE WITHGPIO4 ELSE

PASS

IF SCS1 ISSET PROGRAM

SLAVE WITHGPIO1 ELSE

PASS

IF SCS2 ISSET PROGRAM

SLAVE WITHGPIO2 ELSE

PASS

IF SCS6 ISSET PROGRAM

SLAVE WITHGPIO6 ELSE

PASS

IF SCS5 ISSET PROGRAM

SLAVE WITHGPIO5 ELSE

PASS

CONFIGURESCS

PROGRAMADA4254

1574

1-07

0

図 108. 連続チップ選択のフローチャート

データシート ADA4254

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アナログ・エラー・マスク・レジスタ

（ANALOG_ERR_DIS）の詳細 ANALOG_ERR_DIS レジスタを使用して、ANALOG_ERRレジスタのエラー・フラグを個別にマスクすることができま

す。ANALOG_ERR_DIS レジスタのビットを 1 に設定する

と、そのビットに対応するエラー・フラグをディスエーブル

します。

ビット 7、G_RST_DIS—ゲイン・リセット・エラー・ フラグ・ディスエーブル このビットは、G_RST エラー・フラグをディスエーブルし

ます。

ビット 6、POR_HV_DIS—高電圧パワー・リセット・ フラグ・ディスエーブル このビットは、POR_HV エラー・フラグをディスエーブル

します。

ビット 4、WB_ERR_DIS—断線検出フラグ・ディスエー

ブル このビットは、WB_ERR エラー・フラグをディスエーブル

します。

ビット 3、MUX_PROT_DIS—入力マルチプレクサ保護

ディスエーブル デフォルトでは、入力マルチプレクサに両方のセットの入力

を同時に接続することはできません（これは安全機能です）。

この保護は、MUX_PROT_DIS ビットを 1 に設定すること

で無効にできます。

ビット 2、OUTPUT_ERR_DIS—出力アンプ・エラー・ フラグ・ディスエーブル このビットは、OUTPUT_ERR エラー・フラグをディス

エーブルします。

ビット 1、INPUT_ERR_DIS—入力アンプ・エラー・ フラグ・ディスエーブル このビットは、INPUT_ERR エラー・フラグをディスエー

ブルします。

ビット 0、MUX_OVER_VOLT_ERR_DIS—マルチプレク

サ過電圧フラグ・ディスエーブル このビットは、MUX_OVER_VOLT エラー・フラグをディ

スエーブルします。

表 24. ANALOG_ERR_DIS レジスタの詳細（レジスタ 0x0A）

Bit Name

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 G_RST_ DIS

POR_HV_ DIS

Reserved WB_ERR_ DIS

MUX_PROT_DIS OUTPUT_ERR_DIS INPUT_ ERR_DIS

MUX_OVER_VOLT_ERR_DIS

Access RW RW Reserved RW RW RW RW RW Reset 0 0 Reserved 0 0 0 0 0

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デジタル・エラー・マスク・レジスタ（DIGITAL_ERR_DIS）の詳細 DIGITAL_ERR_DIS レジスタを使用して、DIGITAL_ERR レジスタのエラー・フラグを個別にマスクすることができます。

DIGITAL_ERR_DIS レジスタのビットを 1 に設定すると、そのビットに対応するエラー・フラグがディスエーブルになります。

表 25. DIGITAL_ERR_DIS レジスタの詳細（レジスタ 0x0B）

Bit Name

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reserved CAL_

BUSY_DIS SPI_CRC_ERR_DIS SPI_RW_

ERR_DIS SPI_SCLK_CNT_ ERR_DIS

M_CLK_CNT_ ERR_DIS

MM_CRC_ ERR_DIS

ROM_CRC_ ERR_DIS

Access Reserved RW RW RW RW RW RW RW Reset Reserved 0 1 0 0 0 0 0

ビット 6、CAL_BUSY_DIS—キャリブレーション・ ビジー・エラー・フラグ・ディスエーブル このビットは、CAL_BUSY エラー・フラグをディスエーブ

ルします。

ビット 5、SPI_CRC_ERR_DIS—SPI CRC エラー・ フラグ・ディスエーブル SPI_CRC_ERR_DISが0にクリアされると、ADA4254は、

書込みコマンドと共に追加のチェックサム・バイトを期待し、

読出しコマンドと共に追加のチェックサム・バイトを送信し

ます。デフォルトでは、SPI_CRC_ERR_DISは1に設定され、

この機能は無効にされます。CRCを有効にした後、手動

チェックを実行して、CRC設定コマンドが正しく伝わった

ことを確認できます。CRCを使用する場合は、他のレジス

タよりも前にCRCを設定することを推奨します。これによ

り、それ以降のすべての通信はCRCを受信します。

ビット 4、SPI_RW_ERR_DIS—SPI 読出し／書込み エラー・フラグ・ディスエーブル このビットは、SPI_RW_ERR エラー・フラグをディスエー

ブルします。

ビット 3、SPI_SCLK_CNT_ERR_DIS—SPI SCLK カウン

ト・エラー・フラグ・ディスエーブル このビットは、SPI_SCLK_CNT_ERR エラー・フラグを

ディスエーブルします。

ビット 2、M_CLK_CNT_ERR_DIS—マスタ・クロック・

カウント出力ディスエーブル このビットが 0 に設定されている場合、M_CLK_CNT レジ

スタでマスタ・クロックが更新されます。このビットを 1に設定すると、M_CLK_CNT のインクリメントは停止しま

す。

ビット 1、MM_CRC_ERR_DIS—メモリ・マップ CRC エラー・フラグ・ディスエーブル このビットは、MEM_MAP_ERR エラー・フラグをディス

エーブルします。

ビット 0、ROM_CRC_ERR_DIS—ROM CRC エラー・ フラグ・ディスエーブル このビットは、ROM_CRC_ERR エラー・フラグをディス

エーブルします。

データシート ADA4254

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特殊機能設定レジスタ（SF_CFG）の詳細 表 26. SF_CFG レジスタの詳細（レジスタ 0x0C）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

Reserved INT_CLK_OUT EXT_CLK_IN FAULT_INT_OUT CAL_BUSY_OUT EXT_MUX[1:0] Access Reserved RW RW RW RW RW Reset Reserved 0 0 0 0 0 0

ビット 5、INT_CLK_OUT—内部発振器出力 GPIO4 が GPIO_DIR レジスタで出力として設定されている

場合、INT_CLK_OUT を 1 に設定すると、いずれかの内部

クロックが GPIO4 に出力されます。SYNC_CFG レジスタ

の CLK_OUT_SEL ビットは、どの内部クロックが GPIO4に出力されるかを指定します。

ビット 4、EXT_CLK_IN—外部発振器入力 GPIO4 が GPIO_DIR レジスタで入力として設定されている

場合、EXT_CLK_IN を 1 に設定すると、GPIO4 から外部

クロックを入力できます。このクロックの周波数が 1MHzでない場合は、SYNC[2:0]ビットで内蔵クロック分周器の値

を設定し、クロックを分周する必要があります。内部クロッ

ク分周器のデフォルト設定値は 16 です。

ビット 3、FAULT_INT_OUT—故障割込み出力 GPIO3 が GPIO_DIR レジスタで出力として設定されている

場合、FAULT_INT_OUT を 1 に設定すると、FAULT_INTの値が GPIO3 に出力されます。

ビット 2、CAL_BUSY_OUT—キャリブレーション・ ビジー出力 GPIO2 が GPIO_DIR レジスタで出力として設定されている

場合、CAL_BUSY_OUT を 1 に設定すると、CAL_BUSYの値が GPIO2 に出力されます。

ビット[1:0]、EXT_MUX_EN[1:0]—外部マルチプレクサ制

御イネーブル EXT_MUX_EN[1:0]ビット範囲の各ビットは、GAIN_MUXレジスタの EXT_MUX ビットによる、GPIO1 または

GPIO0、あるいはその両方の制御をイネーブルします。

データシート ADA4254

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エラー設定レジスタ 表 27. CFG_C レジスタの詳細（レジスタ 0x0D）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 ERR_LATCH_DIS Reserved ERR_DELAY[3:0]

Access RW Reserved RW RW RW RW Reset 0 Reserved 0 1 0 0

ビット 7、ERR_LATCH_DIS—エラー・ラッチング・ ディスエーブル デフォルトでは、ERR_LATCH_DIS は 0 にクリアされます。

この場合、エラー・フラグはラッチされ、リセットする必要

があります。ERR_LATCH_DIS を 1 に設定すると、エラー

はそれぞれの出力に透過的に（非ラッチング）出力されます。

ERR_LATCH_DIS が 1 に 設 定 さ れ て い る 場 合 、

ERR_DELAY によって設定される時間だけエラーを抑制で

きます。

ビット[3:0]、ERR_DELAY[3:0] —エラー抑制時間 ERR_LATCH_DIS が 1 に設定されている場合、ERR_ DELAY で指定されるクロック・サイクル数以上エラーが続

いた場合にのみ、エラー・フラグをセットします。これによ

り、ノイズやトランジェントのために誤ってエラー・フラグ

がセットされることを防ぎます。

表 28. エラー・フラグ抑制時間

ERR_DELAY[3:0] Clock Cycles (µS) 0x0 0 0x1 1 0x2 2 0x3 3 0x4 4 0x5 5 0x6 6 0x7 7 0x8 8 0x9 12 0xA 16 0xB 24 0xC 32 0xD 48 0xE 64 0xF 127

データシート ADA4254

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テスト・マルチプレクサ・レジスタ（TEST_MUX）の詳細 表 29. TEST_MUX レジスタの詳細（レジスタ 0x0E）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 G5 CAL_SEL CAL_EN[1:0] TEST_MUX[3:0]

Access RW RW RW RW Reset 0 0 0 0 0 0 0 0

A1

A2

B1

B2

+IN1

–IN1

+IN2

–IN2

D12

–OUT

PGIA

+OUT

TEST MULTIPLEXERTEST_MUX[3:0]

C1

AVSS DVSS +20mV –20mV

C2

1574

1-07

1

図 109. テスト・マルチプレクサの接続

ビット 7、G5—出力アンプのスケーリング・ゲイン = 1.25V/V ビット G4 を 0 にクリアし、ビット G5 を 1 に設定すると、

出力アンプのスケーリング・ゲインが 1.25V/V に設定され

ます。この設定により、GAIN_MUX レジスタで設定された

入力アンプのゲインが 1.25V/V でスケーリングされます。

表 30. 出力アンプのスケーリング・ゲインの設定値

G5 G4 Output Amplifier Scaling Gain (V/V) 0 0 1 X 1 1.375 1 0 1.25

ビット 6、CAL_SEL—キャリブレーション・タイプの 設定 CAL_SEL ビットを 0 にクリアすると、ADA4254 はクイッ

ク・キャリブレーションを実行するように設定されます。

CAL_SEL を 1 に設定すると、ADA4254 はフル・キャリブ

レーションを実行するように設定されます。

ビット[5:4]、CAL_EN[1:0]—スケジュールによる キャリブレーション・イネーブルおよび間隔 CAL_EN は、スケジュールによるキャリブレーションをイ

ネーブルし、キャリブレーションの実行間隔を設定します。

キャリブレーションの実行中は、PGIA の入力は入力ピンに

接続されません。CAL_BUSY 信号は、キャリブレーション

が実行中であることを示します。CAL_BUSY を GPIO2 に

出力するには、GPIO_DIR レジスタで GPIO2 を出力として

設定し、CAL_BUSY_OUT を 1 に設定します。キャリブ

レーション中はノイズと入力トランジェントを避けて最小限

に抑えてください。

表 31. スケジュールによるキャリブレーションの設定

CAL_EN, Bit 1 CAL_EN, Bit 0 Scheduled Calibration Configuration

0 0 Disabled 0 1 Enabled, 33 sec interval 1 0 Enabled, 132 sec interval 1 1 Enabled, 495 sec interval

ビット[3:0]、TEST_MUX[3:0]—入力テスト・マルチプレ

クサの設定 TEST_MUX[3:0]ビットを使用して、入力テスト・マルチプ

レクサを設定できます。このマルチプレクサは、診断および

キャリブレーションの目的で、4 つの異なる信号をいずれか

の入力にスイッチングできます。これらの信号の電位は、

AVSS、DVSS、+20mV、および−20mV です。テスト・マ

ルチプレクサの出力をアンプの入力に接続するには、

SW_C1 と SW_C2 が 1 に設定されている必要があります。

表 32. テスト・マルチプレクサの設定

TEST_MUX[3:0] Noninverting Input Inverting Input 0000 AVSS AVSS 0001 DVSS AVSS 0100 AVSS DVSS 0101 DVSS DVSS 1010 +20 mV 1111 −20 mV

データシート ADA4254

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励起電流設定レジスタ（EX_CURRENT_CFG）の詳細 表 33. EX_CURRENT_CFG レジスタの詳細（レジスタ 0x0F）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

EX_CURRENT_SEL[1:0] Reserved EX_CURRENT[3:0] Access RW Reserved RW Reset 0 0 Reserved 0 0 0 0

VDDH

AVDD

IOUT_HV

EX_CURRENT_SEL[1:0]

EX_CURRENT[3:0]

IOUT_LV15

741-

072

図 110. 励起電流の接続

ビット[7:6]、EX_CURRENT_SEL[1:0]—励起電流の接続

の設定 EX_CURRENT_SEL[1:0]は、IOUT_LV または IOUT_HVを内部電流源に設定します。表 34 に、すべての利用可能な

構成を示します。IOUT_LV を使用する場合、この電流の

ソースは AVDD です。IOUT_HV を使用する場合、この電

流のソースは VDDH です。

表 34. 励起電流源の接続

EX_CURRENT_SEL[1:0] Current Source 0b00 None 0b01 IOUT_LV 0b10 IOUT_HV 0b11 IOUT_LV

ビット[3:0]、EX_CURRENT[3:0]—励起電流値 EX_CURRENT[3:0]ビットは、EX_CURRENT_SEL で接

続される電流源の値を設定します。表 35 に、すべての可能

な電流値を示します。

表 35. 励起電流値

EX_CURRENT[3:0] Excitation Current Value 0x0 0 µA 0x1 100 µA 0x2 200 µA 0x3 300 µA 0x4 400 µA 0x5 500 µA 0x6 600 µA 0x7 700 µA 0x8 800 µA 0x9 900 µA 0xA 1 mA 0xB 1.1 mA 0xC 1.2 mA 0xD 1.3 mA 0xE 1.4 mA 0xF 1.5 mA

データシート ADA4254

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ゲイン・キャリブレーション・レジスタ

（GAIN_CALx）の詳細 ゲイン・キャリブレーション・レジスタには、個々の

ADA4254 の測定済みゲイン誤差が格納されます。これらの

値の使用方法の詳細については、ゲイン誤差の補償のセク

ションを参照してください。GAIN_CAL1～GAIN_CAL12には、1V/V のスケーリング・ゲインを使用して各入力ゲイ

ン設定について得られるゲイン誤差が格納されます。1V/Vのスケーリング・ゲインを使用する場合は、これらのゲイン

誤差の値が直接使用されます。GAIN_CAL13～GAIN_

CAL24 には、1.375V/V または 1.25V/V のスケーリング・

ゲイン使用時に発生する追加ゲイン誤差が格納されます。

1V/V 以外のスケーリング・ゲインを使用する場合、該当す

る GAIN_CAL1～GAIN_CAL12 レジスタから読み出される

ゲイン誤差と、該当する GAIN_CAL13～GAIN_CAL24 レ

ジスタから読み出される追加ゲイン誤差の和を求める必要が

あります。例えば、入力ゲインが 2V/V で、1.25V/V のスカ

ラを使用する場合、合計ゲイン誤差は GAIN_CAL6 + GAIN_CAL21 になります。

表 36. GAIN_CAL レジスタの詳細（レジスタ 0x10～レジスタ 0x27）

Register Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 0x10

GAIN_CALx

Reserved GAIN_CAL1[4:0] 0x11 Reserved GAIN_CAL2[4:0] 0x12 Reserved GAIN_CAL3[4:0] 0x13 Reserved GAIN_CAL4[4:0] 0x14 Reserved GAIN_CAL5[4:0] 0x15 Reserved GAIN_CAL6[4:0] 0x16 Reserved GAIN_CAL7[4:0] 0x17 Reserved GAIN_CAL8[4:0] 0x18 Reserved GAIN_CAL9[4:0] 0x19 Reserved GAIN_CAL10[4:0] 0x1A Reserved GAIN_CAL11[4:0] 0x1B Reserved GAIN_CAL12[4:0] 0x1C Reserved GAIN_CAL13[4:0] 0x1D Reserved GAIN_CAL14[4:0] 0x1E Reserved GAIN_CAL15[4:0] 0x1F Reserved GAIN_CAL16[4:0] 0x20 Reserved GAIN_CAL17[4:0] 0x21 Reserved GAIN_CAL18[4:0] 0x22 Reserved GAIN_CAL19[4:0] 0x23 Reserved GAIN_CAL20[4:0] 0x24 Reserved GAIN_CAL21[4:0] 0x25 Reserved GAIN_CAL22[4:0] 0x26 Reserved GAIN_CAL23[4:0] 0x27 Reserved GAIN_CAL24[4:0] Access Reserved R

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トリガ・キャリブレーション・レジスタ

（TRIG_CAL）の詳細 表 37. TRIG_CAL レジスタの詳細（レジスタ 0x2A）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

Reserved TRIG_CAL Access Reserved W Reset Reserved 0

ビット 0、TRIG_CAL—トリガ・キャリブレーション入力 スケジュールによるキャリブレーションが CAL_EN でディ

スエーブルされている場合、TRIG_CAL を 1 に設定すると、

キャリブレーション・シーケンスが開始されます。トリガさ

れるキャリブレーションのタイプは、CAL_SEL で設定でき

ます。TRIG_CAL ビットはセルフ・クリア・ビットです。

マスタ・クロック・カウント・レジスタ

（M_CLK_CNT）の詳細 表 38. M_CLK_CNT レジスタの詳細（レジスタ 0x2E）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

M_CLK_CNT[7:0] Access R

ビット[7:0]、M_CLK_CNT[7:0]—マスタ・クロック・ カウント M_CLK_CNT レジスタには、マスタ・クロック・カウンタ

が格納されます。M_CLK_CNT_ERR が 0 にクリアされて

いる場合、このカウンタはインクリメントします。このカウ

ンタは 512µs ごとに更新されます。M_CLK_CNT_ERR を

1 に設定すると、このレジスタの更新は停止します。

ダイ・リビジョン識別レジスタ（DIE_REV_ID）の

詳細 表 39. DIE_REV_ID レジスタの詳細（レジスタ 0x2F）

Bit Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

DIE_REV_ID[7:0] Access R Reset 0 0 1 1 0 0 0 0

ビット[7:0]、DIE_REV_ID[7:0]—ダイ・リビジョン識別

番号 DIE_REV_ID レジスタには、0x20 の固定値が格納されます。

この値は、ADA4254 との SPI 通信の検証に使用できます。

デバイス識別レジスタ（PART_ID）の詳細 表 40. PART_ID レジスタの詳細（レジスタ 0x2A）1

Register Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 0x64 PART_ID[39:32] 0x65 PART_ID[31:24] 0x66 PART_ID[23:16] 0x67 PART_ID[15:8] 0x68 PART_ID[7:0] Access R

PART_ID[39:0]—製品 ID 番号 PART_ID レジスタには、工場出荷時にプログラムされる固

有のデバイス識別番号が格納されます。

データシート ADA4254

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外形寸法

図 111. 28 ピン・リードフレーム・チップスケール・パッケージ［LFCSP］ 5 mm × 5 mm ボディ、0.75 mm パッケージ高

（CP-28-10） 寸法：mm

24 13

1216.40 BSC

4.504.404.30

PIN 1

7.907.807.70

0.150.05

0.300.19

0.65BSC

1.20MAX

0.200.09

0.750.600.45

8°0°

SEATINGPLANE

0.10 COPLANARITY

COMPLIANT TO JEDEC STANDARDS MO-153-AD

図 112. 24 ピン薄型シュリンク・スモール・アウトライン・パッケージ［TSSOP］（RU-24）寸法：mm

オーダー・ガイド Model1 Temperature Range Package Description Package Option ADA4254ACPZ −40°C to +105°C 28-Lead Lead Frame Chip Scale Package [LFCSP] CP-28-10 ADA4254ACPZ-R7 −40°C to +105°C 28-Lead Lead Frame Chip Scale Package [LFCSP] CP-28-10 ADA4254ACPZ-RL −40°C to +105°C 28-Lead Lead Frame Chip Scale Package [LFCSP] CP-28-10 ADA4254ARUZ −40°C to +105°C 24-Lead Thin Shrink Small Outline Package [TSSOP] RU-24 ADA4254ARUZ-R7 −40°C to +105°C 24-Lead Thin Shrink Small Outline Package [TSSOP] RU-24 ADA4254ARUZ-RL −40°C to +105°C 24-Lead Thin Shrink Small Outline Package [TSSOP] RU-24 ADA4254RU-EBZ Evaluation Board 1 Z = RoHS 準拠製品