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Halbleiterdaten

Eigenschaft Symbol Einheit Silizium GaAs

Atomradius − nm 0,117 -

Atomdichte N cm−3 5,0 · 1022 2,2 · 1022

spez. Dichte (20C) γ g/cm−3 2,3 5,35

Gitterkonstante (20C) a0 nm 0,543 0,565

Schmelzpunkt − C 1420 1240

spez. Warme c J/(gK) 0,7 0,35

Warmeleitfahigkeit κ W/(cmK) 1,41 0,455

Intrinsische Dichte ni cm−3 1,5 · 1010 1,8 · 106

Eigenleitfahigkeit σi S/cm 4,4 · 106 −

Relative 12(Si)

Dielektrizitatskonstante εr − 3,92(SiO2) −

Bandabstand Wg eV 1,12 1,43

eff. Masse

Elektronen mn − 0,33 ·m0 0,067 ·m0

Locher mp − 0,56 ·m0 0,5 ·m0

Diffussionskonstante

Elektronen Dn cm2/s 35 220

Locher Dp cm2/s 12,5 12

Austrittspotential

Elektronen φ V 3,78 3,57

Beweglichkeit bei schwacher Dotierung

Elektronen µn cm2/Vs 1500 8500

Locher µp cm2/Vs 450 480

eff. Zustandsdichte

Elektronen NL cm−3 2,8 · 1019 0,047 · 1019

Locher NV cm−3 1,1 · 1019 0,7 · 1019

Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben.

Physikalische Konstanten

Konstante Symbol, Wert und Einheit

Temperaturspannung UT =k · T

e= 25,9 mV ·

(T

300K

)Elementarladung e = 1,602 · 10−19 As

Boltzmann-Konstante k = 8,62 · 10−5eV/K = 1,38 · 10−23 J/K

Ruhemasse des Elektrons m0 = 9,11 · 10−31 kg = 0,911 · 10−34 VAs3/cm2

Dielektrizitatskonstante des Vakuums ε0 = 8,85 · 10−14 As/Vcm

Planck’sches Wirkungsquantum h = 6,625 · 10−34 Ws2

bzw. h = h/2π = 1,05 · 10−34 Js

Aufgabe1

Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte)

Hinweis: Die Aufgabenpunkte 1.1 bis 1.4 konnen unabhangig voneinander gelost werden!Bei Multiple-Choice Aufgaben konnen mehrere Antworten richtig sein. Falsche Kreuzefuhren zu Punktabzug!

1.1 Entwurfsprozess: Kreuzen Sie die wahren Aussagen an!

© Synthese bezeichnet den Ubergang von einer Verhaltens- zu einer Strukturbe-schreibung.

© Beim Top-Down-Entwurf beginnt der Entwurfsprozess mit einer Systemspezifika-tion.

© Auf der Logikebene werden Systemkomponenten uber Bussysteme verknupft.

© N-Kanal Transistoren bilden die Basiskomponenten in der Registertransferebene.

1.2 ASICs: Kreuzen Sie die wahren Aussagen an!

©Wegen der geringen Kosten eignen sich Voll-Kundenspezifische ASIC-Entwurfebesonders fur geringe Stuckzahlen.

© Durch den Einsatz von Standardzellen konnen die ASIC-Entwicklungskosten re-duziert werden.

© FPGAs sind (re-)programmierbare Logikbausteine.

© FPGAs ermoglichen eine besonders effiziente Ausnutzung der Chipflache.

1.3 CMOS-Technologie: Kreuzen Sie die wahren Aussagen an!

© Statische CMOS-Logik wir mit Hilfe von Bipolartransistoren aufgebaut.

© Zur Steigerung der Schaltfrequenzen in digitalen CMOS-Schaltungen wird dieBetriebsspannung gesenkt um dadurch die Warmeentwicklung zu reduzieren.

© Charakteristisches Merkmal der CMOS-Technologie ist die Platzierung von n-und p-Kanal Transistoren auf einem Wafer.

© Durch den Einsatz von komplementaren Schaltungsteilen in der CMOS-Technologie wird die durch Querstrome verursachte Verlustleistung reduziert.

Integrierte Digitalschaltungen H11 - Seite 3 von 22

Aufgabe1

1.4 MOSFET: Kreuzen Sie die wahren Aussagen an!

© Im Kompensationspunkt ist der Drainstrom temperaturunabhangig.

© Im Abschnurpunkt befindet sich der MOSFET im Sperrbereich.

© Das Eingangskennlinienfeld verschiebt sich beim Andern der Gate-Source-Spannung UGS auf der x-Achse.

© Die Inversionsschicht ermoglicht einen Ladungsfluss zwischen Source- undDrain-Elektrode.


Aufgabe1

CMOS-Inverter

Es sind folgende Technologie-Parameter bekannt:Versorgungsspannung UDD = 1,2 VGateoxid-Dicke tox = 2 nmRel. Dielektr.-konstante d. Gateoxids εr,ox = 4Schwellenspannungen Uth,n = |Uth,p| = 0,4 VBeweglichkeit der Elektronen u. Locher µn = 1400 cm2/Vs,µp = 500 cm2/Vs

1.5 Zeichnen Sie das Schaltbild eines CMOS-Inverters und beschriften Sie die Anschlusse(S, G, D, B, UDD, GND, UE und UA).

1.6 Bestimmen Sie das Verhaltnis der Weiten (Wp und Wn) des p- und n-Kanal Transistorsfur einen CMOS-Inverter mit symmetrischem Schaltverhalten. Die minimale Struktur-große betragt 100 nm. (Ln = Lp = 100 nm)

1.7 Mit Hilfe des minimal dimensionierten Inverters aus Aufgabe 1.6 wird ein Buffer gemaßAbb. 1.1 aufgebaut. Berechnen Sie die Kapazitat C1 am Ausgang des ersten Inverters.Berucksichtigen Sie den Miller-Effekt.Hinweis: Die Kapazitat C1 kann mit Hilfe der Kapazitaten Cox,n und Cox,p bestimmtwerden.


Aufgabe1

C1 CL = 16,14 fFCaus

Abb. 1.1: Buffer

1.8 Wie groß ist die Verzogerungszeit tp beim Treiben der Lastkapazitat CL? Beruck-sichtigen Sie ebenfalls die Ausgangskapazitat Caus des zweiten Inverters im Buffer.Hinweis: Benutzen Sie das einfache RC-Modell.

1.9 Im Folgenden wird der zweite Inverter im Buffer mit dem Ziel einer minimalen Verzoge-rungszeit dimensioniert. Die Skalierung mit dem Faktor α wird unter Einhaltung dessymmetrischen Schaltverhaltens durchgefuhrt.

a) Geben Sie die Formel fur die Kapazitat C1 als Funktion von α und der KapazitatCox,n des ersten Inverters an!

b) Geben Sie die Formel fur die gesamte Ausgangskapazitat Caus,ges als Funktion vonα, der Kapazitat Cox,n des ersten Inverters und der Lastkapazitat CL an!


Aufgabe1

c) Geben Sie die Formel fur die Verzogerungszeit tp als Funktion von α, Cox,n, CL unddem Widerstand R = Rn = Rp des ersten Inverters an und bestimmen Sie denSkalierungsfaktor α mit dem die Verzogerungszeit minimal wird!Hinweis: Extremwertproblem!

d) Berechnen Sie den relativen Flachenaufwand und die relative Verzogerungszeit imVergleich zu dem minimal dimensionierten Buffer!


Aufgabe2

Aufgabe 2: CMOS-Logik (25 Punkte)

In den folgenden Aufgabenpunkten werden der Aufbau und die Funktionsweise von Lo-gikgattern mit 3 Eingangen untersucht. Die einzelnen Aufgabenpunkte konnen teilweiseunabhangig voneinander bearbeitet werden. Leckstrome konnen vernachlassigt werden!

2.1 In Abb. 2.1 ist das Schaltbild eines Logikgatters mit 3 differentiellen Eingangen aufTransistorebene dargestellt.

VDD

A0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

T2

T3

T2

T6

T4 T7

T5

0 0 0 1 1 0

K1

K2

K3

A0 A1 A1 A2 A2

A

A

B B C C

Q0

Q1

A B C Q0 Q1

0 0 0

0 0 1 1 0

0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1

0 0 1

0 1 1 0 0 1

K1

K2

T1

T3

T4

T6

T5

T7

T8

Abb. 2.1: Schaltbild eines Logikgatters mit 3 Eingangen

a) Wie wird die eingesetzte Schaltungstechnik genannt? Was fur Transistortypen wer-den verwendet?

b) Die Eingangssignale betragen (A B C) = (0 0 0). Tragen Sie die logischen Pegel indie linke Halfte der gestrichelten Kasten in Abb. 2.1 ein!

c) Die Eingangssignale betragen (A B C) = (0 1 0). Tragen Sie die logischen Pegel indie Mitte der gestrichelten Kasten in Abb. 2.1 ein!

d) Die Eingangssignale betragen (A B C) = (1 1 1). Tragen Sie die logischen Pegel indie rechte Halfte der gestrichelten Kasten in Abb. 2.1 ein!

e) Geben Sie die Funktionsgleichungen Q0 und Q1 an!

Gehen Sie im Folgenden davon aus, dass alle Ausgange mit einer Lastkapazitat CQx,L

belastet sind und die Betriebsspannung 3,3 Volt betragt. Verwenden Sie zur Beschrei-bung der Transistoren das RC-Modell und nehmen Sie Uth = 0V an!

f) Zeichnen Sie das Baumdiagramm des Zustandswechsels von (A B C) = (0 0 0) auf(A B C) = (0 1 0) fur den Ausgang Qi, der auf den High-Pegel umgeladen wird!

g) Geben Sie die Umladezeit allgemein als Funktion der effektiv wirksamen Kapa-zitaten (CKi, CQi) und der Transistorwiderstande Rni an!


Aufgabe2

2.2 Im Folgenden soll die in Abb. 2.2 dargestellte Schaltung aus mehreren NAND-Gatternnaher betrachtet werden. Dabei soll der linke Teil mit dem RC-Glied zunachst un-berucksichtigt bleiben.

VDD

A0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

T3

T2

T6

T4 T7

T5

0 0 0 1 1 0

K1

K2

K3

A0 A1 A1 A2 A2

A

B

&

&

&

&

&

&

&

&

C

Q

X

A

RC

D

D

Abb. 2.2: Schaltung aus mehreren NAND-Gattern

a) Welche grundlegende Logikfunktion wird jeweils mit den vier NAND-Gattern in dengestrichelten Kasten realisiert?

b) Welche Logikfunktion wird mit der Gesamtschaltung Q(A B C) realisiert?

c) Zeichen Sie die Realisierung eines NAND-Gatters auf Transistorebene in CMOS-Schaltungstechnik!

d) Wie viele Transistoren werden fur die in Abb. 2.2 dargestellte Schaltung benotigt?

e) In welcher Schaltungstechnik ist eine Realisierung der Gesamtschaltung mit weni-ger Transistoren moglich? Nennen Sie einen Vorteil dieser Technologie gegenuberder Realisierung in CMOS-Schaltungstechnik.


Aufgabe2

Nun wird der Eingang B uber ein RC-Glied mit der Zeitkonstanten τ mit dem EingangA verbunden, wie im linken Teil der Abb. 2.2 dargestellt. Hierdurch wird das Signalam Eingang B im Vergleich zum Eingang A um die Zeit tdelay = 1 ns verzogert. DerEingang A wird mit einem 100 MHz Rechtecksignal gespeist.

VDD

A0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

T3

T2

T6

T4 T7

T5

0 0 0 1 1 0

K1

K2

K3

A0 A1 A1 A2 A2

A

C

B

Q

t/ns20 30 40 10 0

Abb. 2.3: Signalverlaufe bei Stimulierung mit einem 100 MHz Rechtecksignal

f) Tragen Sie, unter Berucksichtigung der Verzogerungszeit des Eingangs B, die feh-lenden Signalverlaufe in Abb. 2.3 ein.

g) Welche Frequenz hat das Ausgangssignal wenn am Eingang C ein Low-Pegel an-liegt? Welche Funktion erfullt die Schaltung mit dem RC-Glied?


Aufgabe3

Aufgabe 3: Schaltwerke und Speicher (25 Punkte)

3.1 In diesem Aufgabenpunk wird das Flip-Flop (FF) als Grundbaustein von Schaltwerkennaher betrachtet.

a) Nennen Sie zwei Anwendungen von FFs in digitalen Schaltungen!

b) Beschreiben Sie den Unterschied zwischen einem Latch und einem FF!

c) Zeichnen Sie in Abb. 3.1ein Master-Slave-FF in Clocked CMOS-Technik auf Tran-sistorebene, welches auf die fallende Taktflanke triggert.

CL CL

DQ

CL CL

D Q

VDD

VDD

GND GND

GNDGND

Abb. 3.1: Clocked CMOS Flip-Flop

d) Im Vergleich zur Clocked CMOS-Technik kann bei statischen FFs ein Problemauftreten. Wie wird dieses Problem genannt? Beschreiben sie kurz die Ursachedafur!

Die Schaltung in Abb.3.2 besteht aus zwei identischen FFs. Diese haben die fol-genden elektrischen Eigenschaften: tsu = 0,2 ns ; th = 0,2 ns; tc−q = 0,3 ns.

e) Vervollstandigen Sie den Signalverlauf des Knotens Qi in Abb.3.3!

f) Wie groß ist das Verhaltnis der Frequenzen zwischen Eingang und Ausgang derSchaltung (fout/fin) ?

g) Wie hoch ist die maximale Frequenz fin,max mit der die Schaltung getaktet werdendarf?


Aufgabe3

QD D QClkin Clkout

FF FF

Qi

Abb. 3.2: Taktgesteuerte Schaltung

Clkin

Qi

1ns 2ns 3ns 4ns0

Clkin

Qi

1ns 2ns 3ns 4ns0

Abb. 3.3: Zeit Diagram des Signalverlauf

h) Wie hoch ist die Verlustleistung der Schaltung bei einer Taktfrequenz von 50 MHz,wenn jedes FF eine statische Verlustleistung von 0,02 nW und eine dynamischevon 1,9 nW/MHz aufweist?

3.2 Im Folgenden werden verschiedene Arten von Speichern betrachtet.

a) Zeichnen Sie in Abb. 3.4 eine DRAM-Zelle auf Transistorebene und bezeichnenSie alle zum Betrieb benotigten Anschlusse!

b) Nennen Sie die beiden Hauptnachteile von dynamischem im Vergleich zu stati-schem Speicher! Erklaren Sie kurz deren Ursache!


Aufgabe3

CS

US

CS

US

Wortleitung

Bitleitung

Abb. 3.4: DRAM Zelle

Gegeben ist das Speicherfeld in Abb. 3.5. Bei einem Speicherzugriff wird jeweilsgenau 1 Byte gelesen bzw. geschrieben. Bei einer Versorgungsspannung vonUDD = 3 V betragt die Zugriffszeit 20 ns. Die Bitleitung hat eine Kapazitat vonCltg = 2 · CS = 500 fF.

Dek

oder ………

…

…

… … …

…

…

…

y0 y1 y2 y7

…

Refresh counter

8Adresse

Abb. 3.5: DRAM Speicherfeld

c) Welchen Wert hat die Spannung an der Speicherkapazitat CS, in die eine logi-sche ’1’ geschrieben wurde, nach einer Zeit von td = 10 ms, wenn der LeckstromIleck = 8 pA betragt? Wie viel Energie geht wahrend dieser Zeit in die Speicherzel-le verloren?

d) In einer Speicherzelle ist eine logische ’1’ gespeichert. Leckstrome sollen jetzt ver-nachlassigt werden. Wie groß ist die Spannung uber CS nach einem Lesevorgang,wenn die Bitleitung auf 0,4 · UDD vorgeladen wurde?

Bei einem ”Refresh”-Vorgang der Speicherzellen wird der ”Refresh counter” inAbb. 3.5 jeweils um 1 erhoht.

e) Wie viele Bits (also Flip Flops) werden fur den ”Refresh counter” benotigt und wiegroß ist die Kapazitat des Speicherfeldes?

f) Welchen Wert hat die Frequenz mit welcher der ”Refresh counter” maximal inkre-mentiert werden darf?


Aufgabe3

g) Wie lange dauert dann der gesamte ”Refresh”-Zyklus tR des Speicherfeldes?

h) Damit die gespeicherten Informationen der Zellen nicht verloren gehen, mussendiese spatestens alle 2 ms aufgefrischt werden. Mit welcher Frequenz darf der”Refresh counter” minimal inkrementiert werden, damit der Speicherinhalt erhaltenbleibt?


Aufgabe4

Aufgabe 4: VHDL und Hochintegration (25 Punkte)

4.1 a) Die Wahrheitstabelle in Abb. 4.1 beschreibt das Verhalten des Halbaddierers. Ge-ben Sie die Formeln fur den Summenausgang (S) und den Carryausgang (Co) alsFunktionen von den Eingangen A und B an.

S = ___________________________________________________________

Co = __________________________________________________________

B A S Co0 0 0 00 1 1 01 0 1 01 1 0 1

Abb. 4.1: Wahrheitstabelle fur den Halbaddierer.

b) Vervollstandigen Sie den VHDL-Code fur die entity Halbaddierer indem Sie diePorts der Komponente definieren.

Entity Halbaddierer is

port(

-- Vervollstandigen Sie die Entity hier!

);

end Halbaddierer;


Aufgabe4

c) Vervollstandigen Sie folgenden VHDL-Code indem Sie die Funktionalitat des Halb-addierers als Datenflußbeschreibung einfugen.

architecture dataflow of Halbaddierer is

begin

-- Fugen Sie die Datenflussbeschreibung hier ein!

end dataflow;

d) Erweitern Sie jetzt den Entwurf zum Volladdierers. Vervollstandigen Sie die Wahr-heitstabelle in Abb. 4.2 um das Verhalten des Volladdierers zu beschreiben.

B A Ci S Co0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

Abb. 4.2: Wahrheitstabelle fur den Volladdierer.

e) Geben Sie die vereinfachte Formeln fur den Summenausgang (S) und den Carry-ausgang (Co) an.

S = ___________________________________________________________

Co = __________________________________________________________


Aufgabe4

f) Vervollstandigen Sie die architecture im folgenden VHDL-Code indem Sie dieFunktionalitat des Volladdierers in Form einer Datenflussbeschreibung einfugen.

architecture dataflow of Volladdierer is

begin

-- Fugen Sie die Datenflussbeschreibung hier ein!

end dataflow;

g) Vervollstandigen Sie das Blockdiagramm von einem 3-Bit Carry-Ripple-Addiererunter Verwendung eines Halbaddierers und zweier Volladdierer (s. Abb. 4.3). Be-schriften Sie die Ports und Komponentennamen sowie die Verbindungen.

Abb. 4.3: 3-bit-Carry-Ripple-Addierer.


Aufgabe4

h) Vervollstandigen Sie die architecture (Strukturbeschreibung) des 3-Bit Carry-Ripple-Addierer. Achten Sie auf die Verwendung der korrekten Signal- und Port-bezeichnungen.

ENTITY CRA IS

PORT(

A, B : IN std_logic_vector(2 DOWNTO 0);

S : OUT std_logic_vector(2 DOWNTO 0);

Co : OUT std_logic

);

END CRA;

ARCHITECTURE structural OF CRA IS

COMPONENT Halbaddierer

PORT (

);

END COMPONENT;

COMPONENT Volladdierer

PORT(

A, B, Ci : in std_logic;

S, Co : out std_logic

);

END COMPONENT;

SIGNAL int1, int2 : std_logic; -- internal signal

BEGIN

HA1: Halbaddierer


Aufgabe4

PORT MAP(

);

FA1: Volladdierer

PORT MAP(

);

FA2: Volladdierer

PORT MAP(

);

END structural;


Aufgabe4

4.2 Der Ausgang des Carry-Ripple-Addierers soll in einer 7-segment Anzeige als ein-stellige Hexadezimalzahl dargestellt werden. Dafur wird ein Kodierer fur 4-Bit zu 7-Segment Anzeige benotigt.

a) Vervollstandigen Sie in Abb. 4.4 den VHDL-Code der entity Coder indem Sie diePorts der Komponente definieren.

Abb. 4.4: 7-segment Anzeige Coder.

Entity Coder is

port(

-- Vervollstandigen Sie die Entity hier!

);

end Coder;

b) Vervollstandigen Sie die Wahrheitstabelle des Coders in Abb. 4.5!


Aufgabe4

SEG(6) to SEG(0))D(3) D(2) D(1) D(0) 6 5 4 3 2 1 0

0 0 0 0 0 1 1 1 1 1 10 0 0 1 0 0 0 0 1 1 00 0 1 0 1 0 1 1 0 1 10 0 1 1 1 0 0 1 1 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0 0 1 1 1 0 0 11 1 0 1 1 0 1 1 1 1 01 1 1 0 1 1 1 1 0 0 11 1 1 1 1 1 1 0 0 0 1

Abb. 4.5: Wahrheitstabelle fur den 7-segment Anzeige Coder.

c) Vervollstandigen Sie die Karnaugh-Graphen in Abb 4.6 zur Ansteuerung des Seg-ment SEG(4)!

Abb. 4.6: Karnaugh-Graphen fur das Segment SEG(4).

d) Zeichnen Sie die Logikschaltung zur Steuerung des Segments SEG(4) unter Ver-wendung der folgenden Gatter (AND, OR, INV)!


Aufgabe4

e) Vervollstandigen sie die architecture im folgenden VHDL-Code indem Sie die Funk-tionalitat der Komponente Coder als Verhaltensbeschreibung einfugen!

architecture behavioral of Coder is

begin

-- Fugen Sie die Verhaltensbeschreibung hier ein!

end Coder;


Aufgabe1

Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte)

Hinweis: Die Aufgabenpunkte 1.1 bis 1.4 konnen unabhangig voneinander gelost werden!Bei Multiple-Choice Aufgaben konnen mehrere Antworten richtig sein. Falsche Kreuzefuhren zu Punktabzug!

1.1 Entwurfsprozess: Kreuzen Sie die wahren Aussagen an!⊗Synthese bezeichnet den Ubergang von einer Verhaltens- zu einer Strukturbe-schreibung.⊗Beim Top-Down-Entwurf beginnt der Entwurfsprozess mit einer Systemspezifika-tion.

© Auf der Logikebene werden Systemkomponenten uber Bussysteme verknupft.

© N-Kanal Transistoren bilden die Basiskomponenten in der Registertransferebene.

1.2 ASICs: Kreuzen Sie die wahren Aussagen an!

©Wegen der geringen Kosten eignen sich Voll-Kundenspezifische ASIC-Entwurfebesonders fur geringe Stuckzahlen.⊗Durch den Einsatz von Standardzellen konnen die ASIC-Entwicklungskosten re-duziert werden.⊗FPGAs sind (re-)programmierbare Logikbausteine.

© FPGAs ermoglichen eine besonders effiziente Ausnutzung der Chipflache.

1.3 CMOS-Technologie: Kreuzen Sie die wahren Aussagen an!

© Statische CMOS-Logik wir mit Hilfe von Bipolartransistoren aufgebaut.

© Zur Steigerung der Schaltfrequenzen in digitalen CMOS-Schaltungen wird dieBetriebsspannung gesenkt um dadurch die Warmeentwicklung zu reduzieren.⊗Charakteristisches Merkmal der CMOS-Technologie ist die Platzierung von n-und p-Kanal Transistoren auf einem Wafer.⊗Durch den Einsatz von komplementaren Schaltungsteilen in der CMOS-Technologie wird die durch Querstrome verursachte Verlustleistung reduziert.


Aufgabe1

1.4 MOSFET: Kreuzen Sie die wahren Aussagen an!⊗Im Kompensationspunkt ist der Drainstrom temperaturunabhangig.

© Im Abschnurpunkt befindet sich der MOSFET im Sperrbereich.

© Das Eingangskennlinienfeld verschiebt sich beim Andern der Gate-Source-Spannung UGS auf der x-Achse.⊗Die Inversionsschicht ermoglicht einen Ladungsfluss zwischen Source- undDrain-Elektrode.


Aufgabe1

CMOS-Inverter

Es sind folgende Technologie-Parameter bekannt:Versorgungsspannung UDD = 1,2 VGateoxid-Dicke tox = 2 nmRel. Dielektr.-konstante d. Gateoxids εr,ox = 4Schwellenspannungen Uth,n = |Uth,p| = 0,4 VBeweglichkeit der Elektronen u. Locher µn = 1400 cm2/Vs,µp = 500 cm2/Vs

1.5 Zeichnen Sie das Schaltbild eines CMOS-Inverters und beschriften Sie die Anschlusse(S, G, D, B, UDD, GND, UE und UA).

UE UA

UDD

GND

G

G

DBS

SBD

1.6 Bestimmen Sie das Verhaltnis der Weiten (Wp und Wn) des p- und n-Kanal Transistorsfur einen CMOS-Inverter mit symmetrischem Schaltverhalten. Die minimale Struktur-große betragt 100 nm. (Ln = Lp = 100 nm)

Im Umschaltpunkt befinden sich beide Transitoren im Abschnurbereich und es gilt:

UE =UDD + Uth,p +

√knkp· Uth,n

1 +√

knkp

Fur symmterisches Schaltverhalten muss gelten:

UE =UDD

2⇒ kn = kp ⇒ Wp

Wn=µn

µp= 2,8

1.7 Mit Hilfe des Inverters aus Aufgabe 1.6 wird ein Buffer aufgebaut. Berechnen Sie dieKapazitat C1 am Ausgang des ersten Inverters. Berucksichtigen Sie den Miller-Effekt.


Aufgabe1

Hinweis: Die Kapazitat C1 kann mit Hilfe der Kapazitaten Cox,n und Cox,p bestimmtwerden.

Cox,n =ε0εr,oxWnLn

tox=

8,85 10−14 AsVcm · 4 · 0,1 µm · 0,1 µm

2 nm= 0,177 fF

Cox,p =ε0εr,oxWpLp

tox=

8,85 10−14 AsVcm · 4 · 0,28 µm · 0,1 µm

2 nm= 0,4956 fF

C1 =52

(Cox,n + Cox,p) = 1,6815 fF

1.8 Wie groß ist die Verzogerungszeit tp beim Treiben der Lastkapazitat CL? Beruck-sichtigen Sie ebenfalls die Ausgangskapazitat Caus des zweiten Inverters im Buffer.Hinweis: Benutzen Sie das einfache RC-Modell.

kn = kp ⇒ Rn = Rp = R ⇒ τ n = τ p ⇒ tp = 0,693 · R · C

kn =µnε0εr,ox

tox· Wn

Ln=

1400 cm2

Vs · 8,85 10−14 AsVcm · 4

2 nm· 0,1 µm

0,1 µm= 2,478

mAV2

R =1

kn (UDD − Uth)=

12,478 mA

V2 (1,2 V− 0,4 V)= 504,44 Ω

tp = 0,693 · R · C1 + 0,693 · R · (Cox,n + Cox,p + CL)

= 0,693 · 504,44 Ω · (1,6815 fF + 0,177 fF + 0,4956 fF + 16,14 fF) = 6,47 ps

1.9 Im Folgenden wird der zweite Inverter im Buffer mit dem Ziel einer minimalen Verzoge-rungszeit dimensioniert. Die Skalierung mit dem Faktor α wird unter Einhaltung dessymmetrischen Schaltverhaltens durchgefuhrt.

a) Geben Sie die Formel fur die Kapazitat C1 als Funktion von α und der KapazitatCox,n des ersten Inverters an!

Cox,p = 2,8 · Cox,n

C1 = Cox,n + Cox,p +32· α (Cox,n + Cox,p) = 3,8 · Cox,n

(1 +

32· α)

b) Geben Sie die Formel fur die gesamte Ausgangskapazitat Caus,ges als Funktion vonα und der Kapazitat Cox,n des ersten Inverters und der Lastkapazitat CL an!

Caus = α · (Cox,n + Cox,p) + CL = 3,8 · α · Cox,n + CL


Aufgabe1

c) Geben Sie die Formel fur die Verzogerungszeit tp als Funktion von α, Cox,n, CL unddem Widerstand R = Rn = Rp des ersten Inverters an und bestimmen Sie denSkalierungsfaktor α mit dem die Verzogerungszeit minimal wird!Hinweis: Extremwertproblem!

tp = 0,693 · R · 3,8 · Cox,n

(1 +

32α

)+ 0,693 · R

α· (3,8 · α · Cox,n + CL)

∂tp∂α

= 0,693 · R · 3,8 · Cox,n ·32− 0,693 · R

α2 · CL!

= 0

⇒ α =

√√√√ CL

3,8 · Cox,n · 32

= 4

d) Berechnen Sie den relativen Flachenaufwand und die relative Verzogerungszeit imVergleich zu dem minimal dimensionierten Buffer!

A1 = 2 · (Wn · Ln + Wp · Lp) = 2 · 3,8 ·Wn · Ln

A2 = (1 + 4) · 3,8 ·Wn · Ln

A2 − A1

A1=

32

= 150 %

tp1 = 6,47 ps (Aufgabe 1.8)tp2 = 3,3 ps (α = 4 in tp Formel aus Aufgabe 1.9c einsetzen)

tp1 − tp2

tp1= 0,49 = 49 %


Aufgabe2

Aufgabe 2: CMOS-Logik (25 Punkte)

2.1 Teil 1 Passtransistorlogik XOR

a) Passtransistorlogik (CPL = Complementary Pass Transistor Logic). Es werden n-Kanal MOSFETs verwendet.

b) Siehe Abbildung:

VDD

A0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

T2

T3

T2

T6

T4 T7

T5

0 0 0 1 1 0

K1

K2

K3

A0 A1 A1 A2 A2

A

A

B B C C

Q0

Q1

A B C Q0 Q1

0 0 0 0 1

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 0

0 0 1

0 1 1 0 0 1

K1

K2

T1

T3

T4

T6

T5

T7

T8

1 1 0

1 0 0

0 1 0

0 1 1

1 0 11 0 0

1 1 0

Abb. 2.1: Losung b), c), d)

c) siehe Abb. 2.1

d) siehe Abb. 2.1

e)

Q0 = A B C + A B C + A B C + A B CQ1 = A B C + A B C + A B C + A B C

f) Siehe Abbildung 2.2

g) tLH = 2,2 · [CK1 · Rn1 + CQ0 · (Rn1 + Rn5)]

2.2 Teil 2 CMOS XOR mit Anwendung als Frequenzverdoppler

a) Die NAND-Gatter stellen in der gegebenen Verschaltung eine XOR-Funktion dar.


Aufgabe2

VDD

A0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

T3

T2

T6

T4 T7

T5

0 0 0 1 1 0

K1

K2

K3

A0 A1 A1 A2 A2

Rn1 Rn5

Ck1 Cq0

Abb. 2.2: Baumdiagramm fur Zustandswechsel von (A B C)= (0 0 0) auf (0 1 0)

b) Die Gesamtschaltung stellt ein XOR-Gatter mit drei Eingangen dar (vgl. Aufgabe2.1).

c) Siehe Abbildung 2.3

VDD

A0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

T3

T2

T6

T4 T7

T5

0 0 0 1 1 0

K1

K2

K3

A0 A1 A1 A2 A2

Abb. 2.3: NAND Gatter in CMOS-Realisierung

d) Es werden fur ein NAND-Gatter in CMOS-Schaltungstechnik vier Transistorenbenotigt.Fur die Gesamtschaltung werden 8x4=32 Transistoren benotigt.

e) In Passtransistorlogik ist eine Realisierung der Gesamtschaltung mit nur 8 Transis-toren moglich (siehe Aufgabe 2.1). Ein großer Vorteil ist also der geringe Flachen-bedarf bei der Realisierung von XOR-Gattern.


Aufgabe2

f) Siehe Abbildung 2.4

VDD

A0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

T3

T2

T6

T4 T7

T5

0 0 0 1 1 0

K1

K2

K3

A0 A1 A1 A2 A2

A

C

B

Q

t/ns20 30 40 10 0

Abb. 2.4: Signalverlaufe (Losung)

g) Pulsgenerator mit einstellbarer Pulslange durch Wahl der Zeitkonstanten des RC-Gliedes. Es wird eine Verdopplung der Frequenz des Eingangssignals erreicht, da-her wird diese Schaltung haufig zur Frequenzverdopplung bis zu einigen 100 MHzeingesetzt.


Aufgabe3

Aufgabe 3: Schaltwerke und Speicher (25 Punkte)

3.1 a) Pipelining: hoher Durchsatz, Speicherelement.

b) Latches sind zustandsgesteuert, aber FFs sind flankengesteuert nach die Takt si-gnal

c) Siehe Abb. 3.1

CL CL

DQ

CL CL

D Q

VDD

VDD

GND GND

GNDGND

Abb. 3.1: Clocked CMOS Flip-Flop

d) Transparenz: direkte Verbindung zwischen D & Q bei einer Uberlappung von φ undφ.

e) Siehe Abb. 3.2

f) fout = fin4

g) fin (max) = 1tsu+tc−q

= 2 GHz

h) P = 2x0,02 nW + 1,9 nWx50 + 1,9 nWx25 = 142,54 nW

3.2 a) Siehe Abb. 3.3

b) •Langsames Lesen und Schreiben auf grund die Vorladungszeit durch den Le-severstarker.•Refresh ist notig, um die Speicherinhalt zu bewahren.


Aufgabe3

Clkin

Qi

1ns 2ns 3ns 4ns0

Clkin

Qi

1ns 2ns 3ns 4ns0

Abb. 3.2: Zeit Diagram des Signalverlauf

CS

US

CS

US

Wortleitung

Bitleitung

Abb. 3.3: DRAM Zelle

c) I = Q/∆t⇒ Q = ∆t · IQ = CS ·∆U; ∆U = Q/CS = dt·I

CS= 0,32 V

U2 = U1−∆U = 2,68 VPleakage = IavgxUavg = 8 pA ·

(2,68+3

2

)= 22,7 pW

Eleakage = P x ∆t = 0,227 pJ = 227 fJ

d) (Cltg + CS) · V = Cltg · 0,4 · VDD + CS · VDD3CS · V = 1,8 · CS · VDDV = 0,6 · VDD = 1,8 V

e) Die Zahler bits = # Adresse bits = 8Wortlinie = 28 = 256Speichergroße = 256 x 1 byte = 256 byte = 2 Kbit

f) Tmin = 20 nsfmax = 1/Tmin = 50 MHz


Aufgabe3

g) tR = 256 x 20 ns= 5,12 µs

h) Trefresh = 2 ms256 = 7,8 µsec

frefresh = 128,2 kHz


Aufgabe4

Aufgabe 4: VHDL und Hochintegration (25 Punkte)

4.1 a) Die Wahrheitstabelle in Abb. 4.1 beschreibt das Verhalten des Halbaddierers. Ge-ben Sie die Formeln fur den Summenausgang (S) und den Carryausgang (Co) alsFunktionen von den Eingangen A und B an.

B A S Co0 0 0 00 1 1 01 0 1 01 1 0 1

Abb. 4.1: Wahrheitstabelle fur den Halbaddierer.

S = A⊕ B

Co = A · B

b) Vervollstandigen Sie den VHDL-Code fur die entity Halbaddierer indem Sie diePorts der Komponente definieren.

Entity Halbaddierer is

port(

A, B : in std_logic;


);

end Halbaddierer;

c) Vervollstandigen Sie folgenden VHDL-Code indem Sie die Funktionalitat des Halb-addierers als Datenflußbeschreibung einfugen.

architecture dataflow of Halbaddierer is

begin

S <= A xor B;

Co <= A and B;

end dataflow;

d) Erweitern Sie jetzt den Entwurf zum Volladdierers. Vervollstandigen Sie die Wahr-heitstabelle in Abb. 4.2 um das Verhalten des Volladdierers zu beschreiben.


Aufgabe4

B A Ci S Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

Abb. 4.2: Wahrheitstabelle fur den Volladdierer.

e) Geben Sie die Formeln fur den Summenausgang (S) und den Carryausgang (Co)an.

S = (A⊕ B)⊕ Ci

Co = A · B + (A⊕ B) · Ci

f) Vervollstandigen Sie die architecture im folgenden VHDL-Code indem Sie dieFunktionalitat des Volladdierers in Form einer Datenflussbeschreibung einfugen.

entity Volladdierer is

port(



);

end entity Volladdierer;

architecture dataflow of Volladdierer is

begin

S <= (A xor B) xor Ci;

Co <= (A and B) or Ci and (A xor B);

end dataflow;

g) Vervollstandigen Sie das Blockdiagramm von einem 3-Bit Carry-Ripple-Addiererunter Verwendung eines Halbaddierers und zweier Volladdierer (s. Abb. 4.3). Be-schriften Sie die Ports und Komponentennamen sowie die Verbindungen.

h) Vervollstandigen Sie die architecture (Strukturbeschreibung) des 3-Bit Carry-Ripple-Addierer. Achten Sie auf die Verwendung der korrekten Signal- und Port-bezeichnungen.

ENTITY CRA IS


Aufgabe4

Abb. 4.3: 3-bit-Carry-Ripple-Addierer.

PORT(

A, B : IN std_logic_vector(2 DOWNTO 0);

S : OUT std_logic_vector(2 DOWNTO 0);

Co : OUT std_logic

);

END CRA;

ARCHITECTURE structural OF CRA IS

COMPONENT Halbaddierer

PORT(

A, B : in std_logic;


);

END COMPONENT;

COMPONENT Volladdierer

PORT(



);

END COMPONENT;

SIGNAL int1, int2 : std_logic; -- internal signal

BEGIN

HA1: Halbaddierer PORT MAP(

A => A(0),


Aufgabe4

B => B(0),

S => S(0),

Co => int1

);

FA1: Volladdierer PORT MAP(

A => A(1),

B => B(1),

Ci => int1,

S => S(1),

Co => int2

);

FA2: Volladdierer PORT MAP(

A => A(2),

B => B(2),

Ci => int2,

S => S(2),

Co => Co

);

END structural;

4.2 Der Ausgang des Carry-Ripple-Addierers soll in einer 7-segment Anzeige als ein-stellige Hexadezimalzahl dargestellt werden. Dafur wird ein Kodierer fur 4-Bit zu 7-Segment Anzeige benotigt.

a) Vervollstandigen Sie in Abb. 4.4 den VHDL-Code der entity Coder indem Sie diePorts der Komponente definieren.

Entity Coder is

port(

D : in std_logic_vector(3 downto 0);

SEG : out std_logic_vector(6 downto 0)

);

end Coder;

b) Vervollstandigen Sie die Wahrheitstabelle des Coders in Abb. 4.5!


Aufgabe4

Abb. 4.4: 7-segment Anzeige Coder.

SEG(6) to SEG(0))D(3) D(2) D(1) D(0) 6 5 4 3 2 1 0

0 0 0 0 0 1 1 1 1 1 10 0 0 1 0 0 0 0 1 1 00 0 1 0 1 0 1 1 0 1 10 0 1 1 1 0 0 1 1 1 10 1 0 0 1 1 0 0 1 1 00 1 0 1 1 1 0 1 1 0 10 1 1 0 1 1 1 1 1 0 10 1 1 1 0 0 0 0 1 1 11 0 0 0 1 1 1 1 1 1 11 0 0 1 1 1 0 1 1 1 11 0 1 0 1 1 1 0 1 1 11 0 1 1 1 1 1 1 1 0 01 1 0 0 0 1 1 1 0 0 11 1 0 1 1 0 1 1 1 1 01 1 1 0 1 1 1 1 0 0 11 1 1 1 1 1 1 0 0 0 1

Abb. 4.5: Wahrheitstabelle fur den 7-segment Anzeige Coder.

c) Vervollstandigen Sie die Karnaugh-Graphen in Abb 4.6 zur Ansteuerung des Seg-ment SEG(4)!

SEG(4) = D(0) · D(1) + D(0) · D(2) + D(1) · D(3) + D(2) · D(3)

SEG(4) = D(0) · (D(1) + D(2)) + (D(1) + D(2)) · D(3)


Aufgabe4

Abb. 4.6: Karnaugh-Graphen fur das Segment SEG(4).

d) Zeichnen Sie die Logikschaltung zur Steuerung des Segments SEG(4) unter Ver-wendung der folgenden Gatter (AND, OR, INV)! (s. Abb. 4.7)

Abb. 4.7: Logikschaltung fur das Segment SEG(4).

e) Vervollstandigen sie die architecture im folgenden VHDL-Code indem Sie die Funk-tionalitat der Komponente Coder als Verhaltensbeschreibung einfugen!

architecture behavioral of Coder is

begin


Aufgabe4

process(D)

begin

case D is

when "0000" => SEG <= "0111111";

when "0001" => SEG <= "0000110";

when "0010" => SEG <= "1011011";

when "0011" => SEG <= "1001111";

when "0100" => SEG <= "1100110";

when "0101" => SEG <= "1101101";

when "0110" => SEG <= "1111101";

when "0111" => SEG <= "0000111";

when "1000" => SEG <= "1111111";

when "1001" => SEG <= "1101111";

when "1010" => SEG <= "1110111";

when "1011" => SEG <= "1111100";

when "1100" => SEG <= "0111001";

when "1101" => SEG <= "1011110";

when "1110" => SEG <= "1111001";

when "1111" => SEG <= "1110001";

when others => SEG <= "1000000";

end case;

end process;

end behavioral;


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