Interface controlled junction formation

process for Ge channel

金属とゲルマニウムのショットキー接合界面制御に関する研究

岩井・角嶋研究室修士2年 元木雅章

Tokyo Institute of Technology

2015/2/4

物理電子システム創造専攻

平成26年度 修士論文発表会

CMOS微細化と高移動度チャネルの必要性

S. Takagi, et al., Solid-State Electron. 51, 526-536 (2007).

“Epi on Si sub.” or “Integration of III-V-OI, GOI”

with 3D structure (Fin-FET, nanowire FET)

Si

HfO2

SiOx layer

(0.5~0.7nm)

Si

Higher-k

in Direct

Contact

Si

SiO2(~1.2nm)

Present stage

ContinousScaling for Future Electronics

EOT:Equivalent oxide thickness

III-V chan.

Higher-k

in Direct

Contact

EOT~1.2nm

EOT~0.9nm

EOT~0.5nm

EOT~0.5nm

Green Nanoelectronics

excess leakage current

Ge chan.

Higher-k

in Direct

Contact

3D structure(Fin-FET, nanowire FET)

Si

[2018~2023(?) from ITRS2013]

将来の3次元微細構造のCMOSでは高移動度のチャネル材料が必要 2

Si Ge GaAs InAs InSb

elecrton mob.

(cm2/Vs)1600 3900 9200 40000 77000

hole mob.

(cm2/Vs)430 1900 400 500 850

band gap (eV) 1.12 0.66 1.42 0.36 0.14

permittivity 11.8 16 12 14.8 17

harmonic average

of mob. (cm2/Vs)678 2555 767 988 1681

Geの電子・正孔の高い移動度

I. Vurgaftman, et al., J. Appl. Phys., 89, p. 5815 (2001).

Table from S. Takagi, IEDM Short course (2011).

CMOSの性能を向上するチャネル代替材料としてGeが注目されている

1

𝜇ℎ𝑎𝑟𝑚𝑜𝑛𝑖𝑐=

1

𝜇𝑒𝑙𝑒𝑐𝑡𝑟𝑜𝑛+

1

𝜇ℎ𝑜𝑙𝑒Harmonic average mobility:

3

N. Mise IEEE TED, VOL. 55, NO. 5, MAY 2008

Metal Schottky S/D の利点

J. M. Larson, TED, 53, 1048 (2006)

Lphy

Do

pa

nt

Con

c.

y position

Gate

Lphy

Do

pa

nt

Con

c.

y position

Gate

M

eta

l C

on

c.

y position

Gate

Lphy = Leff

Me

tal C

on

c.

y position

Gate

Lphy = LeffHard

mask

Gate

SourceDrain

SourceDrain

Gate

Hard

mask

Gate

SourceDrain

SourceDrain

Gate

Gate

MetalMetal

MetalMetal

Gate

Gate

MetalMetal

MetalMetal

Gate

Conventional doping Schottky junction

S/D領域で急峻かつ極浅接合を形成

短チャネル効果抑制

Metal Schottky Source/Drain構造

低寄生抵抗

低熱処理温度プロセス

S DS D

S D

さらなる微細化・性能向上が可能4

強いフェルミレベルピニングの存在

A. Toriumi et al.,

Microelectronic

Eng., 86, 1571

(2009)

ピニング点がVB近くに存在するn-Geに対して高いエネルギー障壁値を持つ

ショットキー障壁を変調し低抵抗を実現する必要がある

高いコンタクト抵抗によりn-chで駆動電流を制限する懸念

Metal/Ge接合の課題

5

金属誘起準位(MIGS)

外因性欠陥

ダングリングボンド

界面の原子配列の乱れ

P. S. Y. Lim, Appl. Phys. Lett.,101, 172103 (2012).

Proposed origins of pinning

Metal/Ge接合のピニング緩和の報告例

適切な薄膜を界面に挿入/形成することでピニング緩和できる

Formation of α-Ge layer

M. Iyota, et al., Appl. Phys. Lett., 98, 192108 (2011).

M. Mitsuhara, et al., JSAP Autumn meeting (2012).

Metal/Ge界面に薄膜を挿入/形成する

Formation of GeOx layer

T. Nishimura, et al., Appl. Phys. Express., 1, 051406 (2008).

・膜厚増大によって抵抗成分が増す・熱処理温度に敏感

→a-Geが結晶化する可能性

SBH: 0.60eV⇒0.18eVSBH: 0.57eV⇒0.41eV

6

without impurity dopingNd=1.0x1019cm-3

K. Yamane, et al., Appl. Phys. Lett., 96, 162104 (2010).

Smooth roughness of Fe3Si/Ge interface

Fe3Si/Ge contacts formed by Low temperature MBE

平坦な界面を形成する

平坦な界面を形成することによりピニングが緩和される可能性

Metal/Ge接合のピニング緩和の報告例

(a)Fe3Si

(b)Fe3Si

Fe3Si

SBH: 0.55eV⇒0.45eV

7

Nd(100)=1.0x1014cm-3

Nd(111)=3.0x1014cm-3

○

○

本研究の目的

n-Ge MOSFET用低抵抗コンタクトを実現するための

Metal/Geのun-pinnedかつ界面制御プロセスの提案

・界面反応を抑制しラフネスが少ないプロセスを構築・障壁値変調のために界面ドーパント(P)を導入した界面制御プロセス・Siの界面挿入によるun-pinnedプロセスの実証

8

S/Dメタル選択

NiGeの特徴

• NiGeバルクの比抵抗 20mWcm程度• 300℃程度での低温形成が可能• 表面・界面が平坦

T. Sadoh et al., Applied Physics Lett, 89, 192114, 2006

NiGe

Ge

9

本研究では NiGe をS/Dメタルとして選択

※NiSi2のバルクの比抵抗 34mWcm

1.界面反応を抑制しラフネスが少ないプロセスを構築

2.障壁値変調のために界面ドーパント(P)を導入した界面制御プロセス

3.Siの界面挿入によるun-pinnedプロセスの実証

10

積層germanidation process

界面反応を抑制し平坦な界面が形成可能

Nd=4.0x1016cm-3

・NiとGeを交互に堆積させ反応させることにより基板との反応を抑える・均一なNiGe膜が形成可能

10nm

11

Ni(0.5nm)

/Ge(1.3)nm

x

8 sets

Ge基板上のNiGeの安定性

シート抵抗測定＆XRD分析

NiGe形成において積層堆積は有効

NiGebulkの比抵抗：20mWcm

NiGefilmの比抵抗：30mWcm

300oC～500oC付近の熱処理温度領域で安定したシート抵抗値

10nm

12

NiGe/n-Ge diodeのJ-V特性 fBnとn値の抽出

-1.0 -0.5 0 0.5 1.0

102

101

1

10-1

10-3

10-2

Anode voltage(V)

Curr

ent

den

sity

(A/c

m2)

ー200oC

ー300oC

ー400oC

ー500oC

ー600oC

0.55

0.60

0.50

f𝐵

n(e

V)

●Ni(5.5nm)

◆Stacked NiGe

Idea

lity

fac

tor

1.0

2.0

3.0

Annealing temperature(oC)

100 200 300 400 500 600 700

●Ni(5.5nm)

◆Stacked NiGe

200oC～500oCまで安定したfBn(～0.54eV)と理想係数(<1.3)を得た

Nd=4.0x1016cm-3

13

1.界面反応を抑制しラフネスが少ないプロセスを構築

2.障壁値変調のために界面ドーパント(P)を導入した界面制御プロセス

3.Siの界面挿入によるun-pinnedプロセスの実証

14

Metal/Ge界面にP原子導入

Corresponds to P atoms of 4.6x1015cm-2

ショットキー障壁値変調に期待

最初のNi層の代わりにNi3P層をスパッタ堆積

Metal/Ge界面にPを挿入した積層germanidation process

15

P導入によるGe diodeの電流特性とfBnの変化

102

101

1

10-1

10-3

10-2

Curr

ent

den

sity

(A/c

m2)

Control:

0.54eV

P: 0.51eV

RTA: 500oC, 1min in N2

-1.0 -0.5 0 0.5 1.0

Anode voltage(V)

500oCのみ抜粋

P導入によってfBnの変調を確認した

・温度上昇と共にfBnが変調されていく

SBH: 0.54eV⇒0.51eV

16

NiGe:P/n-Ge接合のTEM断面図

界面反応を抑制し平坦な界面・表面を実現

NiGe:P/n-Ge接合の断面TEM

RTA: 500oC in N2

17

先行研究: NiSi2/n-Ge diodeへのＰ原子導入C

urr

en

t de

nsity (

A/c

m2)

30

20

10

0

-10

-20

-30

Anode voltage (V)

0 0.5 1.0-0.5-1.0

asdepo.

400oC

500oC600oC

n-Ge (100)(Nd=4x1016cm-3)

Si(1.9nm)/Ni(0.5nm)

n-Ge sub.

without incorporation

Anode voltage (V)

0 0.5 1.0-0.5-1.0C

urr

ent density (

A/c

m2)

30

20

10

0

-10

-20

-30

asdepo.

600oC500oC

400oC300oC

Si(1.9nm)/Ni(0.5nm)

n-Ge sub.

Ni3P(0.68nm)

n-Ge (100)(Nd=4x1016cm-3)

P incorporation

界面にP原子を挿入すればSBH変調が可能

R. Yoshihara, et al., Master thesis, 2014NiSi2 layer

formed by Ni/Si stacked

SBH: 0.58eV⇒0.44eV

18

0 2 4 6 8 100

50

100

150

200

250

300

Energy (keV)

Cou

nts

C

O

Ni

Ge Si

P Ar

Ni

Ni

Ge10nmGe sub.

500oC

NiSi2

R. Yoshihara, et al., Master thesis, 2014

界面に特定の原子があればSBHを調整できる可能性

NiSi2 layer

formed by Ni/Si stacked

☆

先行研究: NiSi2/n-Ge diodeへのＰ原子導入

断面ＴＥＭ画像

EDX分析

19

界面に1nmほどのGe, Si, Ni, Pを含んだ薄膜が見られる

1.界面反応を抑制しラフネスが少ないプロセスを構築

2.障壁値変調のために界面ドーパント(P)を導入した界面制御プロセス

3.Siの界面挿入によるun-pinnedプロセスの実証

20

Metal/Ge界面にSiを挿入した積層germanidation process

Metal/Ge界面にSi薄膜とP原子導入

Si薄膜を x = 0.1, 0.3, 0.6, 1.0nm の厚さにスパッタ堆積

P, Si導入によるFermi-Level Pinning緩和への効果を明確にする

21

Si導入によるNiGe/n-Ge接合の電流特性

fBnが変調したことが示唆される

Si

SiP

・0.1nmを除き膜厚に依存しないJ-V特性 ・0.1nm, 0.3nmで逆方向電流が顕著に増加

0.1nm-SiとPを導入した場合逆方向電流が顕著に増加している

22

Nd = 1.0x1018 cm-3 :Backside SIMS

rc = 3.7x10-3 Wcm2 :CTLM法

※不純物なしのNiGe/n-Ge：fBn=0.54eV

コンタクト抵抗から抽出したfBn

PとSiの効果によってfBnが顕著に低減した

fBn=0.42eV

CTLM法によってコンタクト抵抗rcを測定

rc = 3.7x10-3 Wcm2

基板濃度とコンタクト抵抗よりfBnを算出

23

NiGe:Si/n-Ge接合のfBn-Si膜厚依存性

Siを1-mono-layer程度挿入することによりfBnは減少する

・SiではSi-0.1nmでfBnが大きく下がった・Si, PではSi膜厚が0.3nm以下でfBnは減少した

Si 膜厚が0.6nm以上でfBnは上昇した

・Si膜厚が0.1nmでfBnは大幅に低くなる

fBn vs annealing temperature fBn vs Si thicknessat 400oC annealing

SBH: 0.54eV⇒0.42eV

24

まとめ

目的n-Ge MOSFET用低抵抗コンタクトを実現するためのMetal/Ge接合のun-pinnedかつ界面制御プロセスの提案

実験結果1. 積層構造によって形成されたNiGeの平坦な界面をTEMにより確認した。2. 界面に不純物を導入することにより

400oCでオーミック特性とコンタクト抵抗 rc=3.7x10-3Wcm2を得た。3. コンタクト抵抗から障壁値の変調を確認した。4. Si-monolayer を挿入した際にfBnが顕著に変調することがわかった。

結論界面反応を抑制し適切な不純物を導入することによりピニングが緩和できることがわかった

25

26

質疑応答

Ｑ．なぜＳｉ-0.1nmでＳＢＨの変調が顕著に発生するのか？Ａ．Ｓｉ原子の影響で界面ダイポールが発生（？）。その結果ピニングが緩和される。

Ｑ．原子レベルの不均一がピニングに影響があるという報告はあるのか？Ａ．NiGe/interface layer/n-Ge sub. の系で界面の薄膜が厚い場合の報告は数多い。本研究の Si-0.1nm のような極めて薄い膜の場合の報告はない。

Ｑ．なぜＳｉという原子を選択したのか？Ａ．本研究室で NiSi2/n-Ge diodeにＰ原子を拡散させた場合ＳＢＨが下がりオーミック特性が見られた。その界面ではＥＤＸ分析によってＳｉ，Ｇｅ，Ｎｉ，Ｐの4原子からなる薄膜が関わっていることがわかっている。この薄膜がデピンに影響を与えていると考えられる。そのため、本研究で用いた NiGe・n-Ge sub.・Pに足りていない物質としてSiを選択した。

Ｑ．シート抵抗のグラフで積層で高温でグラフが跳ねるのはなぜか？また、Ｎｉ単層だと比較的低温度で跳ねるのはなぜか？Ａ．積層：高温アニールによってNixGeyが凝集しつつ形成されて抵抗値激増 and/or 界面・表面ラフネスによって測定不可。

単層：Ｇｅ基板にベタ積みされたＮｉは基板と反応しつつＮｉＧｅを形成する。結果積層に比べ界面表面ともに荒れてしまうために4端針法では測定できなくなり急激にシート抵抗が上がるグラフになる。

27

backup

28

先行研究：NiSi2:P/n-Ge におけるP原子の基板への拡散

P原子は熱処理によってGe基板の浅い部分に高濃度に分布している

Backside SIMSによるＰ原子の深さ方向分布

29

高濃度

R. Yoshihara, et al., Master thesis, 2014

金属誘起準位(MIGS)

外因性欠陥

ダングリングボンド

界面の原子配列の乱れ（ラフネス）

P. S. Y. Lim, Appl. Phys. Lett.,101, 172103 (2012).

Proposed origins of pinning

Metal/Geは価電子帯付近にフェルミレベルがピニングされる

p-MOSFETにとっては望ましいがn-MOSFETでは大きな課題un-pinnedプロセスの発展が必要である

A. Dimoulas et al., Appl. Phys. Lett.,89, 252110 (2006).

Metal/Ge界面におけるFermi-level pinnigの課題

30

■熱電子放出(TE)

・鏡像効果によるによるfBnの低下

■熱励起トンネル電子放出(TFE)

■生成電流(空乏層中の欠陥)

DfBn

Si

qE

f

4D (E:電界)

1exp

nkT

qVJJ ST

kT

qTAJ Bn

ST

fexp2*

n: ideality factor, T: temperaturek: Boltzmann’s constant

A*: 実効リチャードソン定数

ショットキー障壁(fBn)抽出用いたモデル

31

考察：Si薄膜挿入によるP原子拡散の変化

Si >0.6nmの場合P原子がSi薄膜に阻害されGeに基板に拡散できない32

考察：un-pinned processのモデル

界面への不純物導入がde-pinnedにおいて重要

after annealingbefore annealing

・熱処理によってSi, P原子が偏析

・ダイポールが界面に発生することでFermi-level pinningが緩和される

Si P

33

考察：Un-pinned report with snowplow effect

Ni原子が界面を侵食しそれに応じて界面付近に存在する不純物が活性化される

A. Toriumi et al., Microelectronic Eng., 86,

1571 (2009)

34

基板界面に存在する不純物によって発生するダイポールの影響により界面エネルギーが減少し障壁値が変調する

界面ダイポール

T.Yamauchi, et al., IEDM Tech.Dig., p.385 (2006)

35

考察：un-pinned processのモデル

30nm

n-Ge(100) sub.

Ni3P22nm

n-Ge(100) sub.

Ni

RTA:600oC in N2

103

102

101

1

10-1

10-2

10-3

-1 10 -1 10

Ohmic

Ni3P

Ni

Corresponding to Ni atomic concentration of 1:1

60

-60

40

-40

20

-20

0

Ohmic

Ni3P

Ni

(a) (b)

Anode voltage(V)

Curr

ent

den

sity

(A/c

m2)

Ni3PによるP導入の効果

600oCでオーミック特性36

Ni3P/n-Ge diodeのfBn抽出

0.50

0.60

0.40f𝐵

n(e

V)

Idea

lity

fac

tor

1.0

1.5

Annealing temperature(oC)

200 300 400 500 600 700

●Ni(22nm)

◆Ni3P(30nm)

●Ni(22nm)

Ohmic

(a)

(b)

600oCでfBn=0.40eVを得た

※Ni3P/n-Ge diodeのn値は載せていない

37

29.7nm

as-depo(a)

46.0nm77.8nm

RTA:600oC in N2(b)

Ni3P/n-Ge接合の断面SEM

(a)Before annealing (b)After 600oC annealing

30nm

n-Ge(100) sub.

Ni3P

38

Ni3P/n-Ge diodeのコンタクト抵抗測定

-4.0E-03

-3.0E-03

-2.0E-03

-1.0E-03

0.0E+00

1.0E-03

2.0E-03

3.0E-03

4.0E-03

-1 -0.5 0 0.5 1

2.0

3.0

4.0

1.00-4.0

Curr

ent(

mA

)

-1.0

-2.0

-3.0

Voltage(V)

-0.5 0.5

1.0

0

-1.0

600oC

600oCでrc=6.5x10-3Wcm2を得た

39

kT

q

kTEE

q

kT

E

kT

E

qTqA

EknnBn

nBn

c

fff

ffr

0000

000000

cothexpcothcosh

sm

NqE

200

00EkT の場合(medium doping) TFEが支配的に

n-Ge： Nd＝ 1.0x1018 cm-3

23 cm107.3 W

cr において

eV42.0Bnf

Ng, K.K. et al., IEEE Trans. Electron Devices, 37, 1535-1537 (1990).

※不純物なしのNiGe/n-Ge： eV54.0Bnf

TETFE

FE

コンタクト抵抗から抽出したfBn

電気的に障壁値が変調したと示唆される 40

1.00E+16 1.00E+17 1.00E+18 1.00E+19

1

10-1

10-2

10-3

10-4

1016 1017 1018 101910-5

Doping density(cm-3)

Spec

ific

conta

ct r

esis

tance

(Wcm

2)

Nd=4.0x1016

0.35eV

0.40eV

0.45eV

fBn=0.50eV

Contact resistance vs Doping density

Thermionic field emission

A*＝133 A/cm2K2

m*＝0.18m0

E00＝1.74x10-22 J

ｋT＝4.08x10-21 J

41

NiSi2/n-Ge: Sheet resistances and surface roughness

rms

Ro

ug

hn

ess (

nm

)Annealing temperature (oC)

asdepo.

200 300 400 500 600 7000

2.0

4.0

6.0

StackedNiSi2

NiSi2 is formed over 350 oC, stable sheet

resistances can be obtained up to 700 oC

0

50

100

150

200

250

300

350

400

0 100 200 300 400 500 600 700

Annealing temperature (oC)

asdepo.

Ni (5.5nm)

StackedNiSi2

(10nm) agglomeration

wide processwindow

Sh

ee

t re

sis

tan

ce

(W

/sq

.)

Sheet resistance by 4-point probe method Surface roughnesses (rms) by AFM

Smooth surface can be obtained up

to 600 oC annealing

A thermally stable metal with wide process window (350oC~600oC) can be

obtained with stacked silicidation process

on n-Ge

on n-Ge

42

Reaction of NiSi2 and Ge substrate

56kJ/mol2SiNiGeGeNiSi 2

22 OGeNiSi 1760kJ/mol2SiONiGe 2

Reaction do not proceed

Under presence of oxygen atoms

NiSi2 can be decomposed by Ge

-Formation of SiO2 is confirmed

-Further stability can be expected by

adopting oxygen atom/molecule blocking

capped layer

Main composition is NiSi2 at 500oC annealing

with thin NiGe (<1nm)

DHf data from Y.Q.Lu, J. Alloy. Comp., 491, p64 (2010)

851852853854855856857

Binding energy (eV)

Inte

nsity (

a.u

.)

NiGeNiSiNiSi2

500 oC800 oC

Ni 2p3/2

hn=7940 eV

TOA=80o

43

fBn controllability by B or P incorporation

102

10-4

-1 -0.8 -0.6 -0.4 -0.2 0 0.2C

urr

en

t d

en

sit

y (

A/c

m2)

Applied voltage (V)

10-2

No incorporating:

P1:0.36 eV

RTA : 500oC, 1min in N2

0.63 eV

100

10-6

P3:0.44 eV

P7:0.49 eV

n-Si(100)P1

NiSi2

n-Si(100)

P3NiSi2

n-Si(100)

P7

NiSi2

n-Si(100)

NiSi2

without incorporation

Anode voltage (V)

Ni3P(0.7nm)

Dio

de

cu

rre

nt d

ensity (

A/c

m2)

Applied voltage (V)

0 0.5 1.0-0.5-1.010-9

10-5

10-1

10-7

10-3

101

B(0.07nm)B(0.13nm)

B(0.26nm)

B(2.6nm)

500oC

Anode voltage (V)

n-factor<1.05

Control&B(0.04nm)

Si(1.9nm)/Ni(0.5nm)

Si sub. Si sub. Si sub.

B

fBn can be contorlled by the amount of incorporation or by

the position of dopants

fBn:

0.63~0.95 eV

P atoms incorporationB atoms incorporation

44

S/Dメタル選択

低抵抗（～200mWcm）（ITRSロードマップ） 耐熱性（界面反応、凝集） 良質な表面 現状CMOSと互換性のある元素

S/Dのメタルとして必要な膜の仕様T. Sadoh et al., Applied Physics Lett, 89, 192114, 2006

本研究では NiGe をS/Dメタルとして選択

• NiGeバルクの比抵抗 20mWcm程度• 300℃程度での低温形成が可能• 表面・界面が平坦

NiGe

Ge

45

P, As, Sb (>500oC) の高い拡散係数

ドーパント活性化の不完全性

A. Axmann, et al., Appl. Phys., 12, pp. 173 (1977).

S. Mirabella, et al., J. Appl. Phys., 113 031101 (2013).

Ge MOSFET S/Dにおいてドーパントの拡散と活性化の制御が要求される

C. O. Chui, et al., Appl. Phys. Lett., 83, 3275 (2003).

Si Ge

Dopant EA(eV) D0(cm2/s) EA(eV) D0(cm2/s)

P 3.69 1.05×101 2.07 4.38×10-2

As 3.56 3.20×10-1 3.32 1.45×106

Sb 3.96 5.60 2.28 1.189×101

Siにおいても同様であるがGeの場合より深刻な課題

Ge MOSFET S/D接合の課題

46

NiGeの結晶構造

orthorhombic crystal

Ni

Ge

a[nm]=0.579b[nm]=0.537c[nm]=0.343

ab

c

47

Siの結晶構造

diamond structure

本研究では0.1nm-Siを堆積させたときにオーミック特性が見られた

48

※aGe=0.568