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IX Escola do CBPF - G15
Centro Brasileiro de Pesquisas FísicasMinistério da Ciência, Tecnologia e Inovação (MCTI)
Prof.: Herman P. Lima Jr ([email protected])
Monitor: Rafael Gama
Eletrônica Digital Eletrônica Digital para Instrumentapara Instrumenta ççãoãoG15
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Organização do curso
• Introdução à Eletrônica Digital� analógico vs digital� representação binária� simplificação de circuitos � portas lógicas� flip-flops
• Elementos Digitais Clássicos� combinacionais e sequenciais� somadores, contadores, codificadores e decodificadores� multiplexadores e demultiplexadores� comparadores
• Linguagem Descritiva de Hardware (VHDL)
• Laboratório →→→→ projeto e simulação
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• Circuitos digitais utilizam variáveis digitalizadas que sópodem assumir um número finito de valores distintos (ex: números binários).
Ex: computadores, câmeras digitais, CD/DVD player, DSP.
• Circuitos analógicosutilizam variáveis contínuas que podem assumir um número infinito de valores possíveis (ex: números reais).
Ex: amplificadores de áudio, fontes de tensão, automação
industrial (PID).
Analógico vsDigital
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Destaques dos circuitos digitais• Geralmente mais fáceis para projetarque os analógicos
• Armazenamento de informação mais flexível (latch)
• Funcionalidade programável (CPLDs, FPGAs)
• Teoria matemática bem desenvolvida
• Imunidade a ruído
• Circuitos integrados compactos
• Tecnologias avançadas de implementação e em contínuo/rápido desenvolvimento
• Confiabilidade de funcionamento
IMPORTANTE: circuitos digitais também possuem características analógicas pois são construídos a partir de componentes analógicos (transístores, diodos e resistores).
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Representando quantidades binárias• A informação binária é representada por tensões (ou correntes) em
um circuito.• O valor exatoda tensão não é importante em circuitos digitais.• A taxa do fluxo de informação digital geralmente édada em ‘bits per second’ [bps].
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IX Escola do CBPF - G15tempo
Nível Lógico Alto
Nível Lógico Baixo
HH
LL
Vol
ts
Nível Lógico 0 (False, Low) - 0 Volts
Nível Lógico 1 (True, High) - 5 Volts
Lógica TTL (Transistor Transistor Logic)
Transição negativa
Níveis lógicos
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Níveis lógicos
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Circuitos digitais
Circuitos digitais são projetados para:
• Aceitar tensões de entrada dentro das faixas0 (low) e 1 (high)
• Processar sinais de entrada de forma previsível (definida no projeto)
• Produzir tensões de saída dentro das faixas de 0 e 1.
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Sistemas numéricos e códigos
• Sistemas digitais são construídos a partir de circuitos que processam dígitos binários, entretanto dígitos binários não são objetos com os quais lidamos no mundo real.
• Como representar números do mundo real, letras, audio, video e outras coisas de interesse por 0’s e 1’s?
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Sistemas numéricos posicionais
• Um número é representado por um conjunto de dígitos onde cada posição tem um peso associado.
• Em um sistema base-r, o dígito na posição i tem peso r i e cada dígito pode ter valor 0, 1, ..., r-1.
• O número base-r dp-1 dp-2 ... d1 d0 . d-1 d-2 ... d-n tem representação decimal (base-10):
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Números decimais
Composto de 10 símbolos (base-10): dígitos 0 a 9.
d r
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Números binários• Utilizam somente dois símbolos (0 e 1) (base-2).
• São os mais importantes para sistemas digitais.
• Para um número binário de N bits, temos números até (2N-1)10
= 11.625
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Números hexadecimais• Compostos de 16 símbolos: os dígitos de 0 a 9 e as letras A, B, C, D, E e F (base-16).• As posições dos dígitos recebem pesos como potências de 16, ao invés de 10, como no caso decimal.
162 161 160 16-1
745.216 = (7 × 162)+ (4 × 161)+ (5 × 160)+ (2 × 16-1)
= 1861.12510
MSD LSD
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Código BCD (Binary-Coded-Decimal)
• Um código pode ser definido como um conjunto de stringsde bits, onde cada string representa um número, letra ou outro símbolo qualquer.
• No código BCD, cada dígito do número decimal é codificado no binário correspondente.
• Exemplo: 94310 em BCD
9 4 31001 0100 0011 (BCD)
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Códigos Alfanuméricos
• A maior parte da informação processada por computadores não énumérica (letras, sinais de pontuação e caracteres especiais).
• O código ASCII (American Standard Code for InformationInterchange) é um código alfanumérico de 7 bits com 128 caracteres diferentes (ver tabela no próximo slide).
• Exemplo: a string de bits1000001 1010011 1000011 1001001 1001001é o código ASCII para “ASCII”.
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Tabela ASCII
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Código de verificação por paridade
• Quando dados digitais são transmitidos de um local para outro, sempre é possível haver o recebimento de bits com erros.
• Diversos sistemas digitais utilizam códigos para detectar, e até corrigir, erros de transmissão.
• Um código muito simples para detecção de erro consiste em adicionar um bit ao caracter transmitido de tal forma que o número total de bits iguais a ‘1’ seja par (paridade par) ou ímpar (paridade ímpar).
• Não funciona para erros em dois bits no mesmo caractere, mas emgeral a probabilidade desta ocorrência em sistemas digitais é nula.
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Ex. paridade par
H = 0 1 0 0 1 0 0 0
E = 1 1 0 0 0 1 0 1
L = 1 1 0 0 1 1 0 0
L = 1 1 0 0 1 1 0 0
O = 1 1 0 0 1 1 1 1
bit de paridadeanexado
código ASCII decada letra
é ‘0’ para que o número total de bits ‘1’seja PAR, por isso chama-se paridade par
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{ }01321 ,,...,,,, aaaaasN nnns −−−=
Faixa dinâmica paranúmeros com n+1 bits:
(situação com dois zeros)
Sinal-magnitude:
Números com sinal
Convenção do bit de sinal: s = 0 número POSITIVOs = 1 número NEGATIVO
magnitude
+3 - 011+2 - 010+1 - 0010 - 0000 - 100-1 - 101-2 - 110-3 - 111
Ex: n+1 = 3
-(2n – 1) < N < 2n – 1
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Complemento de 2:
+3 - 011+2 - 010+1 - 0010 - 000-1 - 111-2 - 110-3 - 101-4 - 100
Números com sinal
• Quando o número for positivo (MSB=‘0’ ), funciona como no modo sinal-magnitude.
• Quando o número for negativo (MSB=‘1’ ), a magnitude do número deve ser encontrada através do complemento de 2.
Números positivos e zero
Números negativos
Ex: -1
111 000 (comp 1)+1
----------------Valor = 001
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Números com sinal – 4 bits
bit de sinal
uma vantagemdo comp. a 2
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NOTA S
ANDA
B S
ORAB S
XORAB S
A S
0 1
1 0
A B S0 0 00 1 11 0 11 1 1
A B S0 0 00 1 01 0 01 1 1
A B S0 0 00 1 11 0 11 1 0
Portas Lógicas
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• Álgebra booleana simplificar
• Mapas de Karnaugh circuitos lógicos
Teoremas BooleanosComutativa: A+B = B+A ; AB = BA
Projeto e Análise de Circuitos Lógicos
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Associativa:A+(B+C)=(A+B)+C
A(BC) = (AB)C
Distributiva:
A(B+C) = AB + AC
Inversão Dupla:
Teoremas deDe Morgan:
Teoremas de umaúnica variável
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OR AND; AND OR; 0 1A + 0 = A A . 1 = A
Implementar circuito lógico para:
Y = (A + B)(A + B)
dual
Dualidade
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Teoremas com mais de uma variável
(9) x + y = y + x(10) x ⋅ y = y ⋅ x(11) x + (y + z) = (x + y) + z = x + y + z(12) x(yz) = (xy)z = xyz(13a) x(y +z) = xy + xz(13b) (w + x)(y + z) = wy + xy + wz + xz(14) x + xy = x(15a) x + xy = x + y(15b) x + xy = x + y
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Método da Soma de Produtos
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Ex1: dada uma tabela verdade qualquer.
construímos a eq. da soma de produtos:
Y=ABC+ABC+ABC+ABC
Equação da Soma de Produtos
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Mapa de Karnaughpelo método soma de produtos
1º passo:preencher oscasos de 1
2º passo:preencher orestante com 0s
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Elimina 1 variável
mais de um par op OR Y=ABCD + ABCD Y=ABCD+ABCD+ABCD+ABCDY=ABC(D+D) Y=ACD+ABDY=ABC
Simplificação por PARES
variável D muda de estado
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Elimina 2 variáveis
Y=ABCD+ABCD+ABCD+ABCDY=ABC(D+D)+ABC(D+D)Y=AB(C+C)Y=AB Y=AC
Simplificação por QUADRAS
C e D mudam de estado B e D mudam de estado
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Elimina 3 variáveis
Y=AC+ACY=A(C+C)Y=A
Simplificação por OCTETOS
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- Um par elimina uma variável e seu complemento.
- Uma quadra elimina duas variáveis e seus complementos.
- Um octeto elimina três variáveis e seus complementos.
DCCADBAY ++=
Resumo das simplificações por Karnaugh
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Pode-se usar o mesmo 1 mais de uma vez
DCBAAY += DCBAY +=
DBCDCBY += DBY =
Pode-se usar o mesmo 1 mais de uma vez
Sobrepondo grupos
mais simplificado
mais simplificado
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DBCCY += DBCY +=
DCBADCACY ++= DBDACY ++=
Ex. 1
Ex. 2
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CDADCAABCCBABDY ++++=
CDADCAABCCBAY +++=
Eliminando grupos redundantes
mais simplificado
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1. Insira 1 no mapa de Karnaugh para cada produto fundamental com saída 1 na tabela-verdade. Insira 0s nos espaços restantes.
2. Circunde os octetos, quadras e pares. Lembre-se de sobrepor para obter os maiores grupos possíveis.
3. Se restar qualquer 1 isolado, circule cada um.
4. Elimine qualquer grupo redundante.
5. Escreva a equação booleana fazendo a operação OR dos produtos correspondentes aos grupos definidos.
Resumindo – passo a passo
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� Condições de entrada que nunca ocorrem durante o funcionamento normal; portanto a correspondente saída nunca aparece (X).
� A condição que não importa pode ser deixada igual a 1 ou 0, devendo-se usar o valor que produza um circuito lógico mais simples.
Condições irrelevantes (don t care)
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ADY =
BCDY =
Ex. 1
Ex. 2
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))()(( CBACBACBAY ++++++=
Método do Produto de Somas
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Soma de produtos
Produto de somas
Simplificação do Produto de Somas
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� Transforme cada porta AND em uma porta OR, transforme cada porta OR em uma porta AND e complemente todos os sinais de entrada e saída.
� Transforme cada porta NAND em uma porta NOR, transforme cada porta NOR em uma porta NAND e complemente todos os sinais de entrada e saída.
≡
Dualidade de Portas
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Circuitos integrados lógicos
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Circuitos integrados lógicos
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(a) Porta NAND TTL básica. (b) Equivalente com d iodo para Q 1.
Circuitos integrados lógicos
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Porta NAND TTL em seus dois estados de saída.
Circuitos integrados lógicos
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(a) Quando a saída TTL está em nível BAIXO, Q 4 atua drenando corrente da carga.(b) Com a saída em nível ALTO, Q 3 atua fornecendo corrente para a carga.
Circuitos integrados lógicos
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Circuitos integrados lógicos
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Circuitos integrados lógicos
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Circuitos integrados lógicos
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Três condições de saída: 1, 0 e tri-state (Z)
Circuitos integrados lógicos
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Buffers tri-state não inversores
Circuitos integrados lógicos
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(a) Buffers tri-state usados para conectar sinais a um barramento comum.(b) Condições para transmitir o sinal B para o barr amento.
Circuitos integrados lógicos
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Ciclo de vida das famílias lógicas(Texas Instruments)
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Encapsulamentos típicos de CIs (Texas Instruments)
Circuitos integrados lógicos
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Evolu ção ...
45MHzVelocidade
L=? µm (5,0V)Tecnologia
NÃOI/O programável
74LS08
-Multiplicadores
12Pinos de I/O
US$0,37 (1k)Preço unitário (US$)
-Memória
4 portas lógicas ANDLógica não-programável
> 300MHzVelocidade
L=60 nm (1,2V)Tecnologia
SIMI/O programável
Família Cyclone IV
15 - 266 (18 bits X 18 bits)Multiplicadores
179 - 528Pinos de I/O
US$ 11,95 (menor dispositivo)Preço unitário (US$)
270 – 3.888 kbitsMemória
6.272 - 114.480 LEs (>240k portas)
Lógica programável
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Lógica Program ável
Célula lógica típica de uma FPGA ( Logic Element)
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Circuitos sem memória e com memória
combinacional
sequencial
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Diagrama genérico de um circuito digital
Menor elemento dememória: FLIP-FLOP
IN OUT
CLOCK
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Símbolo de um Flip-Flop e osdois estados de saída possíveis
* O termo estado do flip-flop sempre faz referência à saída NORMAL (Q).
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FF S-C com portas NANDdois estados estáveis possíveis quando SET=CLEAR=1
A B NAND0 0 10 1 11 0 11 1 0
O estado atual das saídas dependedo que ocorreu anteriormentenas entradas SET e CLEAR.
O FF S-C NAND opera compulsos ativos em nível baixonas entradas SET e CLEAR.
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Pulsando a entrada SET para o nível baixo(a) Q=0 antes do pulso na entrada SET; (b) Q=1 antes do pulso na entrada SET.
Nos dois casos a saída Q termina em nível ALTO.
A B NAND0 0 10 1 11 0 11 1 0
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IX Escola do CBPF - G15
Pulsando a entrada CLEAR para o nível baixo(a) Q=0 antes do pulso na entrada CLEAR; (b) Q=1 antes do pulso na entrada CLEAR.
Nos dois casos a saída Q termina em nível BAIXO.
A B NAND0 0 10 1 11 0 11 1 0
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Tabela-verdade do FF S-C com portas NAND
O caso em que SET=CLEAR=0 produz resultados imprevisíveis, umavez que as duas saídas serão forçadas para nível alto.
NAO SE UTILIZA O LATCH NESTA CONDIÇÃO.
Q0
Q0 é o estado anterior
A B NAND0 0 10 1 11 0 11 1 0
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IX Escola do CBPF - G15
Implementação alternativa de um latch NANDe símbolo simplificado
Ao se ligar um FF, existem chances iguais do estado inicial ser baixo e alto.
Fatores como atrasos internos de propagação , capacitâncias parasitase carga externa definem o estado inicial.
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IX Escola do CBPF - G15
Exercício: determinar a forma de onda na saída Q do FF S-C
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IX Escola do CBPF - G15
(a) A trepidação do contato mecânico gera múltiplas transições na tensão Vout. (b) FF S-C NAND usado para eliminar as múltiplas tra nsições.
Exemplo de aplicação: chave semtrepidaçãoalguns milisegundos
S C Q1 1 Q00 1 11 0 00 0 x
durante atransiçãoda chave
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IX Escola do CBPF - G15
FF S-C com portas NOR, tabela-verdade, símbolo simplificado
A B NOR0 0 10 1 01 0 01 1 0
O FF S-C NOR opera compulsos ativos em nível altonas entradas SET e CLEAR.
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IX Escola do CBPF - G15
Exercício: determinar a forma de onda na saída Q
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Exemplo de aplicação do FF S-C NORdisparo de alarme pela interrupção de um feixe de luz
Fototransistor:
com luz ⇒⇒⇒⇒ saturado ⇒⇒⇒⇒ S=‘0’
sem luz ⇒⇒⇒⇒ cortado ⇒⇒⇒⇒ S=‘1’ ⇒⇒⇒⇒ LIGA ALARME
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IX Escola do CBPF - G15
� até aquicircuitos Ass íncronos
(sem clock)
a partir daqui �circuitos S ÍNCRONOS
(com clock )
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Sinais de clock – circuitos síncronos
T(s)
F (Hz) = T(s)
1
∆h
D (%) =∆∆∆∆h
T×××× 100
FrequênciaDuty Cycle
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Flip-flop síncrono com entrada de clock(CLK)(a) por borda de subida do clock(b) por borda de descida do clock
As entradas de controle determinam o efeito da transição ativa do clock .
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Setup Time e Hold Time
50% da amplitude máxima
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(a) Flip-flop SC síncrono com a borda positiva do puls o de clock;(b) Tabela-verdade; (c) Forma de onda típica.
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Flip -flop SC síncrono com a borda n egativa do pulso de clock e Tabela-Verdade.
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Versão simplificada do circuito interno deum flip -flop SC síncrono.
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Implementação d o circuito detector de borda(a) borda positiva. (b) borda negativa.
A duração dos pulsos CLK* é normalmente de 2 a 5 nano-segundos ecorresponde ao atraso da porta inversora.
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Flip -flop JK síncrono com a bordapositiva do clock
única diferençaem relação aoFF S-C NOR
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Flip-flop JK síncrono com a transição negativa do clo ck
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Flip -flop D síncrono com a transiçãopositiva do clock
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Código VHDL para um flip -flop D síncrono com a borda positiva do clock
dff
RST
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Implementação de um flip -flop D a partirde um flip -flop JK
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Transferência de dados em paraleloutilizando flip -flop D
princípio de circuitos
SÍNCRONOS
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Latch D transparente(a) estrutura, (b) tabela-verdade, (c) símbolo lógico
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Formas de onda mostrando os dois modosde operação de um latch D transparente
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Atraso de propagação em FFs síncronos
Atraso de tempo entre a transição ativa do clock e o instante em que a saída comuta.
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Outros parâmetros em FFs síncronos
• Frequência máxima de clock (Fmax)
• Tempos de duração do pulso de clock (níveis alto e baixo)
• Largura de pulsos assíncronos (PRESET, CLEAR)
• Tempos de transição do clock
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APLICA ÇÃO: Flip-flop D sincronizando a habilitação de uma porta AND para o sinal de clock
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Transferência síncrona de dados realizadapor diversos tipos de FFs
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Transferência paralela do conteúdo do registrador X para o registrador Y
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Registrador de deslocamento de quatro bits
J X3
K
J X2
K
J X1
K
J X0
K
DATAIN
PULSOS DEDESLOCAMENTO
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Transferência serial de dados de um registradorX para um registrador Y
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Exemplo: microprocessador transferindo dados para u m registrador externo
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Flip-flops JK conectados para formar um contador bin ário de três bits (m ódulo 8)
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Diagrama de estados de um contador síncrono
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Flip -Flops em F PGAs
Bloco Lógico (LE) da família Cyclone IV (Altera).
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Adição binária
Existem somente quatro casos possíveis na adição bi nária:
0 + 0 = 0
1 + 0 = 1
1 + 1 = 10 = 0 + carry de 1 para a próxima posição
1 + 1 + 1 = 11 = 1 + carry de 1 para a próxima posição
A operação de adição em computadores ocorre somente entre dois números de cada vez. Isto não representa uma limitação na velocidade, visto que os processadores modernos realizam uma soma em nano-segundos.(Ex: clock > 2,5GHz).
carry
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Blocos funcionais de uma ALU
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Processo típico de uma adição binária
após ser lidoda memória
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Adição binária no sistema complemento a 2
� Calculadoras e processadores utilizam normalmente o sistema em comp. a 2 para somar e subtrair binários. O hardware é mais simples.
� As operações adição/subtração são realizadas também sobre o bit de sinal .
CASO 1: adição de 2 números positivos
Ex: +9 → 0 1001 (1ª parcela)+4 → 0 0100 (2ª parcela)
0 1101 (soma = +13)
bit de sinal(+)
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Adição binária no sistema complemento a 2
CASO 2: adição de um nº positivo e outro menor e negativo
Ex: +9 → 0 1001 (1ª parcela)- 4 → 1 1100 (2ª parcela)
1 0 0101 (soma = +5)
bit de sinalcarry desconsiderado
CASO 3: adição de um nº positivo e outro maior e negativo
Ex: -9 → 1 0111 (1ª parcela)+4 → 0 0100 (2ª parcela)
1 1011 (soma = -5)
bit de sinal(-)
D[5..0] Comp. a 2------------------------00000 010000 -1610001 -1510010 -1410011 -1310100 -1210101 -1110110 -10 10111 -911000 -811001 -711010 -611011 -511100 -411101 -311110 -211111 -1
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Adição binária no sistema complemento a 2
CASO 4: adição de dois números negativos
Ex: -9 → 1 0111 (1ª parcela)-4 → 1 1100 (2ª parcela)
1 1 0011 (soma = -13)
bit de sinalcarry desconsiderado
CASO 5: números iguais de sinais opostos
Ex: -9 → 1 0111 (1ª parcela)+9 → 0 1001 (2ª parcela)
1 0 0000 (soma = +0)
bit de sinalcarry desconsiderado
D[5..0] Comp. a 2------------------------00000 010000 -1610001 -1510010 -1410011 -1310100 -1210101 -1110110 -10 10111 -911000 -811001 -711010 -611011 -511100 -411101 -311110 -211111 -1
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Adição binária no sistema complemento a 2- observações-
� Subtração: na operação de subtração, basta converter o subtraendo para seu equivalente negativo em complemento a 2, e realizar a operação de adição.
� Overflow: se a soma produzir um resultado cuja magnitude não pode ser representada pelos bits disponíveis, o resultado estará INCORRETO.
Ex: +9 → 0 1001 (1ª parcela)+8 → 0 1000 (2ª parcela)
1 0001 (soma = -15 ???)
SINAL incorreto ! MAGNITUDE incorreta !
O overflow pode ser detectado verificando se o bit de sinal resultante tem omesmo valor dos bits de sinal dos números originais → tem que ter .
D[5..0] Comp. a 2------------------------00000 010000 -1610001 -1510010 -1410011 -1310100 -1210101 -1110110 -10 10111 -9...
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Tabela-verdade de um somador completo
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Circuito somador paralelo usando somadores completos
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Circuito de um somador completo
A B XOR0 0 00 1 11 0 11 1 0
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Mapas de Karnaughpara as saídas do somador completo
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Somador completo com registradores esinais para somar e armazenar em memória
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Somador paralelo de 4 bits – 74HC283 econexão em cascata formando um somador de 8 bits
PARALELO
os bits são somadossimultaneamente
velocidade limitadapela propagação do carry
look-ahead carry(carry antecipado)
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Somador paralelo para somar número positivo com número negativo em complemento a 2
10ns
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Somador/Subtrator paralelo usando complemento a 2
OperaçãoADD SUB
1 00 1
Neste caso, o CARRY = 1,produzindo o comp. a 2 de B.
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Símbolos IEEE/ANSI para somador completo eCI somador paralelo de 4 bits
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Contador assíncrono de 4 bits (ripple counter)
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Contador módulo 6 através do resetde um contador módulo 8 na contagem 6
como evitaro spike ?
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Diagrama de estados para o contador módulo 6
LEDs mostram oestado do contador
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Shift-registerem anel de 4 bits
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Shift-registerem anel - VHDLentity shift_reg isport(clk : in bit;
q : out bit_vector(3 downto 0));
architecture vhdl of shift_reg issignal ser_in : bit;
beginprocess(clk)
variable ff : bit_vector(3 downto 0);begin
if (ff(3 downto 1) = “000”) thenser_in <= ‘1’; -- auto início
elseser_in <= ‘0’;
end if;
if (clk’event and clk=‘1’) thenff := (ser_in & ff(3 downto 1)); -- deslocamento p/direita
end if;
q <= ff;
end process;end vhdl;
clkq3q2q1q0
ser_in ff3 ff2 ff1
q3 q2 q1 q0
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Diagrama do CI 74ALS174 esímbolo lógico
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Entrada Serial / Saída Paralela – 74ALS164
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Funcionamento do 74ALS164
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Diagrama de um decodificador
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Decodificador 3 pra 8
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Decodificador 74LS138
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Decodificador 5 pra 32 a partir de quatro 3 pra 8
A4 A30 0 →→→→ habilita Z 10 1 →→→→ habilita Z 21 0 →→→→ habilita Z 31 1 →→→→ habilita Z 4
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Decodificador BCD para Decimal
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Display de 7 segmentos
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Decodificador BCD para display de 7 segmentos
o LED acendequando a saída
estiver ativa (‘0’)
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Diagrama de um codificador
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Para uma operação adequada, apenas uma entrada deve ser ativada de cada vez.
Codificador Octal para Binário (8 pra 3)
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Diagrama funcional de um multiplexador
SELEÇÃO
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Implementação do multiplexador de 2 entradas
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Implementação do multiplexador de 4 entradas
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Multiplexador 74ALS151: 3 entradas + EN
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Multiplexador de 16 entradas a partir de dois CIs74HC151
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Demultiplexador
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Demultiplexador de 1 pra 8
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(a) E1 usada como entrada de dado. (b) Formas de onda típi cas para o código de seleção A2 A 1 A 0 = 000 mostram que O0 é idêntica a entrada de dados E1.
Decodificador 138 funcionando como demultiplexador
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Transmite o sinal de clock para um destinodeterminado pelas entradas de seleção.
Demultiplexador de clock
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Comparador de magnitude – 4 bits
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Comparador de 8 bits a partir de dois de 4 bits
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Comparador de magnitude usado em termostato digital
A B NOR0 0 10 1 01 0 01 1 0
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Três dispositivos transmitindo 1 byte para um microprocessador(apenas um dispositivo é habilitado por vez)
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Registrador tri-state 74ALS173
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Registradores tri-state conectados a um barramento de dados
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Transferência do dado 1011 do registrador Apara o registrador C
C
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Forma simplificada de mostrar a ativação de sinais nas linhas do barramento de dados
Observar o SETUP TIME e o HOLD TIME !
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Um driver de barramento octal 74HC541 conecta as saídas de um conversor analógico-digital (ADC) a um barramento de dados. A saída D0 está conectada diretamente no
barramento, mostrando o efeito das capacitâncias parasitas.
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Representação simplificada de barramento
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Representaçãosimplificada de barramento
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Registrador bidirecional conectado no barramento de dados
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Um computador geralmente usa uma memória principal de altavelocidade e uma memória auxiliar externa mais lenta.
volátil
não volátil
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Cada posição tem um endereço binário específico
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(a) Diagrama de uma memória 32 x 4(b) Configuração virtual das células de memória em 32 palavras de 4 bits.
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Visão simplificada das operações de leitura ede escrita emuma memória de 32 x 4
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Três barramentos conectando os CIs dememória principal na CPU
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(a) Símbolo de uma memória ROM t ípica(b) Tabela mostrando os dados binários de cada endereço
(c) A tabela emhexadecimal.
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Arquitetura de uma ROM 16 ×××× 8
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Temporização típica para a operação de leitura de uma ROM
Access time
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Estrutura de uma ROM, onde se usa um MOSFET para cada célula memória. Uma conexão de fonte aberta armazena‘0’; uma conexão fechada armazena‘1’.
1 0 1 0 Dado emA1A0 = 00
G
D
S
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PROMS usamfusíveis que podemser seletivamente“ queimados”(abertos) pelo usuário para programar um nível lógico 0 na célula.
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(a) Símbolo lógico para a EPROM 27C64(b) Encapsulamento típico mostrando a janela para entradade luz ultravioleta
(c) Modos de operação da 27C64.
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(a) Símbolo lógico para a EEPROM 2864(b) Modos de operação
(c) Temporização para a operação de escrita
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A complexidade e o custo das memórias semicondutorasnão-voláteis aumentamà medida que a flexibilidade no
apagamento e na programação aumenta.
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(a) Símbolo lógico para o chip de memória flash 28F256A(b) Entradas de controle (CE, OE e WE).
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Memória flash emum pen-driveUSB
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Organização internade umaRAM de 64 × 4
RAM dual-port
aplicações de alta velocidade
origem dos dados ≠ destino
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Temporização típica deuma memória RAM
(a) ciclo de leitura (b) ciclo de escrita
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RAM Estática × RAM Dinâmica
RAM Estática ( SRAM)• dados armazenados somente enquanto o CI estiver alimentado - volátil• células de memórias formadas por flip-flops• tecnologias de fabricação: bipolar, MOS ou BiCMOS• média capacidade (< 4Mbit)• alta velocidade (tempo de endereçamento ~ 10ns)
RAM Dinâmica ( DRAM)• dados armazenados somente enquanto o CI estiver alimentado - volátil• células de memória utilizam capacitores MOS para armazenar carga• necessitam sinal de refresh periódico devido à fuga de carga do capacitor• maior capacidade• menor consumo• alta velocidade de acesso com tecnologias DDR, DDR2 e DDR3
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Símbolo e tabela de modo de operação paraa SRAM CMOS MCM6264C
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Exemplo de SRAM utilizada emprojeto do CBPF
Preço Unitário = US$ 9,35 (modelo 10ns)
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Exemplo de SRAM utilizada emprojeto do CBPF
Arquitetura da memória IDT71V424
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Arranjo das células emumaRAM dinâmica de 16K × 1
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Operação de escrita →→→→ as chaves SW1 e SW2 são fechadas.
Operação de leitura →→→→ todas as chaves são fechadas, exceto SW1.
Célula de memória dinâmica
As chaves SW1 a SW4 são transístores MOSFET
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Arquitetura simplificada da DRAMTMS44100 de 4M ×××× 1
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ROMO endereçamento é direto.
Multiplexação de endereço emmemórias DRAM
DRAMComo as DRAMs apresentam alta capacidade, são necessários muitos bits de endereçamento, aumentando a dimensão dos CIs.
Para contornar esse problema, utiliza-se multiplexação de endereço.
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Temporização da multiplexação de endereço emmemórias DRAM
Row Address Strobe
Column Address Strobe
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Memória RAM de 4K X 8 conectada emuma CPU
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Sinais na operação de leituraemuma RAM dinâmica(supondo a entrada R/W (não mostrada) em nível ‘1’)
aplica linhas A8 a A15 na DRAM aplica linhas A0 a A7 na DRAMc
a DRAM coloca dados válidos na saída
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Sinais na operação de escritaemuma RAM dinâmica
R/W é pulsado paraescrever o dado
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Modo de refresh com o sinal RAS• Sempre que uma operação de leitura for realizada em uma célula, todas as célulasdaquela linha recebem um refresh.
• Refresh com RAS é o modo mais comum, utilizando um contador de endereços.
• Um Controlador de DRAM é utilizado frequentemente para controlar o processo de refresh,de forma que o endereçamento proveniente da CPU não sofra interferência do endereçamentodo processo de refresh.
• A maioria das memórias DRAM atualmente já possui circuitos de refresh internos, o queelilmina a necessidade de fornecimento externo de endereços para refresh.
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Combinando duas RAMs de 16 x 4 emum módulo de 16 x 8
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Oito memórias de 1K x 1 organizadas comouma memória de 1K x 8
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Duas memórias 16 x 4 formando uma memória de 32 x 4
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Quatro PROMs 2K x 8 organizadas para formaruma memória com capacidade de 8K x 8
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Memórias FIFO: os dados são lidos (b)na mesma ordememque foram escritos (a).
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Utilização de memória FIFO em projeto no CBPF
front-end
VME bus
DetectorPMT
ADC250MHz
front buffer
4 µs
controllogic
long buffer
2 ms
VETO
triggerlogic
timestamp
*
clock
eventbuilder
TDCdata
Módulo de aquisição de dados do Projeto Neutrinos Angra
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Utilização de memória FIFO em projeto no CBPF
Memória FIFO utilizada no Projeto Neutrinos Angra
Preço Unitário = US$ 89,95
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Utilização de memória FIFO em projeto no CBPF
Memória FIFO do Projeto Neutrinos Angra
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Método checksumpara verificaçãode erros emuma ROM 8×8
(a) ROM com dados corretos; (b) ROM com erro nos dados
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