sdnet (software defined specification environment …...networking)...

SDNet (Software Defined Specification Environment for Networking)

2014 年 4 月 japan.xilinx.com 2

業界初の「Softly」 Defined Network を実現はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

Softly Defined Network の必要性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

SDNet Specification Environment の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

SDNet を用いた次世代ラインカードと Softly Defined Networks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

SDNet の記述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

SDNet 手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

SDNet の柔軟性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

ザイリンクスの基盤テクノロジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

代替アプローチとの比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

http://japan.xilinx.com

業界初の「Softly」 Defined Network を実現

はじめにザイリンクスは、長年にわたる研究と大規模な投資の集大成となる SDNet (Software Defined Specification Environment for Networking) を発表いたしました。 SDNet は、高レベルなユーザー定義の仕様を、高度に適化された All Programmable FPGAや SoC にコンパイルすることで、高性能パケット処理システムの容易な作成を実現します。具体的には、 SDNet とザイリンクスの All Programmable デバイスを同時利用することで従来のテクノロジを根底から覆す Softly Defined Network の構築が可能となります。 Softly Defined Network は SDN 本来の目的をサポートするだけでなく、コンテンツインテリジェンスを持つソフトウェア定義のデータプレーンハードウェアをサポートすることで、市場の流れを一変する力を秘めています。

この資料は、ネットワークシステム設計者およびエンジニアリングマネージャを対象に、SDNet の豊富な機能を紹介し、SDNetを用いた技術問題の解決方法をご理解いただくとともに、終的には All Programmable でかつ Smarter な Softly Defined Networkを構築いただけるようになることを目的としています。この資料を読み進める中で、さらに特定の分野について詳しくお知りになりたい方は、 SDNet の特定機能の解説書をご参照ください。

Softly Defined Network の必要性エンドユーザーの進化し続ける要求に応えるため、ネットワークシステムベンダーは、開発サイクルを年単位から月単位へ短縮し、 SDN 等の新たなネットワークトポロジをサポートする必要に迫られています。これは、スループット、インターフェイス種別やサイズの面で異なる複数種類のラインカードが動的かつ統一的に展開されることを要求する新の over-the-topサービスにより牽引されています。一方キャリア側はプロビジョニング、管理、設備投資の簡素化に向け、 SDN や NFV など新たなネットワークアーキテクチャを模索しています。このような状況にふさわしい理想的なソリューションは、カスタマイズされたハードウェアインプリメンテーションで、ソフトウェア制御の下、イングレスからイーグレスまで、新機能の展開に対応可能な、真にプログラマブルでスケーラブルなラインカードです。

大幅な開発コストの上昇、開発サイクルの長期化、さらに元来の柔軟性の欠如から、機器プロバイダーは次世代 ASIC への移行を妨げられています。成功を収めた ASIC プロジェクトでさえ、「将来に対応する」追加リソースを備えてきたため、コスト、規模、電力のオーバーヘッドの増加が顕著です。結果的に、内部データプレーン ASIC のデータレート 50-100 ギガビット /秒超の拡張を試みたのは一部のシステムベンダーのみでした。一方、 ASSP ベンダーは新たなアプリケーションやデータレートの多様な要件によって同様の問題を抱え、マーチャントシリコンの供給ギャップを生み出しています。つまり、固定シリコンソリューションのビジネスケースは急速に消滅しつつあるのです。

ASIC、 ASSP ベンダーがネットワーク領域の課題に取り組む一方、 IT 業界は新たな境界を押し開けようとしています。設計者にとって、新しいトレンドとはハードウェアがソフトウェア制御の動的な一連の仮想サービスへと進化することにほかならず、それゆえ固定機能の ASIC や柔軟性を増したマーチャント NPU を搭載したラインカードの価値への疑念をもたらします。しかし簡素なスイッチングハードウェアのみを基盤とし、高度な機能をソフトウェアに依存したソリューションでは、非常に限られた用途以外でパフォーマンス要件を満たすことはできません。

ソフトウェアでプログラム可能な、非常に柔軟性の高いハードウェアへのニーズに対処しうる All Programmable FPGA およびSoC の持つ可能性は決して誇張され過ぎることはありません。実際、現在の All Programmable デバイスを使用したプログラマブル技術によって、イングレス (入力) からイーグレス (出力) にわたるラインカードのほぼすべての機能を、次世代ネットワークプラットフォームと関連する、必須のラインレートおよびパケット処理レートを満たしながらインプリメンテーションできます。

2014 年 4 月 japan.xilinx.com/sdnet 3

http://japan.xilinx.com/sdnet

Softly Defined Network の必要性

ザイリンクスは、次世代プログラマブルネットワーキングプラットフォームを「Softly Defined Networking」デバイスと称し、ソフトウェアおよびハードウェア両面での All Programmable な特性と、 SDN を含み、さらには超える機能への対応能力に力点を置いています。

図 1 はネットワークデバイス (スイッチ、ルーター、アプライアンス) の進化を図解しています。第一ステップは SDN (SoftwareDefined Networking) への大きなトレンドを表しています。この段階ではオープンで柔軟なソフトウェア制御が可能なものの、クローズドで、固定された単純なハードウェアとなります。第二ステップは、ザイリンクスが目指す Softly Defined Networkingへのステップです。今日の分化が進んだコンテンツ指向のネットワークが抱えるパフォーマンスやセキュリティの課題に対処する、オープンかつ柔軟で、複雑なデータプレーンが特長です。また、 SDN の限られていたサウスバウンド API がさらに豊かになり、高速データパスの大幅な再プログラミング、プログラムされたトラフィック解析のデータプレーンからの取得などが可能となります。ソフトウェア定義のデータプレーンハードウェアがもたらす利点は非常に意義深く、ネットワークの仮想化、 Network Functions Virtualization (ネットワーク機能仮想化) (NFV)、ユーザー定義のカスタマイズ機能の実現にとどまらず、ワイヤスピードの、プロトコルに依存しないサポート、柔軟性に優れた改良されたサービス品質 (QoS)、フローやセッションを意識した機能なども実現します。

革新的なザイリンクス SDNet Specification Environment は、 Softly Defined Networking への移行を支援し、ザイリンクスの AllProgrammable デバイスにおけるパケット処理機能の迅速なプロトタイピングや開発、展開を可能にします。適なプログラマブルハードウェアインプリメンテーションにパケット処理要件を自動マッピングできる高レベルな特別なアプローチの導入は、まさに業界を一変させる破壊的パワーを持つ技術といえます。

X-Ref Target - Figure 1

図 1 : Softly Defined Networking への進化

Software Defined Networks

Software DefinedControl Plane with

Network Intelligence

Fixed Data Plane Hardware

OpenX…Southbound API

“Softly” Defined Networks

Software DefinedControl Plane with

Network Intelligence

Software Defined Data Plane Hardware with Content Intelligence

OpenX…Southbound API

• Virtual Network Services

• Network Flexibility

• Holistic Management

Benefits & Capabilities

SDNet Software Defined Specification Environment

All Programmable FPGAs and SoCs

• Wire Speed, Protocol Complexity Agnostic

• Per-flow, Flexible Services Provisioning

• In-service ‘Hitless’ Updates



SDNet Specification Environment の概要

SDNet Specification Environment の概要SDNet 環境の基盤と統合開発ツールのセットによって処理された高レベルのネットワーク仕様を使用することにより、ユーザーはインプリメンテーションの詳細を含めず、自然な形式でパケット処理機能要件を記述できます。この記述はその後、ザイリンクスの All Programmable デバイス上に、適化されたハードウェアインプリメンテーションとして自動変換され、適なコスト、消費電力、性能でのラインレート性能を実現します。これこそが Softly Defined Networking の真骨頂です。

SDNet 設計環境の主要コンポーネントは次の通りです。

° 特定機能向けカスタムハードウェアコンポーネントの生成 (例 : パーシング、エディティング)

° ユーザー要件を満たすカスタムパケットデータパスハードウェアサブシステムの生成

° 生成された SDNet ハードウェアアーキテクチャ向けカスタムファームウェアの生成

° デバッグおよび検証用テストベンチの生成

SDNet 環境で生成されたパケット処理アーキテクチャは、ヒットレスアップデートをサポートしています。つまり、ラインレートサービスを一切中断することなく、パケット間のデータプレーン処理機能を変更できるのです。このようなサービス提供中のアップデートは、ユーザーが SDNet を介して仕様変更することで生成されるカスタムファームウェアアップデートを通じて実現されます。

SDNet には、その他のザイリンクスの適化されたネットワーキング向け SmartCORE™、コネクティビティ向け LogiCORE™、外部メモリ制御、エンベデッドプロセッサとの統合も含まれています。これは業界トップのザイリンクス Vivado® 設計環境に、 SDNet を結合することで実現しました。

SDNet 環境は、ユーザー提供のコンポーネントの統合が可能なオープンエンド型です。

° 緊密なハードウェア統合 : ユーザーエンジンを SDNet にインポート

° 外部ハードウェア統合 : ユーザー IP ブロックと完全な SDNet ハードウェアブロックとのリンク

° ソフトウェア統合 : ユーザーソフトウェアと SDNet 管理 API とのリンク

革新的な SDNet の主な機能および利点は次の通りです。

表 1 : 主要な SDNet 機能

機能利点

高レベル仕様インプリメントされるサービスを、 FPGA 設計の専門知識がなくてもシステム設計者が正確に指定可能

ワイヤスピードでの処理次世代データセンタ、エッジ、メトロ、およびコアネット

ワークに必要なビットおよびパケットレートを実現

1G から 400G までスケーラブルなラインレート同一コードで、レート要件をサポートするハードウェアアー

キテクチャへの自動コンパイルを実施

カスタマイズされたハードウェアアーキテクチャ無駄のない最適なリソース利用 : 最低コスト、消費電力の AllProgrammable デバイスの実現を目指す

All Programmable デバイスベース業界トップのシリコンテクノロジによるインプリメンテー

ションで最適な 1 ワットあたりのプログラマブル性能を提供

ヒットレスサービスプロビジョニング迅速なコンパイルによって、インストレーション時のサービ

ス中断なしで、サービス提供中にアップグレードが可能

オープンエンドな枠組み「企業秘密」のコンポーネントと非ネットワークコンポーネ

ントのシームレスな統合を保証



SDNet を用いた次世代ラインカードと Softly Defined Networks

SDNet を用いた次世代ラインカードと Softly Defined Networks図 2 は、標準的なラインカード上で SDNet が実現できる機能の例を示します。

図 2 のように、All Programmable デバイスから、オプティクスと外部メモリを除く次世代サービスをすべてサポートするラインカードが実現できます。事実、 SDNet 仕様環境は、 All Programmable ラインカードを実現するだけでなく、その実用性も確保しています。上記のブロック図内の、パケット処理とプログラマブルなトラフィックマネージャの両方から成るカスタムデータプレーンは、 SDNet 環境から指定できます。また、上記のように、 MAC、 PC、 FEC およびファブリックインターフェイスコアも、ザイリンクスの広範な SmartCORE のネットワーキングライブラリから供給できます。さらに外部メモリインターフェイスを含む別のベーシックインターフェイスコアも、同様にザイリンクスの LogiCORE IP ライブラリからの供給が可能です。

SDNet 仕様環境の極めてユニークな機能は、サービス提供中のヒットレスアップデートをサポートするデータパス処理機能の生成機能です。これにより、標準 SDNet API を用いたソフトウェアコントローラから、様々なラインカードコンポーネントに対して新しい機能や性能をアップデートできます。アップデート用ソフトウェアは、エンベデッドソフトプロセッサまたは外部プロセッサ上で実行でき、アップデート対象がザイリンクスの Zynq® All Programmable SoC の場合は、デバイスのエンベデッド ARM® プロセッサ上でソフトウェアを実行できます。このように、 SDNet は、 Softly Defined Networking の構築を支援するための「ソフトウェア制御の下でのハードウェアのプログラマビリティ」という付加機能を提供しています。


図 2 : SDNet Softly Defined ラインカードの例

Optics

MACPCS

/FEC

ProgrammablePacket Processor

External Memory

Backplane

ProgrammableTraffic Manager

Hierarchical QoS

Per-flow GranularityFabric

I/F

Softly Defined Line Card

Parsing Embed. Search Editing

External Memory Interfaces:DDR4, RLDRAM, QDR, SERIAL

LogiCOREsSmartCOREs

SmartCOREs

External TCAM

External TCAM InterfaceFPGA/SoC

SmartCORE



SDNet の記述

図 3 は、ネットワーク内の SDNet ベースのソリューションの異なる展開例を示しています。

SDNet の記述コンピュータサイエンスの発展により、機械でどのように実行するかではなく、人間の言葉で何をすべきか記述する方向へとさらに抽象化が進んでいます。この典型的な例として、ベースとなるデータベースの実現方法を記述せずに、自然な形式でデータベースクエリを表現する SQL 記述と、特定デバイス上でのページの表示方法の詳細を記述せずに、 web ページの外観をテキストマークアップで表現する HTML 記述の 2 つが挙げられます。これらの記述は、特定のアプリケーション分野にカスタマイズされたドメイン固有言語で記述されるため、制限のない自然言語と標準コンピュータプログラミング言語との間に実用的な妥協点を見出した形になっています。

パケット処理における特定プロトコルの要件は通常、 Internet Requests for Comment (RFC) 文書や ISO 規格文書などのように英語で記述されています。ただし、これらはその後、手動で低レベルかつインプリメンテーションに特化した記述に変換し、汎用プロセッサや専門ネットワークプロセッサ、またはカスタム ASIC 向けに設計されたハードウェア上でどうパケット処理を実行するか記述する必要があります。

パケット処理に関わる機能分類は比較的少ないため、ネットワーキングの専門家が自然な方法で、パケット処理を記述できる、カスタマイズされたアプローチの一つの良い適用対象です。 SDNet がまさにこの役割を果たします。加えて、 SDNet は、要求仕様を効率的なインプリメンテーションに変換およびマッピングする適化コンパイラを提供し、ユーザーに高度な生産性をもたらすことで、基礎となる適切な FPGA 技術をターゲットとした柔軟で適化されたハードウェアインプリメンテーションの実現を支援します。


図 3 : SDNet ベースのネットワーク展開の例

Metro Core

MBH

Access Aggregation

DSL

32:1ONU

Data Center

MDU

SiSi

SiSi

SiSi

�

�

�

�

� �

�

�

�

�

�

�

�

�

�

��

�

�

�

�

OLT

DSLAM

Eth. Aggr.

Eth. Aggr.

Edge Router

Edge Router

Edge Router

DCSwitch

Aggr. Switch

Aggr.Switch

Aggr. Switch

Core Router

Core Router

DC Switch

Transp.Switch

Transp. Switch

Transp.Switch

Transp.Switch

Core Router

WAN Switch

WAN Switch

�

� �

�

SDNet Target Application



SDNet の記述

SDNet を用いることで、ユーザーは、パーシング、編集、検索、および QoS ポリシーエンジンなど、多様なパケット処理エンジンの動作を記述できます。さらに、パケットデータフローとインターコネクトされた、よりシンプルなサブエンジンに関してエンジンを階層的に記述することも可能です。これらのサブエンジンにはユーザー提供のエンジンを含めることができます。SDNet の記述にはインプリメンテーションの詳細は一切含まれず、これによりユーザーは再プログラミングなしで設計の性能、電力、リソースを拡張できます。 SDNet はまた、特定のネットワークプロトコルに限定されません。

図 4 に、Ethernet のパケットヘッダーを解析するパケットパーシング関数の一部を例示します。図 5 は、これに対応する SDNet記述です。一般的な解析プロセスは、特定のセクションタイプ (ヘッダー、トレーラー、またはその他関連するパケットのパートなど) と予測されるパケット内の、特定のビットオフセットにおいてオペレーションを実行し、次のセクションに移動するか、処理が完了していれば終了するというものです。この例は、特定の Ethernet ヘッダーフィールドがどのように抽出され、12 タプルに置かれるかを表しています。これは後に接続された検索エンジンによって分類に使用されます。

完全なパケットパーサーには、類似するクラスの一群が含まれており、プロトコルヘッダータイプあたり 1 つのクラスがあります。各クラスには、対象となる次のヘッダーのトラバーサルルールを定義するメソッドとともに、ヘッダー形式の宣言が含まれます。すなわち、タイプとパケット内オフセットです。パケットの編集にも、パケットのヘッダーまたはトレーラーの同様のトラバーサルが実行されるか、またはヘッダーもしくはトレーラーの挿入、削除が含まれる場合もあります。


図 4 : パーシングの例 : ETH ステップ

Inputs

• Packet

• Section type: ETH (= Ethernet)

• Bit offset in packet

• 12-tuple: fields

Outputs

• Packet (unchanged)

• Next section type: VLAN or IP, or done with error code 1

• Next bit offset in packet: 112 (= 48+48+16) bits later

• 12-tuple: fields with dmac, smac and type set



SDNet の記述


図 5 : ETH パーシングの SDNet コード

class OF_parser::ParsingEngine (9000,4) {

// Tuple class for extracted data class Flow :: Tuple(inout) { struct flow_s { // OpenFlow 12-tuple port:3, dmac:48,smac:48,type:16, // Eth vid:12,pcp:3, // VLAN sa:32,da:32,proto:8,tos:6, // IP sp:16,dp:16 // TCP } } Flow fields;

// Section class for Ethernet header class ETH :: Section { struct {dmac:48, smac:48, type:16} method update = { fields.dmac = dmac, fields.smac = smac, fields.type = type } method move_to_section = if (type == 0x8100) VLAN else if (type == 0x0800) IP else done(1); method increment_offset = size(); }

// VLAN, IP, TCP classes follow ... // Similar style to ETH class

}


図 6 : MPLS_LSR システムの SDNet コード

class MPLS_LSR::System { // Input and output interfaces Packet_input instream; Packet_output outstream;

// Sub-engines MPLS_Classifier classifier; Secret_Sauce relay; MPLS_Editor editor;

// Interconnections method connect = { classifier.packetin = instream, relay.in = classifier.packetout, editor.packetin = relay.out, editor.fields = classifier.fields, editor.op = classifier.op, outstream = editor.packetout }}

// ...

class Secret_Sauce :: UserEngine { Packet_input in; Packet_output out;}



SDNet の記述

ユーザーは、多様なコンポーネントのサブエンジンをパケットデータフローのマクロアーキテクチャにインターコネクトすることでエンジンを構成できます。記述されたインターコネクトパターンは、どのような有向非巡回グラフにも適合します。3 つのコンポーネントのサブエンジンからエンジンを構成した例を図 7 に、対応する SDNet 記述を図 6 に示します。SDNet 記述は、エンジン間のデータフローのみを示し、インプリメンテーションの詳細は一切含みません。この SDNet コードフラグメントには、入出力インターフェイスのみで特徴付けられる、ユーザー提供エンジンの記述も含まれます。ここでは、パケット分類結果によって実行されるパケット編集の前に、ユーザーエンジンがメインパケットストリーム上でなんらかのカスタム変換を加えます。この例では、エディタは 1 つのパケットストリーム入力に加えてさらに 2 つのデータタプルストリーム入力を持っています。

構成手法は、分散型検索エンジンにおける SDNet の中心的アプローチです。 SDNet に含まれる検索エンジンには 3 つのクラスがあります。

° コンテンツアドレッサブルメモリ (完全一致)

° 長プレフィックス一致エンジン

° 三値連想メモリ (ワイルドカード一致)

SDNet 記述では、ユーザーは検索エンジンのサイジング、つまり、キーおよび結果の幅、ルックアップテーブルの深さなどを指定できます。その後これらのエンジンはアプリケーションの必要に応じて、全体的なシステムデータフローアーキテクチャの中に統合され、これによって全体的な検索機能が特定のアプリケーション向けに適化されます。

アプリケーション向けにカスタマイズされた検索エンジンの代表的な組の使用例 :

° Ethernet 宛先アドレスルックアップ用完全一致 CAM : 64K エントリ、 48 ビット幅

° Ethernet ソースアドレス学習用完全一致 CAM : 4K エントリ、 48 ビット幅

° IPv4 宛先アドレスルックアップ用長プレフィックス一致 : 64K エントリ、 32 ビット幅

° IPv6 宛先アドレスルックアップ用長プレフィックス一致 : 8K エントリ、 128 ビット幅

° ACL ルックアップのための 3 値 CAM : 4K エントリ、 112 ビット幅

これは、 Ethernet、 IP、 TCP、 UDP パケットの包括的処理における大きな特徴となるでしょう。各検索エンジンは、正確なアプリケーション要件に応じ個別にサイジング、適化されています。さらに関連パケット処理エンジンとの直接カップリングによりボトルネックを回避しています。


図 7 : エンジン構成の例 : MPLS_LSR システム

relay

classifier

MPLS_Classifier MPLS_Editor

instream outstreampacketout

fields

op op

packetin packetout

fields

packetin

editor

outin

Secret_Sauce



SDNet の記述

サービス品質 (QoS) に対しても、インターコネクトされたポリシーエンジンを構成することで同様のアプローチを採用しています。求められるサービスプロビジョニング、すなわち、フロー数、階層のレベル数は、高粒度のポリシング、シェーピング、スケジューリング、アカウンティング、または輻輳管理、各フローのアルゴリズムの選択などとともに、設計者が指定できます。全体的な QoS ポリシー機能は特定のアプリケーション用に適化され、自動生成される SmartCORE 内で、フロー分類およびパケットマーキングのための関連パケット処理とともに、カプセル化されます。

図 8 に、 1 つのパケットが QoS 階層の複数のレベルをトラバースする際に、フロー単位で維持されるケースがあるポリシーの組み合わせ例を示します。ポリシングプロファイルが選択され (ここでは Two-Rate Three-Color マーキング)、適切な輻輳回避策が割り当てられます (ここでは、重み付きランダム初期検知 (WRED) と階層レベル間のフロー制御)。発信パケットのシェーピングプロファイルが選択され (ここでは、 Dual Leaky Bucket (デュアルリーキバケット ))、その後スケジューリング規則が適用されます (ここでは、 Strict Priority Plus)。

つまり、 SDNet 仕様は、ユーザーにとって自然かつ短く簡単にする一方、カスタマイズされた FPGA インプリメンテーションは、効率的かつ高速で極めて消費電力の少ないパケット処理を実現しています。

ユーザー仕様によって生成される SDNet パケット処理データプレーンハードウェアは、すべてのパケット処理機能のヒットレスアップデート等、コントロールプレーンソフトウェアからアクセス可能な広範な管理機能のスタブ生成、トラフィック統計収集およびカスタムスケッチによって補完されます。このように、 SDNet は、真の Softly Defined Networking、すなわち付属の制御ソフトウェアおよび適化されてプログラマブルなハードウェアを提供します。これらすべてはこの高レベルかつインプリメンテーションに依存しない仕様からもたらされるものです。


図 8 : ポリシーエンジン作成の例

srTCM

trTCM

mefTCM

Precision

Red

WRED

Tail Drop

FC

Precision

Token Bucket

Leaky Bucket

Single: CIR

Dual: CIR-PIR

SP

RR

WRR

DWRR

SP + [any]

QoS: Deterministic and Precise, Dynamically Controlled

Congestion Avoidance Shaping SchedulingMetering/

Policing



SDNet 手法

SDNet 手法図 9 は SDNet を使用した全体的な設計フローを示しています。 SDNet 記述から始まり、結果としてザイリンクスの All Programmable デバイスを構成するビットストリームが得られます。

第 1 ステップは、 SDNet コンパイラを使用して、必要なハードウェア機能の RTL レベルの記述を生成することです。ユーザーは、パフォーマンス (スループットとレイテンシ) 要件とランタイムプログラマビリティ要件を追加情報としてコンパイラに提供します。これらはコンパイラ生成する適化されたハードウェアアーキテクチャに影響を及ぼすものです。レジスタ転送レベル (RTL) のハードウェア記述に加え、コンパイラは、ソフトウェア制御機能、デバッグおよび検証インフラのスタブを生成します。

第 2 ステップは、基盤となるザイリンクスの Vivado 設計ツールを使用することです。これは 2 つの主要な機能を持ち、 1 つ目は、 SDNet コンパイラが生成した RTL レベルアーキテクチャ記述を、適化されたザイリンクスの FPGA インプリメンテーションに変換することです。 2 つ目は、このサブシステムを他の SmartCORE や LogiCORE と統合して完全なシステムを構築すること、および、選択したザイリンクスの All Programmable デバイスファミリ製品に、適化された終的なビットストリームを生成することです。

システムの統合機能により、 SDNet データプレーン処理機能をより大きなシステムの一部として組み込むことができます。例えば、他のユーザー供給コンポーネント、特に SmartCORE および LogiCORE が Ethernet や Interlaken 接続、または外部 DRAM、TCAM メモリにアクセスするように連結させるコンポーネントが挙げられます。

SDNet はまた、様々なレベルのデバッグと検証用インフラを提供します。 SDNet データプレーンへ入力する (またはオプション的に SDNet データプレーンの出力と想定する ) テストパケット群は、コンパイラで生成することも、ユーザーが供給することもできます。テストパケットは以下の 3 つのレベルで適用できます。

° SDNet 仕様の解釈

° SDNet コンパイラが生成した RTL レベル記述のシミュレーション

° ネットワークテスト装置を使用した終インプリメンテーションのハードウェア検証

テストパケットに加え、対応する検索エンジンルックアップテーブルの内容も、コンパイラでの生成またはユーザーによる供給のいずれも可能です。

SDNet 設計フローの全体的な効果は、シームレスにユーザーの高レベルなパケット処理要件の仕様を取り込み、自動的にカスタマイズにより適化された SmartCORE にマッピングすることです。


図 9 : SDNet 設計フロー

SDNetSpecification

40GB

100GB

Optimized SmartCORE

RTL

OptimizedSmartCOREExecutable

ProductConcept

1GB

10GB

SDNet Arch. Record

API

LogiCORESmartCORE

3rd Party CORESW Function

Softly Defined Line Card

XILINX All Programmable

FPGA or SoC

SDNet Compiler

Vivado Des.Suite



SDNet の柔軟性

SDNet の柔軟性SDNet の持つ大の価値は、ザイリンクスの All Programmable デバイステクノロジによって正確なラインカードデータプレーン要件を満たした適化されたハードウェアを提供できることにあります。新たなビットストリームの生成や All Programmableデバイスの再構成などの設計変更を、物理的なハードウェアを変更することなくフィールドで実施できる基本設計フローを採用しています。

SDNet は、 All Programmable デバイスの再構成のみならず、ラインレートで処理中のパケット間に実施可能な、ソフトウェア制御のヒットレスアップグレードもサポートしています。つまり、 1 つのパケットが変更前の設計仕様で処理された後、次のパケットが変更後の設計仕様で処理できるような、迅速な作成およびアップグレードが実施できるのです。図 10 は本機能を適用した設計フローの拡張版を示しています。

主な追加機能としては、パケット処理データプレーンの高粒度な機能を多数構成できるファームウェアを SDNet コンパイラが生成できる機能があります。ファームウェア操作とそのバイナリエンコーディングは、生成されたアーキテクチャの各コンポーネント向けに、コンパイラによって完全にカスタマイズされています。これにより深いレベルの処理を実現しています。非常に低レベルのファームウェアについても SDNet 記述から自動生成され、ユーザーからは見えない設計です。

図 10 に示すように、コンパイラは実行と実行の間の SDNet アーキテクチャの記録を保持しています。これにより、生成されたアーキテクチャとそのファームウェアの詳細が保持されます。ユーザーが、アップデートした SDNet 記述を入力して再実行すると、コンパイラは、新たなハードウェアを生成せずファームウェアアップデートのみで対応可能か、またはハードウェア(およびファームウェア) の再生成が必要かを判断します。通常、ラインカードが処理するプロトコルの追加削除などの中規模アップデートはファームウェアアップデートのみで対応可能です。

ファームウェアとアーキテクチャは、ともに SDNet のコンパイラで生成され、緊密に連携しています。これによりパケットフローを一切中断せずにファームウェアを変更して実際に使用されるようにするヒットレスアップグレードが可能になります。このように、企業は一切のサービス中断なく、大規模なサービスアップグレードを実施できます。この革新的な開発は SDNetテクノロジのユニークな性質と、ザイリンクスの All Programmable デバイスによる高レベル仕様の組み合わせによって達成されました。


図 10 : SDNet の設計およびアップデートフロー

SDNetSpecification

40GB

100GB

Progr.SmartCORE

RTL

Progr.SmartCOREExecutable

ProductConcept

1GB

10GB

Updated SDNet Descr.

SDNet Arch. Record

CPU File System

Firmware Image

Auto generated

In-Service Update

API

Softly DefinedLine Card

LogiCORESmartCORE

3rd Party CORESW Function

XILINX All Programmable

FPGA or SoC

SDNet Compiler

Vivado Des.Suite



ザイリンクスの基盤テクノロジ

ザイリンクスの基盤テクノロジザイリンクスの All Programmable デバイスは、1 ギガビット /秒から数 100 ギガビット /秒にわたるフルラインレートを処理する多様なネットワークプロトコル処理を可能にする、完全なラインカードデータプレーンプロセッサをインプリメントできます。 FPGA の機能がこの水準に到達するまでには、全体的視点から多様な問題の解決を目指し、広範な領域にわたる専門知識と何百人年分の作業を投入してきました。今日の FPGA 機能はまさにその集大成といえます。

次世代のパケット処理が求める極めて厳しい要件を満たすプログラマブルデバイスの設計時に発生するシステムレベルの問題は非常に手強いものです。マルチギガビットレート、小レイテンシで先端の SerDes 接続を介して、テラビットものデータを FPGA に流入/流出させなければなりません。その際、サブナノ秒領域のチップ全体のクロックスキューとジッタバジェットで、ワイヤスピードで稼働するパケット処理コンポーネントを介して 2048 ビット幅以上にも達する内部バスへのファンアウトなど、すべてを非常に少ない電力で実現することが求められます。

All Programmable Logic Device の 7 シリーズと、新たに導入された UltraScale™ ファミリ製品により、ザイリンクスは、困難なワイヤスピードのデータ処理要件に対処する業界トップの広範な新テクノロジを取り揃えました。28nm Virtex®、Kintex® および Artix® ファミリは、 28 ギガビット /秒をサポートするトランシーバー、統合された PCIe3.0 コントローラ、完全に商用化された 3D IC ベースの製品、統合された ARM の Cortex A9 処理サブシステムをもつ Zynq All Programmable SoC などの、ネットワーキングに欠かせない広範な機能をサポートしています。幅広いポートフォリオは、ネットワークのコアからエッジにわたるネットワーキング機器の適な適合、性能、統合に不可欠なシリコンプラットフォームを提供します。

7 シリーズファミリでの成果を礎に、ザイリンクスは次世代のネットワーキングアプリケーションの課題解決にさらなる焦点を置いた UltraScale ファミリを導入しました。 UltraScale は ASIC クラスのシステムレベルの性能を持ち、前例のないレベルの統合と機能を提供する、業界初かつ唯一のアーキテクチャです。 UltraScale アーキテクチャは、モノリシックから 3D IC までのスケーリングに加え、20nm プレーナから 16nm FinFET テクノロジへ、そしてその先も見据えたスケーラビリティを提供します。

UltraScale アーキテクチャは、ザイリンクスの Vivado Design Suite との分析的な同時適化によって、これまで不可能であった方法でインテリジェントに従来のボトルネックを解決しながら、大量のルーティング容量を提供します。この設計の相乗効果により、性能を低下させることなく、 90% を超えるデバイス使用率を実現します。

多様な次世代のネットワーキングアプリケーション要件に対応するため、 UltraScale ファミリには以下のような広範な機能および性能が含まれてきました。

° マルチテラビットのスループットを低レイテンシで実現する、ワイドバス向けに適化された大容量データフロー対応

° ダイ間帯域幅におけるステップ機能により第二世代 3D IC システム統合に加えて新 3D IC の全体メモリ向けに適化したインターフェイス

° 次世代 DDR4 メモリやハイブリッドメモリキューブテクノロジもサポートする大容量 I/O およびメモリ帯域幅

° 複数領域をもつ ASIC ライクなクロッキングで、低消費電力のクロックネットワークを実現し、クロックスキューを低限におさえた高性能なスケーラビリティ

° 複数のハード化された ACIS クラスの 100G Ethernet、 150G Interlaken および PCIe コア

表 2 に、 7 シリーズと UltraScale ファミリの概要を示します。

表 2 : 7 シリーズと UltraScale ファミリの概要データ

Zynq-7000 Artix-7 Kintex-7 Virtex-7 Kintex UltraScale

Virtex UltraScale

ロジックセル 277,400 215,360 477, 760 1,954,560 1,160,880 4,407,480

ブロック RAM 3Mb 13Mb 34Mb 68Mb 76Mb 115Mb

DSP スライス 2020 740 1,920 3,600 5,520 2,880

DSP 性能 (対称 FIR) 2622 GMACs 930 GMACs 2,845 GMACs 5,335 GMACs 8,180 GMACs 4,268 GMACs

トランシーバー数 16 16 32 96 64 104



ザイリンクスの基盤テクノロジ

ザイリンクス SDNet ソフトウェア環境はザイリンクス Vivado Design Suite 上に構成され、Design Suite と対象デバイスの分析的な同時適化で All Programmable アーキテクチャファミリの性能を大限に引き出します。これにより、任意のデータプレーン処理機能に対するソリューションを、真に適化されたコスト、性能、消費電力で実現します。これは SDNet 仕様が、高レベルでインプリメンテーションに依存しない言語であり、ユーザーが適切なデバイス、適切な機能を自動的に選択できるためです。

SDNet はまた、大規模なシステムを構築する際の IP コア統合時間の短縮を可能にする、 Vivado IP インテグレーター (IPI) とも連携が可能です。IPI は Vivado の統合された設計環境上に構築された、デバイスとプラットフォームに配慮したインタラクティブな環境であり、インテリジェントな主要 IP インターフェイスとの自動接続やワンクリックでの IP サブシステム生成、リアルタイム設計ルールチェック、およびインターフェイス変更を伝えることをサポートし、さらに強力なデバッグ機能を備えています。 IPI は、 Vivado 設計ツールによって設計と IP の構成の正確性を確保します。 IPI を使用することで、正しさを検証しながら系統的な開発ができます。設計チームは、インターフェイスレベルで作業することでより迅速に複雑なシステムの組立てができ、 IPI の組み込み自動インターフェイス、デバイスドライバーとアドレスマップ生成機能で、さらに設計組立プロセスを加速します。

SDNet を使用して構築したサブシステムは、 SmartCORE IP コアとしてパッケージ化が可能で、さらに、生成した SmartCOREを、 IPインテグレーターによって別のザイリンクス SmartCORE や LogiCORE、 3rd パーティ Alliance Core およびユーザーの IPコアと組み合わせることで、より大規模なシステムを構築できます。これに、エンベデッドプロセッサコアで実行されるソフトウェアコンポーネントを含めることもできます。このように、 SDNet の専用機能は他の処理ドメインに特化したパワーツールと組み合わせて使用できます。

トランシーバーの速度 12.5Gb/s 6.6Gb/s 12.5Gb/s 28.05Gb/s 16.3Gb/s 32.75Gb/s

トランシーバーの帯域幅 (フルデュプレックス)

400Gb/s 211Gb/s 800Gb/s 2,784Gb/s 2,086Gb/s 5,101Gb/s

メモリインターフェイス (DDR3) 2,400Mb/s 1,066Mb/s 1,866Mb/s 1,866Mb/s 2,133Mb/s 2,133Mb/s

メモリインターフェイス (DDR4) - - - - 2400Mb/s 2400Mb/s

PCI Express® インターフェイス x8 Gen2 x4 Gen2 x8 Gen2 x8 Gen3 x8 Gen3 x8 Gen3

アナログミクストシグナル XADC XADC XADC XADC System Monitor System Monitor

AES 構成有有有有有有

I/O ピン 470 500 500 1,200 832 1,456

I/O 電圧 1.2V - 3.3V 1.2V - 3.3V 1.2V - 3.3V 1.2V - 3.3V 1.0 - 3.3V 1.0 - 3.3V

7 シリーズおよび UltraScaleファミリのさらなる詳細については japan.xilinx.com をご参照ください。

表 2 : 7 シリーズと UltraScale ファミリの概要データ (続き)

Zynq-7000 Artix-7 Kintex-7 Virtex-7 Kintex UltraScale

Virtex UltraScale



http://japan.xilinx.com

代替アプローチとの比較

代替アプローチとの比較図 11 は、ラインレートデータパス処理要件の提供における、 SDNet の主要機能と代替案のアプローチを比較したものです。

結論は、 SDNet は、適なリソースによるインプリメンテーションが実現できるということです。つまり、固定のプロビジョニング技術で課題となる、未使用の無駄なリソースが回避できます。さらに、適な設計でのインプリメンテーションが可能です。固定されたアーキテクチャのテクノロジより、より問題に対応したパケットフローアーキテクチャが実現できます。さらに、性能要件のスケールアップおよびスケールダウンのどちらにも同一の SDNet パケット処理仕様を使用できます。

ザイリンクスがゼロから取り組んで SDNet に導入したこれらの特長は、ネットワーク仮想化やネットワーク機能、それらのネットワークをソフトウェアで定義することが一層重視される時代において大変意義深いものです。ハードウェアに必要な性能を提供するだけでなく、機能、プロビジョニング、プロトコル、および規格の急激な変化に対処する柔軟性を備えた SDNetは、次世代テクノロジとして他を圧倒しています。


図 11 : 代替アプローチと SDNet 機能の比較

SDNet Alternative 1 Alternative 2

Description Portability

Packet Processing Flow

Lookup Tables

QoS Policies

Proprietary IP

No ChangeTo Scale Performance

Define OptimalPacket Flows

ConfigureAs Required

Feature RichGranular QoS

Integrated Hardware - 1ICBest Fit

HardwareRe-Design

Fixed Pipeline:Hard to Map

Same Size Tables:Waste Resources

Not Optimal;Scaling Challenges

Hardware: Two-ICsOverhead

Low-LevelRewrite

Multi-thread:Resource Conflicts

Shared Table:Access Conflicts

Fixed QoS:Inflexible

Software on Chip:Low Performance

X

Y X z

?

Flow bundles

END

END

END

Z



まとめ

まとめザイリンクスの SDNet Specification Environment は、ネットワーキングシステム設計者が、 SDN や Softly Defined Networks ベースの製品を始めとした、新しく革新的な製品を容易に作成することを可能にする破壊的パワーを持つ技術です。 SDNet は、超高速ラインレートでのデータ送受信能力や、全レベルのネットワークで要求されるラインカードデータパス処理機能を持つザイリンクスの All Programmable デバイスの豊富な機能から大いなる恩恵を受けています。SDNet のブレークスルーは、「いかにインプリメンテーションするか」ではなく「何が必要か」の仕様書を作成し、非常に高レベルな設計手法によって、原料シリコンの性能を幅広いユーザーが容易に活用できるようにしたことです。この手法は、新しいシステムコンポーネントを生成するスマートなコンパイルと、標準ネットワーキング機能向けに適化された SmartCORE のライブラリを組み合わせたものです。ヒットレスなフィールドアップグレード実行機能に加え、ソフトウェア定義のコントロールプレーンにネットワークインテリジェンスを提供し、ソフトウェア定義のデータプレーンにコンテンツインテリジェンスを提供することによって、SDNet は、タイムトゥーマーケットとリスクを縮小し、保守性と拡張性を高めています。つまり、 SDNet はネットワークシステム設計者の生産性を加速しつつ、 SDN に向かう業界トレンドに対応するための鍵なのです。

SDNet に関する詳細は、寄の営業所または japan.xilinx.com までご連絡ください。



sdnet (software defined specification environment …...networking)...

Documents