高エネルギー物理学実験のためのsoi技術を用いた...

高エネルギー物理学実験のためのSOI技術を用いた PIXOR半導体検出器の基礎的研究

~ Basic study of the PIXOR semiconductor detector

for the high energy physics experiments based on the SOI technology ~

東北大学素粒子実験研究室

博士課程前期2年篠田直幸

修士論文発表会 1 2014/2/17

目次

I. イントロ(P3 ~ )

SOI検出器

Belle II実験と崩壊点検出器

II. 高エネルギー加速器実験へ向けたPIXORの開発(P8 ~ )

Pixel型とStrip型半導体検出器の比較

PIXORの開発

III. PIXOR1の性能評価試験(P13 ~ )

IV. PIXOR2の性能評価試験(P23 ~ )

V. まとめ

修士論文発表会 2 2014/2/17

SOI(Silicon On Insulator)検出器

2014/2/17 修士論文発表会 3

産業界では標準的なSOI基板の支持基板層をセンサー層として利用

50~725mm

200nm

~50nm

センサー

BOX(SiO2)

回路

p+ n-

金属ビア

読み出し回路とセンサー層が一体化 →モノリシック型検出器回路層とセンサー層のSiO2による絶縁 →SOI CMOS構造（回路）

断面図

特徴

高抵抗Si

低抵抗Si

センサー(Si )

絶縁層(SiO2) 回路(Si)

金属ビア

p+ n-

※N型センサーの場合

断面図高抵抗Si

低抵抗Si

SOI検出器のメリット：モノリシック型

2014/2/17 修士論文発表会 4

ハイブリッド型モノリシック型

金属ビア数10mm

センサー層

回路層

絶縁層

モノリシック型：センサー層と回路層が一体化した構造

• 物質量、コストの低下 • センサー寄生容量が小さく、高いゲインを得る • 位置分解能の制限が緩和

Sensor Contact

1mm

Transistor

SOI検出器のメリット：SOI CMOS構造

2014/2/17 修士論文発表会 5

Bulk CMOS SOI CMOS

SOI CMOS構造：回路層のトランジスタが絶縁層により完全分離

• リーク電流が少なく、低消費電力 • 放射線耐性:SEE(Single Event Effect)とラッチアップに耐性

• 動作可能な温度範囲が広い(4 ~ 570K)

~ 4mm 50nm

200nm

Belle II実験と崩壊点検出器

2014/2/17 修士論文発表会 6

Super KEKB 加速器 Belle II 検出器

ダンピングリング

Belle II 検出器

電子銃

陽電子源

e+

e-

Belle II実験（2010年終了のBelle実験のupgrade）（2016年稼働予定）

電子(7GeV)、陽電子(4GeV)を衝突させ、多量のB中間子対を生成

稀崩壊モードにおけるCP対称性測定、CKM行列の精密測定

崩壊点検出器

B中間子や2次粒子の崩壊点を精度良く測定する

崩壊点検出器

(PXD + SVD)

飛跡検出器

(CDC)

電磁カロリメーター

(ECL)

KL, m検出器

(KLM)

PID

(TOP + ARICH)

7GeV : e-

4GeV : e+

崩壊点検出器への応用

2014/2/17 修士論文発表会 7

Silicon Vertex Detector(SVD) （第3層～第6層）

Pixel Detector(PXD) （第1層、第2層）

Belle II崩壊点検出器

Belle II SVD最内層は占有率（= 反応したCH数/全CH数）が6.7%と高い

• SVDでのHit情報（粒子の飛跡）を用いて、全時間・全ピクセルでの

情報を取るPXDでのバックグラウンド除去

SOI検出器の導入により最内層における更なる占有率

e+

e-

Layer # IPからの距離(mm) 占有率

6 140 0.9%

5 115 1.3%

4 80 2.7%

3 38 6.7%

2 22 ~1%※

1 14 ~1%※

Belle II PXD + SVDのジオメトリ

要求項目 SOIの目標数値 SOIの性能

高速動作 42.4MHz ○

高い位置分解能 ~10mm ○

低物質量 50mm ○

放射線耐性 33Mrad以上

(10years)

△（○）

※ある条件下におけるシミュレーション値

PIXOR(PIXel OR)の開発

• Pixel型とStrip型半導体検出器の比較

• PIXOR(PIXel OR)の開発

• Belle II SVD最内層とのパラメータ比較

2014/2/17 修士論文発表会 8

Pixel型とStrip型半導体検出器の比較

• Pixel型 • Strip型

2014/2/17 修士論文発表会 9

メリット • 占有率が小さい • ゴースト発生なしデメリット • 位置分解能に制限(Onセンサー) • 読み出しに時間がかかる(Offセンサー)

メリット • 位置分解能が小さい • 読み出し時間が短いデメリット • 占有率が大きい • ゴーストHitが発生

各ピクセルからの情報を同時に処理したいが、1Pixelに1つの処理回路では

位置分解能の都合上、回路面積が限られてしまう

位置分解能と回路面積の両立を図りたい

PIXOR(PIXel OR)の開発

• PixelとStripの中間構造をとる検出器

• 信号検出のフロー

1. センサー部で生じた電離電荷をX/Y方向へ2分割する

2. 各X・各Y毎に信号のORを取る

(PIXOR構造)

3. ORをとった信号はそれぞれ

Super Pixel (n×nピクセルの集合体)

上にある2n個の処理回路にて処理される

2014/2/17 修士論文発表会 10

4OR PIXORの場合

16pixels 8circuits

n×n 個のpixel上に必要な処理回路数が、n2 2n 個にまで減少

1つの処理回路を複数ピクセルで共有することで

高い位置分解能（低い占有率）と複雑な回路機能を搭載可能

PIXORのBelle II SVD最内層導入へ向けて

2014/2/17 修士論文発表会 11

センサータイプ DSSD PIXOR(16OR)

ピッチ f:50, z:160 (mm) f:35, z:70 (mm)

センサー厚 320 mm 50 ~ 100 mm

動作CLK 31.8 or 42.4 MHz 42.4 MHz

Max Trigger Latency 5 ms (@31.8MHz) 12 ms(@42.4MHz)

位置分解能 f:~12, z:~25 (mm) f:10.1, z:20.2 (mm)

占有率 6.7 % 0.035 %

Belle II SVD最内層にPIXORを導入した際のパラメータ

PIXOR DSSD + APV25

• 生じたイベントと外部から発行されるトリガー信号との比較を行い、物理データの取得を行う

• イベント選別を行うトリガー信号は外部の演算装置にて、イベントの~5ms(Trigger Latency)後に発行される@ Trigger rate 30kHz

Belle IIのトリガー・DAQシステム

読み出し回路構成

• アナログ回路部

– Pre-Amp + Shaperによる信号の増幅・整形、DiscriminatorによるHit信号のバイナリ化

• デジタル回路部

– SYNC Discriminatorからの信号をPIXOR内部のCLKに同期 + 1CLKに整形

– SEQ 使用するカウンターの制御

– HTC Trigger Latency時間の間、データを保持する

– TRC 外部トリガーとの比較を行い、デジタル値としてHit信号を出力

2014/2/17 修士論文発表会 12

1CHの読み出し回路(PIXOR1CH)

SYNC SEQ HTC TRC

センサー電極

試作機PIXOR1性能評価

• PIXOR1概要

• 測定のセットアップ

• Discriminator評価試験

• Double SOI PIXOR1評価試験

2014/2/17 修士論文発表会 13

試作機PIXOR1

2014/2/17 修士論文発表会 14

6mm

6mm

デジタルTEG

アナログ TEG

大面積TEG 基本情報 • 0.2mm 全空乏化型 SOI CMOSプロセス

• チップサイズ 6mm2

（有感領域 4.5mm2）

• ピクセルサイズ 25mm(f)×40mm(z)

• センサー厚 260mm

搭載TEG(Test Element Group)

• アナログTEG(4×4ピクセル:4OR構造)

PIXOR処理後のShaper出力確認

• デジタルTEG

各デジタル回路の動作確認

• 大面積TEG(16×16ピクセル:16OR構造)

アナログ~デジタル一連の動作確認

アナログTEG デジタルTEG

大面積TEG

PIXOR1CH

性能評価試験セットアップ

• PIXORのパラメータ設定（測定CHの選択など）はPCにて行う

• HDL(Verilog HDL, VHDL)を用いたUser FPGAへの制御ロジック書き込み

2014/2/17 修士論文発表会 15

SEABAS Sub Board

User FPGA SiTCP PIXOR

専用評価ボード(Sub Board)と汎用読み出しボード(SEABAS)を用いた測定環境を構築

PC制御

Ethernetケーブル

データ

動作制御・パラメータ

PIXOR電源

これまでのPIXOR1の研究結果

• PIXOR構造動作試験

– 109Cdを用いた信号の2分割確認

X/Y方向でほぼ同じ信号波形を

出力

PIXOR構造を含むアナログ回路部の正常動作を確認

• デジタル回路動作試験

– 1CH読み出し回路のデジタル

回路部における一連の動作試験

Trigger Latency後のトリガー生成、Hit信号出力を確認

デジタル回路部の正常動作を確認

2014/2/17 修士論文発表会 16

これまでPIXOR1の試験結果をここにまとめる。

109Cd線源による応答確認デジタル回路部動作結果

400nsec

Trigger Latency

(360nsec)

これまでの課題（アナログ回路編）

• 応答波形のVback依存

– 高いセンサーバイアス(Vback)

において、Shaper出力の

パルス幅の拡がりが見られた

– 不感時間を招くため対策が必要

2014/2/17 修士論文発表会 17

パルス幅が増加している

(1nsec ~2nsec)

テストパルス応答波形

時間(s)

×10-6

Vback = 100V

Vback = 50V

Vback = 30V Vback = 10V


Vback = 0V

出力(V)

• Circuit On Sensorでの波形未確認

– 回路面積を有効に使うためには、Circuit On Sensorが理想的

– しかし、PIXOR1ではOn Sensorの

テストパルス応答が見られなかった

Off Sensorでの応答波形の確認を行った

Circuit Off Sensor Circuit On Sensor

PIXOR構造処理回路 PIXOR構造 + 処理回路

これらの解決をDouble SOI構造、を新たに導入することにより目指しました。

Double SOI構造とその導入目的

• Double SOIとは

– SOIの絶縁層に新たにSi層(Middle Si)を導入した構造。一定の電圧を印加することで TID(Total Ionizing Dose)効果やクロストークを抑制する。

2014/2/17 修士論文発表会 18

Double SOIによるクロストーク抑制

Middle Si

Vback

Vmid

• Double SOI PIXOR1の目的

I. 高いセンサーバイアスによる

ダイオードへの影響を遮蔽

応答波形のVback依存性解消

II. Circuit On Sensor構造でのセンサー・

回路間の電気的干渉（クロストーク）

を防ぐ

応答波形の観測が可能に

I. ダイオードの保護 Ⅱ. 寄生容量による電気的干渉を抑制

Circuit Off Sensor Circuit On Sensor

寄生容量

Double SOIを用いたVback依存性測定

• 測定条件

– 入力電圧 TIN = 100mV(2,500e-),

– センサーバイアス Vback = 0V, 3V, 5V, 10V, 30V, 50V, 100V

Vback = 100Vにおいても応答波形、ゲインは安定している

2014/2/17 修士論文発表会 19

ゲインのVback依存

Vback依存、クロストークを解決 Double SOIによるCircuit On Sensor構造の安定動作を実証

~ 130mV/e-

時間(s)

Vback(V)

×10-6

Gain

(mV

/e-)

Vback = 100V

Vback = 50V



Vback = 0V

応答波形のVback依存出力(V)

これまでの課題（大面積TEG）

• 大面積TEGの目的

– 各CHのノイズレベルを測定し、適切な閾値を設定することでMIPシグナルの観測を行う

2014/2/17 修士論文発表会 20

• Discriminatorの異常な振る舞い

– 各CHのノイズレベルを評価する際にDiscriminatorの異常な振る舞いを確認

– MIP検出に適切な閾値を設定

出来ない

その原因特定を行った

正常なCHにおけるノイズレベル分布

s = 9.67(mV)

242(e-)

ノイズレベル(mV)

ノイズレベル評価試験

• 入力電圧を入れずに、各閾値に対し1000回のDiscriminator応答を測定

DiscriminatorがHitと判定した割合を評価した

相補誤差関数Erfc(x)を用いた評価を行い、ペデスタル値mとノイズsを測定する

一部異常な分布を示すCHが存在問題解決に取り組んだ

2014/2/17 修士論文発表会 21

𝘹: 入力閾値

𝑡 = 𝑥 − 𝜇

2 𝜎

閾値(mV)

判定確率

理想的なノイズ判定確率分布

m

s

判定確率

閾値(mV)

判定確率

閾値(mV)

うねり

カウント1000

ノイズレベル評価試験

2014/2/17 修士論文発表会 22

• 対策1：他CHのDiscriminatorからの干渉

対象CHのみを動作させる設定に変更

うねり改善前改善後

うねりの割合カウント1000

全てのCHを動作 32.3% 1%

1CHのみ動作 7% 20%

• 対策2：電源が共通であることの影響

アナログとデジタルで電源を分離（Discriminatorの設定は1CHのみの動作設定）

カウント1000

うねりの割合カウント1000

電源共通 12.5% 14.6%

電源の分離 1.5% 9.4%

時間1 時間2

再現性アリ

再現性ナシ

試作機PIXOR2性能評価

• PIXOR2概要

• アナログ回路評価試験

• デジタル回路評価試験

2014/2/17 修士論文発表会 23

試作機PIXOR2

2014/2/17 修士論文発表会 24

6mm

6mm

デジタル TEG

アナログTEG

大面積TEG

基本情報(PIXOR1からの変更点)

• ピクセルサイズ 35mm(f)×70mm(z)

搭載TEG

• アナログTEG(16×16ピクセル:16OR)

Pre-Amp, Discriminatorもモニター可

• デジタルTEG

PIXOR1CHをまとめる機能(PIXORSP)

を搭載

• 大面積TEG

アナログ ~ デジタル一連の動作を確認

PIXOR2はPIXOR1のデジタル回路機能、ピクセル構成をより実機仕様に

改良したチップ

変更点 PIXOR1 PIXOR2

ピクセル数 25mm(f)×40mm(z) 35mm(f)×70mm(z)

OR数 4OR (4×4ピクセル) 16OR (16×16ピクセル)

アナログ回路モニタ端子 Shaper Pre-amp, Shaper, Discriminator

デジタル回路試験対象 PIXOR1CHのみ Super Pixel単位で試験

デジタル回路評価

• 実機仕様に向けた7つの回路機能を搭載

– トリガーに一致したHitの検出

SYNC, SEQ, HTC（カウンタ×2 New） + TRC, PIXOR1CH

– 各CHで検出したHitをSuper Pixel内でまとめる機能(New)

SPQR(Queue Register), SPAR(ARbiter), PIXORSP

• PIXOR2デジタル回路構成

2014/2/17 修士論文発表会 25

PIXOR1CH

PIXOR1CH (SYNC,SEQ,

HTC+TRC)

#1

#2

#32

SPQR SPAR

PIXORSP

PIXOR1CHからの

Hitアドレスを1CLKずつ出力

50MHzの動作CLKで正常動作を行うか動作試験を行った

（Belle II実験での要求CLKは42.4MHz）

PIXOR1CH

4段のFIFO 各CHのHit

をまとめる

Trigger Latency 後にHit情報を出力

PIXOR1CH

Trigger Latency として6CLKを設定

デジタル回路評価 (PIXOR1CH)

1. DIS_HITの入力により対応

するカウンタがTrigger Latency

時間をカウントダウン開始する

カウンタが2個ついているため、

連続Hitにも対応

2014/2/17 修士論文発表会 26

測定結果@50MHz

DIS_HIT

SYNC_HIT

LOAD1

RST

CLK

LOAD2


1. SYNC_HITの入力により対応


時間をカウントダウン開始

2. Trigger Latency時間をカウントするカウンタ値が1になると

リセット信号(CNT_RST)がHighになる

2014/2/17 修士論文発表会 27

測定結果@50MHz

DIS_HIT

SYNC_HIT

LOAD1

CNT_RST1

6CLK

RST

CLK


1. SYNC_HITの入力により対応


時間をカウントダウン開始

2. Trigger Latency時間をカウントするカウンタ値が1になると

リセット信号(CNT_RST)がHighになる

3. TRGとCNT_RST信号が一致した時のみ、PIXOR1CHの出力であるTRG_HITがHighになる

（カウンタ値が0でHit信号が出力）

50MHzにおけるPIXOR1CHの

正常動作を確認

2014/2/17 修士論文発表会 28

測定結果@50MHz

DIS_HIT

SYNC_HIT

LOAD1

CNT_RST1

RST

CLK

TRG

TRG_HIT

デジタル回路評価 (PIXORSP)

• 確認項目

– Hitアドレスの1CLK毎の出力

– FIFOがFULLでのHit情報を受け付けない

2014/2/17 修士論文発表会 29

データの流れ

4段のFIFO Hitアドレスへの

変換&出力

トリガー一致

Hitの選択

Discriminatorからの

Hit(DIS_HIT[31:0])

CLKの流れ

データの流れ

FIFO読み出し信号

(TRG_SHIFT)

読み出し許可信号

(SP_GRANT)

トリガー&書き込み信号

(TRG)


2014/2/17 修士論文発表会 30

Discriminator からの出力

入力信号出力信号

Hitアドレス

X方向アドレス読み出し中

FIFOを全て使用中

FIFOからの読み出し信号

トリガー信号


リセット信号

動作CLK : 50MHz

6CLK


2014/2/17 修士論文発表会 31


Hitアドレス : 0


トリガー信号


リセット信号


2014/2/17 修士論文発表会 32


Hitアドレス : 1


トリガー信号


リセット信号


2014/2/17 修士論文発表会 33


Hitアドレス : 2


トリガー信号


リセット信号


2014/2/17 修士論文発表会 34


Hitアドレス : 3


トリガー信号


リセット信号


2014/2/17 修士論文発表会 35


最後のイベント(DIS_HIT[10])を取り込むとFIFOが満杯になってしまう Hit情報は捨てられるため出力されない


トリガー信号


リセット信号

?


2014/2/17 修士論文発表会 36


50MHzにおけるPIXORSPの

正常動作を確認


トリガー信号


リセット信号

まとめ

Belle II実験の崩壊点検出器導入を目指すSOI検出器:PIXORの性能評価を行った

• PIXOR1

– ノイズレベル測定で異常な現象を見つけ、その一部には対処出来たが高い

閾値でのノイズが発生する課題に対してはまだ完全に解決されていない

– Double SOIを用いたCircuit On Sensor構造の安定動作を確認

• PIXOR2

– 16OR構造では寄生容量増加によるゲインの低下を確認した

– 実機仕様に近いデジタル回路は50MHzでの正常動作を確認

Belle II実験でも動作することを実証

2014/2/17 修士論文発表会 37

バックアップ

PIXORロードマップ

Belle II崩壊点検出器 PXD+SVD

SVDの物理

TID効果

Double SOI PIXOR1の測定結果

Discriminator

PIXOR2アナログ回路試験

2014/2/17 修士論文発表会 38

PIXOR2デジタル回路動作結果

PIXORロードマップ

• 2014年2月時点でPIXOR3まで存在している。

2014/2/17 修士論文発表会 39

PIXOR1 PIXOR2 PIXOR3

ピクセルサイズ 25mm(f)×40mm(z) 35mm(f)×70mm(z) 35mm(f)×70mm(z)

チップサイズ 6mm 6mm 6mm

搭載TEG アナログ、デジタル、大面積TEG

アナログ、デジタル、大面積TEG

大面積TEGのみ

総ピクセル数 2,688(=162×4×7)

その他デジタル回路機能がより増強

p型Double SOI基板対応

Belle II崩壊点検出器 PXD + SVD

• Pixel Detector

– 8×106 pixels

– 位置分解能※ ~ 15 mm

– 時間分解能 ~ 20 msec

• Silicon Vertex Detector

– 22×104 strips

– 位置分解能 ※~ 12 / 25 mm

– 時間分解能 ~ 3 nsec

• PXDとSVDの組み合わせにより、崩壊点検出器として優れた性能を発揮する

2014/2/17 修士論文発表会 40

Silicon Vertex Detector (SVD) 4 layers of DSSDs

Pixel Detector (PXD) 2 layers of DEPFET pixels

※VCI 2013 スライドより

SVDの物理

2014/2/17 修士論文発表会 41

• SVDはKsなどの比較的寿命の長い粒子の崩壊点を測定する

• b s g遷移や、B Ks h gの再構成など、Ksは新物理の探索に有効である

• b s g遷移

– ループを回る思い新粒子探索に有用

– 新物理モデルに強い制限を与える

tanb

• B Ks h g崩壊

– 標準模型で抑制されているB・反B中間子の干渉を探索することで新物理を探索する

Total Ionizing Dose(TID)効果

2014/2/17 修士論文発表会 42

Total Ionizing Dose(TID) 効果

BOX層に蓄積したホールを、 Middle Siに補償電圧を印加することで影響を抑える (back channelの形成を抑える)

SiO2

+ + + + +

Middle Silicon

補償電圧

Back channel

閾値シフトの補償

Dose[kGy] V

th[V

]

Vmid = -5V

Vmid = 0V

preirrad

ホールトラップによる閾値変動が負電圧を印加することで、未照射時にほぼ等しくなっている

N33_IONVT_ST _L0.35_w5

Discriminator回路

2014/2/17 修士論文発表会 43

Discriminator回路図

閾値(Vth)

Shaper出力

CSR[3:0]

CSR[3:0]によって電流量を調節するPMOSトランジスタ

Double SOIのVback依存性測定

• Middle Siに0.2Vを印加し、Vbackに対する応答波形の変化を測定した。

– 印加電圧 : Vback = 0, 3, 5, 10, 30, 50, 100V

– 入力電圧:TIN = 100mV (2,500e-に相当)

2014/2/17 修士論文発表会 44

Single SOI時に見られたパルス幅の増加は確認されなかった。

Double SOIにより解決出来た。

しかし、一部CHに振動を確認

適切なバイアス電流値には個体差があると考えられる。

Middle Siへの印加電圧依存測定

• Middle Siに印加する電圧を変化させ、Vbackに対するゲインの変化を

測定した。

– 印加電圧 : Vback = 0, 3, 5, 10, 30, 50, 100V

: Vmid = -0.2, -0.1, 0, 0.1, 0.2V

2014/2/17 修士論文発表会 45

Vmidを正に振った時の方がゲインは安定していることが分かる。

ダイオードが閾値を超え、安定して電流を流すようになったと

考えられる。

Double SOIによる90Sr線源応答結果

2014/2/17 修士論文発表会 46

90Srによる応答波形

X方向

Y方向

• Double SOI構造でCircuit On Sensor

構造である、計数型SOI検出器での線源応答確認は初である。

PIXOR2アナログ回路概要

• 2DIODE構造 • 2PREAMP構造

2014/2/17 修士論文発表会 47

アナログTEG構造

2DIODE構造

2PREAMP構造

Circuit Off

Sensor

Circuit

On

Sensor

PIXOR1にて、その正常動作を確認された構造。

PIXOR2では小型のダイオードを使用（ピクセルサイズを稼ぐため）

PIXOR構造により、信号電荷が減少するのを懸念したために導入した構造

2分割後、各方向(X/Y)にPre-Ampを設置

PIXOR2 アナログ回路評価

• アナログ回路部ゲインのVback依存性を測定した

– 入力電圧 TIN = 200mV

– センサーバイアス Vback = 0V, 3V, 5V, 10V, 20V

高いVbackにおけるゲインの低下、アナログブロックゲインが

非常に小さいことが判明（PIXOR1の1/10以下に）

2014/2/17 修士論文発表会 48

Pre-Ampゲイン Pre-Amp + Shaperゲイン

~10mV/e-

• Pre-AmpゲインのVback依存高電界によるダイオードへの影響

• Pre-Amp + Shaperゲインの低下配線長増加(4OR16OR)による寄生容量の増加

Circuit On Sensor + Double SOI構造を用いての、Vback依存の解決と

ゲインの回復確認が必須

SYNCの動作結果

2014/2/17 修士論文発表会 49

SEQの動作結果

2014/2/17 修士論文発表会 50

HTC + TRCの動作結果

2014/2/17 修士論文発表会 51

SPQRの動作結果

2014/2/17 修士論文発表会 52

SPARの動作結果

2014/2/17 修士論文発表会 53

高エネルギー物理学実験のためのsoi技術を用いた...

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