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UltraScale アーキテクチャ SelectIO リソース

ユーザーガイド

UG571 (v1.12) 2019 年 8 月 28 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2019 年 8 月 28 日 1.12 第 1 章: 「UltraScale アーキテクチャの概要」の第 5 パラグラフを更新。「I/O タイルの概

要」を更新。表 1-48 に DQS_BIAS を追加。

第 2 章: 「VARIABLE モード」に遅延比レジスタに関する注記を追加。表 2-22 の

TX_CNTVALUEIN[8:0] の説明に VT 補正に関する注記を追加。表 2-26 の

CNTVALUEIN[8:0] の説明に VT 補正を使用した遅延の変更に関する注記を追加。

付録 B: 「参考資料」に『Zynq UltraScale+ RFSoC 製品データシート : 概要』 (DS889) を追加。

2019 年 7 月 2 日 1.11 第 1 章「SelectIO インターフェイスリソース」。「DQS_BIAS」の N 側と P 側を更新。

表 1-75 に LVDS_PRE_EMPHASIS および EQUALIZATION 属性を追加し、Vivado® Design

Suite バージョン 2019.1.1 でのこれらの属性について説明。

第 2 章「SelectIO インターフェイスロジックリソース」。表 2-11、表 2-15、表 2-24、お

よび表 2-26 の CE ポートと CE および LOAD ポートに注記を追加。表 2-23 の

TX_DELAY_VALUE 属性の COUNT モードを更新。図 2-29 の I/O を更新。「DQS_BIAS」

を更新。「レシーバーのセットアップ」を更新。図 2-29 の見出しを更新。

2019 年 1 月 16 日 1.10 第 1 章「SelectIO インターフェイスリソース」。「LVDS および LVDS_25」を更新。

第 2 章「SelectIO インターフェイスロジックリソース」。コンポーネントプリミティブ

のポートの説明を変更。 168 ページの COUNT モードリセットシーケンスから

IDELAYCTRL の基準クロックを削除。「リセットのリリース」で、 EN_VTC を

IDELAY/ODELAY に適用。「ネイティブ入力遅延タイプの使用」で、 EN_VTC を

RXTX_BITSLICE に適用することを明確化。表 2-25 で、

IS_CLK_INVERTED/IS_RST_DLY_INVERTED 属性を修正。 8 タップを大として、遅延

を 1 ～ 8 タップに変更できることを明確化。

2018 年 6 月 12 日 1.9 第 1 章「SelectIO インターフェイスリソース」。「DQS_BIAS」を更新。 Vivado® Design

Suite 2018.1 から、 DQS_BIAS 属性はセルではなくポートに設定する必要があります。ド

ライバーとレシーバーが同じ電圧レベルでなければならないという注記を追加。表 1-48

に後の行 (OUTPUT_IMPEDANCE) を追加。図 2-20 「COUNT モードにおける高速変

更」を削除。

第 2 章「SelectIO インターフェイスロジックリソース」。表 2-4 を更新。表 2-39 ～

表 2-61 の予約ビットとデフォルト値をわかりやすく変更。

第 3 章「HD I/O リソース」。見出し「ZHOLD」を追加。「DDR 出力 (ODDRE1)」を更新。

UltraScale アーキテクチャ SelectIO リソース 2UG571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=User_Guides&docId=UG571&Title=UltraScale%20%26%2312450%3B%26%2312540%3B%26%2312461%3B%26%2312486%3B%26%2312463%3B%26%2312481%3B%26%2312515%3B%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28UG571%29&releaseVersion=1.12&docPage=2

2018 年 2 月 7 日 1.8 第 2 章で、 BITSLICE と波形情報を更新。図 2-2、図 2-12、図 2-13、図 2-15 および

図 2-20 を変更。図 2-20 の RXTX_BITSLICE を ISERDES に変更。 COUNT モードにおけ

る高速変更の情報と図 2-22 を追加。図 2-20 および図 2-25 を更新。図 2-37、図 2-40、お

よび図 2-41 を更新。表 2-18 の値と説明を変更。「コンポーネントモードのリセットシー

ケンス」を更新。表 2-19 「I/O バンクによる双方向サポート」を追加。 300 ページの注意

と 301 ページのヒントを更新。 309 ページの注意を更新。表 2-22 でポート RX_RST、FIFO_RD_EN および TX_RST を更新。表 2-22 で属性 RX_REFCLK_FREQUENCY と TX_REFCLK_FREQUENCY を更新。表 2-24 でポート RST を更新。表 2-26 でポート RST を更新。表 2-28 でポート RST を更新。表 2-29 で属性 REFCLK_FREQUENCY を更新。

表 2-30 「BITSLICE_CONTROL のポート」で REFCLK ポートを更新。表 2-31「BITSLICE_CONTROL の属性」で REFCLK_SRC 属性を更新。表 2-38 でポート RIU_WR_EN を更新。表 2-40、表 2-58、および表 2-60 を更新。

2017 年 7 月 28 日 1.7 資料全体を UltraScale™ および UltraScale+™ デバイス向けに更新。複数のビットスライ

スの属性表に SIM_DEVICE 属性を追加。

第 2 章: BITSLICE_0 の制限事項を含め、全体的に説明を明確化。コンポーネントプリミ

ティブおよびネイティブプリミティブで変更を繰り返す必要がある場合の遅延ラインの

手順を更新。コンポーネントプリミティブのポートの説明と属性を更新。ネイティブプ

リミティブのポートの説明と属性を更新。

表 2-2 に IS_C_INVERTED、 IS_CB_INVERTED を追加。表 2-4 に IS_D1_INVERTED、

IS_D2_INVERTED を追加。レイテンシを説明するための波形を追加 (図 2-12、図 2-13)。

CLK_B の説明を更新 (表 2-6)。 IS_CLK_INVERTED、 IS_CLK_B_INVERTED、

IS_RST_INVERTED および SIM_DEVICE を追加 (表 2-7)。OSERDES のレイテンシを追加

(図 2-14)。表 2-9 の T の説明を更新。 IS_CLK_INVERTED、 IS_CLKDIV_INVERTED、

IS_RST_INVERTED、および SIM_DEVICE を追加 (表 2-10)。「IDELAYE3」のセクション

で TIME モードの場合の REFCLK_FREQUENCY の要件を更新。 RST、 EN_VTC、

DELAY_VALUE、および DELAY_FORMAT の説明を更新 (表 2-12)。SIM_DEVICE を追加

(表 2-12)。遅延の手順で変更を繰り返す必要がある場合の VARIABLE および

VAR_LOAD の変更方法を追加 (IDELAY、 ODELAY、および「ネイティブ入力遅延タイ

プの使用」の DELAY_TYPE の説明)。 RST および EN_VTC の説明を更新 (表 2-15)。

UltraScale+ デバイスの DELAY_VALUE を更新 (表 2-16)。 SIM_DEVICE を追加 (表 2-16)。

VARIABLE モードの波形に変更を繰り返す場合の波形を追加 (図 2-24)。表 2-18 を追加。

「コンポーネントモードのリセットシーケンス」から DELAY_TYPE = FIXED を削除。

図 2-26 に 1 つの MMCM クロックからの BUFGCE_DIV を使用する場合を追加。クロッ

ク出力に関する MMCM の説明と図 2-27 を追加。「ニブル内でのネイティブモードと非

ネイティブモードの I/O の混在」の REFCLK_FREQUENCY の要件を更新。

RX_BITSLICE (図 2-37、図 2-38) および TX_BITSLICE (図 2-40、図 2-41) のレイテンシの

波形を追加。図 2-42 に変更を繰り返す場合の波形を追加。表 2-23 の説明を更新し、

TX_OUTPUT_PHASE_90 の制限事項を追加。表 2-23 に UltraScale+ デバイスの値と

SIM_DEVICE を追加。表 2-25 に UltraScale+ デバイスの値を追加。表 2-25 に

SIM_DEVICE を追加。表 2-26 の T、 TBYTE_IN の説明を更新。表 2-27 に UltraScale+ デ

バイスの値を追加。表 2-27 に TX_OUTPUT_PHASE_90 の制限事項を追加。

TX_BITSLICE_TRI のレイテンシの図 (図 2-56、図 2-57) を追加。表 2-29 に UltraScale+ デ

バイスの値および TX_OUTPUT_PHASE_90 の制限事項を追加。 SIM_DEVICE を追加

(表 2-29、表 2-31)。リセットシーケンス中のストローブ信号の動作を強調表示 (図 2-60

のようにリセットに保持するかビットスリップを使用)。複数バンクにまたがるインター

フェイスおよび 1 つのバンクで複数のインターフェイスを使用する場合のネイティブ

モードのブリングアップを追加。表 2-23 に SIM_DEVICE を追加。 RIU レジスタ 0x37、

0x38、および 0x39 を追加 (表 2-58、表 2-59、および表 2-60)。





2016 年 10 月 25 日 1.6 第 1 章: 「HP I/O バンクでのみ使用可能な DCI」を更新。「I/O バンクにおけるキャリブ

レーションなしの終端」、「IBUF_IBUFDISABLE」、「IBUF_INTERMDISABLE」、

「IBUFDS_DIFF_OUT_IBUFDISABLE」、「IBUFDS_DIFF_OUT_INTERMDISABLE」など

セクションを更新。

第 2 章: 内容を明確にするためにすべて書き換え。「コンポーネントプリミティブ」の

IDELAY_CTRL を IDELAYCTRL に置き換え。「ネイティブプリミティブ」を書き換え

て、サブセクションを更新。ポートの表 (表 2-22、表 2-24、表 2-26、および表 2-30) に同

期クロックドメインの列を追加。

注記: 第 2 章全体の構成が変更されたため、前バージョンの図や表番号が変更および削除され、本

改訂履歴の表の後続列の参照箇所は、印刷されたバージョンでのみ有効とみなします。

第 3 章: 「HD I/O バンクの機能」および「HD I/O インターフェイスロジック」を更新。

2015 年 11 月 24 日 1.5 Virtex® UltraScale+™ ファミリ、 Kintex® UltraScale+ ファミリ、および Zynq®

UltraScale+ MPSoC を追加。

第 1 章: 「IBUFDS_DPHY」、「OBUFDS_DPHY」、および「MIPI D-PHY」セクションを追

加。表 1-75 の OBUFDS_DPHY のスルーレートを更新。表 1-77 の注記 5 に

MIPI_DPHY_DCI 規格の説明を追加。表 1-78 の注記 6 に MIPI_DPHY_DCI 規格の説明を

追加し、 MIPI のスルーレートを FAST に変更。

第 2 章: 図 2-58、図 2-68、および図 2-69 を更新。

第 3 章「HD I/O リソース」および HD I/O に関するすべての説明を追加。

2015 年 11 月 3 日 1.4 注記: 表と図の番号は 1.4 バージョンでのみ有効です。

第 1 章: 「差動 I/O 規格における内部差動終端の動作」を追加。

第 2 章: IDELAYE3 セクションの説明を更新。表 2-11 および表 2-15 の RST ポートの説明

を更新。表 2-18 および表 2-22 の Q[7:0] の説明を更新。図 2-22 の DATAOUT の矢印の方

向を逆転。図 2-34 に TX_RST を追加。図 2-36 の入力を T_BYTE_IN から

T_BYTE_IN[3:0] に変更。表 2-26 および表 2-28 の RIU_VALID ピンの説明を更新。表 2-33

のバイパス 15:9 がサポート外となる。コンポーネントモードのリセットシーケンスを

更新。ネイティブモードのリセットシーケンスを更新し、ネイティブモードの

BITSLICE シーケンスの図を削除。図 2-12 の SDR モードで使用される OSERDES の図を

更新。 FIFO の説明を更新。表 2-18、表 2-20、表 2-22、表 2-24 の順番を図に合わせて変

更。図 2-47 のデータ型を更新。図 2-50 の BITSLICE の番号を更新。

2015 年 5 月 29 日 1.3 注記: 表と図の番号は 1.3 バージョンでのみ有効です。

第 1 章: 「SelectIO ピンの電源電」セクションを更新。「コンフィギュレーション中および

コンフィギュレーション後の I/O のステート」セクションを追加。一部のバンクの固有

の DCI 要件を更新。図 1-28 を差し替え。「VREF および内部 VREF」セクションを更新。

「トランスミッタープリエンファシスおよび LDS トランスミッタープリエンファシス」

セクションを更新。「DATA_RATE」セクションを追加。表 5-1 に注記 6 を追加。表 1-52

および表 1-53 にスルーレートを追加。表 1-55 を更新 (注記 4 と注記 5 を追加)。表 1-56

を更新し、表 1-57 を追加。次の表の前のテキストに説明を追加し、各表を更新: 表 1-59、

表 1-61、表 1-63、表 1-65、表 1-67、表 1-69、表 1-71、表 1-73、表 1-77。

第 2 章を全体的に書き換え (レジスタインターフェイスユニット、ビルトインキャリブ

レーション (BISC)、およびクロッキングの考察事項にセクションを追加)。





2014 年 8 月 18 日 1.2 注記: 表と図の番号、およびページ番号は 1.2 バージョンでのみ有効です。

SelectIO リソースの概要セクションおよび SelectIO プリミティブの下の IBUF_ANALOG

の説明を分かりやすく変更。 28 ページと 32 ページの分割終端 DCI の ODT に設定可能な

値から RTT_NONE を削除。表 1-2 に注記 1 を追加。 HSUL_12 および DIFF_HSUL_12 の

説明を更新。表 1-48 の HSUL_12 ODT の説明を変更。表 1-52 および表 1-53 を移動。

表 1-55 に注記 3 を追加。

表 2-12 の REFCLK_FREQUENCY を更新。表 2-17 の REFCLK を更新。表 2-15 の DDR

モードを変更。表 2-16 の REFCLK_FREQUENCY を更新。表 2-8 で DDR の 2:1 の比率を

削除。表 2-27 の CTRL_CLK を更新。表 2-19 の REFCLK_FREQUENCY を更新。





2014 年 5 月 8 日 1.1 注記: 表と図の番号は 1.1 バージョンでのみ有効です。表 1-1 および注記 3 に機能を追加。「前世代」セ

クションとの相違点を訂正。さまざまなセクションで OUTPUT_IMPEDANCE 属性に関する説明を明

確化。 DCIUpdateMode オプションのデフォルト値を ASREQUIRED に変更。表 1-9 の下に例を追加。

IBUFDSE3 プリミティブおよび IOBUFDSE3 プリミティブから VREF 調整を削除。42 ページの SelectIO プリミティブに IBUF_ANALOG、 IOBUF_INTERMDISABLE、および IBUFDS_DIFF_OUT_INTERMDISABLE を追加。第 1 章の全体で、 IBUFG (クロック入力バッファー ) を削除して図 1-18 を更新、 IBUFGDS (差動クロック入力バッファー ) を削除して図 1-22 を更新、およ

び IBUFGDS_DIFF_OUT (相補出力を備えた差動クロック入力バッファー ) を削除して図 1-23 を更新。

次に示すセクションの説明、図、表を更新。 BUF_IBUFDISABLE、

IBUF_INTERMDISABLE、 IBUFE3、 IBUFDS_DIFF_OUT_IBUFDISABLE、

IBUFDS_IBUFDISABLE、 IBUFDS_INTERMDISABLE、 IBUFDSE3、 IOBUF_DCIEN、

IOBUFE3、 IOBUFDS、 IOBUFDS_DCIEN、 IOBUFDS_DIFF_OUT、

IOBUFDS_DIFF_OUT_DCIEN、 IOBUFDS_INTERMDISABLE、

IOBUFDS_DIFF_OUT_INTERMDISABLE、 IOBUFDSE3、 HPIO_VREF、

IBUF_LOW_PWR 属性、 Output Slew Rate 属性、 Differential Termination 属性、 Internal

VREF、 DQS_BIAS、 Transmitter Pre-Emphasis、 LVDS Transmitter Pre-Emphasis、 Receiver

EQUALIZATION、 LVDCI (Low-Voltage Digitally Controlled Impedance)、 HSLVDCI

(High-Speed LVDCI)、 HSTL (High-Speed Transceiver Logic)、表 1-49、表 1-50、表 1-52、

表 1-53、表 1-56、および図 1-83。

IBUFDS_DIFF_OUT_IBUFDISABLE、 IOBUF_INTERMDISABLE、 Source Termination

Attribute (OUTPUT_IMPEDANCE)、表 1-13、表 1-14、および VREF_CNTR を追加。

表 1-20、表 1-21、表 1-22、表 1-24、表 1-36、表 1-37、表 1-44、表 1-45、表 1-48、

表 1-51、および表 1-78 の HP I/O バンクプリミティブに MEDIUM 属性を追加。表 1-55

の列を変更。 127 ページに DQS_BIAS に関する説明を追加。 132 ページおよび表 A-1 を

含むその他の表で、 SUB_LVDS_25 を削除して SUB_LVDS に置き換え。表 1-73 から属性

を削除。同じバンク内で複数の I/O 規格を併用する場合の規則の説明を更新。表 1-77 に

注記 3 と 4 を追加。表 1-78 に注記 5 を追加。第 2 章への変更の詳細は、次のページに続

きます。

図 2-2 を更新。 IDELAYE3 および ODELAYE3 の説明を更新。表 2-17、表 2-1 を更新。

表 2-12、表 2-16、表 2-19、および表 2-21 の DELAY_VALUE (DELAY_VALUE_EXT)、

DELAY_FORMAT、および UPDATE_MODE に関する説明を分かりやすく変更。表 2-7

で、 DATA_WIDTH の説明を更新。表 2-5 の「使用する SerDes 出力のデータビット」を

更新。表 2-16 および表 2-4 にタイプ列を追加。表 2-28 で、 RIU_VALID ポートの説明と

ポート幅を更新し、 BIT_CTRL ポートの説明を更新。表 2-27 で、 SERIAL_MODE の説

明、 READ_IDLE_COUNT[5:0] のデフォルト値、 ROUNDING_FACTOR のタイプ、

CTRL_CLK を更新し、新規属性 (SELF_CALIBRATE、 IDLY_VT_TRACK、

ODLY_VT_TRACK、 QDLY_VT_TRACK、および RXGATE_EXTEND) を追加。図 2-24 を

更新。表 2-18 から CLK_OUT ポートを削除し、 RX_BIT_CTRL_IN[39:0] ～

TX_BIT_CTRL_OUT[39:0] を更新。表 2-19 の DELAY_VALUE、 REFCLK_FREQUENCY、

DATA_WIDTH の値を更新し、 UPDATE_MODE_EXT 属性を追加。図 2-29 を更新。

表 2-20 で、 BITSLICE_CONTROL ポートの説明を更新。表 2-21 の DELAY_VALUE、

REFCLK_FREQUENCY の値を更新し、 ENABLE_PRE_ EMPHASIS 属性を追加。

2013 年 12 月 10 日 1.0 初版






目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章: SelectIO インターフェイスリソースUltraScale アーキテクチャの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

I/O タイルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

旧世代との違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

SelectIO テクノロジリソースの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

SelectIO インターフェイスの一般的なガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

HP I/O バンクでのみ使用可能な DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

I/O バンクにおけるキャリブレーションなしの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

SelectIO インターフェイスプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

SelectIO インターフェイスの属性と制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

サポートされる I/O 規格および終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

差動 I/O 規格における内部差動終端の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

同じバンク内で複数の I/O 規格を併用する場合の規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

同時スイッチ出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

第 2 章: SelectIO インターフェイスロジックリソースバンクの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

コンポーネントプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

ネイティブプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

第 3 章: HD I/O リソースHD I/O バンクの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

HD I/O バンクのリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

HD I/O バンクの機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

HD I/O でサポートされる規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

HD I/O インターフェイスロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

付録 A: 同時スイッチングノイズ (SSN) 解析の終端オプション終端オプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

付録 B: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346



第 1 章

SelectIO インターフェイスリソース

UltraScale アーキテクチャの概要

ザイリンクス UltraScale™ アーキテクチャは、チップ上での効率的な配線とデータ処理だけでなく、スマートプロ

セッシングによって数百ギガビット /秒レベルのシステム性能を可能にする業界初の ASIC クラスアーキテクチャで

す。 UltraScale アーキテクチャデバイスは、次世代配線、 ASIC 方式のクロッキング、 3D-on-3D IC、マルチプロセッ

サ SoC (MPSoC) テクノロジ、新しい消費電力低減機能など、業界先端をいく革新的な技術によって高帯域幅、高

使用率の幅広いシステム要件に対応します。これらのデバイスは多数の構築ブロックが共通となっているため、異

なるプロセスノード間や製品ファミリ間での拡張性に優れ、複数のプラットフォームに渡るシステムレベルでの投

資を可能にします。

Virtex® UltraScale+™ デバイスは、も高いシリアル I/O 帯域幅と信号処理帯域幅、大のオンチップメモリ集積度

など、 FinFET ノードで高の性能と統合性を提供します。業界で高性能を誇る FPGA ファミリの Virtex

UltraScale+ デバイスは、 1Tb/s を超えるネットワークやデータセンターから、完全統合型レーダー /早期警告システ

ムにいたるまで、広範なアプリケーションに適です。

Virtex UltraScale デバイスは、シリアル I/O 帯域幅およびロジック容量などにおいて、 20nm で高の性能と統合性を

実現します。 20nm プロセスノードで業界唯一のハイエンド FPGA となるこのデバイスは、 400G ネットワークから

大規模 ASIC のプロトタイピングやエミュレーションなどのアプリケーションに適です。

Kintex® UltraScale+ デバイスは、トランシーバー、メモリインターフェイスラインレート、 100G コネクティビティ

コアなどのハイエンド機能を備えることでもコスト効率の高いソリューションを可能にし、 FinFET ノードでも

優れた価格/性能/ワットのバランスを提供します。この新のミッドレンジファミリは、パケット処理と DSP を多

用する機能に適であると同時に、ワイヤレス MIMO 技術、 Nx100G ネットワーク、データセンターなど広範なア

プリケーションにも対応します。

Kintex UltraScale デバイスは 20nm プロセスで高の価格/性能/消費電力バランスを備え、ミッドレンジデバイスでは

大の信号処理帯域幅、次世代トランシーバー、および低コストパッケージなどの特長があり、性能と費用対効果

の適な調和を図っています。このファミリは、 100G ネットワークやデータセンターアプリケーションでのパケッ

ト処理だけでなく、次世代の医療用画像処理、 8k4k ビデオ、ヘテロジニアスなワイヤレスインフラなどで必要とさ

れる DSP 性能を重視するアプリケーションにも適です。

Zynq® UltraScale+ デバイスは、 64 ビットのプロセッサスケーラビリティを備え、グラフィックス、ビデオ、波形、

パケット処理にソフトおよびハードエンジンの連携によるリアルタイム制御を提供します。高度な解析が可能な

Arm® ベースのシステムとタスクのアクセラレーションが可能なオンチッププログラマブルロジックが統合されて

いるため、 5G ワイヤレス、次世代 ADAS、インダストリアル IoT など広範なアプリケーションにおいて無限の可能

性を引き出すことができます。

このユーザーガイドでは、 UltraScale アーキテクチャの SelectIO™ テクノロジについて説明します。 UltraScale アー

キテクチャに関するその他の資料は、ザイリンクスのウェブサイト (japan.xilinx.com/ultrascale) から入手可能です。



japan.xilinx.com


第 1 章: SelectIO インターフェイスリソース

I/O タイルの概要

UltraScale アーキテクチャには、さまざまな I/O バンクタイプ (HP (High-Performance)、 HD (High-Density)、および

HR (High-Range) I/O バンク ) があります。

• HP I/O バンクは、大 1.8V までの高速メモリやその他のチップ間のインターフェイスに対する性能要件を満た

すように設計されています。

• 一方、 HR I/O バンクは、大 3.3V までの幅広い I/O 規格をサポートするように設計されています。

• HD I/O バンクは、低速インターフェイスをサポートするように設計されています。

UltraScale デバイスには、 HP、 HD、および HR I/O バンクのさまざまな組み合わせがあり、デバイスによってはサ

ポートされるバンクタイプが限られています。『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890)

[参照 1] に、すべてのデバイスのタイプ別のバンク数が記載されています。

• Kintex UltraScale および Virtex UltraScale ファミリには、対応するロジックリソースを備えた HP

(High-Performance) I/O バンクと HR (High-Range) I/O バンクがあります。

° 第 1 章「SelectIO インターフェイスリソース」では、出力ドライバー /入力レシーバーの電気的振舞につい

て説明し、これらのデバイスで利用可能な一般的なインターフェイスの例を紹介します。

° 第 2 章「SelectIO インターフェイスロジックリソース」では、これらのデバイスで利用可能な I/O ロジッ

クリソースについて説明します。

° 上記章の MIPI (Mobile Industry Processor Interface) D-PHY または HD I/O に関する説明は、これらのデバイス

に適用されません。

• Zynq UltraScale+、 Kintex UltraScale+、および Virtex UltraScale+ ファミリには、 MIPI D-PHY 機能および対応する

ロジックリソースを備えた HP I/O バンクがあります。また、これらのファミリには、対応するロジックリソー

スを備えた HD (High-Density) I/O バンクもあります。

° 第 1 章「SelectIO インターフェイスリソース」では、出力ドライバー /入力レシーバーの電気的振舞につい

て説明し、 HP I/O 対応のこれらのデバイスで利用可能な一般的なインターフェイスの例を紹介します。

° 第 2 章「SelectIO インターフェイスロジックリソース」では、 HP I/O 対応のこれらのデバイスで利用可能

な I/O ロジックリソースについて説明します。

° 第 3 章「HD I/O リソース」では、 Zynq UltraScale+ デバイス、 Kintex UltraScale+ FPGA、および一部の

Virtex UltraScale+ FPGA で利用可能な HD I/O の電気的および論理的機能について説明します。

° 上記章の HR I/O に関する説明は、これらのデバイスに適用されません。

この章では、上記の情報以外の HD I/O について言及しません。 HD I/O に関する情報は、第 3 章「HD I/O リソース」

でのみ説明します。





表 1-1 に、 HP および HR I/O バンクがサポートする機能の概要を示します。これらのバンクの性能やその他の電気的

要件の詳細は、各 UltraScale デバイスのデータシート [参照 2] を参照してください。

表 1-1: HR および HP I/O バンクがサポートする機能

機能 HP I/O バンク HR I/O バンク

3.3V I/O 規格(1) N/A サポート

2.5V I/O 規格(1) N/A サポート

1.8V I/O 規格(1) サポートサポート




1.0V POD I/O 規格サポート N/A

LVDS シグナリングサポート (2) サポート

デジタル制御インピーダンス (DCI) および DCI カスケード接続サポート N/A

内部 VREF サポートサポート

内部差動終端 (DIFF_TERM) サポートサポート

IDELAY サポートサポート

ODELAY サポートサポート

IDELAYCTRL サポートサポート

ISERDES サポートサポート

OSERDES サポートサポート

トランスミッタープリエンファシスサポートサポート (3)

レシーバーイコライゼーションサポートサポート

レシーバーオフセット制御サポート非サポート

レシーバー VREF スキャンサポート非サポート

MIPI D-PHY

Virtex UltraScale+、

Kintex UltraScale+、および

Zynq UltraScale+ デバイスで

サポート

非サポート

注記:1. 表 1-78 の「I/O バンクのタイプ」の列に、各 I/O 規格に対する HP および HR I/O バンクでの使用可否を示してあります。

2. LVDS は一般的に 2.5V の I/O 規格とみなされていますが、 HR および HP I/O バンクの両方でサポートされます。

3. HR I/O バンクでは LVDS プリエンファシスのみがサポートされています。





旧世代との違い

UltraScale デバイスは、 7 シリーズデバイスと同じ機能を数多くサポートしていますが、既存の機能に変更を加えた

ものがあるほか、有用な新機能もいくつか追加されています。新機能および変更内容は次のとおりです。

• 各 I/O バンクには 52 本の SelectIO インターフェイスピンが含まれます。一部のデバイスには、 26 本の SelectIO

ピンを含む HR I/O ミニバンクをいくつか持つものがあり、その各ミニバンクには専用の電源と VREF ピンが含

まれます。

ヒント : このユーザーガイドの HR I/O バンクに関する記述は、 HR I/O ミニバンクにも適用されます。

• 擬似オープンドレインロジック規格 (POD) がサポートされています。

• 出力の直列終端制御が HP I/O バンクで利用可能なため、シグナルインテグリティが向上し、ボードデザインが

容易になります。

• 内部 VREF レベルスキャンを利用できます (HP I/O バンクのみ)。各バンクに 1 つずつ専用の外部 VREF ピンが用

意されています。

• HP I/O バンクでは DDR4 規格に、 HP/HR I/O バンクでは LVDS TX 規格に、それぞれ対応するプリエンファシス

が利用できます。プリエンファシスにより、シンボル間干渉を低減し、伝送ライン損失の影響を小限にでき

ます。

• HP I/O バンクの VREF ベースのレシーバーと HP/HR I/O バンクの差動レシーバーでリニアイコライゼーション

を利用できるため、伝送チャネルを介した高周波数の損失を補正できます。

• 一部の I/O 規格に対応するレシーバーオフセットキャンセレーションが利用できるため、プロセスにばらつき

が存在してもそれらを調整できます (HP I/O バンクのみ)。

• デジタル制御インピーダンス (DCI) は HP I/O バンクでのみ利用できます。 DCI は各バンクに 1 つの基準抵抗し

か使用しません。 VRP ピンは 240Ω の抵抗でグランドに接続します。ドライバー終端または入力終端の値は、

それぞれ OUTPUT_IMPEDANCE 属性とオンダイ終端 (ODT) 属性によって決定します。

• VCCAUX_IO は 1.8V の公称電圧レベルのみをサポートしています。

• スルーレートを指定する SLEW 値として MEDIUM が HP I/O バンクでサポートされています。

• DCITERMDISABLE ポートにより HP I/O バンクの DCI および non-DCI の両オンダイ入力終端機能を制御できます。

• 適用できる場合、 IBUFDISABLE をアサートすることによりインターコネクトロジックへの入力が 0 になりま

す。これは、 7 シリーズデバイスで IBUFDISABLE をアサートした場合に 1 になるのとは異なっています。

• ビットスライスは、コンポーネントモードプリミティブの機能の置き換えや強化を効果的に実現する物理層

(PHY) ブロックです。 UltraScale デバイスの PHY ブロックは、タイミングをより厳密に制御し、より高いデータ

レートでの受信を実現する新機能を提供します。第 2 章の「ネイティブプリミティブ」を参照してください。

• MIPI D-PHY トランスミッターおよびレシーバー機能は、 Virtex UltraScale+、 Kintex UltraScale+、および Zynq

UltraScale+ デバイスに固有の HP I/O でサポートされています。





SelectIO テクノロジリソースの概要

すべての UltraScale FPGA は、コンフィギュレーション可能な SelectIO インターフェイスドライバーとレシーバーを

備え、さまざまな標準インターフェイスに対応しています。その充実した機能セットには、出力駆動能力およびス

ルーレートのプログラマブル制御、 DCI (デジタル制御インピーダンス) を用いたオンチップ終端、内部基準電圧

(INTERNAL_VREF) の生成機能などがあります。

重要: HR I/O バンクには DCI 機能がありません。したがって、このユーザーガイドの DCI に関する記述はいずれも

HR I/O バンクには適用されません。

若干の例外はありますが、各 I/O バンクには 52 本の SelectIO ピンがあり、その内の 48 本のピンがシングルエンドおよ

び差動 I/O 規格の両方をインプリメントできます。多目的 VRP ピンを含む残りの 4 本のピンがシングルエンド (専用)

IOB となります。すべての SelectIO リソースには入力、出力、およびトライステートのドライバーが含まれます。

SelectIO ピンは、シングルエンドおよび差動のさまざまな I/O 規格に合わせて構成できます。

• たとえば、シングルエンド I/O 規格には、 LVCMOS、 LVTTL、 HSTL、 SSTL、 HSUL、および POD などがあり

ます。

• 差動 I/O 規格には、 LVDS、 Mini_LVDS、 RSDS、 PPDS、 BLVDS、 TMDS、 SLVS、 LVPECL、および SUB_LVDS

と、差動の HSTL、 POD、 HSUL、および SSTL などがあります。

各バンクの多目的 VRP ピンを VRP ピンとして使用しない場合、このピンはシングルエンド I/O 規格に対してのみ使

用できます。図 1-1 に、シングルエンド (専用) HP I/O ブロック (IOB) と内部ロジックおよびデバイスパッドへの接

続を示します。図 1-2 は、標準 HP IOB です。図 1-3 にシングルエンド (専用) HR IOB を示します。図 1-4 は、標準

HR IOB です。図 1-5 は、バンク内のシングルエンド IOB の相対位置を示します。設定されない場合、 I/O ドライ

バーはトライステートになり、 I/O レシーバーは弱いプルダウンが付きます。

各 IOB には、シリアライズ、デシリアライズ、信号遅延、クロック、データ、およびトライステート制御に対応す

る入力および出力リソースを含み、 IOB 用のレジスタ格納を担うビットスライスコンポーネントへの直接接続があ

ります。ビットスライスコンポーネントは、 IDELAY、 ODELAY、 ISERDES、 OSERDES、および入力/出力レジス

タの各コンポーネントモードで使用できます。また、ビットスライスコンポーネントは、 RX_BITSLICE (入力)、

TX_BITSLICE (出力)、および RXTX_BITSLICE (双方向) コンポーネントとしてより細かいレベルで使用することも

でき、これらすべてのビットスライス機能を 1 つのインターフェイスに含めることができます。詳細は、第 2 章

「SelectIO インターフェイスロジックリソース」を参照してください。





X-Ref Target - Figure 1-1

図 1-1: シングルエンド (専用) HP IOB 接続図

PAD

O

T

I

PADOUT

DCITERMDISABLE

IBUFDISABLE

T

IBUFDISABLE

X16145-080216






図 1-2: 標準 HP IOB 接続図

OUTB DIFFOUT PADOUT DIFFIN

DIFF_IN_P

DIFF_IN_N

DIFFINBUF

AOUT

BOUT

DIFFOUTBUF

IOB Boundary

O

T

I

OUT

DCITERMDISABLE

IBUFDISABLE

T

IBUFDISABLE

PAD

X16060-022216






図 1-3: シングルエンド (専用) HR IOB 接続図

PAD

O

T

T

IBUFDISABLE

I

PADOUT

INTERMDISABLE

INTERMDISABLE

IBUFDISABLE

X16061-081716






図 1-4: 標準 HR IOB 接続図

OUTB DIFFOUT PADOUT DIFFIN

DIFF_IN_P

DIFF_IN_N

DIFFINBUF

AOUT

BOUT

DIFFOUTBUF

IOB Boundary

O

T

I

OUT

INTERMDISABLE

IBUFDISABLE

T

PAD

IBUFDISABLEINTERMDISABLE

X16062-022216






図 1-5: HR または HP I/O バンク内におけるシングルエンド I/O の相対位置

HP and HR I/O Banks

Single-ended I/O

Dual purpose VRP

(HP I/O banks only)

X16063-022216





SelectIO インターフェイスの一般的なガイドライン

このセクションでは、 UltraScale デバイスの SelectIO リソースを使用して設計する場合の一般的なガイドラインにつ

いて説明します。

I/O バンクの規則

多くの I/O バンクは 52 個の IOB で構成され、 HR I/O ミニバンクは 26 個の IOB で構成されます。バンクの数はデバ

イスサイズおよびパッケージのピン配置により異なります。各デバイス別の総 I/O バンク数は、『UltraScale アーキ

テクチャおよび製品データシート : 概要』 (DS890) [参照 1] に記載されています。図 1-6 に、標準的なフロアプランの

例を示します。『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) および

『Zynq UltraScale+ デバイスパッケージおよびピン配置ユーザーガイド』 (UG1075) [参照 3] には、デバイス /パッケー

ジの各組み合わせに対する I/O バンクの情報が記載されています。


図 1-6: I/O バンクの例

Bank 72

52

HP I/Os

Bank 71

52

HP I/Os

Bank 70

52

HP I/Os

Bank 69

52

HP I/Os

Bank 68

52

HP I/Os

Bank 67

52

HP I/Os

Bank 66

52

HP I/Os

Bank 48

52

HP I/Os

Bank 47

52

HP I/Os

Bank 46

52

HP I/Os

Bank 45

52

HP I/Os

Bank 44

52

HP I/Os

Bank 65

52

HR I/Os

Bank 84

26 HR I/Os

Bank 94

26 HR I/Os

X16064-121018





SelectIO ピンの電源電圧

VCCO

VCCO は、 I/O 回路の主電源です。表 1-77 の VCCO (V) の列に、サポートされる各 I/O 規格の VCCO 要件を記載してお

り、入力、出力およびオプションの内部差動終端回路に対する VCCO 要件を示しています。

ある HP I/O バンクの VCCO ピンはすべて、ボード上の同じ外部電圧に接続する必要があります。その結果、その I/O

バンク内の全 I/O が同じ VCCO レベルを共有します。 VCCO 電圧は、 I/O バンクに割り当てられた I/O 規格の要件を満

たす必要があります。

注意: VCCO 電圧が適切でない場合には、機能不全やデバイスの損傷を招く可能性があります。

HR I/O バンクでは、 I/O 規格の電圧要件が 1.8V 以下の場合に、 2.5V 以上の VCCO 電圧が加えられると、デバイスは

自動的に過電圧保護モードに移行します。正しい VCCO 電圧レベルでデバイスをリコンフィギュレーションすると、

通常動作が回復します。

VREF

差動入力バッファーを伴うシングルエンド I/O 規格には、入力基準電圧 (VREF) が必要です。 I/O バンク内で VREF が

必要な場合は、専用の VREF ピンを VREF 電源入力 (外部) として使用するか、内部で生成される VREF

(INTERNAL_VREF または VREF スキャン (HP I/O バンクのみ)) を使用できます。 INTERNAL_VREF 制約によって、

内部生成された基準電圧を使用可能にできます。この制約の詳細は、 59 ページの「SelectIO インターフェイスの属

性と制約」を参照してください。

重要: 入力 I/O 規格に入力基準電圧要件があり、内部で生成される VREF (INTERNAL_VREF または VREF スキャン) を

使用するバンクでは、 500Ω 抵抗または 1KΩ 抵抗を使用して専用の VREF ピンを GND に接続します。

I/O 規格に入力基準電圧要件がないバンクでは、専用の VREF ピンを (500Ω 抵抗または 1KΩ 抵抗を使用して) GND に

接続するか、フロートのままにします。

内部 VREF スキャン機能は HP I/O バンクで利用可能で、プロセスのばらつきやシステム条件を考慮できます。

VCCAUX

補助グローバル電源レール (VCCAUX) は、主にデバイス内にあるさまざまなブロックのインターコネクトロジック

の電源として使用されます。一部の I/O 規格では I/O バンク内の入力バッファー回路の電源としても使用します。

1.8V 以下のシングルエンド I/O 規格の一部、および 2.5V 規格 (HR I/O バンクのみ) の一部がこれに該当します。さら

に VCCAUX レールは、ほとんどの差動 VREF I/O 規格に使用される差動入力バッファー回路にも供給されます。

パワーオンおよびパワーオフシーケンスなどの電源供給要件の詳細は、 UltraScal デバイスのデータシート [参照 2]

を参照してください。

VCCAUX_IO

補助 I/O 電源レール (VCCAUX_IO) は、 I/O 回路の電源として使用されます。 VCCAUX_IO には 1.8V 電源のみを供給する

必要があります。

VCCINT_IO

I/O バンクの内部電源電圧です。 VCCINT 電源レールに接続します。





コンフィギュレーション中およびコンフィギュレーション後の I/O のステート

UltraScale デバイスには、 I/O バンク 0 の中にコンフィギュレーション機能専用のピンがあります。その他、バンク

65 (多目的コンフィギュレーションバンク ) の中には多目的 (汎用) ピンと呼ばれる I/O ピンがあり、コンフィギュ

レーションに使用でき、コンフィギュレーション完了後にプログラム可能な I/O ピンへ切り替わります。また、複数

の SLR (Super Logic Region) を持つデバイスのコンフィギュレーション時、バンク 60 およびバンク 70 内のピンには、

多目的ピンと同様の制約があります。これらはコンフィギュレーションバンクではありませんが、これらのバンク

に対する制約が必要になります。

コンフィギュレーション時、 I/O ドライバーは、コンフィギュレーションに使用されるバンク (バンク 0 およびバン

ク 65)、および前述した複数の SLR を持つデバイスのバンク 60 とバンク 70 を除き、すべてのバンクでトライステー

トになります。コンフィギュレーション時 (アプリケーション設定に置き換えられるまで)、すべての HP I/O バンク

は、デフォルトの IOSTANDARD = LVCMOS18、 SLEW = FAST、および DRIVE = 12mA の設定を使用します。それに

対応する HR I/O バンクの設定は、 IOSTANDARD = LVCMOS25、 SLEW = FAST、および DRIVE = 12mA です。コン

フィギュレーション後、未コンフィギュレーションの I/O にはトライステートのドライバーが含まれ、パッドは弱い

プルダウンが付きます。

バンク 65 (全デバイス) およびバンク 70 (複数の SLR を持つデバイスのみ) が HR I/O バンクであり、 1.8V 以下の

VCCO 要件で設定されているデバイスでは、インターコネクトロジックへの入力が 0 に接続されているかフロート状

態で、コンフィギュレーション電圧が 2.5V 以上の場合、コンフィギュレーション時にその入力が 0-1-0 に遷移する

可能性があります。詳細は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 4]


複数の SLR を持つ UltraScale デバイス (UltraScale+ デバイスは除く ) では、コンフィギュレーションシーケンス (電源

投入から INIT_B コンフィギュレーション信号がアサートされるまで) の間、スレーブ SLR 内の I/O に対して一時的に

弱いプルアップを有効にできます。これによって、一部のボードではスレーブ SLR の I/O で 0-1-0 の遷移が発生して

しまうことがあります。コンフィギュレーション中にスレーブ SLR の I/O ピンで 0-1-0 の遷移が発生する場合、これ

らの I/O ピンをマスター SLR の I/O に接続するか、ピンに 1kΩ 以上の外部プルダウンを接続することを推奨します。





HP I/O バンクでのみ使用可能な DCI

概要

デバイスのフットプリントが増加し、システムクロックが高速化するにつれ、 PC ボードのデザインおよび製造はさ

らに困難になります。エッジレートが高速になっているため、シグナルインテグリティを維持することが重要な課

題となります。 PC ボードトレースを適切に終端接続して、反射およびリンギングを防ぐ必要があります。

従来型のトレース終端方法では、出力/入力に抵抗を追加してレシーバー /ドライバーインピーダンスとトレースイ

ンピーダンスを整合させます。ただし、デバイスの I/O 数が増加した場合、デバイスピン付近に抵抗を追加すると

ボード面積とコンポーネント数が増加し、物理的にこの方法を使用できない場合があります。そこでザイリンクス

は、デジタル制御インピーダンス (DCI) テクノロジを開発し、これらの問題を克服してシグナルインテグリティを

実現しました。

I/O 規格に応じて DCI は、ドライバーの出力インピーダンスを調整するか、レシーバーに並列終端を追加し、伝送ラ

インの特性インピーダンスを正確に整合させます。 DCI はこれらのインピーダンスを I/O 内で能動的に調整し、 VRP

ピンに接続された外部の高精度基準抵抗を 1 つキャリブレーションします。これによって、プロセスによる I/O イン

ピーダンスの変化が調整されます。さらに、温度や電源電圧に対しても連続的にインピーダンスを調整します。多

くのデザインでは、複数の DCI 基準 VRP ピンを使用する必要があります。この場合、各 VRP ピンに固有の基準抵

抗が必要です。

重要: すべての DCI I/O 規格について、外部基準抵抗 (RVRP) は 240Ω にする必要があります。

並列終端を伴う I/O 規格の場合、 DCI はレシーバーを並列終端します。その結果、ボード上に終端抵抗を配置する必

要がなくなり、ボード配線の複雑さやコンポーネント数を抑えることができ、スタブ反射をなくすことによりシグ

ナルインテグリティを向上できます。スタブでの反射は、終端抵抗が伝送ラインの端部から遠くに配置されている

場合に発生します。 DCI を使用すると終端抵抗が出力ドライバーまたは入力バッファーに可能な限り近く配置され

るため、スタブ反射は生じません。終端抵抗の正確な値は並列終端の ODT 属性で指定します。また、ドライバー終

端の正確な値は制御インピーダンスドライバーの OUTPUT_IMPEDANCE 属性で指定します。 DCI は HP I/O バンク

でのみ使用できます。 HR I/O バンクでは使用できません。

DCI では、 I/O バンクごとに多目的の基準電圧 VRP ピンを 1 つ使用し、ドライバーのインピーダンスまたはそのバン

クのすべての I/O に対する並列終端の値を制御します。

重要: DCI 規格を使用する場合、VRP ピンは基準抵抗によって GND 終端する必要があります。基準抵抗の値は 240Ω

にします。

デザインに DCI をインプリメントする手順は次のとおりです。

1. HP I/O バンクに DCI I/O 規格を指定します (表 1-3 参照)。

2. VRP 多目的ピンをグランドに接続された精密抵抗 (240Ω) へ接続します。

3. 並列終端を持つ適用可能なすべての I/O に対して、 ODT 属性を用いて終端値を設定します。制御インピーダン

スドライバーを持つ適用可能なすべての I/O に対して、 OUTPUT_IMPEDANCE 属性を用いて終端値を設定しま

す。





同じ I/O バンクカラムにあるいくつかの I/O バンクで DCI が使用されている場合、全 I/O カラムの I/O バンクすべてに

対応する 1 本の VRP ピンのみが 1 つの精密抵抗へ接続されるように、内部の VRP ノードをカスケード接続できます。

このオプションは DCI カスケード接続と呼ばれ、「DCI カスケード接続」で詳しく説明しています。また、このセク

ションでは、 I/O バンクが同じ I/O バンクカラムを共有する場合の判断方法についても説明しています。バンクで

DCI I/O 規格が使用されていない場合は、 VRP ピンを通常の I/O ピンとして利用できます。ピンの詳細は、『UltraScale

および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 3] を参照してください。

DCI では I/O の抵抗のオン/オフを切り替えることにより、 I/O のインピーダンスを調整します。この調整はデバイス

のスタートアップシーケンス中に実行されます。デフォルトでは、第 1 段階のインピーダンスの調整が終了するま

で DONE ピンは High になりません。

DCI のキャリブレーションは、 DCIRESET プリミティブをインスタンシエートすることでリセットできます。デバ

イスの動作中に DCIRESET プリミティブへの RST 入力をトグルすると、 DCI ステートマシンがリセットされ、キャ

リブレーションプロセスが再開されます。 DCI を使用するすべての I/O は、 DCIRESET ブロックからの LOCKED 出

力がアサートされるまで使用できません。この機能は、デバイスの電源投入から規定の動作状態になるまでの間に

温度/供給電源が大幅に変化するアプリケーションで有効です。

制御インピーダンスドライバーには、 OUTPUT_IMPEDANCE 属性でドライバー終端の正確な値を指定します。並列

終端をサポートする I/O 規格の場合、 DCI が電圧レベル VCCO/2 へのテブナン等価回路または分割終端抵抗を、ある

いは電圧レベル VCCO へのシングル終端抵抗を構成します。分割終端抵抗の値は ODT 属性で指定します。 POD およ

び HSUL 規格では、 DCI は VCCO のシングル終端に対応します。終端抵抗の値は ODT 属性で指定します。

Match_cycle コンフィギュレーションオプション

Match_cycle は、 DCI ロジックが外部基準抵抗に対して初の一致 (キャリブレーション) を達成するまで、デバイス

コンフィギュレーションシーケンスの後でスタートアップシーケンスを停止させることができるコンフィギュ

レーションオプションです。このオプションは、 DCI の整合とも言われます。

DCIUpdateMode コンフィギュレーションオプション

DCIUpdateMode は、 DCI 回路が VRP 基準抵抗へインピーダンス整合をアップデートする頻度を指定するコンフィ

ギュレーションオプションです。ザイリンクスのインプリメンテーションツールでは、このオプションはデフォル

トで ASREQUIRED に設定されています。 DCIUpdateMode コンフィギュレーションオプションの設定値は次のとお

りです。

• ASREQUIRED: デバイスの初期化時に初のインピーダンス調整が実行され、その後はデバイス動作中に必要

に応じて動的にインピーダンスが調整されます (デフォルト )。

• QUIET: デバイスの初期化時にインピーダンスが一度調整されます。 DCIRESET プリミティブを含むデザインで

は、このプリミティブで RST ピンがアサートされるごとに調整が実行されます。

推奨: DCIUpdateMode オプションは、 DCI 回路を正常に動作させるためにデフォルトの ASREQUIRED を使用するこ

とを強く推奨します。





DCIRESET プリミティブ

DCIRESET は、デザインが通常動作している間に DCI コントローラーのステートマシンをリセットする機能を提供

するザイリンクスデザインプリミティブです。このプリミティブは、 DCIUpdateMode が QUIET に設定されている

デザイン ( 「DCIUpdateMode コンフィギュレーションオプション」参照) または「一部のバンクに固有の DCI 要件」

で説明されている状況で必要になります。 DCIRESET プリミティブの詳細は、『UltraScale アーキテクチャライブラ

リガイド』 (UG974) [参照 5] を参照してください。

一部のバンクに固有の DCI 要件

I/O バンク 65 内の多目的ピン (または、複数の SLR を持つデバイスのバンク 60 またはバンク 70 内のピン) のいずれ

かに DCI I/O 規格が (HP I/O バンクデバイスで) 割り当てられた場合、 DCIRESET プリミティブをデザインに含めて

使用する必要があります。この場合、デザインは DCIRESET の RST 入力をパルスした後、 LOCKED 信号がアサート

されるまで待機してから、 DCI 規格を使用するこれらのピンの入力または出力のいずれかを使用するようにしてく

ださい。これは、 I/O ピンがデバイスの通常の初期化時に発生する初期 DCI キャリブレーションを無視することから

必要です。

結果、 DCIRESET プリミティブが使用されておらず、 DCIUpdateMode が ASREQUIRED に設定されている場合には、

これらのピンが通常 I/O ピンへ切り替わった後、コンフィギュレーション完了時から DCI キャリブレーションアル

ゴリズムがこれらのピンの DCI 設定をアップデートするまでの間に予測できない遅延が生じます。 DCIRESET が使

用されておらず、 DCIUpdateMode が QUIET に設定されている場合には、これらのピンに DCI 値が設定されることは

ありません。デザインに DCIRESET プリミティブを含めて使用すると、これらのピンは DCI I/O 規格を使用して問

題なく動作できるようになります。

DCI カスケード接続

DCI I/O 規格を使用する HP I/O バンクには、ほかの HP I/O バンクから DCI インピーダンス値を取得するというオプ

ションがあります。図 1-7 に示すように、各 I/O のインピーダンスを制御するため、デジタル制御バスがバンク内全

体に分散されています。

DCI をカスケード接続する場合は、その I/O バンク (マスターバンク ) の VRP ピンに外部基準抵抗を付ける必要があ

ります。 HP I/O バンクカラム内にあるほかのバンク (スレーブバンク ) では、 VRP ピンに外部抵抗がなくてもマス

ターバンクと同じインピーダンスの DCI 規格を使用できます。カスケード接続されたバンクの DCI インピーダンス

は、 I/O マスターバンクによって制御されます。


図 1-7: バンク内での DCI 使用

DCI VRP

From Bank Above

From Bank Below

To

Local

Bank

X16065-022216





図 1-8 に、複数 I/O バンクをサポートする DCI カスケード接続を示します。バンク B をマスター I/O バンク、バンク

A と C をスレーブ I/O バンクとみなすことができます。


図 1-8: 複数 I/O バンクをサポートする DCI カスケード接続

DCI VRP

Bank A

Bank B

Bank C

To Banks Above

(When Cascaded)

To Banks Below

(When Cascaded)

To

Local

Bank

To

Local

Bank

To

Local

Bank

X16066-022216





DCI カスケード接続を実行する際のガイドラインは次のとおりです。

• DCI カスケード接続は、 HP I/O バンクのカラムでのみ許可されます。

• マスターおよびスレーブ SelectIO テクノロジバンクは、デバイス上の同じ HP I/O カラム上に配置される必要が

あり、インターポーザー境界がある場合を除き、カラム全体に広がることができます。

• スタックドシリコンインターコネクト (SSI) テクノロジを採用している大規模 UltraScale デバイスでは、イン

ターポーザー境界をまたがって DCI をカスケード接続できません。

• マスターおよびスレーブ I/O バンクの VCCO と VREF (該当する場合) の電圧は同一です。

• 同じ HP I/O カラムに含まれるものの DCI を使用しない I/O バンク (パススルーバンク ) は、DCI 設定を組み合わ

せるための VCCO および VREF の電圧規則に従う必要はありません。

• DCI の I/O バンク互換性規則は、すべてのマスターおよびスレーブバンクで満たされる必要があります。

• 同じ I/O カラムにある I/O バンクを確認する場合は、『UltraScale および UltraScale+ FPGA パッケージおよびピン

配置ユーザーガイド』 (UG575) [参照 3] の「ダイレベルでのバンク番号の概要」にある図を参照してください。

• DCI カスケード接続に関する詳細は、 59 ページの「DCI_CASCADE 制約」を参照してください。

推奨: 未使用の I/O バンクの VCCO ピンをフローティング状態にしておくと、これらのピンやバンク内の I/O ピンに対

する ESD 保護のレベルが低下するため、未使用のバンクに電源を投入することを推奨しています。バンクに電源が

投入されない場合は、 DCI はこの電源未投入のバンクでそのままカスケード接続できます。

DCI カスケード接続を使用する場合、カスケード接続せずにバンクごとに DCI を使用する場合に比べて、ソース終

端およびオンダイ入力終端でのばらつきが大きくなります。品質の詳細は、各製品のデータシート [参照 2] を参照

してください。

制御インピーダンスドライバー (ソース終端)高速または高性能アプリケーション向けにシグナルインテグリティを適化するには、ドライバーの出力インピー

ダンスを、伝送ラインおよびレシーバーのインピーダンスに整合させることが必要です。も望ましいのは、ドラ

イバーの出力インピーダンスと、駆動するラインの特性インピーダンスが一致していることです。これらが一致し

ていないと、不連続性によって反射が発生する可能性があります。この問題を解決するために、設計者は駆動能力

が大きく低インピーダンスのドライバーピンの近傍に、外部ソース直列終端抵抗を接続する場合があります。その

抵抗値は、ドライバーの出力インピーダンスとの和が伝送ラインのインピーダンスにほぼ等しくなるように決定さ

れます。

DCI には制御インピーダンス出力ドライバーがあるため、外部にソース終端抵抗を使用しなくても反射を排除でき

ます。インピーダンスは、外部基準抵抗から派生します。





図 1-9 に、デバイス内の制御インピーダンスドライバーを示します。

表 1-2 に、制御インピーダンスドライバーをサポートする DCI 入力規格を示します。


図 1-9: 制御インピーダンスドライバー

IOB

R

HP Bank DCI

Z0

X16067-121018

表 1-2: 制御インピーダンスドライバーをサポートする全 DCI I/O 規格

HSTL_I_DCI DIFF_HSTL_I_DCI LVDCI_18 HSUL_12_DCI DIFF_HSUL_12_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 LVDCI_15 POD12_DCI DIFF_POD12_DCI SSTL15_DCI DIFF_SSTL15_DCI

HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 HSLVDCI_18 POD10_DCI DIFF_POD10_DCI SSTL135_DCI DIFF_SSTL135_DCI

HSLVDCI_15 SSTL12_DCI DIFF_SSTL12_DCI





分割終端 DCI (VCCO/2 へのテブナン等価終端)HSTL や SSTL などの一部の I/O 規格は、 VCCO/2 の電圧の VTT に終端する、入力終端抵抗 (R) が必要です (図 1-10

参照)。

分割終端 DCI は、 2 倍の抵抗値 (2R) によるテブナン等価回路を構成します。一方を VCCO に終端し、もう一方は

GND に終端接続しています。分割終端 DCI はこの方法によって、 VCCO/2 に終端する等価回路を提供します。 2R 終

端抵抗は、 ODT 属性をプログラムして設定します。 VCCO および GND への抵抗は、 ODT で設定した値の 2 倍になり

ます。たとえば、 VCCO/2 への約 50Ω のテブナン等価並列終端回路を実現するには、 VRP ピンに 240Ω の外部高精度

抵抗が必要となり、かつ、 ODT を RTT_48 に設定します。分割終端 DCI について ODT で設定可能な値は、 RTT_40、

RTT_48、または RTT_60 です。

表 1-3 に、分割終端をサポートする DCI 入力規格を示します。


図 1-10: DCI を使用しない VCCO/2 の入力終端 (R = Z0)

表 1-3: 分割終端 DCI をサポートする全 DCI I/O 規格

HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI

HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 SSTL135_DCI DIFF_SSTL135_DCI

SSTL12_DCI DIFF_SSTL12_DCI

R

VCCO/2

VREF

IOB

Z0

X16068-022216





図 1-11 に分割終端 DCI を示します。


図 1-11: 分割終端 DCI による VCCO/2 の入力終端 (R = Z0)

2R

VCCO

VREF

IOB

Z0

2R

HP Bank DCI

X16069-121018





シングル終端 DCI一部の I/O 規格 (POD10、 POD12、 HSUL_12、および DIFF_HSUL_12) は、 VCCO の VTT 電圧に終端する入力終端抵抗

(R) が必要です (図 1-12 参照)。

表 1-4 に、シングル終端をサポートする DCI 入力規格を示します。


図 1-12: DCI を使用しない VCCO の入力終端 (R = Z0)

表 1-4: シングル終端 DCI をサポートする全 DCI I/O 規格

POD12_DCI DIFF_POD12_DCI HSUL_12_DCI

POD10_DCI DIFF_POD10_DCI DIFF_HSUL_12_DCI

R

VCCO

VREF

IOB

Z0

HP I/O Bank

X16070-121018





図 1-13 に示すように、シングル終端 DCI は VCCO への終端を内部で生成します。終端抵抗の値は ODT 属性で指定し

ます。 ODT で設定可能な値は次のとおりです。

• POD 規格のみ: RTT_40、 RTT_48、 RTT_60

• HSUL_12_DCI および DIFF_HSUL_12_DCI のみ: RTT_120 と RTT_240

• RTT_NONE

たとえば、 POD12_DCI 規格の場合、 VCCO への約 50Ω のシングル終端を実現するには、 VRP ピンに 240Ω の外部高

精度抵抗が必要となり、かつ、 ODT を RTT_48 に設定します。

VRP 外部抵抗のデザイン移行ガイドライン

DCI 機能を持つ従来のザイリンクス FPGA ファミリの場合、 VRN や VRP ピンに接続された外部基準抵抗とはわずか

に異なる回路が制御インピーダンスドライバーと分割終端インピーダンスのキャリブレーションに使用されていま

した。ザイリンクス 7 シリーズ FPGA の DCI では、外部抵抗と同じ値になるように分割終端回路の各側がキャリブ

レーションされます。たとえば、 VCCO/2 への並列終端が 50Ω のとき、 7 シリーズデバイスでは、 VRN および VRP

ピンに 100Ω の外部抵抗が必要になります。

UltraScale デバイスでは、必要な DCI 終端値に関係なく、 VRP ピンの外部抵抗は 240Ω であることが求められます。

UltraScale デバイスの VRP ピンには 2 つではなく 1 つの抵抗しか必要ありません。分割終端抵抗またはシングル終端

抵抗の正確な値は、ユーザー制御可能な ODT 属性で指定します。

HSTL および SSTL の分割終端 DCI 規格について ODT で設定可能な値は、 RTT_40、 RTT_48、または RTT_60 です。

重要: 分割終端 DCI 規格の場合、この ODT 値は必要な VCCO/2 へのテブナン抵抗を示します。


図 1-13: シングル終端 DCI による VCCO への入力終端 (R = Z0)

R

VCCO

VREF

IOB

Z0

HP I/O Bank DCI

X16071-022216





シングル終端 POD 規格について ODT で設定可能な値は、 RTT_40、 RTT_48、または RTT_60 です。シングル終端

HSUL 規格について ODT で設定可能な値は、 RTT_120、 RTT_240、または RTT_NONE です。

重要: シングル終端 DCI 規格の場合、この ODT 値は必要な VCCO への抵抗を示します。

制御インピーダンスドライバーを伴う DCI 規格を選択する場合、制御インピーダンスドライバーの終端値は、

OUTPUT_IMPEDANCE 属性を使用して、 DCI ステートマシンで指定します。 OUTPUT_IMPEDANCE 属性で設定可

能な値は、 RDRV_40_40、 RDRV_48_48、 RDRV_60_60、および RDRV_NONE_NONE です。

T_DCI デザイン移行ガイドライン

ザイリンクス 7 シリーズアーキテクチャは、トライステート時に内部入力分割終端がサポートされる、双方向 I/O

コンフィギュレーションの T_DCI 規格に対応していました。 UltraScale デバイスでは、このような T_DCI 規格はサ

ポートされていません。ただし、 UltraScale アーキテクチャの DCI 規格の多くは同様の双方向コンフィギュレーショ

ンに対応可能です。表 1-5 に、 Vivado® Design Suite を用いて設計した場合に、相当する UltraScale アーキテクチャの

規格へ透過的に移植または移行される T_DCI 規格を示します。

表 1-5: ザイリンクスデバイスアーキテクチャ間で移行される T_DCI I/O 規格

7 シリーズアーキテクチャの I/O 規格 UltraScale アーキテクチャでの I/O 規格

DIFF_SSTL15_T_DCI DIFF_SSTL15_DCI



SSTL15_T_DCI SSTL15_DCI







DCI I/O 規格のサポート

表 1-6 に、 DCI がサポートする規格を示します。

DCI を適切に使用するには、次の手順に従ってください。

1. VCCO ピンは、その I/O バンク内の I/O 規格に基づいて、適切な VCCO 電圧に接続します。

2. I/O 規格の属性を使用するか、または HDL (ハードウェア記述言語) コードでインスタンシエートして、 Vivado

Design Suite で正しい DCI の I/O バッファーを使用してください。

3. DCI 規格では、外部の基準抵抗を多目的 VRP ピンに接続する必要があります。この場合、多目的ピンは、 DCI を

使用する I/O バンク内、またはカスケード接続した DCI のマスター I/O バンク内では汎用 I/O として使用できませ

ん。ピン位置の詳細は、ピン配置表を参照してください。 VRP ピンは基準抵抗によって GND にプルアップ/プル

ダウンする必要があります。この要件の例外は、 DCI をカスケード接続した場合のスレーブ I/O バンクで、この

ようなバンクの VRP ピンは汎用 I/O として使用できます。

4. 外部基準抵抗の値は 240Ω に固定され、 GND に接続されています。

5. 次の DCI I/O バンクの規則に従ってください。

a. 同じ I/O バンクまたは DCI カスケード接続の場合の I/O バンクのグループのすべての入力に対しては、同じ

VREF を使用してください。

b. 同じ I/O バンク内のすべての入力および出力に対して同じ VCCO を使用してください。

c. インピーダンスは RVRP (240Ω) に制約されません。 DCI ステートマシンが、 OUTPUT_IMPEDANCE 属性と

ODT 属性を使用して、制御インピーダンスドライバー用だけでなく、分割終端やシングル終端のコンフィ

ギュレーション用に適切なスケーリング値を算出します。

表 1-6: サポートされる全 DCI I/O 規格

LVDCI_18 HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

LVDCI_15 HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI

HSLVDCI_18 HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 SSTL135_DCI DIFF_SSTL135_DCI

HSLVDCI_15 SSTL12_DCI DIFF_SSTL12_DCI

HSUL_12_DCI DIFF_HSUL_12_DCI

POD12_DCI DIFF_POD12_DCI






I/O バンクにおけるキャリブレーションなしの終端

HR I/O バンクおよび HP I/O バンクには、HSTL と SSTL 規格対応のキャリブレーションなしの入力用オンチップ分割

終端機能 (オプション)、および POD と HSUL 規格対応のシングル終端機能があります。これらの機能は DCI 機能に

類似しています。オプション機能は、 HSTL および SSTL 規格のターゲット抵抗値の 2 倍 (2R、 R = Z0) となる 2 つの

内部抵抗を使用してテブナン等価回路を生成します。一方の抵抗を VCCO に、もう一方の抵抗を GND に終端し、

HSTL および SSTL 規格の中間レベル VCCO/2 への R/2 を使用してテブナン等価終端回路を作成します。 POD および

HSUL 規格については、 1 つの抵抗を VCCO に終端します。

DCITERMDISABLE (HP I/O バンク ) または INTERMDISABLE (HR I/O バンク ) がアサートされている場合を除いて出

力バッファーがトライステート状態のときは、入力および双方向ピンに抵抗が常に存在します。ただし、このキャ

リブレーションなしのオプション終端と DCI には重要な違いがあります。 DCI を使用する場合は、 VRP ピンの外部

基準抵抗へキャリブレーションしますが、このキャリブレーションなしの入力終端機能では、温度、プロセス、電

圧による変動を補正するキャリブレーションルーチンがない内部抵抗を適用します。この内部抵抗の指定には ODT

属性を使用します。

• HSTL および SSTL の分割終端規格について ODT で設定可能な値は、 RTT_40、 RTT_48、 RTT_60、または

RTT_NONE です。

• シングル終端 POD 規格について ODT で設定可能な値は、RTT_40、 RTT_48、RTT_60、または RTT_NONE です。

• シングル終端 HSUL 規格について ODT で設定可能な値は、 RTT_120、 RTT_240、または RTT_NONE です。

DCI とキャリブレーションなしの終端をデザインへ適用する方法の主な違いは、 DCI I/O 規格が選択されているかど

うかです。 DCI およびキャリブレーションなしの I/O 規格の両方について、終端抵抗の値は ODT 属性で指定します。

表 1-7 に、キャリブレーションなしの終端を HR および HP I/O バンクの両方でサポートする I/O 規格をすべて示して

います。

表 1-7: キャリブレーションなしの終端をサポートする I/O 規格

HSTL_I DIFF_HSTL_I SSTL18_I DIFF_SSTL18_I POD12 DIFF_POD12

HSTL_II DIFF_HSTL_II SSTL18_II DIFF_SSTL18_II POD10 DIFF_POD10

HSTL_I_18 DIFF_HSTL_I_18 SSTL15_R DIFF_SSTL15_R HSUL_12 DIFF_HSUL_12

HSTL_II_18 DIFF_HSTL_II_18 SSTL15 DIFF_SSTL15

SSTL135_R DIFF_SSTL135_R

SSTL135 DIFF_SSTL135

SSTL12 DIFF_SSTL12





HP I/O バンクにおけるキャリブレーションなしのソース終端

HP I/O バンクには、 SSTL、 HSTL、 POD、および HSUL 規格対応のキャリブレーションなしのソース終端機能 (オプ

ション) があります。この機能は、伝送ラインの特性インピーダンスと一致するように、サポートされている規格に

応じて 40Ω、 48Ω、または 60Ω のドライバーとして動作します。

このキャリブレーションなしの分割終端オプションと DCI には重要な違いがあります。 DCI を使用する場合は、

VRP ピンの外部基準抵抗へキャリブレーションしますが、 OUTPUT_IMPEDANCE 属性で指定するキャリブレーショ

ンなしのソース終端機能では、温度、プロセス、電圧による変動を補正するキャリブレーションルーチンが利用で

きない内部抵抗を適用します。

重要: この機能は HP I/O バンクでのみ使用できます。

OUTPUT_IMPEDANCE 属性で設定可能な値は、 RDRV_40_40、 RDRV_48_48、または RDRV_60_60 です。

DCI とキャリブレーションなしの終端をデザインへ適用する方法の主な違いは、 DCI I/O 規格またはキャリブレー

ションなしの終端のどちらを使用するか選択するときに決まります。 DCI とキャリブレーションなしの I/O 規格の両

方において、ソース終端値は OUTPUT_IMPEDANCE 属性で指定します。

表 1-8 に、キャリブレーションなしのソース終端を HP I/O バンクでサポートする I/O 規格をすべて示しています。

表 1-8: HP I/O バンクでキャリブレーションなしのソース終端をサポートする I/O 規格

HSTL_I DIFF_HSTL_I SSTL18_I DIFF_SSTL18_I POD12 DIFF_POD12

HSTL_I_18 DIFF_HSTL_I_18 SSTL15 DIFF_SSTL15 POD10 DIFF_POD10

HSTL_I_12 DIFF_HSTL_I_12 SSTL135 DIFF_SSTL135 HSUL_12 DIFF_HSUL_12

SSTL12 DIFF_SSTL12





HP I/O バンクにおけるレシーバーオフセット制御

HP I/O バンクでサポートされる I/O 規格のサブセットについては、プロセスのばらつき ( 大 ±35mV) が原因で発生

する入力バッファーに内在のオフセットをキャンセルする機能が UltraScale アーキテクチャによって提供されます。

この機能は、図 1-14 ～図 1-15 に示す IBUFE3、 IBUFDSE3、 IOBUFE3、および IOBUFDSE3 プリミティブを使用して

利用できます。オフセットキャリブレーションには、インターコネクトロジックデザインに制御ロジックを構築す

ることが求められます。

1. オフセットキャンセレーション機能は、サポートされる I/O 規格に対して次の場合にアクティブにできます。

a. オフセット制御の属性 OFFSET_CNTRL が FABRIC に設定されている。

b. OSC_EN ポートが 1'b1 (シングルエンド I/O 規格) または 2'b11 (差動 I/O 規格) に設定されている。

重要: 差動 I/O 規格に OSC_EN を使用している場合、 2'b10 または 2'b01 は無効な値となります。

2. オフセットキャンセレーション機能がアクティブになると、バッファーへの入力が VREF (差動 I/O、両方の信号

が VREF にプルアップされる ) にプルアップされます。バッファーに内在するオフセットに基づいて、出力 (O)

はロジック 1 またはロジック 0 のいずれかになります。ロジック 1 は正のオフセットを示します。ロジック 0 は

負のオフセットを示します。シミュレーションでは、このハードウェア動作は、シミュレーション専用の属性

(SIM_INPUT_BUFFER_OFFSET) を負または正の値 (–50mV ～ +50mV) に設定することで再現できます。このシ

ミュレーション専用の属性は IBUFE3、 IBUFDSE3、 IOBUFE3、および IOBUFDSE3 プリミティブでサポートさ

れます。


図 1-14: シングルエンド I/O 規格のオフセットキャリブレーションの接続図


図 1-15: 差動 I/O 規格のオフセットキャリブレーションの接続図

IBUFE3

I

Offset

Calibration

Logic

O

VREF

OSC[3:0]

OSC_EN

X16072-022216

Offset

Calibration

LogicOSC[3:0]

OSC_EN[1:0]

VREF

I

O

T

IO

IOB

IOBUFDSE3

X16073-022216





3. O の値に基づいて、 FABRIC キャリブレーションロジックは、 O がフリップしたと見なされるまで OSC[3:0] を

正方向または負方向にスイープします。 O がフリップする値は、バッファーに内在するオフセットをキャンセ

ルするのに必要なオフセット値です。表 1-9 に、各 OSC 設定で提供されるオフセットキャンセレーションの近

似値を示します。

たとえば、バッファーの入力オフセットが 15mV の場合、オフセットをキャンセルするには OSC[3:0] = 1011 と

設定します。入力オフセットが -10mV の場合は OSC[3:0] = 0010 と設定します。

4. 大オフセット (–35mV または 35mV) においても O がフリップしない場合、全体をとおして O が継続してロ

ジック 1 状態のときは OSC を大 –35mV (0111) に設定し、継続してロジック 0 状態のときは OSC を +35mV

(1111) に設定し、手順 5 に進みます。

5. 必要なオフセットが決定したら、 OSC_EN を 1'b0 (シングルエンド I/O 規格) または 2'b00 (差動 I/O 規格) に設

定してオフにし、通常動作を再開できるようにします。

推奨: オフセットキャリブレーションは、外部バイアスまたは終端を用いる入力で実行しないようにしてください。

重要: OSC[3:0] は、上半分または下半分のバンク内にあるすべての I/O (バンクの上半分または下半分にある 26 の連

続する I/O) で共有されるバスです。

表 1-10 に、レシーバーオフセット制御をサポートする I/O 規格を示します。

表 1-9: 各 OSC 設定のオフセットキャンセレーションの近似値

OSC[3:0] オフセットキャンセレーションの概算 (mV) OSC[3:0] オフセットキャンセレーションの概算 (mV)

0000 0 1000 0

0001 -5 1001 5

0010 -10 1010 10

0011 -15 1011 15

0100 -20 1100 20

0101 -25 1101 25

0110 -30 1110 30

0111 -35 1111 35

表 1-10: レシーバーオフセット制御をサポートする I/O 規格

POD12 DIFF_POD12






HP I/O バンクにおけるレシーバー VREF スキャン

HP I/O バンク内にあるオプションの VREF スキャンは入力バッファーの内部 VREF を細かく調整するのに役立つ機能

で、 I/O 規格のサブセットの性能を大限に引き出すことができます。この機能は、図 1-16 に示すように、 IBUFE3

および IOBUFE3 の各プリミティブと HPIO_VREF プリミティブを併用して有効にします。 VREF スキャンには、イン

ターコネクトロジックデザインに制御ロジックを構築することが求められます。

図 1-17 に示すように、 VREF スキャン機能を使用して内部 VREF を調整することで、 1 つのバンク内にある 13 の連続

する I/O (1 バイトグループ) の VREF を制御します。1 つのバンク内には 4 つのバイトグループがあります。4 つの異

なる VREF が 1 つのバンク内で (各バンクに 4 つのバイトグループ) 可能です。ただし、この機能を使用するには、バ

ンクの中央 VREF を INTERNAL_VREF 属性を使用して設定する必要があります ( 「内部 VREF」参照)。 VREF 仕様の異

なる I/O 規格の入力は、同じバンク内に配置できません。調整された VREF 接続 (HPIO_VREF プリミティブの VREF

出力) は、バイトグループの境界を通過できません。


図 1-16: VREF スキャン機能の利用を可能にするインターコネクトロジックからの接続図

IBUFE3

I

VREF Scan Logic

O

VREF

OSC[3:0]

OSC_EN

HPIO_VREFFABRIC_VREF_TUNE [6:0]

X16074-022216





内部 VREF (INTERNAL_VREF および VREF スキャン) は、1 つのバンク内で外部 VREF と組み合わせて使用できません。

I/O 規格に基づいて VREF スキャン範囲を設定するには、 VREF_CNTR を HPIO_VREF UNISIM プリミティブと共に使

用します。

このセクションでは、 VREF_CNTR 属性の有効な値について説明します。

• FABRIC_RANGE1 (POD 規格)

• FABRIC_RANGE2 (その他の適用可能な規格)

レシーバーの VREF スキャン機能を使用する場合、 POD 規格では FABRIC_RANGE1 が、その他の適用可能な規格で

は FABRIC_RANGE2 が、それぞれ使用されます。 FABRIC_VREF_TUNE[6:0] ポートは、インターコネクトロジック

からの VREF の調整に使用されます。 FABRIC_VREF_TUNE のさまざまな値と VREF_CNTR の範囲について、 VREF

の近似値を表 1-11 に示します。


図 1-17: バンク内のバイトグループごとの VREF スキャン接続

O

O

O

VREF

Scan

Logic

HPIO_VREF

O

VREF

VREF

VREF

VREF

13 consecutive I/Os

(1 byte group) within

one HP I/O bank

IBUFE3

FABRIC_VREF_TUNE [6:0]

X16075-121018





表 1-11: VREF スキャン機能を使用して得られる VREF の近似値

FABRIC_TUNE_VREF[6:0]VREF (VCCO に対する割合 (%))

VREF_CNTR = FABRIC_RANGE1 VREF_CNTR = FABRIC_RANGE2

000 0001 58.00% 43.00%

000 0010 58.50% 43.50%

000 0011 59.00% 44.00%

000 0100 59.50% 44.50%

000 0101 60.00% 45.00%

000 0110 60.50% 45.50%

000 0111 61.00% 46.00%

000 1000 61.50% 46.50%

000 1001 62.00% 47.00%

000 1010 62.50% 47.50%

000 1011 63.00% 48.00%

000 1100 63.50% 48.50%

000 1101 64.00% 49.00%

000 1110 64.50% 49.50%

000 0000 65.00% 50.00%

000 1111 65.50% 50.50%

001 0000 66.00% 51.00%

001 0001 66.50% 51.50%

001 0010 67.00% 52.00%

001 0011 67.50% 52.50%

001 0100 68.00% 53.00%

001 0101 68.50% 53.50%

001 0110 69.00% 54.00%

001 0111 69.50% 54.50%

001 1000 70.00% 55.00%

001 1001 70.50% 55.50%

001 1010 71.00% 56.00%

001 1011 71.50% 56.50%

001 1100 72.00% 57.00%

001 1101 72.50% 57.50%

001 1110 73.00% 58.00%

001 1111 73.50% 58.50%

010 0000 74.00% 59.00%

010 0001 74.50% 59.50%

010 0010 75.00% 60.00%





010 0011 75.50% 60.50%

010 0100 76.00% 61.00%

010 0101 76.50% 61.50%

010 0110 77.00% 62.00%

010 0111 77.50% 62.50%

010 1000 78.00% 63.00%

010 1001 78.50% 63.50%

010 1010 79.00% 64.00%

010 1011 79.50% 64.50%

010 1100 80.00% 65.00%

010 1101 80.50% 65.50%

010 1110 81.00% 66.00%

010 1111 81.50% 66.50%

011 0000 82.00% 67.00%

011 0001 82.50% 67.50%

011 0010 83.00% 68.00%

011 0011 83.50% 68.50%

011 0100 84.00% 69.00%

011 0101 84.50% 69.50%

011 0110 85.00% 70.00%

011 0111 85.50% 70.50%

011 1000 86.00% 71.00%

011 1001 86.50% 71.50%

011 1010 87.00% 72.00%

011 1011 87.50% 72.50%

011 1100 88.00% 73.00%

011 1101 88.50% 73.50%

011 1110 89.00% 74.00%

011 1111 89.50% 74.50%

100 0000 90.00% 75.00%

100 0001 90.50% 75.50%

100 0010 91.00% 76.00%

100 0011 91.50% 76.50%

100 0100 92.00% 77.00%

100 0101 92.50% 77.50%

表 1-11: VREF スキャン機能を使用して得られる VREF の近似値 (続き)







SelectIO インターフェイスプリミティブ

Vivado Design Suite のライブラリは、 I/O プリミティブで利用可能な I/O 規格を数多くサポートするプリミティブを提

供しています。次の汎用プリミティブは、ほとんどのシングルエンド I/O 規格をサポートします。

• IBUF (入力バッファー )

• IBUF_ANALOG (システムモニター入力専用入力バッファー )。 Vivado Design Suite ツールは、 IBUF_ANALOG

を使用してアナログ信号を SYSMONE1 または SYSMONE4 プリミティブに配線します。 IBUF_ANALOG は物理

的なバッファーではなく純粋なソフトウェアコンストラクトで、物理的なパススルーと見なされます。

• IBUF_IBUFDISABLE (バッファーディスエーブルを備えた入力バッファー )

• IBUF_INTERMDISABLE (バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた入力バッ

ファー (HR I/O バンクのみ))

• IBUFE3 (バッファーディスエーブルのほか、オフセットキャリブレーションおよび VREF 調整を備えた入力

バッファー (HP I/O バンクのみ))

• IOBUF (双方向バッファー )

• OBUF (出力バッファー )

• OBUFT ( トライステート出力バッファー )

• IOBUF_DCIEN (入力バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた双方向バッ

ファー (HP I/O バンクのみ))

• IOBUF_INTERMDISABLE (入力バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた双

方向バッファー (HR I/O バンクのみ))

• IOBUFE3 (入力バッファーディスエーブルおよびオンダイ入力終端イネーブルのほか、オフセットキャリブ

レーションおよび VREF 調整を備えた双方向バッファー (HP I/O バンクのみ))

次の汎用プリミティブは、ほとんどの差動 I/O 規格をサポートします。

• IBUFDS (差動入力バッファー )

• IBUFDS_DIFF_OUT (相補出力を備えた差動入力バッファー )

• IBUFDS_DIFF_OUT_IBUFDISABLE (相補出力およびバッファーディスエーブルを備えた差動入力バッファー )

• IBUFDS_DIFF_OUT_INTERMDISABLE (相補出力、入力バッファーディスエーブル、およびオンダイ入力終端

ディスエーブルを備えた差動入力バッファー (HR I/O バンクのみ))

• IBUFDS_IBUFDISABLE (バッファーディスエーブルを備えた差動入力バッファー )

• IBUFDS_INTERMDISABLE (入力バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた

差動入力バッファー (HR I/O バンクのみ))

100 0110 93.00% 78.00%

100 0111 93.50% 78.50%

100 1000 94.00% 79.00%

表 1-11: VREF スキャン機能を使用して得られる VREF の近似値 (続き)







• IBUFDSE3 (バッファーディスエーブルのほか、オフセットキャリブレーションを備えた差動入力バッファー

(HP I/O バンクのみ))

• IBUFDS_DPHY (MIPI D-PHY 用の差動入力バッファー。 Virtex UltraScale+、 Kintex UltraScale+、および

Zynq UltraScale+ デバイスの HP I/O バンクでのみサポート )

• IOBUFDS (差動双方向バッファー )

• IOBUFDS_DCIEN (オンダイ入力終端ディスエーブルおよび入力バッファーディスエーブルを備えた差動双方向

バッファー (HP I/O バンクのみ))

• IOBUFDS_DIFF_OUT (入力バッファーからの相補出力を備えた差動双方向バッファー )

• IOBUFDS_DIFF_OUT_DCIEN (入力バッファーからの相補出力、オンダイ入力終端ディスエーブルおよび入力

バッファーディスエーブルを備えた差動双方向バッファー (HP I/O バンクのみ))

• IOBUFDS_INTERMDISABLE (オンダイ入力終端ディスエーブルおよび入力バッファーディスエーブルを備えた

双方向バッファー (HR I/O バンクのみ))

• IOBUFDS_DIFF_OUT_INTERMDISABLE (入力バッファーからの相補出力、オンダイ入力終端ディスエーブルお

よび入力バッファーディスエーブルを備えた双方向バッファー (HR I/O バンクのみ))

• IOBUFDSE3 (入力バッファーディスエーブルおよびオンダイ入力終端イネーブルのほか、オフセットキャリブ

レーションを備えた差動双方向バッファー (HP I/O バンクのみ))

• OBUFDS (差動出力バッファー )

• OBUFTDS (差動トライステート出力バッファー )

• OBUFDS_DPHY (MIPI D-PHY 用の差動出力バッファー。 Virtex UltraScale+、 Kintex UltraScale+、および

Zynq UltraScale+ デバイスの HP I/O バンクでのみサポート )

• HPIO_VREF (VREF スキャン機能 (HP I/O バンクのみ))

インスタンシエーション方法およびこれらに使用できる属性の詳細、その他すべてのデザインプリミティブは、

『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 5] を参照してください。

IBUF

入力として使用されている信号には、入力バッファー (IBUF) が必要です。図 1-18 に、一般的な IBUF プリミティブ

を示します。


図 1-18: 入力バッファープリミティブ (IBUF)

I O

IBUF

Input from

Device Pad

X16076-022216





IBUF_IBUFDISABLE

図 1-19 に示す IBUF_IBUFDISABLE プリミティブは、ディスエーブルポート付きの入力バッファーであり、入力が

使用されない期間に電力消費を節約するために使用できます。

IBUF_IBUFDISABLE プリミティブは、 IBUFDISABLE 信号が High にアサートされると、入力バッファーを無効にし

て内部ロジックへの O 出力を強制的にロジック Low へ遷移させることが可能です。このような、 UltraScale アーキテ

クチャ特定のプリミティブ動作となるように、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポートを

制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があります。この機能を使用することで、 I/O がアイド

ル状態のときに消費電力を抑えることができます。 VREF 電源レール (SSTL および HSTL など) は、それ以外の規格

(LVCMOS および LVTTL など) よりもスタティック消費電力が大きくなる傾向があるため、これらの規格を使用する

入力バッファーは、 IBUFDISABLE 信号をロジック High に設定することで大のメリットを享受できます。

IBUF_INTERMDISABLE

図 1-20 に示す IBUF_INTERMDISABLE プリミティブは、 HR I/O バンクで利用でき、入力バッファーが使用されてい

ない間そのバッファーを無効にできる IBUFDISABLE ポートを備えているという点で、 IBUF_IBUFDISABLE プリミ

ティブと類似しています。このような、 UltraScale アーキテクチャ特定のプリミティブ動作となるように、

USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポートを制御し、 SIM_DEVICE 属性を ULTRASCALE に

設定する必要があります。その他、オプションでオンダイレシーバー終端を無効にする際に使用する

INTERMDISABLE があります。この機能の詳細は、「I/O バンクにおけるキャリブレーションなしの終端」を参照し

てください。

IBUF_INTERMDISABLE プリミティブは、 IBUFDISABLE 信号が High にアサートされると、入力バッファーを無効

にして内部ロジックへの O 出力を強制的にロジック Low へ遷移させることが可能です。さらに、

IBUF_INTERMDISABLE プリミティブでは、 INTERMDISABLE 信号がアサートされている場合にも常に終端の各側

を無効にすることが可能です。これらの機能を組み合わせて使用することで、入力がアイドル状態のときに消費電

力を抑えることができます。 VREF 電源レール (SSTL および HSTL など) は、それ以外の規格 (LVCMOS および

LVTTL など) よりもスタティック消費電力が大きくなる傾向があるため、これらの規格を使用する入力バッファー

は、 IBUFDISABLE 信号をロジック High に設定することで大のメリットを享受できます。


図 1-19: 入力バッファーを無効化するポートを備えた入力バッファー (IBUF_IBUFDISABLE)


図 1-20: 入力バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた入力バッファー (IBUF_INTERMDISABLE)

I O

IBUF_IBUFDISABLE

IBUFDISABLE

X16077-121018

I O

IBUF_INTERMDISABLE

INTERMDISABLE

IBUFDISABLE

X16078-022216





IBUFE3

入力バッファー (IBUFE3) プリミティブは、図 1-21 に示すように、HP I/O バンクでのみサポートされています。この

UltraScale アーキテクチャ特定のプリミティブは「IBUF_IBUFDISABLE」と同様の機能を備えていますが、入力バッ

ファーディスエーブル (IBUFDISABLE) のほか、オフセットキャリブレーションおよび VREF 調整を制御する機能が

追加されています。オフセットキャリブレーション機能を利用するには、 OSC_EN および OSC[3:0] ポートを使用し

ます。 VREF スキャン機能を利用するには、 HPIO_VREF プリミティブと IBUFE3 を併用します。

IBUFDS

差動プリミティブに対応する使用法および規則は、シングルエンド SelectIO プリミティブと類似しています。差動

SelectIO プリミティブにはデバイスパッドからのピンとデバイスパッドへのピンが 2 つあり、差動ペアとなる P と

N チャネルピンを示しています。 N チャネルピンには接尾辞「B」が付いています。

図 1-22 に、差動入力バッファープリミティブを示します。


図 1-21: IBUFE3 プリミティブ — オフセットキャリブレーションおよび VREF 調整を備えた入力バッファー (HP I/O バンクのみ)


図 1-22: 差動入力バッファープリミティブ (IBUFDS)

O

IBUFE3

OSC_EN

I

OSC[3:0]

VREF

IBUFDISABLE

X16080-022216

IO

IB

Inputs from

Device Pads

IBUFDS

X16081-022216





IBUFDS_DIFF_OUT

図 1-23 に、相補出力 (O と OB) を備えた差動入力バッファープリミティブを示します。

重要: このプリミティブをクロック信号に使用した場合、インターコネクトロジックへの OB 出力には、クロック

バッファーへの直接接続がありません。

IBUFDS_DIFF_OUT_IBUFDISABLE

図 1-24 に示す IBUFDS_DIFF_OUT_IBUFDISABLE プリミティブは、相補差動出力を備えた差動入力バッファーです。

ヒント : UltraScale アーキテクチャのこのプリミティブでは、 IBUFDISABLE 機能はサポートされていません。


図 1-23: 相補出力を備えた差動入力バッファープリミティブ (IBUFDS_DIFF_OUT)

I

IB

IBUFDS_DIFF_OUT

O

OB

X16082-022216


図 1-24: 相補出力と入力バッファーディスエーブルを備えた差動入力バッファー (IBUFDS_DIFF_OUT_IBUFDISABLE)

I

IB

IBUFDS_DIFF_OUT_IBUFDISABLE

O

OB

IBUFDISABLE

X16083-022216





IBUFDS_DIFF_OUT_INTERMDISABLE

図 1-25 に示す IBUFDS_DIFF_OUT_INTERMDISABLE プリミティブは、 HR I/O バンクでのみ使用可能です。このプ

リミティブには、相補差動出力と、オプションのオンダイレシーバー終端機能 (キャリブレーションなし ) を手動で

無効にする際に使用する INTERMDISABLE ポートがあります。詳細は、「I/O バンクにおけるキャリブレーションな

しの終端」を参照してください。


I/O がキャリブレーションなしのオンダイレシーバー終端機能を使用している場合は、 INTERMDISABLE 信号が

High にアサートされると常に、このプリミティブが終端の各側を無効にします。

IBUFDS_IBUFDISABLE

図 1-26 に示す IBUFDS_IBUFDISABLE プリミティブは、ディスエーブルポートを備えた差動入力バッファーです。

このポートは、入力が使用されていない場合に電力を節約する機能として使用できます。

IBUFDS_IBUFDISABLE プリミティブは、 IBUFDISABLE 信号が High にアサートされると、入力バッファーを無効

にして内部ロジックへの O 出力を強制的にロジック Low へ遷移させることが可能です。このような、 UltraScale アー

キテクチャ特定のプリミティブ動作となるように、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポー

トを制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があります。この機能を使用することで、 I/O がア

イドル状態のときに消費電力を抑えることができます。


図 1-25: 相補出力、入力パスディスエーブル、およびオンダイ入力終端ディスエーブルを備えた差動入力バッファー (IBUFDS_DIFF_OUT_INTERMDISABLE)


図 1-26: 入力バッファーディスエーブルを備えた差動入力バッファー (IBUFDS_IBUFDISABLE)

I

IB

IBUFDS_DIFF_OUT_INTERMDISABLE

O

OB

IBUFDISABLE

INTERMDISABLE

X16084-022216

I

IB

IBUFDS_IBUFDISABLE

O

IBUFDISABLE

X16085-022216





IBUFDS_INTERMDISABLE

図 1-27 に示す IBUFDS_INTERMDISABLE プリミティブは HR I/O バンクで利用でき、入力バッファーが使用されて

いない場合はそのバッファーを無効にできる IBUFDISABLE ポートを備えているという点で、

IBUFDS_IBUFDISABLE プリミティブと類似しています。その他、オプションでキャリブレーションなしの分割終端

機能を無効にする際に使用する INTERMDISABLE があります。詳細は、「I/O バンクにおけるキャリブレーションな

しの終端」を参照してください。

IBUFDS_INTERMDISABLE プリミティブは、 IBUFDISABLE が High にアサートされると、入力バッファーを無効に

して O 出力を強制的にロジック Low へ遷移させることが可能です。このような、 UltraScale アーキテクチャ特定のプ

リミティブ動作となるように、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポートを制御し、

SIM_DEVICE 属性を ULTRASCALE に設定する必要があります。 I/O がオプションのオンダイレシーバー終端機能を

使用している場合は、 INTERMDISABLE 信号が High にアサートされると常に、このプリミティブが終端の各側を無

効にします。これらの両方の機能を組み合わせて使用することで、入力がアイドル状態のときに消費電力を抑える

ことができます。

IBUFDSE3

差動入力バッファー (IBUFDSE3) プリミティブは HP I/O バンクでのみサポートされています (図 1-28)。この

UltraScale アーキテクチャ特定のプリミティブは「IBUFDS_IBUFDISABLE」と同様の機能を備えていますが、オフ

セットキャリブレーションを制御する機能と入力バッファーディスエーブル (IBUFDISABLE) が追加されています。

オフセットキャリブレーション機能を利用するには、 OSC_EN[1:0] および OSC[3:0] ポートを使用します。このプリ

ミティブでは、 VREF スキャン機能はサポートされていません。


図 1-27: 入力バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた差動入力バッファー (IBUFDS_INTERMDISABLE)


図 1-28: IBUFDSE3 プリミティブ — オフセットキャリブレーションを備えた差動入力バッファー (HP I/O バンクのみ)

IBUFDS_INTERMDISABLE

INTERMDISABLE

IBUFDISABLE

I

IBO

X16086-022216

O

IBUFDSE3

OSC[3:0]

IB

OSC_EN[1:0]

I

IBUFDISABLE

X16087-022216





IBUFDS_DPHY

差動入力バッファープリミティブ (IBUFDS_DPHY) は、 Virtex UltraScale+ デバイス (図 1-29)、 Kintex UltraScale+ デバ

イス、および Zynq UltraScale+ デバイスの HP I/O バンクでのみサポートされています。この UltraScale アーキテク

チャに特有のプリミティブは、 MIPI D-PHY レシーバーのインプリメンテーション用です。 HSRX_DISABLE ポート

は、 MIPI D-PHY 高速 (HS) レシーバーの有効/無効に使用します。 LPRX_DISABLE ポートは、 MIPI D-PHY 低電力

(LP) レシーバーの有効/無効に使用します。 HSRX_O および LPRX_O(_P/_N) はそれぞれ、 HS および LP レシーバー

からインターコネクトロジックへの入力です。このプリミティブは、 IOSTANDARD 属性の値として

MIPI_DPHY_DCI をサポートする唯一のプリミティブです。

IOBUF

入力バッファーと、アクティブ High トライステート T ピンがあるトライステート出力バッファーの両方を必要とす

る双方向信号には、 IOBUF プリミティブが必要です。図 1-30 に、一般的な IOBUF を示します。 T ピンをロジック

High にすると出力バッファーが無効になります。出力バッファーがトライステート状態になると (T = High)、入力

バッファーおよびオンダイレシーバー終端 (キャリブレーションなしの終端または DCI 終端) が有効になります。

出力バッファーがトライステート状態にならない場合は (T = Low)、オンダイレシーバー終端 (キャリブレーション

なしの終端または DCI 終端) が無効になります。


図 1-29: 差動入力バッファープリミティブ (IBUFDS_DPHY)


図 1-30: 入力/出力バッファープリミティブ (IOBUF)

IBUFDS_DPHY

HSRX_DISABLE

IB

I

LPRX_DISABLE

LPRX_O_P

LPRX_O_NHSRX_O

X16088-022216

IOBUF

I/O

to/from device padI

O

3-state input

T

X16089-022216





IOBUF_DCIEN

図 1-31 に示す IOBUF_DCIEN プリミティブは、 HP I/O バンクで使用可能です。このプリミティブには

IBUFDISABLE ポートがあり、入力バッファーが使用されていない間そのバッファーを無効にするために使用しま

す。その他、オプションで DCI 分割終端機能 (キャリブレーションなしの終端および DCI 終端) を手動で無効にする

際に使用する DCITERMDISABLE ポートがあります。詳細は、「HP I/O バンクでのみ使用可能な DCI」および「I/O

バンクにおけるキャリブレーションなしの終端」を参照してください。

IOBUF_DCIEN プリミティブは、 IBUFDISABLE 信号が High にアサートされ、出力バッファーがトライステート状

態になると (T = High)、入力バッファーを無効にして内部ロジックへの O 出力を強制的にロジック Low へ遷移させ

ることが可能です。 I/O がオンダイレシーバー終端機能 (キャリブレーションなしの終端および DCI 終端) を使用し

ている場合は、 DCITERMDISABLE 信号が High にアサートされ、出力バッファーがトライステート状態になると

(T = High) 常に、このプリミティブが終端の各側を無効にします。出力バッファーがトライステート状態になると

(T = High)、入力バッファーとオンダイレシーバー終端 (キャリブレーションなしの終端または DCI 終端) が

IBUFDISABLE および DCITERMDISABLE によってそれぞれ制御されます。このような、 UltraScale アーキテクチャ

特定のプリミティブ動作となるように、 USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポートを制御

し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があります。出力バッファーがトライステート状態になら

ない場合は (T = Low)、入力バッファーとオンダイレシーバー終端 (キャリブレーションなしの終端または DCI 終端)

が無効になり、内部ロジックへの O 出力を強制的にロジック Low へ遷移させます。これらの機能を組み合わせて使

用することで、入力がアイドル状態のときに消費電力を抑えることができます。あまり一般的ではありませんが、

DCI を動的に制御できる一方で入力を常に有効にする必要がある場合は、 IBUFDISABLE ピンをフローティング状態

にして、 USE_IBUFDISABLE 属性を FALSE に設定することで、このプリミティブを使用できます。


図 1-31: 入力/出力バッファー DCI イネーブルプリミティブ (IOBUF_DCIEN)

IOBUF_DCIEN

I/OI

O

T

DCITERMDISABLE

IBUFDISABLE

X16090-022216





IOBUF_INTERMDISABLE

図 1-32 に示す IOBUF_INTERMDISABLE プリミティブは、 HR I/O バンクでのみ使用可能です。このプリミティブに

は IBUFDISABLE ポートがあり、入力バッファーが使用されていない間そのバッファーを無効にするために使用し

ます。その他、オプションでオンダイレシーバー終端を手動で無効にする際に使用する INTERMDISABLE がありま

す。詳細は、「I/O バンクにおけるキャリブレーションなしの終端」を参照してください。

IOBUF_INTERMDISABLE プリミティブは、 IBUFDISABLE 信号が High にアサートされ、出力バッファーがトライ

ステート状態になると (T = High)、入力バッファーを無効にして内部ロジックへの O 出力を強制的にロジック Low

へ遷移させることが可能です。 I/O がキャリブレーションなしのオンダイレシーバー終端機能を使用している場合

は、 INTERMDISABLE 信号が High にアサートされ、出力バッファーがトライステート状態になると (T = High) 常に、

このプリミティブが終端の各側を無効にします。出力バッファーがトライステート状態になると (T = High)、入力

バッファーとオンダイレシーバー終端が IBUFDISABLE および INTERMDISABLE によってそれぞれ制御されます。

このような、 UltraScale アーキテクチャ特定のプリミティブ動作となるように、 USE_IBUFDISABLE 属性を TRUE に

設定し、 IBUFDISABLE ポートを制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があります。出力バッ

ファーがトライステート状態にならない場合は (T = Low)、入力バッファーとオンダイレシーバー終端が無効にな

り、内部ロジックへの O 出力を強制的にロジック Low へ遷移させます。これらの機能を組み合わせて使用すること

で、入力がアイドル状態のときに消費電力を抑えることができます。


図 1-32: 入力パスディスエーブルおよびオンダイ入力終端ディスエーブルを備えた双方向バッファー (IOBUF_INTERMDISABLE)

IOBUF_INTERMDISABLE

I/OI

O

T

INTERMDISABLE

IBUFDISABLE

X16092-022216





IOBUFE3

双方向入力/出力バッファープリミティブ (IOBUFE3) は HP I/O バンクでのみサポートされています (図 1-33)。この

UltraScale アーキテクチャ特定のプリミティブは「IOBUF_DCIEN」と同様の機能を備えていますが、入力バッ

ファーのオフセットキャリブレーションおよび VREF 調整を制御する機能、入力バッファーディスエーブル

(IBUFDISABLE)、およびオンダイ入力終端制御 (DCITERMDISABLE) が追加されています。オフセットキャリブ

レーション機能を利用するには、 OSC_EN および OSC[3:0] ポートを使用します。 VREF スキャン機能を利用するに

は、 HPIO_VREF プリミティブと IOBUFE3 を併用します。

IOBUFDS

図 1-34 に、差動入力/出力バッファープリミティブを示します。 T ピンをロジック High にすると出力バッファーが

無効になります。出力バッファーがトライステート状態になると (T = High)、入力バッファーおよびオンダイレシー

バー終端 (キャリブレーションなしの終端または DCI 終端) が有効になります。出力バッファーがトライステート状

態にならない場合は (T = Low)、オンダイレシーバー終端 (キャリブレーションなしの終端または DCI 終端) が無効に

なります。


図 1-33: IOBUFE3 プリミティブ — オフセットキャリブレーションおよび VREF 調整を備えた双方向 I/O バッファー (HP I/O バンクのみ)


図 1-34: 差動入力/出力バッファープリミティブ (IOBUFDS)

IOBUFE3

T

OSC_EN

OSC[3:0]

I

O

VREF

DCITERMDISABLE

IBUFDISABLE

X16093-022216

IOBUFDS

IOI

O

IOB

3-state input

T

X16094-022216





IOBUFDS_DCIEN

図 1-35 に示す IOBUFDS_DCIEN プリミティブは、 HP I/O バンクでのみ使用可能です。このプリミティブには

IBUFDISABLE ポートがあり、入力バッファーが使用されていない間そのバッファーを無効にするために使用しま

す。このような、 UltraScale アーキテクチャ特定のプリミティブ動作となるように、 USE_IBUFDISABLE 属性を

TRUE に設定し、 IBUFDISABLE ポートを制御し、 SIM_DEVICE 属性を ULTRASCALE に設定する必要があります。

その他、オプションでオンダイレシーバー終端機能 (キャリブレーションなしの終端または DCI 終端) を手動で無効

にする際に使用する DCITERMDISABLE ポートがあります。詳細は、「HP I/O バンクでのみ使用可能な DCI」および

「I/O バンクにおけるキャリブレーションなしの終端」を参照してください。

IOBUFDS_DCIEN プリミティブは、 IBUFDISABLE 信号が High にアサートされ、出力バッファーがトライステート

状態になると (T = High)、入力バッファーを無効にして内部ロジックへの O 出力を強制的にロジック Low へ遷移さ

せることが可能です。 I/O がオンダイレシーバー終端機能 (キャリブレーションなしの終端または DCI 終端) を使用

している場合は、 DCITERMDISABLE 信号が High にアサートされ、出力バッファーがトライステート状態になると

(T = High) 常に、このプリミティブが終端の各側を無効にします。

出力バッファーがトライステート状態になると (T = High)、入力バッファーとオンダイレシーバー終端 (キャリブ

レーションなしの終端または DCI 終端) が IBUFDISABLE および DCITERMDISABLE によってそれぞれ制御されま

す。出力バッファーがトライステート状態にならない場合は (T = Low)、入力バッファーとオンダイレシーバー終端

(キャリブレーションなしの終端または DCI 終端) が無効になり、内部ロジックへの O 出力を強制的にロジック Low

へ遷移させます。これらの機能を組み合わせて使用することで、入力がアイドル状態のときに消費電力を抑えるこ

とができます。

あまり一般的ではありませんが、 DCI を動的に制御できる一方で入力を常に有効にする必要がある場合は、

IBUFDISABLE ピンをフローティング状態にして、 USE_IBUFDISABLE 属性を FALSE に設定することで、このプリ

ミティブを使用できます。


図 1-35: 入力バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_DCIEN)

IOBUFDS_DCIEN

IOI

O

IOB

IBUFDISABLE

DCITERMDISABLE

T

X16095-022216





IOBUFDS_DIFF_OUT

図 1-36 に、相補出力 (O と OB) を備えた差動入力/出力バッファープリミティブを示します。 T ピンをロジック High

にすると出力バッファーが無効になります。出力バッファーがトライステート状態になると (T = High)、入力バッ

ファーおよびオンダイレシーバー終端 (キャリブレーションなしの終端または DCI 終端) が有効になります。出力

バッファーがトライステート状態にならない場合は (T = Low)、オンダイレシーバー終端 (キャリブレーションなし

の終端または DCI 終端) が無効になります。このような、 UltraScale アーキテクチャ特定のプリミティブ動作となる

ように、 TM および TS をインターコネクトロジックからの同じ入力に接続する必要があります。


図 1-36: 入力バッファーに相補出力を備えた差動入力/出力バッファープリミティブ (IOBUFDS_DIFF_OUT)

IOBUFDS_DIFF_OUT

I

3-state input

from master

IO

3-state input

from slave

TM

IOB

O

OB

TS

I

X16096-022216





IOBUFDS_DIFF_OUT_DCIEN

図 1-37 に示す IOBUFDS_DIFF_OUT_DCIEN プリミティブは、 HP I/O バンクでのみ使用可能です。このプリミティブ

には、相補差動出力、 IBUFDISABLE ポート、および、オプションの DCI オンダイレシーバー終端機能 (キャリブ

レーションなしの終端または DCI 終端) を手動で無効にする際に使用する DCITERMDISABLE ポートがあります。

詳細は、「HP I/O バンクでのみ使用可能な DCI」および「I/O バンクにおけるキャリブレーションなしの終端」を参

照してください。このような、 UltraScale アーキテクチャ特定のプリミティブ動作となるように、 TM および TS をイ

ンターコネクトロジックからの同じ入力に接続する必要があります。

I/O がオンダイレシーバー終端機能 (キャリブレーションなしの終端または DCI 終端) を使用している場合は、

DCITERMDISABLE 信号が High にアサートされ、出力バッファーがトライステート状態になると常に、このプリミ

ティブが終端の各側を無効にします。出力バッファーがトライステート状態になると (T = High)、オンダイレシー

バー終端 (キャリブレーションなしの終端または DCI 終端) は DCITERMDISABLE によって制御されます。出力バッ

ファーがトライステート状態にならない場合は (T = Low)、入力バッファーとオンダイレシーバー終端 (キャリブ

レーションなしの終端または DCI 終端) が無効になり、内部ロジックへの O 出力を強制的にロジック Low へ遷移さ

せます。



図 1-37: 相補出力、入力パスディスエーブル、およびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_DIFF_OUT_DCIEN)

IOBUFDS_DIFF_OUT_DCIEN

I

IBUFDISABLE

IO

3-state input

from slave

IOB

O

OB

TS

DCITERMDISABLE

TM3-state input

from master

X16097-022216





IOBUFDS_INTERMDISABLE

図 1-38 に示す IOBUFDS_INTERMDISABLE プリミティブは、 HR I/O バンクでのみ使用可能です。このプリミティブ

には IBUFDISABLE ポートがあり、入力バッファーが使用されていない間そのバッファーを無効にするために使用

します。その他、オプションでオンダイレシーバー終端を無効にする際に使用する INTERMDISABLE があります。

この機能の詳細は、「I/O バンクにおけるキャリブレーションなしの終端」を参照してください。

IOBUFDS_INTERMDISABLE プリミティブは、 IBUFDISABLE 信号が High にアサートされ、出力バッファーがトラ

イステート状態になると (T = High)、入力バッファーを無効にして内部ロジックへの O 出力を強制的にロジック Low

へ遷移させることが可能です。このような、 UltraScale アーキテクチャ特定のプリミティブ動作となるように、

USE_IBUFDISABLE 属性を TRUE に設定し、 IBUFDISABLE ポートを制御し、 SIM_DEVICE 属性を ULTRASCALE に

設定する必要があります。 I/O がオンダイレシーバー終端機能を使用している場合は、 INTERMDISABLE 信号が

High にアサートされ出力バッファーがトライステート状態になると常に、このプリミティブが終端の各側を無効に

します。出力バッファーがトライステート状態になると (T = High)、入力バッファーとオンダイレシーバー終端が

IBUFDISABLE および INTERMFIDISABLE によってそれぞれ制御されます。出力バッファーがトライステート状態

にならない場合は (T = Low)、入力バッファーとオンダイレシーバー終端が無効になり、内部ロジックへの O 出力を

強制的にロジック Low へ遷移させます。これらの機能を組み合わせて使用することで、入力がアイドル状態のとき

に消費電力を抑えることができます。

あまり一般的ではありませんが、 DCI を動的に制御できる一方で入力を常に有効にする必要がある場合は、

IBUFDISABLE ピンをフローティング状態にして、 USE_IBUFDISABLE 属性を FALSE に設定することで、このプリ

ミティブを使用できます。


図 1-38: 入力バッファーディスエーブルおよびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_INTERMDISABLE)

IOBUFDS_INTERMDISABLE

IO

IOB

INTERMDISABLE

IBUFDISABLE

T

I

O

X16098-022216





IOBUFDS_DIFF_OUT_INTERMDISABLE

図 1-39 に示す IOBUFDS_DIFF_OUT_INTERMDISABLE プリミティブは、 HR I/O バンクでのみ使用可能です。この

プリミティブは、オプションでオンダイレシーバー終端を無効にする際に使用する INTERMDISABLE ポートを備え

ています。この機能の詳細は、「I/O バンクにおけるキャリブレーションなしの終端」を参照してください。このよ

うな、 UltraScale アーキテクチャ特定のプリミティブ動作となるように、 TM および TS をインターコネクトロジッ

クからの同じ入力 (T) に接続する必要があります。

I/O がオンダイレシーバー終端機能を使用している場合は、 INTERMDISABLE 信号が High にアサートされ出力バッ

ファーがトライステート状態になると常に、このプリミティブが終端の各側を無効にします。出力バッファーがト

ライステート状態になると (T = High)、オンダイレシーバー終端は INTERMDISABLE によって制御されます。出力

バッファーがトライステート状態にならない場合は (T = Low)、入力バッファーとオンダイレシーバー終端が無効に

なり、内部ロジックへの O 出力を強制的にロジック Low へ遷移させます。



図 1-39: 相補出力、入力バッファーディスエーブル、およびオンダイ入力終端ディスエーブルを備えた差動双方向バッファー (IOBUFDS_DIFF_OUT_INTERMDISABLE)

IOBUFDS_DIFF_OUT_INTERMDISABLE

IO

IOB

INTERMDISABLE

IBUFDISABLE

I

O

TS

TM

OBX16099-022216





IOBUFDSE3

差動双方向入力/出力バッファープリミティブ (IOBUFDSE3) は HP I/O バンクでのみサポートされています。この

UltraScale アーキテクチャ特定のプリミティブは「IOBUFDS_DCIEN」と同様の機能を備えていますが、入力バッ

ファーのオフセットキャリブレーションを制御する機能、入力バッファーディスエーブル制御 (IBUFDISABLE)、お

よびオンダイ入力終端ディスエーブル制御 (DCITERMDISABLE) が追加されています。オフセットキャリブレー

ション機能を利用するには、 OSC_EN[1:0] および OSC[3:0] ポートを使用します。このプリミティブでは、 VREF ス

キャン機能はサポートされていません。

OBUF

デバイスから外部出力パッドへ信号を送信するには、出力バッファー (OBUF) が必要です。図 1-41 に、一般的な

OBUF プリミティブを示します。

OBUFDS

図 1-42 に、差動出力バッファープリミティブを示します。


図 1-40: IOBUFDSE3 プリミティブ — オフセットキャリブレーションを備えた差動双方向 I/O バッファー (HP I/O バンクのみ)


図 1-41: 出力バッファープリミティブ (OBUF)


図 1-42: 差動出力バッファープリミティブ (OBUFDS)

IOBUFDSE3

T

OSC_EN[1:0]

OSC[3:0]

I

O

IO

IOB

DCITERMDISABLE

IBUFDISABLE

X16100-022216

I O

OBUF

Output to

device pad

X16101-022216

IO

OBUFDS

OB

X16102-022216





OBUFT

一般的なトライステート出力バッファー OBUFT (図 1-43 参照) で、通常、トライステート出力または双方向 I/O をイ

ンプリメントします。

OBUFTDS

図 1-44 に、差動トライステート出力バッファープリミティブを示します。

OBUFDS_DPHY

差動出力バッファープリミティブ (OBUFDS_DPHY) は、 Virtex UltraScale+、 Kintex UltraScale+、および

Zynq UltraScale+ デバイスの HP I/O バンクでのみサポートされています (図 1-45)。この UltraScale アーキテクチャに

特有のプリミティブは、 MIPI D-PHY トランスミッターのインプリメンテーション用です。 HSTX_T ポートは、 MIPI

D-PHY 高速 (HS) トランスミッターのトライステート制御に使用します。 LPTX_T ポートは、低電力 (LP) トランス

ミッターのトライステート制御に使用します。 HSTX_I および LPTX_I(_P/_N) はそれぞれ、インターコネクトロ

ジックから HS および LP トランスミッターへの入力です。このプリミティブは、 IOSTANDARD 属性の値として

MIPI_DPHY_DCI をサポートする唯一のプリミティブです。


図 1-43: トライステート出力バッファープリミティブ (OBUFT)


図 1-44: 差動トライステート出力バッファープリミティブ (OBUFTDS)


図 1-45: 差動出力バッファープリミティブ (OBUFDS_DPHY)

I O

OBUFT

T

X16103-022216

IO

OBUFTDS

T

OB

X16104-022216

OBUFDS_DPHY

O

OB

HSTX_T

HSTX_I

LPTX_I_P

LPTX_I_N

LPTX_TX16105-022216





HPIO_VREF

HPIO_VREF プリミティブは HP I/O バンクでのみサポートされています (図 1-46)。この UltraScale アーキテクチャ特定

のプリミティブは、 HP I/O バンクで利用可能な VREF スキャン機能を使用できるようにします。 VREF スキャン機能を

利用するには、 HPIO_VREF プリミティブと、 IBUFE3 または IOBUFE3 の各プリミティブのいずれかを併用します。

SelectIO インターフェイスの属性と制約

I/O リソースの各機能 (ロケーション制約、入力遅延、出力駆動能力、スルーレートなど) は、属性/制約で設定可能

です。これらの制約/属性の設定方法などその他の詳細は、『Vivado Design Suite プロパティリファレンスガイド』

(UG912) [参照 6] を参照してください。

DCI_CASCADE 制約

DCI_CASCADE 制約は、 DCI マスターバンクとそれに対応するスレーブバンクを特定します。詳細は、 23 ページの

「DCI カスケード接続」を参照してください。

DCI_CASCADE 属性は、ザイリンクスデザイン制約 (XDC) ファイルで次のような構文を使用します。

set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]

PACKAGE_PIN 制約

PACKAGE_PIN 制約は、外部ポート識別子 (A8、 M5、または AM6) の I/O の位置を指定する場合に使用します。これ

らの値は、デバイスサイズおよびパッケージサイズによって異なります。

PACKAGE_PIN 属性は、 XDC ファイルで次のような構文を使用します。

set_property PACKAGE_PIN pin_name [get_ports port_name]

IOSTANDARD 属性

すべての I/O バッファーに I/O 規格の値を選択する場合、 IOSTANDARD 属性を使用します。使用可能な I/O 規格は、

各 UltraScale デバイスのデータシート [参照 2] に記載されていますが、表 1-77 に、サポートされるバンクタイプご

と (HR、 HP、または両方) にまとめました。 IOSTANDARD 属性は、 XDC ファイルで次のような構文を使用します。

set_property IOSTANDARD value [get_ports port_name]


図 1-46: HPIO_VREF プリミティブ — VREF スキャン機能 (HP I/O バンクのみ)

HPIO_VREF

FABRIC_VREF_TUNE [6:0] VREF

X16106-022216





IBUF_LOW_PWR 属性

IBUF_LOW_PWR 属性を使用することによって、性能と消費電力のトレードオフが可能になります。この属性はデ

フォルトで TRUE に設定されており、高性能モードではなく低消費電力モードで入力バッファーをインプリメント

します。

推奨: 1600Mb/s 以上のデータレートで動作するレシーバーでは、この属性を FALSE に設定してください。

高性能モードと低消費電力モードでの消費電力の変化は、 Xilinx Power Estimator (XPE) スプレッドシートツール

(japan.xilinx.com/power よりダウンロード可能) を使用して見積もることができます。

IBUF_LOW_PWR 属性は、 I/O バッファーインスタンスへ適用され、 XDC ファイルで次の構文を使用します。

set_property IBUF_LOW_PWR TRUE|FALSE [get_ports port_name]

UNISIM のインスタンシエーションでこの属性を使用する方法については、『UltraScale アーキテクチャライブラリ

ガイド』 (UG974) [参照 5] を参照してください。

出力スルーレートの属性

I/O 出力バッファーに必要なスルーレートを設定するため、数多くの属性値があります。差動バージョンを含む

LVCMOS、 LVTTL、 SSTL、 HSTL、 HSUL 出力バッファーに必要なスルーレートを指定するには SLEW 属性を使用

します。

デフォルトの SLEW 属性は SLOW ですが、高周波数メモリインターフェイスなどの高性能アプリケーションには、

FAST スルーレートを指定することが重要となります。ただし、適切に設計されていない場合 (終端、伝送ラインの

インピーダンスの連続性、クロスカップリングなど) には、高速スルーレートが反射を招いたり、ノイズ問題を増加

させる可能性があります。

SLEW 属性で設定可能な値は、 SLOW、 MEDIUM (HP I/O のみ)、または FAST です。

SLEW 属性は、 XDC ファイルで次のような構文を使用します。

set_property SLEW value [get_ports port_name]

各出力バッファーのスルーレートは、デフォルトで SLOW に設定されます。スイッチングする信号があまり重要で

ない場合のバスの消費電力を小限に抑えるために、デフォルト値は SLOW になっています。



japan.xilinx.com/products/technology/power/index.htm



出力駆動能力の属性

LVCMOS および LVTTL 出力バッファーでは、ドライバーが有効なロジックレベルまで安全に駆動できる負荷電流

(mA) を DRIVE 属性で指定できます。表 1-12 に、 DRIVE 属性で指定できる値を示します。

DRIVE 属性は、 XDC ファイルで次のような構文を使用します。

set_property DRIVE drive_value [get_ports port_name]

PULLTYPE 属性

入力バッファー、トライステート出力バッファー、双方向バッファーを使用する場合、出力には弱いプルアップ抵

抗、弱いプルダウン抵抗、または弱いキーパー回路のいずれかを使用できます。 PULLTYPE 属性で設定可能な値を

次に示します。

• NONE

• PULLUP

• PULLDOWN

• KEEPER

バッファーの出力ネットに次の制約値を追加してこの機能を使用します。これらの属性は、 XDC ファイルで次のよ

うな構文を使用します。

set_property PULLTYPE value [get_ports port_name]

各 I/O またはすべての I/O のいずれかにこれらの属性を適用する場合の詳細は、『Vivado Design Suite プロパティリ

ファレンスガイド』 (UG912) [参照 6] の「プルアップ」、「プルダウン」、および「キーパー」に関する説明を参照し

てください。

表 1-12: DRIVE 属性で指定可能な値

規格HR I/O バンク駆動電流 (mA) HP I/O バンク駆動電流 (mA)

許容値デフォルト許容値デフォルト

LVCMOS12 4、 8、または 12 12 2、 4、 6、または 8 12(1)

LVCMOS15 4、 8、 12、または 16 12 2、 4、 6、 8、または 12 12

LVCMOS18 4、 8、 12、または 16 12 2、 4、 6、 8、または 12 12

LVCMOS25 4、 8、 12、または 16 12 N/A N/A

LVCMOS33 4、 8、 12、または 16 12 N/A N/A

LVTTL 4、 8、 12、または 16 12 N/A N/A

注記:1. Vivado Design Suite で実行する前に、 RTL ファイルまたは XDC ファイルの駆動設定を、デフォルト設定から許容値のいずれか

に変更します。





オンダイ終端 (ODT) 属性

ODT 属性は、 HSTL、 SSTL、 POD、および HSUL 規格の入力で分割終端またはシングル終端をサポートします。

ODT は、レシーバーのスタブを完全になくすことでシグナルインテグリティを向上できるため、単体抵抗を使用す

るよりも有利です。

ODT 属性は、サポートされる DCI および non-DCI の両規格の入力におけるオンダイ終端値を指定します。

I/O バンクの VCCO は、 ODT 属性が正しく作用するように、適切な電圧レベルに接続する必要があります。

注記: その他の I/O 規格に必要な VCCO レベルは、「同じバンク内で複数の I/O 規格を併用する場合の規則」の表 1-77


ODT 属性で指定可能な値:

• RTT_40

• RTT_48

• RTT_60

• RTT_120

• RTT_240

• RTT_NONE

注記: これらの値が、適用可能な I/O 規格およびコンフィギュレーションのすべてに使用できるわけではありま

せん。

ODT 属性は、 XDC ファイルで次のような構文を使用します。

set_property ODT value [get_ports port_name]

ソース終端属性 (OUTPUT_IMPEDANCE)OUTPUT_IMPEDANCE 属性を使用すると、 HSTL、 SSTL、 HSUL、 LVDCI、 HSLVDCI、および POD の各ドライバー

のインピーダンスを選択し、駆動されるラインの特性インピーダンスと整合させるオプションを利用できます。

OUTPUT_IMPEDANCE 属性は、サポートされる DCI および non-DCI の両規格のドライバーにおけるソース終端値を

指定します。

OUTPUT_IMPEDANCE 属性で指定可能な値:

• RDRV_40_40

• RDRV_48_48

• RDRV_60_60

• RDRV_NONE_NONE

注記: これらの値が、適用可能な I/O 規格およびコンフィギュレーションのすべてに使用できるわけではありま

せん。

この属性の XDC 構文を次に示します。

set_property OUTPUT_IMPEDANCE value [get_ports port_name]





差動終端属性

差動終端 (DIFF_TERM または DIFF_TERM_ADV) の属性は、入力として使用する差動 I/O 規格をサポートします。

これらの属性を使用してビルトイン 100Ω 終端抵抗の切り替え (オン/オフ) を実行します。オンチップ入力差動終端

を使用すると、レシーバーのスタブを完全になくすことできるため、単体抵抗を使用するよりも有利であり、シグ

ナルインテグリティを向上できます。さらに、次のような利点があります。

• DCI 終端より消費電力が低い

• VRP ピン (DCI) を使用しない

100Ω の有効な差動終端を使用するために、 I/O バンクの VCCO は、 HP I/O バンクの場合は 1.8V に、 HR I/O バンクの

場合は 2.5V に接続する必要があります。 DIFF_TERM および DIFF_TERM_ADV は、入力専用の属性であり、適切な

VCCO 電圧に対してのみ使用できます。

DIFF_TERM_ADV 属性は XDC 制約ファイルで指定できます。 DIFF_TERM 属性は、インスタンシエートしたプリミ

ティブのジェネリックマップ (VHDL) またはインラインパラメーター (Verilog) で適切な値を設定します。これらの

プリミティブのインスタンシエーションおよび DIFF_TERM 属性の設定の構文の詳細は、Vivado Design Suite の HDL

テンプレート [参照 11] [参照 8] または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 5] を参照して

ください。

差動終端は、 DIFF_TERM または DIFF_TERM_ADV 属性のいずれかを使用して有効にできます。 DIFF_TERM 属性は

インスタンシエートされたプリミティブで指定された場合に使用されます。 DIFF_TERM_ADV 属性は XDC 制約

ファイルで指定された場合に使用されます。インスタンシエートされたプリミティブで指定された DIFF_TERM の

値は、 XDC 制約ファイルで対応する DIFF_TERM_ADV 設定に変換されます。

DIFF_TERM 属性で設定可能な値は次のとおりです。

• DIFF_TERM = TRUE と DIFF_TERM_ADV = TERM_100 は対応関係にあります。

• DIFF_TERM = FALSE と DIFF_TERM_ADV = TERM_NONE (デフォルト ) は対応関係にあります。

DIFF_TERM_ADV 属性で設定可能な値は次のとおりです。

• DIFF_TERM_ADV = TERM_NONE (デフォルト )

• DIFF_TERM_ADV = TERM_100

DIFF_TERM_ADV 属性は、 XDC ファイルで次のような構文を使用します。

set_property DIFF_TERM_ADV value [get_ports port_name]

内部 VREFI/O バンクに供給する VREF は UltraScale デバイス内部で生成できます (オプション)。内部生成されることで PCB 上に

特定の VREF 電源レールが必要なくなります。内部生成の VREF (INTERNAL_VREF) は VCCO をソースとしています。

I/O バンクでは、各バンクの VREF プレーンは 1 つであるため、オプションの INTERNAL_VREF はバンク全体で 1 つ

の電圧レベルにしか設定できません。

INTERNAL_VREF 制約は、一度に 1 つのバンクに割り当てられます。

例 1: HSTL_II (1.5V) を使用するバンク 84 に 0.75V の基準電圧が必要な場合、 INTERNAL_VREF 制約は次のように設

定します。

set_property INTERNAL_VREF 0.75 [get_iobanks 84]





例 2: HSTL_II_18 (1.8V) を使用するバンク 65 に 0.9V の基準電圧が必要な場合、 INTERNAL_VREF 制約は、次のよう

に設定します。


INTERNAL_VREF の使用に関する規則は次のとおりです。

• バンクに設定できる VREF の値は 1 つです。

• INTERNAL_VREF に設定できる値は、特定の I/O 規格の標準基準電圧のみです。

• INTERNAL_VREF に有効な設定値は次のとおりです。ただし、バンクのタイプによってはサポートされていな

い値もあります。

° 0.60

° 0.675

° 0.70

° 0.75

° 0.84

° 0.90

• 専用ピンである VREF は、 INTERNAL_VREF が使用されている場合は通常の I/O ピンとして使用できません。

I/O 規格を組み合わせて使用する際の規則は INTERNAL_VREF にも適用されます。 HP I/O バンクでは、内部 VREF ス

キャン機能は内部 VREF 制御にしか使用できません。バンクで VREF スキャン機能を使用するには、

INTERNAL_VREF を I/O 規格に対応する適切な VREF 値に設定する必要があります。内部 VREF スキャンは、 IBUFE3

または IOBUFE3 プリミティブのいずれかと HPIO_VREF プリミティブを併用して有効にします。

バンク内では、内部 VREF (INTERNAL_VREF または VREF スキャン) と外部 VREF ピンを組み合わせたり、その両方

を使用したりすることはできません。バンク内で INTERNAL_VREF または VREF スキャンを使用する場合は、 500Ω

抵抗または 1KΩ 抵抗を介して専用の外部 VREF ピンを GND に接続します。

DQS_BIAS

DQS_BIAS は擬似差動 (DIFF_SSTL、 DIFF_HSUL、および DIFF_POD) バッファーの駆動されていないピンに対する

ロジック保持メカニズムとしての機能を持ち、バッファーの N 側を VCCO に弱くプルアップし、バッファーの P 側

をグランドに弱くプルダウンします。 LVDS 入力の場合、 DQS_BIAS はバッファーの P と N の両側に VCCO/2 の DC

バイアスを提供します。

適用可能な I/O 規格に対して DQS_BIAS 属性で設定可能な値は次のとおりです。

• TRUE (ただし DQS_BIAS = TRUE のとき、同じポートで PULLUP、 PULLDOWN、または KEEPER に設定した

PULLTYPE 属性との併用は不可)。

• FALSE (デフォルト )

重要: Vivado Design Suite 2018.1 以降、 DQS_BIAS 属性はセルではなくポートに設定する必要があります。

DQS_BIAS 属性は、次の構文を使用してポートに設定する必要があります。

set_property DQS_BIAS TRUE|FALSE [get_ports port_name]





トランスミッタープリエンファシス

トランスミッタープリエンファシス (PRE_EMPHASIS) 機能は、特定の I/O 規格のドライバーにプリエンファシスを

適用できます。この属性は、 ENABLE_PRE_EMPHASIS と共に使用する必要があります。

PRE_EMPHASIS 属性で設定可能な値は次のとおりです。

• PRE_EMPHASIS = RDRV_NONE (デフォルト )

• PRE_EMPHASIS = RDRV_240 (この場合、 ENABLE_PRE_EMPHASIS を TRUE に設定する必要があります)

PRE_EMPHASIS 属性は、 XDC ファイルで次のような構文を使用します。

set_property PRE_EMPHASIS value [get_ports port_name]

表 1-13 に、OUTPUT_IMPEDANCE 属性を 40Ω とした DDR4 アプリケーションで PRE_EMPHASIS 属性を使用した場

合の一般的なプリエンファシスゲインを示します。

LVDS トランスミッタープリエンファシス

LVDS トランスミッタープリエンファシス (LVDS_PRE_EMPHASIS) 機能は、特定の I/O 規格のドライバーにプリエ

ンファシスを適用できます。この属性は、 ENABLE_PRE_EMPHASIS と共に使用する必要があります。

LVDS_PRE_EMPHASIS 属性で設定可能な値は次のとおりです。

• LVDS_PRE_EMPHASIS = FALSE (デフォルト )

• LVDS_PRE_EMPHASIS = TRUE (この場合、 ENABLE_PRE_EMPHASIS を TRUE に設定する必要があります)

LVDS_PRE_EMPHASIS 属性は、 XDC ファイルで次のような構文を使用します。

set_property LVDS_PRE_EMPHASIS TRUE|FALSE [get_ports port_name]

表 1-14 に、 LVDS_PRE_EMPHASIS 属性を使用した場合の一般的なプリエンファシスゲインを示します。

表 1-13: DDR4 アプリケーションで PRE_EMPHASIS 属性を使用した場合の一般的なプリエンファシスゲイン

属性値概算ゲイン (dB)

OUTPUT_IMPEDANCE を 40Ω とした PRE_EMPHASIS (HP I/O バンク ) RDRV_240(1) 2.5

注記:1. 必ず ENABLE_PRE_EMPHASIS を TRUE に設定します。

表 1-14: LVDS_PRE_EMPHASIS 属性を使用した場合の一般的なプリエンファシスゲイン


LVDS_PRE_EMPHASIS (HP I/O バンク ) TRUE(1) 4

LVDS_PRE_EMPHASIS (HR I/O バンク ) TRUE(1) 4

注記:1. 必ず ENABLE_PRE_EMPHASIS を TRUE に設定します。





レシーバー EQUALIZATIONレシーバーイコライゼーション (EQUALIZATION) 機能は、特定の I/O 規格のレシーバーにイコライゼーションを適

用できます。

EQUALIZATION 属性で設定可能な値は次のとおりです。

HP I/O バンク

• EQ_LEVEL0

• EQ_LEVEL1

• EQ_LEVEL2

• EQ_LEVEL3

• EQ_LEVEL4

• EQ_NONE (デフォルト )

HR I/O バンク

• EQ_LEVEL0

• EQ_LEVEL0_DC_BIAS

• EQ_LEVEL1


• EQ_LEVEL2


• EQ_LEVEL3


• EQ_LEVEL4


• EQ_NONE (デフォルト )

重要: _BIAS 値を設定した HR I/O バンクは、同じポートで PULLUP、 PULLDOWN、または KEEPER に設定した

PULLTYPE 属性と併用できません。

EQUALIZATION 属性は、 XDC ファイルで次のような構文を使用します。

set_property EQUALIZATION value [get_ports port_name]





表 1-15 に、異なる EQUALIZATION 値に対する、 DDR4 および SGMII インターフェイスの一般的な AC ゲインを示

します。

レシーバー OFFSET 制御

レシーバーオフセット制御 (OFFSET_CNTRL) 機能は、特定の I/O 規格のレシーバーにオフセットキャンセレーショ

ンを適用し、プロセスによるオフセットのばらつきを解消できます。

OFFSET_CNTRL 属性で設定可能な値は次のとおりです。

• CNTRL_NONE (デフォルト )

• FABRIC

注記: OFFSET_CNTRL = MEM_CTRL は有効な設定ではありません。

OFFSET_CNTRL 属性は、 XDC ファイルで次のような構文を使用します。

set_property OFFSET_CNTRL value [get_ports port_name]

I/O バンクでオフセットキャンセレーション機能を有効にするには、 OFFSET_CNTRL を FABRIC に設定する必要が

あります。オフセットキャンセレーションの制御は、 IBUFE3、 IBUFDSE3、 IOBUFE3、または IOBUFDSE3 プリミ

ティブを使用して利用できます。

VREF_CNTR

VREF_CNTR は、 HP I/O バンクのレシーバーの VREF スキャン機能に特有の属性です。これは、 HPIO_VREF という

UNISIM プリミティブと共に使用されます。

VREF_CNTR 属性で設定可能な値は次のとおりです。

• FABRIC_RANGE1 (POD 規格)

• FABRIC_RANGE2 (その他の適用可能な規格)

レシーバーの VREF スキャン機能を使用する場合、 POD 規格では FABRIC_RANGE1 が、その他の適用可能な規格で

は FABRIC_RANGE2 が、それぞれ使用されます。

表 1-15: 異なる EQUALIZATION 値に対する、 DDR4 および SGMII インターフェイスの一般的な AC ゲイン


2.66Gb/s の DDR4 インターフェイスでの

イコライゼーション (HP I/O バンク )

EQ_LEVEL0 0

EQ_LEVEL1 0.75

EQ_LEVEL2 1.50

EQ_LEVEL3 2.25

EQ_LEVEL4 3.00

1.25Gb/s の SGMII インターフェイスでの

イコライゼーション (HR および HP I/O バンク )

EQ_LEVEL0/EQ_LEVEL0_DC_BIAS 0

EQ_LEVEL1/EQ_LEVEL1_DC_BIAS 1.50








VREF_CNTR 属性は UNISIM インスタンシエーションで設定する必要があります。詳細は、『UltraScale アーキテク

チャライブラリガイド』 (UG974) [参照 5] を参照してください。

DATA_RATE

DATA_RATE は、情報専用の属性であり、 Vivado Design Suite の消費電力解析、タイミング解析、および SSN ツール

で使用されます。この属性は、これらのツールに対する I/O のトグルレートに関する情報を提供します。

この属性の有効な値は次のとおりです。

• シングルデータレート (SDR)

• ダブルデータレート (DDR)

非ネイティブ PHY アプリケーションでのこの属性のデフォルト値は、 SDR です。ネイティブモードアプリケー

ション (I/O を、 IDDRE1、 ODDRE1、 RX_BITSLICE、 TX_BITSLICE などのネイティブ PHY プリミティブのいずれか

に接続した場合) でのデフォルト値は、 DDR です。

DATA_RATE 属性は、 XDC ファイルで次のような構文を使用します。

set_property DATA_RATE SDR|DDR [get_ports port_name]

I/O リソースの VHDL/Verilog の例

I/O リソースをインスタンシエートする VHDL および Verilog の例は、 Vivado Design Suite の HDL テンプレート

[参照 11] [参照 8] を参照してください。

サポートされる I/O 規格および終端

以降のセクションでは、サポートされる I/O 規格およびオプションについて説明します。 I/O で使用できる規格のほ

ぼすべてに許容電圧範囲が指定されていますが、このセクションでは一般的な電圧値のみを扱います。これらの規

格は、『Electronic Industry Alliance JEDEC® specification』 [参照 7] で説明されています。

LVTTL

LVTTL (Low voltage TTL) はシングルエンドの CMOS 入力バッファーとプッシュプル出力バッファーを使用した、

3.3V アプリケーション向けの汎用 EIA/JESD 規格です。この規格には 3.3V の出力ソース電圧 (VCCO) が必要ですが、

基準電圧 (VREF) および終端電圧 (VTT) は不要です。この規格は JEDEC (JESD 8C.01) [参照 7] で規定されています。

図 1-47 および図 1-48 に、単方向および双方向の LVTTL 終端テクニックを使用した回路の例をそれぞれ示します。

これらの 2 つの回路図は、ソースの直列終端および並列終端トポロジの例を示しています。

表 1-16: 使用可能な I/O バンクのタイプ

HR HP

可 N/A





図 1-47 に、単方向の終端トポロジを示します。


図 1-47: LVTTL 単方向終端

Z0

IOB IOB

LVTTL LVTTL

Z0

Z0

VTT

Note: VTTis any voltage from 0V to VCCO

RP= Z0

RS= Z0

– RD

IOB IOB

LVTTL LVTTL

IOB IOB

LVTTL LVTTL

X16107-022216





図 1-48 に、双方向の並列終端トポロジを示します。

表 1-17 に、 LVTTL I/O 規格に適用できる属性を示します。この規格は HR I/O バンクでのみ使用可能です。表 1-17 に

示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または

*_INTERMDISABLE) に対してサポートされます。サポートされるすべての派生プリミティブについては、「SelectIO

インターフェイスプリミティブ」を参照してください。


図 1-48: LVTTL 双方向終端

表 1-17: LVTTL I/O 規格で使用可能な属性

属性

プリミティブ

IBUFOBUF/OBUFT/IOBUF

許容値デフォルト

IOSTANDARD LVTTL LVTTL

DRIVE N/A 4、 8、 12、または 16 12

SLEW N/A FAST または SLOW SLOW

IOB IOBLVTTL LVTTL

Z0

Z0

VTT


R = Z0

IOB IOBLVTTL LVTTL

VTT

R = Z0

X16108-022216





LVCMOS

LVCMOS (Low voltage CMOS) は幅広く使用されており、 CMOS トランジスタにインプリメントされているスイッチ

規格です。この規格は JEDEC (JESD 8C.01) [参照 7] で規定されています。 UltraScale デバイスでサポートされている

LVCMOS 規格は、 LVCMOS12、 LVCMOS15、 LVCMOS18、 LVCMOS25、および LVCMOS33 です。

図 1-49 および図 1-50 に、 LVCMOS 単方向終端テクニックと LVCMOS 双方向終端テクニックを使用した回路図の例

をそれぞれ示します。これらの 2 つの回路図は、ソースの直列終端および並列終端トポロジの例を示しています。

図 1-49 に、単方向の終端トポロジを示します。


HR HP

可可


図 1-49: LVCMOS 単方向終端

Z0

IOB IOB

LVCMOS LVCMOS

Z0

Z0

VTT


RP= Z0

RS= Z0

– RD

IOB IOB

LVCMOS LVCMOS

IOB IOB

LVCMOS LVCMOS

X16109-022216





図 1-50 に、双方向の並列終端トポロジを示します。

表 1-19 に、 LVCMOS33 および LVCMOS25 I/O 規格に適用できる属性を示します。これらの規格は HR I/O バンクで

のみ使用可能です。表 1-19 に示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、

*_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートされます。サポートされるすべての派生プリミ

ティブについては、「SelectIO インターフェイスプリミティブ」を参照してください。


図 1-50: LVCMOS 双方向終端

表 1-19: LVCMOS33 および LVCMOS25 I/O 規格で使用可能な属性

属性

プリミティブ



IOSTANDARD LVCMOS33、 LVCMOS25 LVCMOS33、 LVCMOS25

DRIVE N/A 4、 8、 12、または 16 12

SLEW N/A FAST または SLOW SLOW

IOB IOBLVCMOS LVCMOS

Z0

Z0

VTT


R = Z0

IOB IOBLVCMOS LVCMOS

VTT

R = Z0

X16110-022216





表 1-20 に、 LVCMOS18 I/O 規格に適用できる属性を示します。この規格は HR および HP I/O バンクの両方で使用可

能です。 MOBILE DDR アプリケーションの場合、 LVCMOS18 I/O 規格は 8mA 非終端ドライブと組み合わせて使用し

ます。表 1-20 に示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、




能です。表 1-21 に示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、




能です。表 1-22 に示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、



表 1-20: LVCMOS18 I/O 規格で使用可能な属性

属性

プリミティブ

IBUF

OBUF/OBUFT/IOBUF

HP I/O バンク HR I/O バンク


IOSTANDARD LVCMOS18 LVCMOS18 LVCMOS18

DRIVE N/A 2、 4、 6、 8、 12 12 4、 8、 12、 16 12

SLEW N/A FAST、 MEDIUM、 SLOW SLOW FAST、 SLOW SLOW


属性

プリミティブ

IBUF

OBUF/OBUFT/IOBUF




DRIVE N/A 2、 4、 6、 8、 12 12 4、 8、 12、 16 12



属性

プリミティブ

IBUF

OBUF/OBUFT/IOBUF




DRIVE N/A 2、 4、 6、 8 12 4、 8、 12 12






LVDCI

これらの I/O バッファーを使用すると、出力が制御インピーダンスドライバーとしてコンフィギュレーションされ

ます。 LVDCI (low-voltage digitally controlled impedance) レシーバーは、 LVCMOS レシーバーと類似しています。

LVCMOS などの一部の I/O 規格では、伝送ラインの特性インピーダンスと駆動インピーダンスを整合させる必要が

あります。 HP I/O バンクには制御インピーダンス出力ドライバーがあり、外部のソース終端抵抗を使用せずに直列

終端を与えることができます。

ソース終端は OUTPUT_IMPEDANCE 属性を使用して制御します。インピーダンスの正確な値は、

OUTPUT_IMPEDANCE 属性と VRP ピンに接続された 240Ω の外部抵抗によって指定されます。この属性の有効な値

は、 LVDCI 規格では RDRV_48_48 のみであり、 48Ω の設定に対応します。

図 1-51 および図 1-52 に、制御インピーダンスドライバーの単方向トポロジおよび双方向トポロジを使用した回路図

の例をそれぞれ示します。制御インピーダンスドライバーをサポートする DCI I/O 規格は、 LVDCI_15 と LVDCI_18

です。

表 1-24 に、 LVDCI I/O 規格に適用できる属性を示します。これは HP I/O バンクでのみ使用可能な規格です。表 1-24

に示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または

*_INTERMDISABLE) に対してサポートされます。サポートされるすべての派生プリミティブについては、「SelectIO

インターフェイスプリミティブ」を参照してください。


HR HP

N/A 可


図 1-51: 単方向制御インピーダンストライバーのトポロジ


図 1-52: 双方向制御インピーダンストライバーのトポロジ

R0= Z0

Z0

IOB IOBLVDCI LVDCI

X16111-022216

IOB IOBLVDCI LVDCI

Z0

R0= Z0

R0= Z0

X16112-022216





HSLVDCI

ドライバーは LVDCI と類似しており、入力は HSTL および SSTL と類似しています。 VREF 基準電圧の入力を使用す

ると、 HSLVDCI (high-speed LVDCI) は、シングルエンド LVCMOS タイプのレシーバーを使用する場合より優れた入

力感度をレシーバーで許容できます。

HP I/O バンクには制御インピーダンス出力ドライバーがあり、外部のソース終端抵抗を使用せずに直列終端を与え

ることができます。インピーダンスの正確な値は、 OUTPUT_IMPEDANCE 属性と VRP ピンに接続された 240Ω の外

部抵抗によって指定されます。 OUTPUT_IMPEDANCE 属性の有効な値は、 HSLVDCI 規格では RDRV_48_48 のみで

あり、 48Ω の設定に対応します。

図 1-53 に、 HSLVDCI 制御インピーダンスドライバーの双方向終端テクニックを使用した回路図の例を示します。

VREF で制御インピーダンスドライバーをサポートする DCI I/O 規格は、 HSLVDCI_15 と HSLVDCI_18 です。

電気的仕様は、 UltraScale デバイスのデータシート [参照 2] の LVDCI VOH および VOL を参照してください。

表 1-26 に、 HSLVDCI I/O 規格に適用できる属性を示します。これは HP I/O バンクでのみ使用可能な規格です。

表 1-26 に示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、ま

たは *_INTERMDISABLE) に対してサポートされます。サポートされるすべての派生プリミティブについては、

「SelectIO インターフェイスプリミティブ」を参照してください。

表 1-24: LVDCI I/O 規格で使用可能な属性

属性

プリミティブ



IOSTANDARD LVDCI_15、 LVDCI_18 LVDCI_15、 LVDCI_18

SLEW N/A FAST、 MEDIUM、 SLOW SLOW

OUTPUT_IMPEDANCE N/A RDRV_48_48


HR HP

N/A 可


図 1-53: 双方向終端の HSLVDCI 制御インピーダンスドライバー

IOB IOBHSLVDCI_15

HSLVDCI_18 HSLVDCI_15

HSLVDCI_18

Z0

R0= Z0

R0= Z0

VREF= VCCO/2

VREF= VCCO/2

X16113-022216





HSTL

高速トランシーバーロジック (HSTL) 規格は、 JEDEC が規定する汎用高速バス規格 (JESD8-6) [参照 7] です。高速メ

モリインターフェイスのクロッキングをサポートするために、この規格では差動バージョンも提供されています。

UltraScale アーキテクチャの I/O は、差動バージョンを含む、 1.5V HSTL クラス I および 1.8V HSTL クラス I (HP およ

び HR I/O バンク両方) に加えて 1.2V HSTL クラス I (HP I/O バンク ) の I/O 規格をサポートします。さらに、差動バー

ジョンを含む、 1.5V HSTL クラス II および 1.8V HSTL クラス II (HR I/O バンク ) にも対応しています。差動バージョ

ンには、差動増幅入力バッファーおよびプッシュプル出力バッファーが必要です。 HP I/O バンクは DCI バージョン

にも対応しています。

HSTL_ I および HSTL_I_18

HSTL_I および HSTL_ I_18 は並列終端電圧 (VTT) として VCCO/2 を使用します。

オプションの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、

48Ω、または 60Ω のドライバーインピーダンスを選択できる、調整なしのオンダイソース終端機能

(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダンスのデフォルト値は 48Ω です。

HSTL_I_12

HSTL_I_12 は並列終端電圧 (VTT) として VCCO/2 を使用します。

オプションの調整なしの分割入力 ODT によって、VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、



表 1-26: HSLVDCI I/O 規格で使用可能な属性

属性

プリミティブ



IOSTANDARD HSLVDCI_15、 HSLVDCI_18 HSLVDCI_15、 HSLVDCI_18

SLEW N/A FAST、 MEDIUM、 SLOW SLOW

OUTPUT_IMPEDANCE N/A RDRV_48_48


HR HP

可可


HR HP

N/A 可





HSTL_ I_DCI、 HSTL_I_DCI_12、および HSTL_ I_DCI_18

HSTL_I_DCI、 HSTL_I_DCI_12、および HSTL_I_DCI_18 では、 VCCO から電源供給されるオンチップ分割テブナン終

端 (ODT 属性を利用) を使用し、 VCCO/2 の等価並列終端電圧 (VTT) を生成します。

40Ω、 48Ω、または 60Ω の調整済みドライバーインピーダンスを選択できる、ソース終端機能


HSTL_ II および HSTL_ II_18

HSTL_II および HSTL_II_18 は並列終端電圧 (VTT) として VCCO/2 を使用します。

オプションの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。

DIFF_HSTL_I および DIFF_HSTL_I_18

差動 HSTL クラス I は、相補シングルエンド HSTL_I タイプのドライバーと差動レシーバーをペアで使用します。




DIFF_HSTL_I_DCI および DIFF_HSTL_I_DCI_18

差動 HSTL クラス I は、 ODT 属性を使用するオンチップ分割テブナン終端を含めて、相補シングルエンド HSTL_I タ

イプのドライバーと差動レシーバーをペアで使用します。




HR HP

N/A 可


HR HP

可不可


HR HP

可可


HR HP

N/A 可





DIFF_HSTL_ II および DIFF_HSTL_II_18

差動 HSTL クラス II は、相補シングルエンド HSTL_II タイプのドライバーと差動レシーバーをペアで使用します。

また、差動 HSTL は、メモリインターフェイスデザインで差動クロックおよび DQS 信号にも使用できます。

オプションの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。

DIFF_HSTL_I_12

差動 HSTL クラス I は、相補シングルエンド HSTL_I_12 タイプのドライバーと差動レシーバーをペアで使用します。


48Ω、または 60Ω のドライバーを選択できる、調整なしのオンダイソース終端機能 (OUTPUT_IMPEDANCE) が HP

I/O バンクで利用可能です。ドライバー出力インピーダンスのデフォルト値は 48Ω です。

DIFF_HSTL_I_12_DCI

差動 HSTL クラス I は、 ODT 属性を使用するオンチップ分割テブナン終端を含めて、相補シングルエンド

HSTL_I_12 タイプのドライバーと差動レシーバーをペアで使用します。 40Ω、 48Ω、または 60Ω の調整済みドライ

バーインピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドラ

イバー出力インピーダンスのデフォルト値は 48Ω です。


HR HP

可不可


HR HP

不可可


HR HP

不可可





HSTL クラス I (1.2V、 1.5V、 1.8V)図 1-54 に、 HSTL クラス I の 1.2V、 1.5V、 1.8V バージョンで終端テクニックを使用した回路の例を示します。個々

の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、異なる電

圧間の互換性はありません (すなわち、 HSTL_I_12 は HSTL_I_12 とのみインターフェイスする )。 HP I/O バンクのみ

が DCI 規格に対応しています。


図 1-54: HSTL クラス I (1.2V、 1.5V、 1.8V) の単方向終端

Z0

IOB IOB

HSTL_I

HSTL_I_12

HSTL_I_18

HSTL_I

HSTL_I_12

HSTL_I_18

VTT = 0.75V for HSTL_I

0.6V for HSTL_I_12

0.9V for HSTL_I_18

50Ω

IOB IOB

HSTL_I_DCI

HSTL_I_DCI_12

HSTL_I_DCI_18

HSTL_I_DCI

HSTL_I_DCI_12

HSTL_I_DCI_18

VCCO = 1.5V for HSTL_I_DCI

1.2V for HSTL_I_DCI_12


2R = 2Z0 = 96Ω

VREF = 0.75V for HSTL_I

0.6V for HSTL_I_12

0.9V for HSTL_I_18

VREF = 0.75V for HSTL_I_DCI



External Termination

DCI

Z0

2R = 2Z0 = 96Ω

Driver impedance

control is not

supported in

HR I/O

X16114-022216





図 1-55 に、 HSTL クラス I の 1.2V、 1.5V、 1.8V バージョンで双方向終端テクニックを使用した回路の例を示します。

個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、異な

る電圧間の互換性はありません (すなわち、 HSTL_I_18 は HSTL_I_18 とのみインターフェイスする )。 HP I/O バンク

のみが DCI 規格に対応しています。


図 1-55: HSTL クラス I (1.2V、 1.5V、 1.8V) の双方向終端

IOBHSTL_I_DCI

HSTL_I_12_DCI

HSTL_I_18_DCI

Z0

Driver is not 3-stated

IOB

VREF =

0.75V for HSTL_I_DCI

0.6V for HSTL_I_12_DCI


Driver is 3-stated

R= Z0= 48Ω

VCCO = 1.5V for HSTL_I_DCI



2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω

VREF =

0.75V for HSTL_I_DCI



IOBHSTL_I

HSTL_I_12

HSTL_I_18

Z0


0.6V for HSTL_I_12

0.9V for HSTL_I_18

50Ω


0.6V for HSTL_I_12

0.9V for HSTL_I_18

50Ω


IOB

HSTL_I

HSTL_I_12

HSTL_I_18

VREF =

0.75V for HSTL_I

0.6V for HSTL_I_12

0.9V for HSTL_I_18

VREF =

0.75V for HSTL_I

0.6V for HSTL_I_12

0.9V for HSTL_I_18

Driver impedance control is

not supported in HR I/O

Driver impedance control is

not supported in HR I/O

X16115-022216





差動 HSTL クラス I図 1-56 に、差動 HSTL クラス I (1.2V、 1.5V、 1.8V) で単方向終端テクニックを使用した回路の例を示します。個々の

回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、異なる電圧

間の互換性はありません (すなわち、 DIFF_HSTL_I_18 は DIFF_HSTL_I_18 とのみインターフェイスする )。


図 1-56: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の単方向終端


Z0

IOB IOB

DIFF_HSTL_I

DIFF_HSTL_I_18

DIFF_HSTL_I_12

DIFF_HSTL_I

DIFF_HSTL_I_18

DIFF_HSTL_I_12

DIFF_HSTL_I

DIFF_HSTL_I_18

DIFF_HSTL_I_12

Z0

VTT = 0.75V for DIFF_HSTL_I

0.9V for DIFF_HSTL_I_18





50Ω

50Ω

Driver impedance control is not

supported in HR I/O banks



X16116-022216





図 1-57 に、差動 HSTL クラス I (1.2V、 1.5V、 1.8V) で双方向終端テクニックを使用した回路の例を示します。個々の

回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、 1.8V) でなければならず、異なる電圧

間の互換性はありません (すなわち、 DIFF_HSTL_I_18 は DIFF_HSTL_I_18 とのみインターフェイスする )。


図 1-57: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の双方向終端

Z0

IOB IOB


50Ω

Z0

50Ω

50Ω

50Ω

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18













Driver impedance

control is not

supported in

HR I/O banks

Driver impedance

control is not

supported in

HR I/O banks

Driver impedance

control is not

supported in

HR I/O banks

Driver impedance

control is not

supported in

HR I/O banks

X16117-022216





図 1-58 に、差動 HSTL クラス I (1.2V、 1.5V、 1.8V) で DCI 単方向終端テクニックを使用した回路の例を示します。


る電圧間の互換性はありません (すなわち、 DIFF_HSTL_I_DCI は DIFF_HSTL_I_DCI とのみインターフェイスする )。

HP I/O バンクのみが DCI 規格に対応しています。


図 1-58: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の DCI 単方向終端

IOB

DIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI_18

DIFF_HSTL_I_DCI_12

DIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI_18

DIFF_HSTL_I_DCI_12

DIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI_18

DIFF_HSTL_I_DCI_12

VCCO = 1.5V for DIFF_HSTL_I_DCI

1.8V for DIFF_HSTL_I_DCI_18





2R = 2Z0= 96Ω

DCI

2R = 2Z0= 96Ω

IOB

Z0

Z0

2R = 2Z0= 96Ω

2R = 2Z0= 96Ω

Driver impedance control

is not supported in

HR I/O banks


is not supported in

HR I/O banks

X16118-022216





図 1-59 に、差動 HSTL クラス I (1.2V、 1.5V、 1.8V) で DCI 双方向終端テクニックを使用した回路の例を示します。


る電圧間の互換性はありません (すなわち、 DIFF_HSTL_I_DCI は DIFF_HSTL_I_DCI とのみインターフェイスする )。

HP I/O バンクのみが DCI 規格に対応しています。


図 1-59: 差動 HSTL クラス I (1.2V、 1.5V、 1.8V) の DCI 双方向終端

Z0

IOB IOB


Z0

Driver is 3-stated

R= Z0 = 48Ω

R= Z0 = 48Ω

DIFF_HSTL_I_DCI

DIFF_HSTL_I_12_DCI

DIFF_HSTL_I_18_DCI

DIFF_HSTL_I_DCI

DIFF_HSTL_I_12_DCI

DIFF_HSTL_I_18_DCI

DIFF_HSTL_I_DCI

DIFF_HSTL_I_12_DCI

DIFF_HSTL_I_18_DCI

DIFF_HSTL_I_DCI

DIFF_HSTL_I_12_DCI

DIFF_HSTL_I_18_DCI

DIFF_HSTL_I_DCI

DIFF_HSTL_I_12_DCI

DIFF_HSTL_I_18_DCI

DIFF_HSTL_I_DCI

DIFF_HSTL_I_12_DCI

DIFF_HSTL_I_18_DCI


1.2V for DIFF_HSTL_I_12_DCI


2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω




X16119-022216





HSTL クラス II図 1-60 に、 HSTL クラス II (1.5V または 1.8V) で単方向終端テクニックを使用した回路の例を示します。個々の回路

では、すべてのドライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、異なる電圧間の互

換性はありません (すなわち、 HSTL_II_18 は HSTL_II_18 とのみインターフェイスする )。 HR I/O バンクのみがクラ

ス II 規格に対応しています。

図 1-61 に、 HSTL クラス II (1.5V または 1.8V) で双方向終端テクニックを使用した回路の例を示します。個々の回路

では、すべてのドライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、異なる電圧間の互

換性はありません (すなわち、 HSTL_II_18 は HSTL_II_18 とのみインターフェイスする )。


図 1-60: HSTL クラス II (1.5V または 1.8V) の単方向終端

Z0

IOB IOBHSTL_II

HSTL_II_18

HSTL_II

HSTL_II_18

VTT = 0.75V for HSTL_II

0.9V for HSTL_II_18


0.9V for HSTL_II_18

50Ω50Ω

VREF =

0.75V for HSTL_II

0.9V for HSTL_II_18

+

–


X16120-022216


図 1-61: HSTL クラス II (1.5V または 1.8V) の双方向終端

Z0

IOB IOBHSTL_II

HSTL_II_18

HSTL_II

HSTL_II_18


0.9V for HSTL_II_18


0.9V for HSTL_II_18

50Ω50Ω

VREF =

0.75V for HSTL_II

0.9V for HSTL_II_18

+

–


VREF =

0.75V for HSTL_II

0.9V for HSTL_II_18

X16121-022216





差動 HSTL クラス II図 1-62 に、差動 HSTL (1.5V または 1.8V) で単方向終端テクニックを使用した回路の例を示します。個々の回路では、

すべてのドライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、異なる電圧間の互換性は

ありません (すなわち、 DIFF_HSTL_II_18 は DIFF_HSTL_II_18 とのみインターフェイスする)。 HR I/O バンクのみがク

ラス II 規格に対応しています (すなわち、 DIFF_HSTL_II_18 は DIFF_HSTL_II_18 とのみインターフェイスする)。


図 1-62: 差動 HSTL (1.5V または 1.8V) の単方向終端


Z0

IOB

IOB

DIFF_HSTL_II

DIFF_HSTL_II_18

DIFF_HSTL_II

DIFF_HSTL_II_18

DIFF_HSTL_II

DIFF_HSTL_II_18

Z0

50

VTT=

0.75V for DIFF_HSTL_II

0.9V for DIFF_HSTL_II_18

50

50 50

VTT=



VTT=



VTT=



X16122-022216





図 1-63 に、差動 HSTL クラス II (1.5V または 1.8V) で双方向終端テクニックを使用した回路の例を示します。個々の

回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、異なる電圧間

の互換性はありません (すなわち、 DIFF_HSTL_II_18 は DIFF_HSTL_II_18 とのみインターフェイスする )。


図 1-63: 差動 HSTL クラス II (1.5V または 1.8V) の双方向終端

Z0

IOB IOB

DIFF_HSTL_II

DIFF_HSTL_II_18

DIFF_HSTL_II

DIFF_HSTL_II_18

DIFF_HSTL_II

DIFF_HSTL_II_18DIFF_HSTL_II

DIFF_HSTL_II_18

DIFF_HSTL_II

DIFF_HSTL_II_18

DIFF_HSTL_II

DIFF_HSTL_II_18


50

Z0

50

VTT=



50

50

VTT=



VTT=



VTT=



X16123-022216





Ult 88UG

生するプリミティブ (たとえば、 *_DIFF_OUT、生プリミティブについては、「SelectIO イン

表

IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3

HP I/O HR I/O

値デフォルト許容値デフォルト

IO

HSTL_I

HSTL_I_12

HSTL_I_18

HSTL_I

HSTL_I_18

S

T

IUM

W

SLOWFAST

SLOWSLOW

O

_40

_48

_60

NE(1)

RTT_NONE

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE

O

IM

40_40

48_48

0_60(1)

RDRV_48_48 N/A

IO

HSTL_I_DCI

STL_I_DCI_12

STL_I_DCI_18

N/A

S

T

IUM

W

SLOW N/A

O

_40

_48

0(1)(2)

RTT_48 N/A

O

IM

40_40

48_48

0_60(1)

RDRV_48_48 N/A

raScale アーキテクチャ SelectIO リソース571 (v1.12) 2019 年 8 月 28 日 japan.xilinx.com

表 1-36 および表 1-37 に、 HSTL I/O 規格でサポートされる属性を示します。これらの表に示すプリミティブから派

*_DCIEN、 *_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートされます。サポートされるすべての派

ターフェイスプリミティブ」を参照してください。

1-36: HSTL クラス I で使用可能な属性

属性

IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT

HP I/O HR I/O HP I/O HR I/O

許容値デフォルト許容値デフォルト許容値デフォルト許容値デフォルト許容

STANDARD

HSTL_I

HSTL_I_12

HSTL_I_18

HSTL_I

HSTL_I_18

HSTL_I

HSTL_I_12

HSTL_I_18

HSTL_I

HSTL_I_18

LEW N/A N/A

FAST

MEDIUM

SLOW

SLOWFAST

SLOWSLOW

FAS

MED

SLO

DT

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE N/A N/A

RTT

RTT

RTT

RTT_NO

UTPUT_

PEDANCEN/A N/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_48_48 N/A

RDRV_

RDRV_

RDRV_6

STANDARD

HSTL_I_DCI

HSTL_I_DCI_12

HSTL_I_DCI_18

N/A

HSTL_I_DCI

HSTL_I_DCI_12

HSTL_I_DCI_18

N/A H

H

LEW N/A N/A

FAST

MEDIUM

SLOW

SLOW N/A

FAS

MED

SLO

DT

RTT_40

RTT_48

RTT_60(2)

RTT_48 N/A N/A N/A

RTT

RTT

RTT_6

UTPUT_

PEDANCEN/A N/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_48_48 N/A

RDRV_

RDRV_

RDRV_6



Ult 89UG

IO

DIFF_HSTL_I

IFF_HSTL_I_12

IFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_18

S

T

IUM

W

SLOWFAST

SLOWSLOW

O

_40

_48

_60

NE(1)

RTT_NONE

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE

O

IM

40_40

48_48

0_60(1)

RDRV_48_48 N/A

IO

F_HSTL_I_DCI

_HSTL_I_DCI_12

_HSTL_I_DCI_18

N/A

S

T

IUM

W

SLOW N/A

O

_40

_48

0(1)(2)

RTT_48 N/A

O

IM

40_40

48_48

0_60(1)

RDRV_48_48 N/A

注

1. を示します。

2.

表


HP I/O HR I/O



STANDARD

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_12

DIFF_HSTL_I_18

DIFF_HSTL_I

DIFF_HSTL_I_18D

D

LEW N/A N/A

FAST

MEDIUM

SLOW

SLOWFAST

SLOWSLOW

FAS

MED

SLO

DT

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE N/A N/A

RTT

RTT

RTT

RTT_NO

UTPUT_

PEDANCEN/A N/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_48_48 N/A

RDRV_

RDRV_

RDRV_6

STANDARD

DIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI_12

DIFF_HSTL_I_DCI_18

N/A

DIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI_12

DIFF_HSTL_I_DCI_18

N/A

DIF

DIFF

DIFF

LEW N/A N/A

FAST

MEDIUM

SLOW

SLOW N/A

FAS

MED

SLO

DT

RTT_40

RTT_48

RTT_60(2)

RTT_48 N/A N/A N/A

RTT

RTT

RTT_6

UTPUT_

PEDANCEN/A N/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_48_48 N/A

RDRV_

RDRV_

RDRV_6

記:表 1-37 に、双方向コンフィギュレーションに使用できるドライバー出力インピーダンス (OUTPUT_IMPEDANCE) と ODT の組み合わせ

ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではありません。

1-36: HSTL クラス I で使用可能な属性 (続き)

属性






表 1-38 に、 HSTL クラス II I/O 規格でサポートされる属性を示します。表 1-38 に示すプリミティブから派生するプ

リミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または *_INTERMDISABLE) に対してサポート

されます。サポートされるすべての派生プリミティブについては、「SelectIO インターフェイスプリミティブ」を参

照してください。

表 1-37: 双方向コンフィギュレーションで使用可能な組み合わせ

OUTPUT_IMPEDANCE ODT

RDRV_40_40 (40Ω) RTT_40

RDRV_40_40 (40Ω) RTT_60

RDRV_40_40 (40Ω) RTT_NONE

RDRV_48_48 (48Ω) RTT_48


RDRV_60_60 (60Ω) RTT_40

RDRV_60_60 (60Ω) RTT_60


表 1-38: HSTL クラス II で使用可能な属性

属性

IBUF/IBUFDS OBUF/OBUFT IOBUF/IOBUFDS

HP I/OHR I/O

HP I/OHR I/O

HP I/OHR I/O

許容値デフォルト許容値デフォルト許容値デフォルト

IOSTANDARD N/AHSTL_II

HSTL_II_18N/A

HSTL_II

HSTL_II_18N/A

HSTL_II

HSTL_II_18

SLEW N/A N/A N/AFAST

SLOWSLOW N/A FAST SLOW SLOW

ODT N/A

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE N/A N/A N/A

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE

IOSTANDARD N/ADIFF_HSTL_II

DIFF_HSTL_II_18N/A

DIFF_HSTL_II

DIFF_HSTL_II_18N/A

DIFF_HSTL_II

DIFF_HSTL_II_18


SLOWSLOW N/A

FAST

SLOWSLOW

ODT N/A

RTT_40

RTT_48

RTT_60

RTT_NONE


RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE





SSTL

SSTL (stub-series terminated logic) の 1.8V (SSTL18)、 1.5V (SSTL15)、 1.35V (SSTL135) は、汎用メモリバスに使用され

る I/O 規格です。

このセクションでは終端テクニックの例を紹介していますが、特定のメモリインターフェイスに対する適の終端

方式は、使用するメモリデバイス、ボードレイアウト、伝送ラインインピーダンスを含む実際の PCB トポロジにお

けるシグナルインテグリティ解析に基づいて判断します。ザイリンクスでは、すべての I/O 規格に対して、 IBIS モ

デルファイルおよび暗号化された HSPICE モデルファイルの両方を提供しています。これらの SSTL 規格は、シン

グルエンドおよび差動信号の両方についてサポートされています。差動バージョンでは、完全な差動増幅入力バッ

ファーと相補プッシュプル出力バッファーを使用します。 HP I/O バンクにインプリメントするメモリインターフェ

イスには、これらの規格の DCI バージョンを使用することを推奨します。キャリブレーションなしの分割終端 (ODT

属性を使用) の利用は、 DCI バージョンの規格を用いずにインプリメントされたインターフェイスに推奨します。

SSTL18 は JEDEC 規格の JESD8-15 [参照 7] によって規定され、 DDR2 SDRAM インターフェイスで使用されます。

一部のトポロジ (短距離のポイントツーポイントインターフェイスなど) では、クラス I ドライバーによってオー

バーシュートの低減やシグナルインテグリティのさらなる向上が可能です。

SSTL18 クラス I は HP および HR I/O バンクの両方で使用可能です。 HP および HR の両 I/O バンクには、これらの規

格の non-DCI バージョンに対応する調整なしの内部並列分割終端抵抗を指定するための ODT 属性があります。

また、 DCI および non-DCI の両バージョンで、 40Ω、 48Ω、または 60Ω の調整済みドライバーインピーダンスを選

択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダン

スはデフォルトで 40Ω に設定されます。新しいデザインに適の駆動および終端方式は、詳細なシグナルインテグ

リティ解析によって判断します。 SSTL18 クラス II 規格は HR I/O バンクでのみ使用可能です。 HR I/O バンクでは、

ODT 属性のオプションを使用して、規格に対応した調整なしの内部並列分割終端抵抗が利用できます。

SSTL15 は、 JEDEC 規格の JESD79-3E [参照 7] で大まかに定義されている (名称は未定義)、 DDR3 SDRAM インター

フェイス向けの規格です。この規格では、 HP と HR の両 I/O バンクでフル駆動能力のドライバー (SSTL15) を使用で

きます。さらに HR I/O バンク向けには、それより駆動能力の小さいドライバーもあり、規格名に R を付けて区別し

ます (SSTL15_R)。一部のトポロジ (短距離のポイントツーポイントインターフェイスなど) では、低駆動能力のド

ライバーによってオーバーシュートの低減やシグナルインテグリティのさらなる向上が可能です。 HP I/O バンクで

は内部並列分割終端抵抗を調整する DCI のオプションがあります。 HP および HR I/O バンクでは、調整なしの内部

並列分割終端抵抗 (ODT 属性を使用) 向けオプションがあります。また、 DCI および non-DCI の両バージョンで、


(OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40Ω に設

定されます。新しいデザインに適の駆動および終端方式は、詳細なシグナルインテグリティ解析によって判断し

ます。

SSTL135 は、 JEDEC 規格の JESD79-3-1 [参照 7] で大まかに定義されている (名称は未定義)、 DDR3L SDRAM イン

ターフェイス向けの規格です。この規格では、 HP と HR の両 I/O バンクでフル駆動能力のドライバー (SSTL135) を

使用できます。さらに HR I/O バンク向けには、それより駆動能力の小さいドライバーもあり、規格名に R を付けて

区別します (SSTL135_R)。一部のトポロジ (短距離のポイントツーポイントインターフェイスなど) では、低駆動能

力のドライバーによってオーバーシュートの低減やシグナルインテグリティのさらなる向上が可能です。

HP I/O バンクでは内部並列分割終端抵抗を調整する DCI のオプションがあります。 HP および HR I/O バンクでは、

調整なしの内部並列分割終端抵抗 (ODT 属性を使用) 向けオプションがあります。また、 DCI および non-DCI の両

バージョンで、 40Ω、 48Ω、または 60Ω の調整済みドライバーインピーダンスを選択できる、ソース終端機能


定されます。新しいデザインに適の駆動および終端方式は、詳細なシグナルインテグリティ解析によって判断し

ます。





SSTL12 は Micron 社の次世代 RLDRAM3 メモリをサポートします。 HP I/O バンクの内部分割終端抵抗の調整によっ

てシグナルインテグリティを向上する DCI オプションを選択できます。 HR および HP I/O バンクでは、調整なしの

内部並列分割終端抵抗向け ODT 属性のオプションがあります。また、 DCI および non-DCI の両バージョンで、 40Ω、

48Ω、または 60Ω の調整済みドライバーインピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が

HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40Ω に設定されます。新しいデザイ

ンに適の駆動および終端方式は、詳細なシグナルインテグリティ解析によって判断します。

SSTL18_I、 DIFF_SSTL18_I

短距離のポイントツーポイントのボードトポロジにはクラス I ドライバーが適している場合があります。 VTT =

(VCCO/2) への並列終端抵抗 (通常 50Ω) は、通常すべてのレシーバー近くのボードに配置します。オプションの調整

なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されます。 40Ω、 48Ω、または

60Ω のドライバーインピーダンスを選択できる、調整なしのオンダイソース終端機能 (OUTPUT_IMPEDANCE) が

HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40Ω に設定されます。差動バージョ

ン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。

SSTL18_I_DCI、 DIFF_SSTL18_I_DCI

短距離のポイントツーポイントのボードトポロジにはクラス I ドライバーが適している場合があります。 DCI は、

常時接続された内部並列分割終端抵抗を調整します。 ODT 属性値は、中間レベル VCCO/2 への R (R = Z0) のテブナン

等価抵抗を示します。 40Ω、 48Ω、または 60Ω の調整済みドライバーインピーダンスを選択できる、ソース終端機

能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40Ω

に設定されます。差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを

使用します。

SSTL18_II、 SSTL15_R、 SSTL135_R、 DIFF_SSTL18_II、 DIFF_SSTL15_R、DIFF_SSTL135_R

VTT = (VCCO/2) への並列終端抵抗 (通常 50Ω) は、通常すべてのレシーバー近くのボードに配置します。ボードトポ

ロジによっては、ソース終端直列抵抗が、出力ドライバーのインピーダンスと伝送ラインおよび終端インピーダン

スの整合に役立つ場合があります。インピーダンス整合によって反射が抑制され、シグナルインテグリティが向上

します。オプションの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されま

す。差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。


HR HP

可可


HR HP

N/A 可


HR HP

可不可





SSTL15、 SSTL135、 SSTL12、 DIFF_SSTL15、 DIFF_SSTL135、 DIFF_SSTL12

VTT = (VCCO/2) への並列終端抵抗 (通常 50Ω) は、通常すべてのレシーバー近くのボードに配置します。ボードトポ

ロジによっては、ソース終端直列抵抗が、出力ドライバーのインピーダンスと伝送ラインおよび終端インピーダン

スの整合に役立つ場合があります。インピーダンス整合によって反射が抑制され、シグナルインテグリティが向上

します。オプションの調整なしの分割入力 ODT によって、 VCCO/2 への R (R = Z0) のテブナン等価抵抗が提供されま

す。 40Ω、 48Ω、または 60Ω のドライバーインピーダンスを選択できる、調整なしのオンダイソース終端機能


定されます。差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用

します。

SSTL15_DCI、 SSTL135_DCI、 SSTL12_DCI、 DIFF_SSTL15_DCI、 DIFF_SSTL135_DCI、DIFF_SSTL12_DCI

DCI 規格では、レシーバーで常時接続された内部並列分割終端抵抗を調整します。 ODT 属性で設定される両抵抗の

値によって、中間レベル VCCO/2 への R (R = Z0) のテブナン等価抵抗が作成されます。 40Ω、 48Ω、または 60Ω の調

整済みドライバーインピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可

能です。ドライバー出力インピーダンスはデフォルトで 40Ω に設定されます。差動バージョン (DIFF_) では、出力

に相補シングルエンドドライバー、入力に差動レシーバーを使用します。


HR HP

可可


HR HP

N/A 可





SSTL18、 SSTL15、 SSTL135、 SSTL12図 1-64 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テクニックを使用した回路の例を示します。個々の

回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければならず、異な

る電圧間の互換性はありません (すなわち、 SSTL12 は SSTL12 とのみインターフェイスする )。


図 1-64: SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端

Z0

IOB IOB

SSTL18_(I/II)

SSTL15(_R)

SSTL135(_R)

SSTL12

SSTL18_(I/II)

SSTL15(_R)

SSTL135(_R)

SSTL12

VTT =

0.9V for SSTL18_(I/II)

0.75V for SSTL15(_R)


0.6V for SSTL12

50Ω

IOB IOB

SSTL18_I_DC

SSTL15_DCI

SSTL135_DCI

SSTL12_DCI

SSTL18_I_DCI

SSTL15_DCI

SSTL135_DCI

SSTL12_DCI

VCCO =

1.8V for SSTL18_I_DCI

1.5V for SSTL15_DCI

1.35V for SSTL135_DCI

1.2V for SSTL12_DCI

2R = 2Z0 = 96Ω

VREF =

0.9V for SSTL18_(I/II)



0.6V for SSTL12

VREF =




0.6V for SSTL12_DCI


DCI

Z0

2R = 2Z0 = 96Ω

50Ω

VTT =

0.9V for SSTL18_II


is not supported in

HR I/O banks

X16124-022216





図 1-65 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テクニックを使用した回路の例を示します。個々の

回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければならず、異な

る電圧間の互換性はありません (すなわち、 SSTL12 は SSTL12 とのみインターフェイスする )。

図 1-66 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 双方向終端テクニックを使用した回路の例を示します。

個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければなら

ず、異なる電圧間の互換性はありません (すなわち、 SSTL12_DCI は SSTL12_DCI とのみインターフェイスする )。

DCI 規格は HP I/O バンクでのみサポートされています。


図 1-65: SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端

Z0

IOBIOB

SSTL18_I/II

SSTL15(_R)

SSTL135(_R)

SSTL12

VTT=

0.9V for SSTL18_I/II



0.6V for SSTL12

VTT=




0.6V for SSTL12

5050

VREF=




0.6V for SSTL12

+

–


VREF=




0.6V for SSTL12

SSTL18_I/II

SSTL15(_R)

SSTL135(_R)

SSTL12





X16125-022216


図 1-66: SSTL18_DCI、 SSTL15_DCI、 SSTL135_DCI、 SSTL12_DCI 双方向終端

Z0

IOB IOB

+

–

Driver is not 3-stated Driver is 3-stated

R= Z0 = 48Ω

SSTL18_I_DCI

SSTL15_DCI

SSTL135_DCI

SSTL12_DCI

VREF =



0.6V for SSTL12_DCI


2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω

VCCO = 1.5V for SSTL15_DCI


1.2V for SSTL12_DCI

1.8V for SSTL18_DCI

VREF =



0.6V for SSTL12_DCI


X16126-022216





差動 SSTL18、 SSTL15、 SSTL135、 SSTL12図 1-67 に、差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テクニックを使用した回路の例を示します。


ず、異なる電圧間の互換性はありません (すなわち、 DIFF_SSTL12 は DIFF_SSTL12 とのみインターフェイスする )。


図 1-67: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端


Z0

IOB IOB

DIFF_SSTL18_(I/II)

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

DIFF_SSTL18_(I/II)

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

Z0

50

VTT=

0.9V for DIFF_SSTL18_II

50

50 50

VTT=

0.9V for DIFF_SSTL18_(I/II)

0.75V for DIFF_SSTL15(_R)


0.6V for DIFF_SSTL12

DIFF_SSTL18_(I/II)

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

VTT=

0.9V for DIFF_SSTL18_II

VTT=

0.9V for DIFF_SSTL18_(I/II)








X16127-022216





図 1-68 に、差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 単方向終端テクニックを使用した回路の例を示しま

す。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな

らず、異なる電圧間の互換性はありません (すなわち、 DIFF_SSTL12_DCI は DIFF_SSTL12_DCI とのみインターフェ

イスする )。


図 1-68: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 DCI 単方向終端

IOB

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

VCCO=

1.8V for DIFF_SSTL18_I_DCI

1.5V for DIFF_SSTL15_DCI



2R = 2Z0= 96

DCI

2R = 2Z0= 96

IOB

Z0

Z0

2R = 2Z0= 96

2R = 2Z0= 96

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

VCCO=





X16128-022216





図 1-69 に、差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テクニックを使用した回路の例を示します。


ず、異なる電圧間の互換性はありません (すなわち、 DIFF_SSTL12 は DIFF_SSTL12 とのみインターフェイスする )。


図 1-69: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端

Z0

IOB IOB DIFF_SSTL18_I/II

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12


50

Z0

50

VTT=

0.9V for DIFF_SSTL18_I/II




50

50

VTT=





VTT=





VTT=





DIFF_SSTL18_I/II

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

DIFF_SSTL18_I/II

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

DIFF_SSTL18_I/II

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

DIFF_SSTL18_I/II

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

DIFF_SSTL18_I/II

DIFF_SSTL15(_R)

DIFF_SSTL135(_R)

DIFF_SSTL12

Driver impedance

control is not supported

in HR I/O banks

Driver impedance


in HR I/O banks

X16129-022216





図 1-70 に、差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 双方向終端テクニックを使用した回路の例を示しま

す。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな

らず、異なる電圧間の互換性はありません (すなわち、 DIFF_SSTL12_DCI は DIFF_SSTL12_DCI とのみインターフェ

イスする )。 HP I/O バンクのみが DCI 規格に対応しています。


図 1-70: 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 DCI 双方向終端

Z0

IOB IOB


Z0

Driver is 3-stated

R= Z0= 48Ω

R= Z0= 48Ω

VCCO = 1.5V for DIFF_SSTL15_DCI




2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω

2R = 2Z0 = 96Ω

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

VCCO = 1.5V for DIFF_SSTL15_DCI




DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

DIFF_SSTL18_I_DCI

DIFF_SSTL15_DCI

DIFF_SSTL135_DCI

DIFF_SSTL12_DCI

X16130-022216





Ult 100UG

ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、

ィブについては、「SelectIO インターフェイス

表


HP I/O HR I/O


IO

SSTL12

SSTL135

SSTL15

SSTL18_I

SSTL12

SSTL135

SSTL135_R

SSTL15

SSTL15_R

SSTL18_I

ST、

M、

W

SLOW FAST SLOW SLOW

O

40

48

60

NE(1)

RTT_NONE

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE

O

IM

40_40

48_48

0_60(1)

RDRV_40_40 N/A


表 1-44 に、 SSTL I/O 規格でサポートされる属性を示します。表 1-44 に示すプリミティブから派生するプリミティ

*_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートされます。サポートされるすべての派生プリミテ

プリミティブ」を参照してください。

1-44: SSTL で使用可能な属性

属性




STANDARD

SSTL12

SSTL135

SSTL15

SSTL18_I

SSTL12

SSTL135

SSTL135_R

SSTL15

SSTL15_R

SSTL18_I

SSTL12

SSTL135

SSTL15

SSTL18_I

SSTL12

SSTL135

SSTL135_R

SSTL15

SSTL15_R

SSTL18_I

LEW N/A N/AFAST、

MEDIUM、

SLOW

SLOWFAST

SLOWSLOW

FAS

MEDIUSLO

DT

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE N/A N/A

RTT_

RTT_

RTT_

RTT_NO

UTPUT_

PEDANCEN/A N/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_40_40 N/A

RDRV_

RDRV_

RDRV_6



Ult 101UG

IO

SSTL12_DCISTL135_DCI

SSTL15_DCISTL18_I_DCI

N/A

ST、

M、W

SLOW N/A

O4048 (1)(3)

RTT_40 N/A

O

IM

40_4048_480_60(1)

RDRV_40_40 N/A

IO

IFF_SSTL12IFF_SSTL135IFF_SSTL15

IFF_SSTL18_I

DIFF_SSTL12 DIFF_SSTL135 DIFF_SSTL15

DIFF_SSTL18_I

S

T

UM

W

SLOWFAST

SLOWSLOW

DE

SEFALSE

TRUE

FALSEFALSE

O

4048 60NE(1)

RTT_NONE

RTT_40RTT_48 RTT_60

RTT_NONE

RTT_NONE

O

IM

40_4048_480_60(1)

RDRV_40_40 N/A

表


HP I/O HR I/O



STANDARD

SSTL12_DCISSTL135_DCISSTL15_DCI

SSTL18_I_DCI

N/A

SSTL12_DCISSTL135_DCISSTL15_DCI

SSTL18_I_DCI

N/AS

S

LEW N/A N/AFAST、

MEDIUM、SLOW

SLOW N/AFAS

MEDIUSLO

DTRTT_40RTT_48RTT_60

RTT_40 N/A N/A N/ARTT_RTT_

RTT_60

UTPUT_

PEDANCEN/A N/A

RDRV_40_40RDRV_48_48RDRV_60_60

RDRV_40_40 N/ARDRV_RDRV_

RDRV_6

STANDARD


DIFF_SSTL18_I


DIFF_SSTL18_I

DIFF_SSTL12DIFF_SSTL135DIFF_SSTL15

DIFF_SSTL18_I


DIFF_SSTL18_I

DDD

D

LEW N/A N/A

FAST

MEDIUM

SLOW

SLOWFAST

SLOWSLOW

FAS

MEDI

SLO

QS_BIAS(2)TRUE

FALSEFALSE

TRUE

FALSEFALSE N/A N/A

TRU

FAL

DT

RTT_40RTT_48RTT_60

RTT_NONE

RTT_NONE

RTT_40RTT_48RTT_60

RTT_NONE

RTT_NONE N/A N/A

RTT_RTT_RTT_

RTT_NO

UTPUT_

PEDANCEN/A N/A



RDRV_6

1-44: SSTL で使用可能な属性 (続き)

属性






Ult 102UG

IO

F_SSTL12_DCIF_SSTL135_DCIF_SSTL15_DCI_SSTL18_I_DCI

N/A

STUMW

SLOW N/A

DE

SEFALSE N/A

O4048 (1)(3)

RTT_40 N/A

O

IM

40_4048_480_60(1)

RDRV_40_40 N/A

IO N/ADIFF_SSTL135_RDIFF_SSTL15_R

S N/AFASTSLOW

SLOW

O N/A

RTT_40RTT_48RTT_60

RTT_NONE

RTT_NONE

注

1. を示します。

2.

3.

4.

表


HP I/O HR I/O



STANDARD

DIFF_SSTL12_DCIDIFF_SSTL135_DCIDIFF_SSTL15_DCI

DIFF_SSTL18_I_DCI

N/A

DIFF_SSTL12_DCIDIFF_SSTL135_DCIDIFF_SSTL15_DCI

DIFF_SSTL18_I_DCI

N/A

DIFDIFDIF

DIFF

LEW N/A N/AFAST

MEDIUMSLOW

SLOW N/AFAS

MEDISLO

QS_BIAS(2)(4) TRUEFALSE

FALSE N/A N/A N/ATRUFAL

DTRTT_40RTT_48

RTT_60(3)RTT_40 N/A N/A N/A

RTT_RTT_

RTT_60

UTPUT_

PEDANCEN/A N/A



RDRV_6

STANDARD N/ADIFF_SSTL135_RDIFF_SSTL15_R

N/ADIFF_SSTL135_RDIFF_SSTL15_R

LEW N/A N/A N/AFASTSLOW

SLOW

DT N/A

RTT_40RTT_48RTT_60

RTT_NONE

RTT_NONE N/A N/A

記:表 1-37 に、双方向コンフィギュレーションに使用できるドライバー出力インピーダンス (OUTPUT_IMPEDANCE) と ODT の組み合わせ

DQS_BIAS 属性は、プリミティブではなく I/O ポートに設定されます。

ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではありません。

この属性はプリミティブ上では読み出し専用です。

1-44: SSTL で使用可能な属性 (続き)

属性






表 1-45 に、 SSTL クラス II I/O 規格でサポートされる属性を示します。表 1-45 に示すプリミティブから派生するプリ

ミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートさ

れます。サポートされるすべての派生プリミティブについては、「SelectIO インターフェイスプリミティブ」を参照


HSUL_12

HSUL_12 (high speed unterminated logic) は LPDDR2 および LPDDR3 メモリバス向けの規格で、 JEDEC 規格の

JESD8-22 [参照 7] で規定されています。 UltraScale デバイスでは、シングルエンド信号および差動出力の両方でこの

規格をサポートしています。 SSTL と同様、この規格には、差動増幅入力バッファーおよびプッシュプル出力バッ

ファーが必要です。

HSUL_12 と DIFF_HSUL_12

差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。 HP I/O

バンクでは、オプションの調整なしの分割入力 ODT によって VCCO への弱いプルアップが提供されます。 40Ω、



定されます。

表 1-45: SSTL クラス II で使用可能な属性

属性

IBUF/IBUFDS OBUF/OBUFT IOBUF/IOBUFDS

HP I/OHR I/O

HP I/OHR I/O

HP I/OHR I/O

許容値デフォルト許容値デフォルト許容値デフォルト

IOSTANDARD N/ASSTL18_II

DIFF_SSTL18_IIN/A

SSTL18_II

DIFF_SSTL18_IIN/A

SSTL18_II

DIFF_SSTL18_II


SLOWSLOW N/A

FAST

SLOWSLOW

ODT N/A

RTT_40

RTT_48

RTT_60

RTT_NONE


RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE


HR HP

可可





HSUL_DCI_12 と DIFF_HSUL_12_DCI

DCI は、 HP I/O バンクで、レシーバーのオンダイ入力シングル終端を VCCO に調整し、ドライバーインピーダンス

のオンダイソース終端を OUTPUT_IMPEDANCE で 40Ω、 48Ω、または 60Ω に調整します。インピーダンスは、

VRP ピンの基準抵抗から調整されます。ドライバー出力インピーダンスはデフォルトで 48Ω に設定されます。差動

バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。

HSUL_12

図 1-71 に、HSUL_12 で単方向ボードトポロジを使用した回路の例を示します。DCI バージョンに対応しているのは

HP I/O バンクのみです。


HR HP

N/A 可


図 1-71: 単方向信号の HSUL_12

Z0

IOB IOB

HSUL_12HSUL_12

Z0

IOB IOB

HSUL_12_DCI HSUL_12_DCI

VREF= 0.60V

VREF= 0.60V

Example Board Topology

DCI

R0= 50

VCCO

Driver impedance


in HR I/O banks

X16131-022216





図 1-72 に、HSUL_12 で双方向ボードトポロジ (終端なし ) を使用した回路の例を示します。DCI バージョンに対応し

ているのは HP I/O バンクのみです。


図 1-72: 双方向信号の HSUL_12

Z0

IOB IOB

HSUL_12

HSUL_12

HSUL_12_DCIHSUL_12_DCI

VREF= 0.60V

Example Board Topology

DCI

R0= 50

VREF= 0.60V

Z0

IOB IOB

VREF= 0.60V

VREF= 0.60V R0





X16132-022216





差動 HSUL_12図 1-73 に、単方向信号の差動 HSUL_12 でボードトポロジを使用した回路の例を示します。

図 1-74 に、 DCI 単方向信号の差動 HSUL_12 でボードトポロジを使用した回路の例を示します。


図 1-73: 単方向信号の差動 HSUL_12


図 1-74: 単方向 DCI 信号の差動 HSUL_12


Z0

IOB IOB

DIFF_HSUL_12

DIFF_HSUL_12

Z0

DIFF_HSUL_12





X16133-022216

DCI

Z0

IOB IOB

DIFF_HSUL_12_DCI

DIFF_HSUL_12_DCI

Z0

DIFF_HSUL_12_DCI

R0= 50

R0= 50

X16134-022216





図 1-75 に、双方向信号の差動 HSUL_12 でボードトポロジを使用した回路の例を示します。

図 1-76 に、 DCI 双方向信号の差動 HSUL_12 でボードトポロジを使用した回路の例を示します。


図 1-75: 双方向信号の差動 HSUL_12


図 1-76: 双方向 DCI 信号の差動 HSUL_12

Z0

IOB IOB

DIFF_HSUL_12DIFF_HSUL_12


DIFF_HSUL_12

Z0

DIFF_HSUL_12

DIFF_HSUL_12 DIFF_HSUL_12

Driver impedance


in HR I/O banks

Driver impedance


in HR I/O banks

Driver impedance


in HR I/O banks

Driver impedance


in HR I/O banks

Driver impedance


in HR I/O banks

X16135-022216

Z0

IOB IOB

DIFF_HSUL_12_DCI DIFF_HSUL_12_DCI

DCI

DIFF_HSUL_12_DCI

Z0

DIFF_HSUL_12_DCI

DIFF_HSUL_12_DCI DIFF_HSUL_12_DCI

R0= 50

R0= 50 R0

= 50

R0= 50

X16136-022216





Ult 108UG

ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、


表


HP I/O HR I/O

容値デフォルト許容値デフォルト

IOHSUL_12

DIFF_HSUL_12

HSUL_12

DIFF_HSUL_12

S

FAST

EDIUM

LOW

SLOWFAST

SLOWSLOW

O

T_120

T_240

_NONE

RTT_NONE N/A

O

IM

V_40_40

V_48_48

V_60_60

RDRV_48_48 N/A

IOHSUL_12_DCI

DIFF_HSUL_12_DCIN/A

S

FAST

EDIUM

LOW

SLOW N/A

DRUE

ALSEFALSE N/A

O

T_120

T_240

_NONE

RTT_NONE N/A


表 1-48 に、 HSUL I/O 規格でサポートされる属性を示します。表 1-48 に示すプリミティブから派生するプリミティ



1-48: HSUL で使用可能な属性

属性



許容値デフォルト許容値デフォルト許容値デフォルト許容値デフォルト許

STANDARDHSUL_12

DIFF_HSUL_12

HSUL_12

DIFF_HSUL_12

HSUL_12

DIFF_HSUL_12

HSUL_12

DIFF_HSUL_12

LEW N/A N/A

FAST

MEDIUM

SLOW

SLOWFAST

SLOWSLOW M

S

DT

RTT_120

RTT_240

RTT_NONE


RT

RT

RTT

UTPUT_

PEDANCEN/A N/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_48_48 N/A

RDR

RDR

RDR

STANDARDHSUL_12_DCI

DIFF_HSUL_12_DCIN/A

HSUL_12_DCI

DIFF_HSUL_12_DCIN/A

LEW N/A N/A

FAST

MEDIUM

SLOW

SLOW N/A M

S

QS_BIAS (1) TRUE

FALSEFALSE N/A N/A N/A

T

F

DT

RTT_120

RTT_240

RTT_NONE


RT

RT

RTT



Ult 109UG

O

IM

V_40_40

V_48_48

V_60_60

RDRV_48_48 N/A

注

1.

表


HP I/O HR I/O

容値デフォルト許容値デフォルト


UTPUT_

PEDANCEN/A N/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_48_48 N/A

RDR

RDR

RDR

記:DIFF_HSUL12 I/O 規格に適用されます。

1-48: HSUL で使用可能な属性

属性



許容値デフォルト許容値デフォルト許容値デフォルト許容値デフォルト許



POD12 と POD10擬似オープンドレイン (POD) 規格の POD12 および POD10 は、 DDR4、 DDR4L、および LLDRAM3 アプリケーショ

ンを対象としています。 POD12 および POD10 は HP I/O バンクでのみ利用可能で、 VREF を使用します。

POD10、 POD12、 DIFF_POD10、および DIFF_POD12

差動 (DIFF_) バージョン (DIFF_POD10 および DIFF_POD12) では、出力に相補シングルエンドドライバー、入力に差

動レシーバーを使用します。オプションの調整なしの分割入力 ODT によって、 VCCO へのプルアップが提供されま

す。 40Ω、 48Ω、または 60Ω のドライバーインピーダンスを選択できる、調整なしのオンダイソース終端機能


定されます。 POD12 規格には、レシーバーのオプション機能の EQUALIZATION および OFFSET_CNTRL、ドライ

バーの PRE_EMPHASIS があります。

POD10_DCI、 POD12_DCI、 DIFF_POD10_DCI、および DIFF_POD12_DCI

DCI は、 ODT 属性の設定と整合するようにレシーバーの VCCO のシングル終端を調整します。差動バージョン

(DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。

DCI は、レシーバーのシングル ODT を VCCO へのプルアップに調整し、ドライバーのソース終端を

OUTPUT_IMPEDANCE で 40Ω、 48Ω、または 60Ω に調整します。ドライバー出力インピーダンスはデフォルトで

40Ω に設定されます。 POD12 規格には、レシーバーのオプション機能の EQUALIZATION および OFFSET_CNTRL、

ドライバーの PRE_EMPHASIS があります。


HR HP

N/A 可


HR HP

N/A 可





POD

図 1-77 に、ドライバーおよびレシーバー終端値が整合された POD (1.0V または 1.2V) の単方向ボードトポロジを使

用したシンプルな回路の例を示します。 HP I/O バンクのみがこれらの規格に対応しています。


図 1-77: 単方向信号の POD

Z0

IOB IOB

POD10

POD12

POD10

POD12

VTT = 1.0V for POD10

1.2V for POD12

50Ω

IOB IOB

POD10_DCI

POD12_DCI POD10_DCI

POD12_DCI

VCCO = 1.0V for POD10_DCI

1.2V for POD12_DCI

R = Z0 = 48Ω

VREF = 0.7V for POD10

0.84V for POD12

VREF = 0.7V for POD10_DCI

0.84V for POD12_DCI


DCI

Z0

R= Z0= 48Ω

X16137-022216





図 1-78 に、ドライバーおよびレシーバー終端値が整合された POD (1.0V または 1.2V) に双方向終端を使用したシン

プルな回路の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.0V または

1.2V) でなければならず、異なる電圧間の互換性はありません (すなわち、 POD12 は POD12 とのみインターフェイス

する )。

差動 POD図 1-79 に、ドライバーおよびレシーバー終端値が整合された差動 POD (1.0V または 1.2V) に単方向終端を使用した

シンプルな回路の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.2V または

1.0V) でなければならず、異なる電圧間の互換性はありません (すなわち、 DIFF_POD12 は DIFF_POD12 とのみイン

ターフェイスする )。


図 1-78: 双方向信号の POD

Z0

IOBIOB

POD10

POD12

VTT=

1.0V for POD10

1.2V for POD12

VTT=

1.0V for POD10

1.2V for POD12

5050

+

–


VREF=

0.7V for POD10

0.84V for POD12

POD10

POD12

VREF=

0.7V for POD10

0.84V for POD12

Z0

IOBIOB

VCCO=

1.0V for POD10_DCI

1.2V for POD12_DCI

R= Z0= 48

+

–

VREF=

0.7V for POD10

0.84V for POD12

POD10_DCI

POD12_DCI

VREF=

0.7V for POD10_DCI

0.84V for POD12_DCI

Driver is not 3-stated Driver is 3-stated

R= Z0= 48

+

–

X16138-022216





図 1-80 に、ドライバーおよびレシーバー終端値が整合された差動 POD (1.0V または 1.2V) に双方向終端を使用した

シンプルな回路の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.0V または

1.2V) でなければならず、異なる電圧間の互換性はありません (すなわち、 DIFF_POD10_DCI は DIFF_POD10_DCI と

のみインターフェイスする )。


図 1-79: 単方向信号の差動 POD

IOB

DIFF_POD10

DIFF_POD12 R = Z0= 50


IOB

Z0

Z0

R = Z0= 50DIFF_POD10

DIFF_POD12

VTT=

1.0V for DIFF_POD10

1.2V for DIFF_POD12

VTT=

1.0V for DIFF_POD10

1.2V for DIFF_POD12

DIFF_POD10

DIFF_POD12

IOB

DIFF_POD10_DCI

DIFF_POD12_DCI

VCCO=

1.0V for DIFF_POD10_DCI


R = Z0= 48

DCIIOB

Z0

Z0

R = Z0= 48

DIFF_POD10_DCI

DIFF_POD12_DCI

VCCO=



DIFF_POD10_DCI

DIFF_POD12_DCI

R= Z0= 48

R= Z0= 48

X16139-022216






図 1-80: 双方向信号の差動 POD

Z0

IOB IOB


50

Z0

50

50

50

DIFF_POD10

DIFF_POD12

DIFF_POD10

DIFF_POD12

DIFF_POD10

DIFF_POD12

VTT=

1.0V for DIFF_POD10

1.2V for DIFF_POD12

VTT=

1.0V for DIFF_POD10

1.2V for DIFF_POD12

VTT=

1.0V for DIFF_POD10

1.2V for DIFF_POD12

VTT=

1.0V for DIFF_POD10

1.2V for DIFF_POD12

DIFF_POD10

DIFF_POD12

DIFF_POD10

DIFF_POD12

DIFF_POD10

DIFF_POD12

Z0

IOB IOB


Z0

R= Z0= 48

DIFF_POD10_DCI

DIFF_POD12_DCI

DIFF_POD10_DCI

DIFF_POD12_DCI

DIFF_POD10_DCI

DIFF_POD12_DCI

Vcco =

1.0V for DIFF_POD10

1.2V for DIFF_POD12

VCCO=

1.0V for DIFF_POD10

1.2V for DIFF_POD12

DIFF_POD10_DCI

DIFF_POD12_DCI

DIFF_POD10_DCI

DIFF_POD12_DCI

DIFF_POD10_DCI

DIFF_POD12_DCI

R= Z0= 48

Driver is 3-stated

R= Z0= 48

R= Z0= 48

X16140-022216





Ult 115UG

(たとえば、 *_DIFF_OUT、 *_DCIEN、



HP I/O


POD10

DIFF_POD10

FAST

MEDIUM

SLOW

SLOW

TRUE

FALSEFALSE

RTT_40、 RTT_48

RTT_60、 RTT_NONE(1)RTT_NONE

RDRV_40_40

RDRV_48_48

RDRV_60_60(1)

RDRV_40_40

POD10_DCI

DIFF_POD10_DCI

FAST

MEDIUM

SLOW

SLOW

TRUE

FALSEFALSE

RTT_40

RTT_48

RTT_60(1)(2)

RTT_40


表 1-51 に、 POD I/O 規格でサポートされる属性を示します。表 1-51 に示すプリミティブから派生するプリミティブ



表 1-51: POD で使用可能な属性

属性


HP I/O HP I/O


IOSTANDARDPOD10

DIFF_POD10

POD10

DIFF_POD10

SLEW N/A

FAST

MEDIUM

SLOW

SLOW

DQS_BIAS(5) TRUE

FALSEFALSE N/A

ODTRTT_40、 RTT_48

RTT_60、 RTT_NONERTT_NONE N/A

OUTPUT_

IMPEDANCEN/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_40_40

IOSTANDARDPOD10_DCI

DIFF_POD10_DCI

POD10_DCI

DIFF_POD10_DCI

SLEW N/A

FAST

MEDIUM

SLOW

SLOW

DQS_BIAS(5) TRUE

FALSEFALSE N/A

ODT

RTT_40

RTT_48

RTT_60(2)

RTT_40 N/A



Ult 116UG

RDRV_40_40

RDRV_48_48

RDRV_60_60(1)

RDRV_40_40

POD12

DIFF_POD12

FAST

MEDIUM

SLOW(3)

SLOW

RDRV_240

RDRV_NONE(3) RDRV_NONE

EQ_LEVEL0、 EQ_LEVEL1、


EQ_LEVEL4、 EQ_NONE

EQ_NONE

CNTRL_NONE

FABRICCNTRL_NONE

TRUE

FALSEFALSE

RTT_40

RTT_48

RTT_60

(RTT_NONE)(3)

RTT_NONE

RDRV_40_40

RDRV_48_48

RDRV_60_60(3)

RDRV_40_40


HP I/O



OUTPUT_

IMPEDANCEN/A

RDRV_40_40

RDRV_48_48

RDRV_60_60

RDRV_40_40

IOSTANDARDPOD12

DIFF_POD12

POD12

DIFF_POD12

SLEW N/A

FAST

MEDIUM

SLOW(4)

SLOW

PRE_EMPHASIS N/ARDRV_240

RDRV_NONE(4) RDRV_NONE

EQUALIZATIONEQ_LEVEL0、 EQ_LEVEL1、



EQ_NONE N/A

OFFSET_CNTRLCNTRL_NONE

FABRICCNTRL_NONE N/A

DQS_BIAS(5) TRUE

FALSEFALSE N/A

ODT

RTT_40

RTT_48

RTT_60

RTT_NONE

RTT_NONE N/A

OUTPUT_

IMPEDANCEN/A

RDRV_40_40

RDRV_48_48

RDRV_60_60(4)

RDRV_40_40

表 1-51: POD で使用可能な属性 (続き)

属性


HP I/O HP I/O




Ult 117UG

POD12_DCI

DIFF_POD12_DCI

FAST

MEDIUM

SLOW(3)

SLOW

RDRV_240 RDRV_NONE(3) RDRV_NONE




EQ_NONE

CNTRL_NONE

FABRICCNTRL_NONE

TRUE

FALSEFALSE

RTT_40

RTT_48

RTT_60(2)(3)

RTT_40

RDRV_40_40

RDRV_48_48

RDRV_60_60(3)

RDRV_40_40

み合わせを示します。

よび PRE_EMPHASIS の組み合わせを示します。


HP I/O



IOSTANDARDPOD12_DCI

DIFF_POD12_DCI

POD12_DCI

DIFF_POD12_DCI

SLEW N/A

FAST

MEDIUM

SLOW(4)

SLOW

PRE_EMPHASIS(6) N/A RDRV_240 RDRV_NONE(4) RDRV_NONE

EQUALIZATIONEQ_LEVEL0、 EQ_LEVEL1、



EQ_NONE N/A

OFFSET_CNTRLCNTRL_NONE

FABRICCNTRL_NONE N/A

DQS_BIAS(5)(7) TRUE

FALSEFALSE N/A

ODT

RTT_40

RTT_48

RTT_60(2)

RTT_40 N/A

OUTPUT_

IMPEDANCEN/A

RDRV_40_40

RDRV_48_48

RDRV_60_60(4)

RDRV_40_40

注記:1. 表 1-37 に、双方向コンフィギュレーションに使用できるドライバー出力インピーダンス (OUTPUT_IMPEDANCE) と ODT の組

2. ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではありません。

3. 表 1-52 に、双方向コンフィギュレーションに使用できるドライバー出力インピーダンス (OUTPUT_IMPEDANCE)、 ODT、お

4. 表 1-53 に、ドライバー出力インピーダンス (OUTPUT_IMPEDANCE) と PRE_EMPHASIS の組み合わせを示します。

5. DIFF_POD I/O 規格にのみ適用されます。

6. プリエンファシス機能を有効にするには、この属性を ENABLE_PRE_EMPHASIS と共に使用する必要があります。

7. この属性はプリミティブ上では読み出し専用です。 DQS_BIAS 属性は、プリミティブではなく I/O ポートに設定されます。

表 1-51: POD で使用可能な属性 (続き)

属性


HP I/O HP I/O




表 1-52 と表 1-53 に、 POD I/O 規格でサポートされる属性を示します。

表 1-52: OUTPUT_IMPEDANCE、 ODT、および PRE_EMPHASIS の可能な組み合わせ

OUTPUT_IMPEDANCE SLEW ODT PRE_EMPHASIS

RDRV_40_40 (40Ω) SLOW、 MEDIUM、 FAST RTT_40 RDRV_NONE


RDRV_40_40 (40Ω) SLOW、 MEDIUM、 FAST RTT_NONE RDRV_NONE






RDRV_40_40 (40Ω) FAST RTT_40 RDRV_240

RDRV_40_40 (40Ω) FAST RTT_60 RDRV_240

RDRV_40_40 (40Ω) FAST RTT_NONE RDRV_240

表 1-53: OUTPUT_IMPEDANCE および PRE_EMPHASIS の可能な組み合わせ

OUTPUT_IMPEDANCE SLEW PRE_EMPHASIS

RDRV_40_40 (40Ω) SLOW、 MEDIUM、 FAST RDRV_NONE



RDRV_40_40 (40Ω) FAST RDRV_240





LVDS および LVDS_25低電圧差動信号 (LVDS) は、多くのシステムアプリケーションで使用されている高性能の高速インターフェイスで

す。 I/O は、 LVDS の EIA/TIA 規格に準拠するよう設計されており、システムおよびボードのデザインをより簡単に

作成できます。 IOB の LVDS 電流モードドライバーとオプションの内部差動終端機能を使用した場合、ポイント

ツーポイントアプリケーションで外部ソース終端を使用する必要がなくなります。 UltraScale デバイスでは、 LVDS

デザインを柔軟に作成できます。

LVDS I/O 規格は HP I/O バンクでのみ使用可能です。オプションの内部差動終端がインプリメントされている場合

は、出力と入力に 1.8V の VCCO を供給する必要があります。


• DIFF_TERM = TRUE

LVDS_25 I/O 規格は HR I/O バンクで使用可能です。オプションの内部差動終端がインプリメントされている場合は、

出力と入力に 2.5V の VCCO を供給する必要があります。


• DIFF_TERM = TRUE

トランスミッターの終端

LVDS トランスミッターに外部終端は必要ありません。表 1-55 に、 LVDS 電流モードドライバーに対応する属性を

示します。 LVDS 電流モードドライバーは、真の電流ソースであり、 EIA/TIA に準拠した適切な LVDS 信号を生成し

ます。


HR HP

LVDS_25 でのみ可 LVDS でのみ可





レシーバーの終端

図 1-81 に、ボード上にある 50Ω 伝送ラインの LVDS または LVDS_25 レシーバーの差動終端の例を示します。

図 1-82 に、ボード上にある 50Ω 伝送ラインの LVDS または LVDS_25 レシーバーの内部差動終端の例を示します。

表 1-55 に、 LVDS I/O 規格でサポートされる属性を示します。表 1-55 に示すプリミティブから派生するプリミティ

ブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートされま

す。サポートされるすべての派生プリミティブについては、「SelectIO インターフェイスプリミティブ」を参照して

ください。


図 1-81: LVDS または LVDS_25 レシーバーの終端


図 1-82: LVDS、 LVDS_25 の DIFF_TERM レシーバー終端


Z0

IOB IOB

LVDS

LVDS_25LVDS

LVDS_25

Z0

RDIFF= 2Z0= 100

X16141-022216

Data in

Z0= 50

Z0= 50

RDIFF= 100

LVDS

LVDS_25LVDS

LVDS_25

0

0

IOB IOB

X16142-022216





Ult 121UG

表

OBUFDS

HP I/O HR I/O


IO LVDS LVDS_25

D N/A N/A

E N/A N/A

L ALSE FALSE TRUE(4) FALSE FALSE

D N/A N/A

D N/A N/A

注

1.

2.

3.

4.

5.

6.


1-55: LVDS I/O 規格で使用可能な属性

属性

IBUFDS

HP I/O HR I/O

許容値デフォルト許容値デフォルト許容

STANDARD LVDS LVDS_25

QS_BIAS (1) TRUE

FALSE(2)(3) FALSE N/A

QUALIZATION

EQ_LEVEL0

EQ_LEVEL1

EQ_LEVEL2

EQ_LEVEL3

EQ_LEVEL4

EQ_NONE(2)

EQ_NONE

EQ_LEVEL0

EQ_LEVEL1

EQ_LEVEL2

EQ_LEVEL3

EQ_LEVEL4

EQ_LEVEL0_DC_BIAS

EQ_LEVEL1_DC_BIAS

EQ_LEVEL2_DC_BIAS

EQ_LEVEL3_DC_BIAS

EQ_LEVEL4_DC_BIAS

EQ_NONE(5)

EQ_NONE

VDS_PRE_EMPHASIS(6) N/A N/A TRUE(4) F

IFF_TERMTRUE

FALSEFALSE

TRUE

FALSEFALSE

IFF_TERM_ADVTERM_100

TERM_NONETERM_NONE

TERM_100

TERM_NONETERM_NONE

記:DQS_BIAS 属性は、プリミティブではなく I/O ポートに設定されます。

表 1-56 に、 DQS_BIAS および EQUALIZATION の組み合わせを示します。

DQS_BIAS = TRUE は、 AC カップリングアプリケーションでのみ可能な設定です。

LVDS_PRE_EMPHASIS = TRUE は、 AC カップリングアプリケーションでのみサポートされています。

AC カップリングインターフェイスおよび DC カップリングインターフェイスのイコライゼーションの許容値を表 1-57 に示します。

プリエンファシス機能を有効にするには、この属性を ENABLE_PRE_EMPHASIS と共に使用する必要があります。



これらの規格の出力に必要な公称電圧 (LVDS 出力は 1.8V、 LVDS_25 出力は 2.5V) 以外の電圧レベルで電源供給され

る I/O バンクは、 LVDS や LVDS_25 などの差動入力を備えることが可能ですが、次の条件を満たす必要があります。

• オプションの内部差動終端が使用されない。

° DIFF_TERM_ADV = TERM_NONE

° DIFF_TERM = FALSE (デフォルト )

• 入力ピンの差動信号は、各 UltraScale デバイスのデータシート [参照 2] に記載されている推奨動作条件を示す表

の VIN 要件を満たしている。

• 入力ピンの差動信号が、各 UltraScale デバイスのデータシート [参照 2] に記載されている LVDS または LVDS_25

DC 仕様の表にある VIDIFF ( 小) 要件を満たしている。

この基準を満たす方法として、入力信号を AC カップリングおよび DC バイアスする外部回路を使用します。図 1-83

に、差動入力に対して AC カップリングと DC バイアス回路を提供する回路の例を示します。内部

DIFF_TERM_ADV = TERM_NONE に、または DIFF_TERM = FALSE に設定されているため、 RDIFF は 100Ω の差動レ

シーバー終端を提供します。ノイズマージンを大化するため、すべての RBIAS 抵抗を同じ値にして、原則的に

VBIAS の半分の VICM レベルを生成するようにしてください。 AC カップリング信号に対する入力同相電圧が維持さ

れるよう、 VBIAS のソースは 1.8V (通常は VCCO または VCCAUX) にします。推奨される抵抗値の範囲は、 1K ～

100KΩ です。 AC カップリングキャパシタの標準値 CAC は 100nF 程度です。すべてのコンポーネントは、物理的に

デバイス入力に近い場所に配置してください。イコライゼーションがある場合とない場合のレシーバーで使用され

るバイアス電圧の範囲については、各 UltraScale デバイスのデータシート [参照 2] を参照してください。

UltraScale デバイスの HP I/O バンクには、 AC カップリングされた LVDS アプリケーションで内部バイアス電圧

(DQS_BIAS) を使用するためのオプションがあります。このようなコンフィギュレーションで正常に動作させるに

は、 EQUALIZATION を EQ_LEVEL0 (1、 2、 3、または 4) に設定する必要があります。ただし、 EQ_LEVEL0 の場合

はイコライゼーションは実行されません。 Vivado Design Suite を使用して設計する場合、 DQS_BIAS を使用して AC

カップリングされた LVDS 規格に DC バイアスを使用しても、 DQS_BIAS 機能のシミュレーションビヘイビアーは

モデル化されません。 LVDS の入力がトライステートであり、 DQS_BIAS が TRUE に設定されている場合は、ハード

ウェア上では汎用インターコネクトへの入力は X となります。シミュレーションでは、汎用インターコネクトへの

入力が 0 であるとして、この条件をモデル化します。

HR I/O バンクには、 AC カップリング LVDS アプリケーションで属性 EQUALIZATION を EQ_LEVEL0_DC_BIAS

(EQUALIZATION が不要な場合) または EQ_LEVEL1/2/3/4_DC_BIAS に設定することによって内部バイアス電圧を使

用するオプションがあります。 DC カップリングアプリケーションでは、 EQUALIZATION を EQ_NONE に設定する


表 1-56: DQS_BIAS および EQUALIZATION の組み合わせ (HP I/O バンク )

カップリング DQS_BIAS イコライゼーション

AC カップリング FALSE または TRUE EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4

DC カップリング FALSE EQ_NONE

表 1-57: HR I/O バンクのイコライゼーション

インターフェイスイコライゼーション

AC カップリング (外部バイアス) EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4

AC カップリング (内部バイアス) EQ_LEVEL0_DC_BIAS、 EQ_LEVEL1_DC_BIAS、 EQ_LEVEL2_DC_BIAS、

EQ_LEVEL3_DC_BIAS、 EQ_LEVEL4_DC_BIAS

DC カップリング EQ_NONE





RSDS

RSDS は、差動信号を使用する LVDS 高速インターフェイスと類似しています。 RSDS のインプリメンテーションは

LVDS_25 と同様で、ポイントツーポイントアプリケーションのみに使用します。 RSDS は HR I/O バンクでのみ使

用可能で、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は RSDS_25 です。

表 1-59 に、 RSDS I/O 規格でサポートされる属性を示します。表 1-59 に示すプリミティブから派生するプリミティ



ください。


図 1-83: 差動クロック入力を AC カップリングおよび外部 DC バイアスする回路例


HR HP

可 N/A

表 1-59: RSDS I/O 規格で使用可能な属性

属性

プリミティブ

IBUFDSOBUFDS、 OBUFTDS


IOSTANDARD RSDS_25

DIFF_TERMTRUE

FALSEFALSE N/A

DIFF_TERM_ADVTERM_NONE

TERM_100TERM_NONE N/A

VCCO

Differential

Transmission Line

CAC

RBIAS

RDIFF

100N

P

LVDS or LVDS_25

Input Buffer

Differential Clock

Input to the Device

RBIAS

CAC

RBIAS

RBIAS

X16143-022216





Mini-LVDS

mini-LVDS (mini low-voltage differential signaling) は、フラットパネル内で使用されるシリアル差動 I/O 規格で、タイ

ミング制御機能と LCD ソースドライバー間のインターフェイスとして機能します。 mini-LVDS の入力には、 PCB 上

で外付けの単体抵抗を接続するか、 DIFF_TERM_ADV または DIFF_TERM 属性によって内部終端を有効にし、並列

終端抵抗を使用する必要があります。 mini-LVDS は HR I/O バンクでのみ使用可能で、 2.5V の VCCO 電圧レベルが必

要です。 IOSTANDARD 属性名は MINI_LVDS_25 です。

表 1-61 に、 Mini-LVDS I/O 規格でサポートされる属性を示します。表 1-61 に示すプリミティブから派生するプリミ

ティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートされ

ます。サポートされるすべての派生プリミティブについては、「SelectIO インターフェイスプリミティブ」を参照し

てください。

PPDS

PPDS (point-to-point differential signaling) は次世代の行および列ドライバーへのインターフェイス用の差動 I/O 規格で

す。 PPDS の入力には、 PCB 上で外付けの単体抵抗を接続するか、 DIFF_TERM_ADV または DIFF_TERM 属性に

よって内部終端を有効にし、並列終端抵抗を使用する必要があります。 PPDS は HR I/O バンクでのみ使用可能で、

2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は PPDS_25 です。

表 1-63 に、PPDS I/O 規格でサポートされる属性を示します。表 1-63 に示すプリミティブから派生するプリミティブ

(たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートされます。

サポートされるすべての派生プリミティブについては、「SelectIO インターフェイスプリミティブ」を参照してくだ

さい。


HR HP

可 N/A

表 1-61: Mini-LVDS I/O 規格で使用可能な属性

属性

プリミティブ



IOSTANDARD MINI_LVDS_25

DIFF_TERMTRUE

FALSEFALSE N/A




HR HP

可 N/A





TMDS

TMDS (transition minimized differential signaling) は、DVI および HDMI™ ビデオインターフェイスで使用される高速シ

リアルデータ送信用の差動 I/O 規格です。 TMDS 規格では、 50Ω 外部プルアップ抵抗で入力を 3.3V にプルアップす

る必要があります。 TMDS の入力には並列入力終端抵抗は必要ありません。 TMDS は HR I/O バンクでのみ使用可能

であり、 3.3V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は TMDS_33 です。

表 1-65 に、 TMDS I/O 規格でサポートされる属性を示します。表 1-65 に示すプリミティブから派生するプリミティ



ください。

BLVDS

LVDS はポイントツーポイントアプリケーション用であるため、BLVDS (bus LVDS) は EIA/TIA 規格に準拠するイン

プリメンテーションではありません。したがって I/O および PCB レイアウトのデザイン規則に注意深く従う必要が

あります。 LVDS 双方向用の Vivado Design Suite ライブラリにあるプリミティブは、 LVDS 電流モードドライバーを

使用しません。その代わりに、 CSE 差動ドライバーを使用します。このため、ソース終端が必要になります。

BLVDS は HR I/O バンクでのみ使用可能で、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は

BLVDS_25 です。

表 1-63: PPDS I/O 規格で使用可能な属性

属性

プリミティブ



IOSTANDARD PPDS_25

DIFF_TERMTRUE

FALSEFALSE N/A




HR HP

可 N/A

表 1-65: TMDS I/O 規格で使用可能な属性

属性プリミティブ

IBUFDS OBUFDS、 OBUFTDS

IOSTANDARD TMDS_33


HR HP

可 N/A





表 1-67 に、 BLVDS I/O 規格でサポートされる属性を示します。表 1-67 に示すプリミティブから派生するプリミティ



ください。

図 1-84 に、 BLVDS トランスミッター終端を示します。

SUB_LVDS

表 1-69 に、 SUB_LVDS I/O 規格でサポートされる属性を示します。表 1-69 に示すプリミティブから派生するプリミ



てください。

表 1-67: BLVDS I/O 規格で使用可能な属性


IBUFDS OBUFDS、 OBUFTDS、 IOBUFDS、 IOBUFDS_DIFF_OUT

IOSTANDARD BLVDS_25


図 1-84: BLVDS トランスミッターの終端


HR HP

SUB_LVDS で可 SUB_LVDS で可

Z0= 50

RDIV

140RDIFF

= 100

RS

165

IN

INX

Data in

BLVDS_25

IOBBLVDS_25

BLVDS_25

IOB

RS

165

Z0= 50

X16144-022216

表 1-69: SUB_LVDS I/O 規格で使用可能な属性

属性

プリミティブ



IOSTANDARD SUB_LVDS

DIFF_TERMTRUE

FALSEFALSE N/A







SLVS_400

SLVS_400 は、 HR I/O バンクでは SLVS_400_25 として、 HP I/O バンクでは SLVS_400_18 としてサポートされていま

す。 SLVS_400 はレシーバーでのみサポートされています。

表 1-71 に、 SLVS_400 I/O 規格でサポートされる属性を示します。表 1-71 に示すプリミティブから派生するプリミ



てください。

LVPECL

LVPECL は HR I/O バンクでのみサポートされており、レシーバー専用です。

表 1-73 に、 LVPECL I/O 規格でサポートされる属性を示します。表 1-73 に示すプリミティブから派生するプリミ



てください。


HR HP

SLVS_400_25 でのみ可 SLVS_400_18 でのみ可

表 1-71: SLVS_400 I/O 規格で使用可能な属性

属性

プリミティブ



IOSTANDARDHR I/O バンクでは SLVS_400_25

HP I/O バンクでは SLVS_400_18N/A

DIFF_TERMTRUE

FALSEFALSE N/A




HR HP

可 N/A

表 1-73: LVPECL I/O 規格で使用可能な属性


IBUFDS OBUFDS、 OBUFTDS

IOSTANDARD LVPECL (HR I/O バンクのみ) N/A





MIPI D-PHY

MIPI D-PHY 規格の MIPI_DPHY_DCI は、カメラ、ディスプレイ、および単一化されたプロトコルインターフェイス

などのモバイルデバイスでの使用を目的としています。この規格は、 Virtex UltraScale+、 Kintex UltraScale+、および

Zynq UltraScale+ デバイスの HP I/O バンクでのみサポートされています。 UltraScale デバイスは、 MIPI アライアンス

が策定するインターフェイス仕様を順守してこの規格をサポートします。

重要: その他の DCI 規格と同様に、 MIPI_DPHY_DCI 規格では VRP ピンに 240Ω の外部抵抗が必要です。この規格

は、 OUTPUT_IMPEDANCE 属性の値を指定できない場合でも、 LP ドライバーのキャリブレーション機能を利用し

ます。

MIPI_DPHY_DCI I/O 規格

表 1-75 に、 MIPI_DPHY_DCI I/O 規格でサポートされる属性を示します。

Vivado Design Suite バージョン 2019.1.1 以降、MIPI_DPHY_DCI で LVDS_PRE_EMPHASIS 属性が使用可能になりまし

た。 MIPI_DPHY_DCI I/O に対して LVDS_PRE_EMPHASIS 属性を TRUE に設定すると、大動作速度が高速になり

ます。旧バージョンの Vivado ツールで低速動作を使用する場合は、LVDS_PRE_EMPHASIS を FALSE に設定します。

また、 Vivado Design Suite 2019.1.1 では、高速動作時に EQUALIZATION がサポートされます。 MIPI_DPHY_DCI で

は、 EQUALIZATION は EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、および EQ_LEVEL4 のレベルでサポートされま

す。高速動作の詳細は、適切な UltraScale+ デバイスデータシート [参照 2] を参照してください。


HR HP

N/A Virtex UltraScale+、 Kintex UltraScale+、および Zynq UltraScale+ デバイスのみ

表 1-75: MIPI_DPHY_DCI 規格で使用可能な属性

属性

IBUFDS_DPHY OBUFDS_DPHY

HP I/OHR I/O

HP I/OHR I/O


IOSTANDARD MIPI_DPHY_DCI N/A MIPI_DPHY_DCI N/A

SLEW N/A N/A N/A N/A N/A N/A

DIFF_TERM_ADVTERM_100

TERM_NONETERM_NONE N/A N/A N/A N/A

DIFF_TERMTRUE

FALSEFALSE N/A N/A N/A N/A

LVDS_PRE_EMPHASIS N/A N/A N/ATRUE

FALSEFALSE N/A

EQUALIZATION

EQ_LEVEL 1

EQ_LEVEL 2

EQ_LEVEL 3

EQ_LEVEL 4

EQ_NONE N/A N/A N/A N/A





差動 I/O 規格における内部差動終端の動作

内部差動終端 (100Ω) は、 I/O 規格 (LVDS、 LVDS_25、 SLVS_400_18、 SLVS_400_25、 SUB_LVDS、 PPDS_25、

RSDS_25、および MINI_LVDS_25) に対して、ドライバーおよび双方向動作モード (デフォルト ) で有効になります。

表 1-76 に、双方向モード、および入力または出力モードでの内部差動終端の動作を示します。

表 1-76: 差動 I/O 規格における内部差動終端の動作

プリミティブ(1) 駆動時トライステート /受信時

OBUFDS 内部差動終端はオン N/A

OBUFTDS 内部差動終端はオン内部差動終端はオン。

IBUFDS N/A

DIFF_TERM = TRUE または DIFF_TERM_ADV = TERM_100 の場

合、内部差動終端はオンになる。

DIFF_TERM = FALSE または DIFF_TERM_ADV = TERM_NONE

の場合、内部差動終端はオフになる。

IOBUFDS 内部差動終端はオン

DIFF_TERM 属性や DIFF_TERM_ADV 属性の値に関係なく、内

部差動終端がオンになる。

DIFF_TERM = TRUE または FALSE

DIFF_TERM_ADV = TERM_100 または TERM_NONE

注記:1. ここに示すプリミティブから派生するプリミティブ (たとえば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、または

*_INTERMDISABLE) に対してサポートされます。サポートされるすべての派生プリミティブについては、「SelectIO インター

フェイスプリミティブ」を参照してください。





同じバンク内で複数の I/O 規格を併用する場合の規則

同じバンク内の異なる入力、出力および双方向規格を使用する場合は、次の規則に従ってください。

1. 出力規格のみ使用する場合。 VCCO 要件が同じ出力規格は、同一バンク内で使用できます。

互換性がある例:

SSTL15_I と LVDCI_15 の出力

互換性のない例:

SSTL15 (出力 VCCO = 1.5V) と LVCMOS18 (出力 VCCO = 1.8V) の出力

HR I/O バンクで組み合わせて使用できる真の差動出力を持つ I/O 規格は 2 種類だけです。

LVDS_PRE_EMPHASIS = FALSE (デフォルト ) と設定した LVDS_25 と LVDS_PRE_EMPHASIS = TRUE と設定した

LVDS_25 は、 HR I/O バンク内で 2 つの異なる真の差動出力規格として見なされます。

HP IP バンクで使用できる、真の差動出力を持つ I/O 規格は 1 種類だけです。 LVDS_PRE_EMPHASIS = FALSE (デ

フォルト ) と設定した LVDS と LVDS_PRE_EMPHASIS = TRUE と設定した LVDS は別々の差動規格と見なされ、同じ

HP I/O バンクで組み合わせて使用することはできません。

2. 入力規格のみ使用する場合。 VCCO および VREF 要件が同じ入力規格は、同一バンク内で使用できます。


LVCMOS15 と HSTL_II の入力


LVCMOS15 (入力 VCCO = 1.5V) と LVCMOS18 (入力 VCCO = 1.8V) の入力


HSTL_I_DCI_18 (VREF = 0.9V) と HSTL_I_DCI (VREF = 0.75V) の入力

3. 入力規格と出力規格を使用する場合。 VCCO が同じ要件の入力/出力規格は、同一バンク内で使用できます。


LVDS_25 の出力と LVCMOS25 の入力


LVDS_25 の出力 (出力 VCCO = 2.5V) と HSTL_I の入力 (入力 VCCO = 1.5V)

4. 双方向規格の入力または出力を併用する場合。双方向 I/O 規格の入力または出力を使用する場合、双方向 I/O 規

格が規則 1、 2、 3 を満たしていることを確認してください。

インプリメンテーションツールでは、上記の規則に従って実行されます。





表 1-77 に、サポートされる各 I/O 規格の VCCO および VREF 要件を示します。サポートされる各 I/O 規格の電源の推

奨動作範囲をはじめとする詳細な DC 仕様は、各 UltraScale デバイスのデータシート [参照 2] を参照してください。

表 1-77: サポートされる各 I/O 規格の VCCO および VREF 要件

I/O 規格使用可能な

I/O バンクのタイプ

VCCO (V) VREF (V)

出力入力DIFF_TERM_ADV および

DIFF_TERM をサポートする入力入力

LVTTL HR 3.3 3.3 N/A N/A

LVCMOS33 HR 3.3 3.3 N/A N/A

LVCMOS25 HR 2.5 2.5 N/A N/A

LVCMOS18 両方 1.8 1.8 N/A N/A



HSUL_12 両方 1.2 1.2 N/A 0.60

LVDCI_18 HP 1.8 1.8 N/A N/A

LVDCI_15 HP 1.5 1.5 N/A N/A

HSUL_12_DCI HP 1.2 1.2 N/A 0.60

HSLVDCI_18 HP 1.8 1.8 N/A 0.90

HSLVDCI_15 HP 1.5 1.5 N/A 0.75

HSTL_I 両方 1.5 1.5 N/A 0.75

HSTL_II HR 1.5 1.5 N/A 0.75

HSTL_I_DCI HP 1.5 1.5 N/A 0.75

HSTL_I_18 両方 1.8 1.8 N/A 0.90

HSTL_II_18 HR 1.8 1.8 N/A 0.90

HSTL_I_DCI_18 HP 1.8 1.8 N/A 0.90

HSTL_I_12 HP 1.2 1.2 N/A 0.60

HSTL_I_DCI_12 HP 1.2 1.2 N/A 0.60

SSTL18_I 両方 1.8 1.8 N/A 0.90

SSTL18_II HR 1.8 1.8 N/A 0.90

SSTL15 両方 1.5 1.5 N/A 0.75

SSTL15_R HR 1.5 1.5 N/A 0.75

SSTL135 両方 1.35 1.35 N/A 0.675

SSTL135_R HR 1.35 1.35 N/A 0.675

SSTL12 両方 1.2 1.2 N/A 0.60

SSTL18_I_DCI HP 1.8 1.8 N/A 0.90

SSTL15_DCI HP 1.5 1.5 N/A 0.75

SSTL135_DCI HP 1.35 1.35 N/A 0.675

SSTL12_DCI HP 1.2 1.2 N/A 0.60

DIFF_HSTL_I 両方 1.5 1.5(2) N/A N/A





DIFF_HSTL_II HR 1.5 1.5(2) N/A N/A

DIFF_HSTL_I_18 両方 1.8 1.8(2) N/A N/A

DIFF_HSTL_II_18 HR 1.8 1.8(2) N/A N/A

DIFF_SSTL18_I 両方 1.8 1.8(2) N/A N/A

DIFF_SSTL18_II HR 1.8 1.8(2) N/A N/A

DIFF_SSTL15 両方 1.5 1.5(2) N/A N/A

DIFF_SSTL15_R HR 1.5 1.5(2) N/A N/A

DIFF_SSTL135 両方 1.35 1.35(2) N/A N/A

DIFF_SSTL135_R HR 1.35 1.35(2) N/A N/A

DIFF_SSTL12 両方 1.2 1.2(2) N/A N/A

DIFF_HSUL_12 両方 1.2 1.2(3) N/A N/A

DIFF_HSTL_I_DCI HP 1.5 1.5 N/A N/A

DIFF_HSTL_I_DCI_18 HP 1.8 1.8 N/A N/A

DIFF_SSTL18_I_DCI HP 1.8 1.8 N/A N/A

DIFF_SSTL15_DCI HP 1.5 1.5 N/A N/A



DIFF_HSUL_12_DCI HP 1.2 1.2 N/A N/A

BLVDS_25 HR 2.5 任意 N/A N/A

LVDS_25 HR 2.5(5) 2.5(1) 2.5 N/A

RSDS_25 HR 2.5(5) 2.5(1) 2.5 N/A

TMDS_33 HR 3.3 任意 N/A N/A

MINI_LVDS_25 HR 2.5(5) 2.5(1) 2.5 N/A

PPDS_25 HR 2.5(5) 2.5(1) 2.5 N/A

LVDS HP 1.8 1.8(1) 1.8 N/A

LVPECL HR N/A 任意 N/A N/A

SLVS_400_18 HP N/A 1.8(1) 1.8 N/A

SLVS_400_25 HR N/A 2.5(1) 2.5 N/A

SUB_LVDS 両方 1.8 1.8(1) 1.8 N/A

DIFF_HSTL_I_12 HP 1.2 1.2(2) N/A N/A

DIFF_POD10 HP 1.0 1.0(2) N/A N/A

DIFF_POD12 HP 1.2 1.2(2) N/A N/A

DIFF_HSTL_I_DCI_12 HP 1.2 1.2 N/A N/A

DIFF_POD10_DCI HP 1.0 1.0 N/A N/A

表 1-77: サポートされる各 I/O 規格の VCCO および VREF 要件 (続き)



VCCO (V) VREF (V)







DIFF_POD12_DCI HP 1.2 1.2 N/A N/A

POD10 HP 1.0 1.0 N/A 0.70

POD12 HP 1.2 1.2 N/A 0.84

POD10_DCI HP 1.0 1.0 N/A 0.70

POD12_DCI HP 1.2 1.2 N/A 0.84

MIPI_DPHY_DCI HP(4) 1.2 1.2 1.2 N/A

注記:1. これらの規格の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。この場合に考慮すべき注意事項を次に示

します。

a. VCCO 電圧が出力で要求されるレベルでない限り、オプションの内部差動終端は使用されない (DIFF_TERM_ADV = TERM_NONE または DIFF_TERM = FALSE (デフォルト ))。

b. 入力ピンの差動信号は、各 UltraScale デバイスのデータシート [参照 2] に記載されている推奨動作条件を示す表の VIN 要件を満たしている。

c. 入力ピンの差動信号が、各 UltraScale デバイスのデータシート [参照 2] に記載されている VIDIFF および VICM の要件を満たしている。場合によっては、この条件をクリアするために、ピンを AC カップリングおよび DC バイアスするための外部回路が必要。

2. オンダイ入力終端を使用する場合 (ODT は RTT_NONE 以外の値に設定)、または DQS_BIAS = TRUE の場合、 VCCO 入力電圧は指定され

た値となります。 ODT = RTT_NONE かつ DQS_BIAS = FALSE の場合、 VCCO 入力電圧は許容範囲内の電圧となります。

3. オンダイ入力終端を使用する場合 (ODT は RTT_NONE 以外の値に設定)、または DQS_BIAS = TRUE の場合、 HP I/O バンクでは VCCO 入力電圧は 1.2V となります。 HR I/O バンクで DQS_BIAS = FALSE の場合、または HP I/O バンクで ODT = RTT_NONE の場合、 VCCO 入力

電圧は許容範囲内の電圧となります。

4. DPHY_DCI I/O 規格は、 Virtex UltraScale+、 Kintex UltraScale+、および Zynq UltraScale+ デバイスでのみサポートされています。

5. VCCO 電圧が 2.85V を超えた場合、出力はトライステートになります。デバイスは、 UltraScale デバイスのデータシート [参照 2] で指定さ

れた推奨動作範囲内で常に動作する必要があります。

表 1-77: サポートされる各 I/O 規格の VCCO および VREF 要件 (続き)



VCCO (V) VREF (V)







表 1-78 に、各 I/O 規格について、 DRIVE および SLEW 属性のオプション、双方向バッファーの使用可否、 DCI 終端

のタイプを示します。

T

表 1-78: 属性のオプション、双方向バッファーの使用可否、 DCI 終端のタイプ

I/O 規格

I/O バンクの

タイプ

出力スルー出力ドライブ

双方向

バッファー (1)

終端のタイプ(2)

HR I/O バンク HP I/O バンク HR I/O バンク HP I/O バンク

入力出力(3)許容値

デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト

LVTTL HRSLOW

FASTSLOW N/A

4、 8、

12、 1612 N/A ありなしなし

LVCMOS33 HRSLOW

FASTSLOW N/A

4、 8、


LVCMOS25 HRSLOW

FASTSLOW N/A

4、 8、


LVCMOS18 両方SLOW

FASTSLOW

SLOWMEDIUM

FASTSLOW

4、 8、

12、 1612

2、 4、6、 8、

1212 ありなしなし

LVCMOS15 両方SLOW

FASTSLOW

SLOWMEDIUM

FASTSLOW

4、 8、

12、 1612

2、 4、6、 8、

1212 ありなしなし

LVCMOS12 両方SLOW

FASTSLOW

SLOWMEDIUM

FASTSLOW

4、 8、12

122、 4、

6、 812 ありなしなし

HSUL_12 両方SLOW

FASTSLOW

SLOWMEDIUM

FASTSLOW N/A N/A あり単一(4) ドライ

バー (4)

LVDCI_18 HP N/ASLOW

MEDIUMFAST

SLOW N/A N/A ありなしドライ

バー

LVDCI_15 HP N/ASLOW

MEDIUMFAST


バー

HSUL_12_DCI HP N/ASLOW

MEDIUMFAST

SLOW N/A N/A あり単一ドライ

バー

HSLVDCI_18 HP N/ASLOW

MEDIUMFAST


バー

HSLVDCI_15 HP N/ASLOW

MEDIUMFAST


バー

HSTL_I 両方SLOW

FASTSLOW

SLOWMEDIUM

FASTSLOW N/A N/A あり分割

ドライ

バー

HSTL_II HRSLOW

FASTSLOW N/A N/A N/A あり分割なし





HSTL_I_DCI HP N/ASLOW

MEDIUMFAST

SLOW N/A N/A あり分割ドライ

バー

HSTL_I_18 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

HSTL_II_18 HRSLOW


HSTL_I_DCI_18 HP N/ASLOW

MEDIUMFAST


バー

HSTL_I_12 HP N/ASLOW

MEDIUMFAST


バー

HSTL_I_DCI_12 HP N/ASLOW

MEDIUMFAST


バー

SSTL18_I 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

SSTL18_II HRSLOW


SSTL15 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

SSTL15_R HRSLOW


SSTL135 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

SSTL135_R HRSLOW


SSTL12 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

SSTL18_I_DCI HP N/ASLOW

MEDIUMFAST


バー

SSTL15_DCI HP N/ASLOW

MEDIUMFAST


バー

表 1-78: 属性のオプション、双方向バッファーの使用可否、 DCI 終端のタイプ (続き)

I/O 規格

I/O バンクの

タイプ


双方向

バッファー (1)




デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト






MEDIUMFAST


バー


MEDIUMFAST


バー

DIFF_HSTL_I 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

DIFF_HSTL_II HRSLOW


DIFF_HSTL_I_18 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

DIFF_HSTL_II_18 HRSLOW


DIFF_SSTL18_I 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

DIFF_SSTL18_II HRSLOW


DIFF_SSTL15 両方SLOW

FASTSLOW

SLOWMEDIUM


ドライ

バー

DIFF_SSTL15_R HRSLOW



FASTSLOW

SLOWMEDIUM


ドライ

バー

DIFF_SSTL135_R HRSLOW



FASTSLOW

SLOWMEDIUM


ドライ

バー

DIFF_HSUL_12 両方SLOW

FASTSLOW

SLOWMEDIUM

FASTSLOW N/A N/A あり単一(4) ドライ

バー (4)

DIFF_HSTL_I_DCI HP N/ASLOW

MEDIUMFAST


バー


I/O 規格

I/O バンクの

タイプ


双方向

バッファー (1)




デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト





DIFF_HSTL_I_DCI_18 HP N/ASLOW

MEDIUMFAST


バー

DIFF_SSTL18_I_DCI HP N/ASLOW

MEDIUMFAST


バー

DIFF_SSTL15_DCI HP N/ASLOW

MEDIUMFAST


バー


MEDIUMFAST


バー


MEDIUMFAST


バー

DIFF_HSUL_12_DCI HP N/ASLOW

MEDIUMFAST


バー

BLVDS_25 HR N/A N/A N/A N/A ありなしなし

LVDS_25 HR N/A N/A N/A N/A あり (5) なしなし

RSDS_25 HR N/A N/A N/A N/A あり (5) なしなし

TMDS_33 HR N/A N/A N/A N/A あり (5) なしなし

MINI_LVDS_25 HR N/A N/A N/A N/A あり (5) なしなし

PPDS_25 HR N/A N/A N/A N/A あり (5) なしなし

LVDS HP N/A N/A N/A N/A あり (5) なしなし

LVPECL HR N/A N/A N/A N/A なしなしなし

SLVS_400_18 HP N/A N/A N/A N/A なしなしなし

SLVS_400_25 HR N/A N/A N/A N/A なしなしなし

SUB_LVDS 両方 N/A N/A N/A N/A あり (5) なしなし

DIFF_HSTL_I_12 HP N/ASLOW

MEDIUMFAST


バー

DIFF_POD10 HP N/ASLOW

MEDIUMFAST


バー

DIFF_POD12 HP N/ASLOW

MEDIUMFAST


バー


I/O 規格

I/O バンクの

タイプ


双方向

バッファー (1)




デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト





DIFF_HSTL_I_DCI_12 HP N/ASLOW

MEDIUMFAST


バー

DIFF_POD10_DCI HP N/ASLOW

MEDIUMFAST


バー

DIFF_POD12_DCI HP N/ASLOW

MEDIUMFAST


バー

POD10 HP N/ASLOW

MEDIUMFAST


バー

POD12 HP N/ASLOW

MEDIUMFAST


バー

POD10_DCI HP N/ASLOW

MEDIUMFAST


バー

POD12_DCI HP N/ASLOW

MEDIUMFAST


バー

MIPI_DPHY_DCI HP(6) N/A N/A N/A N/A N/A なし N/Aドライ

バー

注記:1. 「双方向バッファー」の列は、 I/O 規格が双方向信号を使用しているかどうかを示しています。

2. 「DCI 終端タイプ」の列は、 DCI I/O 規格で使用可能な終端の種類を示しています。「分割」は、分割終端抵抗を意味します。「シングル」

は、 VCCO のシングル抵抗終端を意味します。

3. この列の「ドライバー」の値は、 HP I/O バンクにのみ適用されます。

4. HP I/O バンクについては INTERM = シングルおよび OUTTERM = ドライバーで、 HR I/O バンクについては INTERM = なしおよび OUTTERM = なしです。

5. これらの I/O 規格の双方向コンフィギュレーションは、 100Ω 差動に適化された固定インピーダンス構造です。これはターンアラウンド

タイム要件がないポイントツーポイント伝送でのみ使用することを前提としています。バス構造には、 BLVDS_25 を使用してください。

6. MIPI_DPHY_DCI 規格は、 Virtex UltraScale+、 Kintex UltraScale+、および Zynq UltraScale+ デバイスでのみサポートされています。


I/O 規格

I/O バンクの

タイプ


双方向

バッファー (1)




デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト許容値

デフォ

ルト





同時スイッチ出力

パッケージのインダクタンスにより、各デバイス /パッケージでサポートされる同時スイッチ出力 (SSO) 数は制限さ

れます。高速で高駆動の出力を使用する場合は特に制限されます。高速で高駆動の出力は、アプリケーションで必

要な場合にのみ使用してください。

SSN 予測ツールを利用することによって、ピン (ビクティム) およびデザイン内のその他すべてのピン (アグレッサー )

の情報に基づいて、デザインの各 I/O ピンにおけるノイズマージン値を解析できます。このツールは、 I/O ピンの位

置、 I/O 規格、スルーレート、および使用される終端を考慮し、これらの特性に基づいた各ピンのノイズマージン

値を示します。ノイズマージンには、ボードトレースクロストークやボードインピーダンスの不連続性による反

射などのシステムレベルの特性は含まれません。

多数の出力が同時に同じ方向へスイッチすると、グランドまたは電源バウンスが生じます。出力駆動トランジスタ

はすべての電流を同相レールへ誘導します。 Low から High への遷移は VCCO レールへ接続し、 High から Low への遷

移は GND レールへ接続します。その結果、過渡電流が蓄積し、内部グランドレベルと外部グランドレベル間、ま

たは内部と外部 VCCO レベル間に存在するインダクタンスに電圧差をもたらします。インダクタンスは、バンプ、ダ

イの配線、パッケージの配線、ボールインダクタンスに関連しています。 SSO によって引き起こされる電圧は、結

果として内部スイッチングノイズマージンに影響を及ぼし、信号の質が低下します。

SSN 予測ツールの結果は、デバイスが PCB にはんだ付けされ、ボードは健全かつ実践的なデザインを使用している

ことが前提となります。ソケットに実装されているデバイスの場合、ソケットによって余分に BGA ボールインダク

タンスが生じるため、このノイズマージン値は適用できません。

SSO の影響を低減するピン配置

重要: デザインのピンを配置する場合、影響力の強い出力や SSO は、影響を受けやすい入力や出力 (特に非同期入力)

から遠ざけるような I/O ピン配置が重要です。

HSTL や SSTL のクラス II バージョン、PCI™ 関連、駆動電流が 8mA 以上の LVCMOS や LVTTL が影響力の強い出力

となります。影響を受けやすい入力や出力はノイズに対するマージンが小さくなる傾向があり、高速信号やパラレ

ルレシーバー終端によって振幅が削減される信号がそれに該当します。局部的な SSO ノイズは信号の接近度に依存

するため、パッケージソルダーボールに基づいて信号を分散させることが重要です。 SSO による潜在的なノイズを

さらに削減するには、出力を 1 箇所に集中させずに、分散させて配置する必要があります。 1 つのバンク内にある

SSO は、できるだけそのバンク内で分散させるようにしてください。可能な場合には常に SSO を複数バンクに分散

させてください。

Vivado Design Suite のフロアプラン機能により、 SSO の影響を回避するようにピン配置を作成できます。 [Package]

ウィンドウのパッケージピンをクリックすると、 [Device] ウィンドウの該当する IOB がハイライトされます。これ

らの IOB サイトタイプがダイパッドを表し、ダイエッジ周辺の相対的な物理位置を示します。フロアプランツー

ルを利用することで、高度なピン配置機能を使用してピンのダイパッドを分離できます。これは、影響力の強い出

力や SSO を含むダイパッドを、影響を受けやすい入力や出力から分離することで実現します。 SSO の影響は、仮想

GND ピンや仮想 VCCO ピンを追加することでも小限に抑えることができます。仮想 GND の作成には、大の駆動

電流でロジック 0 に駆動する出力ピンを定義し、このピンをボードの GND に接続します。同様に、仮想 VCCO ピン

の作成には、大の駆動電流でロジック 1 に駆動する出力ピンを定義し、このピンをボードの VCCO へ接続します。




第 2 章

SelectIO インターフェイスロジックリソース

バンクの概要

各 I/O バンクには 52 本のピンがあり、適切なシングルエンド規格を使用する入力/出力/双方向の動作が可能です。

これらのバンクは、 HR (High Range) バンクまたは HP (High Performance) バンクのいずれかになります。これらのピ

ンのうち大 48 本は HR I/O バンクまたは HP I/O バンクに適した信号規格を使用する 24 組の差動信号ピンとしてコ

ンフィギュレーションできます。各シングルエンドピンに使用されるロジックはビットスライスと呼ばれているた

め、このユーザーガイドでは、差動ピンペアに関しては、 _P ピンに対してマスタービットスライス、 _N ピンに対

してスレーブビットスライスと表現しています。

図 2-1 に各バンクの概要図を示します。入力/出力制御ブロックビットスライスは、旧世代のザイリンクスデバイス

のようにコンポーネントプリミティブを使用してプログラムできますが、高性能が必要な場合は、ネイティブ

PHY プリミティブを使用してプログラムすることもできます。この章では、この 2 つの方法について説明します。

ヒント : ネイティブモードデザインには追加の制限事項があります。 High Speed SelectIO Wizard (HSSIO-Wiz) は、デ

ザインが正しく動作するよう、必要な項目をすべて自動で設定し、デザイン規則に沿っているかをチェックします。

ザイリンクスは、ネイティブモードデザインには HSSIO-Wiz を使用することを推奨しています。


図 2-1: バンクの概要

Input/Output

Control Logic

52 IOBs per Bank

Inte

rconnect

Byte Group 3

Byte Group 2

Byte Group 1

Byte Group 0

MMCM

PLL0

PLL1

X16003-022216




第 2 章: SelectIO インターフェイスロジックリソース

利用可能な 2 つの PLL は、同じ I/O バンクにあるビットスライスと関連しています。各 PLL は、ビットスライスの

コントローラーへの専用の高速クロック接続と 2 つの追加出力を備えています。これらのクロックは、その I/O バン

クがカバーするクロック領域に配置されたロジック用アプリケーションクロックに使用できます。 Mixed-Mode

Clock Manager (MMCM) は、 I/O バンクにあるビットスライスのコントローラー用のクロックソース、および I/O バ

ンクがカバーするクロック領域に配置されたロジック用のクロックソースとして使用できますが、 FPGA 全体の I/O

バンクとロジックに対応するクロックソースとしても利用できます。

ヒント : 高い性能と低ジッターが必要なアプリケーションには、 I/O バンクの後ろにあるクロック領域に配置された

PLL を使用してください。 MMCM は、複数の I/O バンクおよびクロック領域でのクロッキングを必要とする比較的

低速アプリケーションに使用できます。

クロック入力が、設計対象のインターフェイスに使用される I/O バンクの一部ではない場合、次の XDC 制約を使用


set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets <clock_net_name>]

Vivado® ツールでは警告メッセージが表示されますが、エラーによって停止することはなくなります。

ヒント : ネイティブモードでは、 PLL の速クロック出力は、専用配線を介して (クロックバッファーなしで)

BITSLICE_CONTROL の PLL_CLK 入力へ接続されます。このため、 PLL は必ず、インターフェイスの I/O バンクに

結合しているクロック領域に配置する必要があります。入力クロックバッファーは、 XDC 制約を使用する限り、異

なる I/O バンクに配置できます。

MMCM を使用してネイティブまたはコンポーネントモードインターフェイスにクロックを供給する場合は、ク

ロックバッファーを使用する必要があります。善のソリューションは構築した I/O インターフェイスの近くに配

置することですが、 MMCM は、使用する I/O バンクに隣接するクロック領域以外の領域にも配置可能です。 I/O イ

ンターフェイスのクロックは、クロックバッファーとクロック配線を経由して分配されます。

各バンクは 4 つのバイトグループに分割されており、各グループには 13 本の I/O ピンがあります (図 2-1)。各バイト

グループは、さらに 2 つのニブルグループに分割されています (図 2-2)。トライステート制御のビットスライスブ

ロックおよび上位/下位ニブル制御ブロックは、ネイティブモードを使用した場合のみ重要です。詳細は、後続のセ

クションで説明します。 BITSLICE_12 (上位ニブルの BITSLICE_6) はシングルエンド信号にしか使用できませんが、

その他すべてのビットスライスがシングルエンドまたは差動信号に使用可能です。ビットスライスでシングルエン

ドクロックを使用する場合はニブル内の BITSLICE_0 を、差動クロックはニブル内の BITSLICE_0 (P 側) と

BITSLICE_1 (N 側) を使用する必要があります。その他のピンは、『UltraScale アーキテクチャクロッキングリソース

ユーザーガイド』 (UG572) [参照 9] で説明されているとおり、グローバルクロッキングリソースへアクセスする必要

があるクロックに使用できます。






図 2-2: バイトグループの概要

LOWER

BITSLICE

CONTROL

TX_BITSLICE

RX_BITSLICE

TX_BITSLICE_TRI

RXTX_BITSLICE_8

RXTX_BITSLICE_9

RXTX_BITSLICE_10

TX_BITSLICE_TRI

RXTX_BITSLICE_11

UPPER

BITSLICE

CONTROL

RXTX_BITSLICE_12

7 single-ended IOB or

3 differential IOB + 1 single-

ended IOB per upper nibble

6single-ended IOB

or

3 differential IOB

per lowernibble

RXTX_BITSLICE = RX + TX BITSLICE

RXTX_BITSLICE_7

RXTX_BITSLICE_6

(RXTX_BITSLICE_0 for upper

nibble)

RXTX_BITSLICE_5

RXTX_BITSLICE_4

RXTX_BITSLICE_3

RXTX_BITSLICE_2

RXTX_BITSLICE_1

RXTX_BITSLICE_0

X16004-011518





中央にある 2 つのバイトグループ (1 および 2) には、それぞれにクワッドバイトクロック (QBC) とグローバルク

ロック (GC) 兼用入力ピンまたはピンペアがあります。 QBC ピンは、ニブルまたはそれらが配置されたバイトグ

ループに対してキャプチャクロック入力として使用できますが、専用クロックバックボーンを介してキャプチャク

ロックを I/O バンクのその他すべてのニブルおよびバイトグループに供給することも可能です。 GC ピンは MMCM

および/または PLL プリミティブを駆動できるクロック入力です。これらのクロック兼用入力の一部は、 QBC と GC

のデュアルファンクションを備えています。上下のバイトグループにも、それぞれに専用バイトクロック (DBC) 兼

用入力ピン (ピンペア) があり、それらはバイトグループ内のクロッキングに使用できます。ただし、キャプチャク

ロックを I/O バンク内のほかのバイトグループに駆動する機能や MMCM および PLL を駆動する機能は備えていま

せん。

上位ニブルおよび下位ニブルの BITSLICE_0 の使用は制限される場合があります。

注記: 上位ニブルの BITSLICE_0 はバイトグループの BITSLICE_6 に相当します。バイトおよびニブル内のビットス

ライス番号の説明は、図 2-3 のサンプル I/O バンク (XCKU040FFVA1156 のバンク 44) を参照してください。

RX_BITSLICE または RXTX_BITSLICE を使用する場合、インターバイトクロッキングによって BITSLICE_0 の利用

には一部条件があります。

• あるバイト (ソース) のニブルから別のバイト (シンク ) のニブルまでインターバイトクロッキング (QBC) を使用

する場合、シンクバイトのニブルは必ず BITSLICE 0 とその DATA_TYPE (DATA に設定されている ) を含む必要

があります。

• 受信シリアルモードアプリケーションの場合は、各ニブルは BITSLICE 0 とその DATA_TYPE (SERIAL に設定

されている ) を含む必要があります。

詳細は、 296 ページの「ネイティブモードでのクロッキング」を参照してください。

IDELAY/ODELAY および RX_BITSLICE/TX_BITSLICE/RXTX_BITSLICE は、継続してアライメントを調整すること

でより正確な遅延を与える TIME モードをサポートします。 TIME モードを IDELAY/ODELAY およびネイティブプ

リミティブに使用すると、初期キャリブレーションプロセスで BITSLICE_0 が使用されます。 IDELAY/ODELAY の

場合、 RDY (IDELAYCTRL) が High にアサートされると、この初期キャリブレーションプロセスが完了します。

BITSLICE_0 に接続されたコンポーネントロジックは、次の場合に初期キャリブレーション中に利用できないこと

があります。

• IDELAY/ODELAY が TIME モード

• RX_BITSLICE/TX_BITSLICE/RXTX_BITSLICE が TIME モード

Vivado では、入力配線とニブル内の BITSLICE_0 に関連するロジックが BISC 動作時に利用できないことを示すエ

ラーメッセージが表示されることがあります。これらの制限がデザインに影響をおよぼさない場合は、次の制約を

使用して DRC を無効にできます。

set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports <name>]

TIME モードではキャリブレーションに BITSLICE_0 を使用するため、 IDELAY/ODELAY が TIME モードの場合、同

じニブル内のその他のビットスライスはキャリブレーションが完了するまで利用できません。

UltraScale™ FPGA は I/O バンク、バイト、ニブルに同じセットアップを持ちます。図 2-3 に、 XCKU040FFVA1156

FPGA の I/O バンク 44 のピン設定を例として示します。示したセットアップは、 FPGA ファミリ全体ですべての I/O

バンクに適用できます。図 2-3 を使用すると、ピンニブル、バイト、および I/O バンクピンの割り当てが簡単にな

ります。






図 2-3: I/O バンクの例 (XCKU040FFVA1156 のバンク 44)

NIB

BL

E_1

NIB

BL

E_0

BY

TE

_3

L24N

L24P

L23N

L23P

L22N

L22P

L21N

L21P

L20N

L20P

L19N

L19P

AD0N

AD0P

AD8N

AD8P

AD1N

AD1P

AD9N

AD9P

IOB_X0Y51

IOB_X0Y50

IOB_X0Y49

IOB_X0Y48

IOB_X0Y47

IOB_X0Y46

IOB_X0Y45

IOB_X0Y44

IOB_X0Y43

IOB_X0Y42

IOB_X0Y41

IOB_X0Y40

IOB_X0Y39

DBC

DBC

DBC

DBC

NIB

BL

E_1

NIB

BL

E_0

BY

TE

_2

L18N

L18P

L17N

L17P

L16N

L16P

L15N

L15P

L14N

L14P

L13N

L13P

AD2N

AD2P

AD10N

AD10P

AD3N

AD3P

AD11N

AD11P

IOB_X0Y38

IOB_X0Y37

IOB_X0Y36

IOB_X0Y35

IOB_X0Y34

IOB_X0Y33

IOB_X0Y32

IOB_X0Y31

IOB_X0Y30

IOB_X0Y29

IOB_X0Y28

IOB_X0Y27

IOB_X0Y26

QBC

QBC

GC

GC

GC/QBC

GC/QBC

IO_B

AN

K

AM25

AP23

AN23

AP25

AP24

AP21

AP20

AN24

AM24

AN22

AM22

AN21

AM21

AK25

AL25

AL24

AL23

AL22

AK20

AJ20

AM20

AL20

AK23

AK22

AK21

AJ21

L12N

L12P

L11N

L11P

L10N

L10P

L9N

L9P

L8N

L8P

L7N

L7P

AD4N

AD4P

AD12N

AD12P

AD5N

AD5P

AD13N

AD13P

IOB_X0Y25

IOB_X0Y24

IOB_X0Y23

IOB_X0Y22

IOB_X0Y21

IOB_X0Y20

IOB_X0Y19

IOB_X0Y18

IOB_X0Y17

IOB_X0Y16

IOB_X0Y15

IOB_X0Y14

IOB_X0Y13

NIB

BL

E_1

NIB

BL

E_0

BY

TE

_1

GC

GC

GC

GC

QBC

QBC

QBC

QBC

AF25

AH23

AH22

AJ24

AJ23

AJ25

AH24

AG25

AG24

AF24

AF23

AE26

AE25

L6N

L6P

L5N

L5P

L4N

L4P

L3N

L3P

L2N

L2P

L1N

L1P

AD6N

AD6P

AD14N

AD14P

AD7N

AD7P

AD15N

AD15P

IOB_X0Y12

IOB_X0Y11

IOB_X0Y10

IOB_X0Y9

IOB_X0Y8

IOB_X0Y7

IOB_X0Y6

IOB_X0Y5

IOB_X0Y4

IOB_X0Y3

IOB_X0Y2

IOB_X0Y1

IOB_X0Y0

NIB

BL

E_1

NIB

BL

E_0

BY

TE

_0

VRP

DBC

DBC

DBC

DBC

AD24

AG22

AF22

AE23

AE22

AH21

AG21

AE20

AD20

AG20

AF20

AE21

AD21

T3U

T3U

T3U

T3U

T3U

T3U

T3U

T3L

T3L

T3L

T3L

T3L

T3L

T2U

T2U

T2U

T2U

T2U

T2U

T2U

T2L

T2L

T2L

T2L

T2L

T2L

T1U

T1U

T1U

T1U

T1U

T1U

T1U

T1L

T1L

T1L

T1L

T1L

T1L

T0U

T0U

T0U

T0U

T0U

T0U

T0U

T0L

T0L

T0L

T0L

T0L

T0L

N12

N11

N10

N9

N8

N7

N6

N5

N4

N3

N2

N1

N0

BIT

SLIC

E n

o. w

ithin

a b

yte

gro

up (p

in n

am

e la

bel)

BIT

SL

ICE

no

. for

the u

pp

er n

ibb

le

BIT

SLIC

E n

o. fo

r

the lo

wer n

ibble

N6

N5

N4

N3

N2

N1

N0

N5

N4

N3

N2

N1

N0

N12

N11

N10

N9

N8

N7

N6

N5

N4

N3

N2

N1

N0

BIT

SLIC

E n

o. w

ithin

a b

yte

gro

up (p

in n

am

e la

bel)

BIT

SL

ICE

no

. for

the u

pp

er n

ibb

le

BIT

SLIC

E n

o. fo

r

the lo

wer n

ibble

N6

N5

N4

N3

N2

N1

N0

N5

N4

N3

N2

N1

N0

N12

N11

N10

N9

N8

N7

N6

N5

N4

N3

N2

N1

N0

BIT

SLIC

E n

o. w

ithin

a b

yte

gro

up (p

in n

am

e la

bel)

BIT

SL

ICE

no

. for

the u

pp

er n

ibb

le

BIT

SLIC

E n

o. fo

r

the lo

wer n

ibble

N6

N5

N4

N3

N2

N1

N0

N5

N4

N3

N2

N1

N0

N12

N11

N10

N9

N8

N7

N6

N5

N4

N3

N2

N1

N0

BIT

SLIC

E n

o. w

ithin

a b

yte

gro

up (p

in n

am

e la

bel)

BIT

SL

ICE

no

. for

the u

pp

er n

ibb

le

BIT

SLIC

E n

o. fo

r

the lo

wer n

ibble

N6

N5

N4

N3

N2

N1

N0

N5

N4

N3

N2

N1

N0

IOB location in I/O bankSystem Monitor connections

IOB differential pair in the I/O bankPackage pin location

Clock function

X16263-071817





コンポーネントプリミティブ

シンプルなレジスタ付き入力および出力

ビットスライス内の SDR 入力および出力のレジスタ格納は、フリップフロッププリミティブを、フリップフロップ

インスタンスに適用される IOB = TRUE 制約と共に使用して実行されます。 IS_D_INVERTED は UltraScale および

UltraScale+ ではサポートされないため、 0 に設定する必要があります。 IS_D_INVERTED を 1 に設定すると、シミュ

レーション結果がハードウェアに一致しません。直接インスタンシエート、または合成で推論できます。適用可能

なエレメントは次のとおりです。

• FDCE - クロックイネーブルと非同期クリアを備えたフリップフロップ

• FDPE - クロックイネーブルと非同期プリセットを備えたフリップフロップ

• FDRE - クロックイネーブルと同期リセットを備えたフリップフロップ

• FDSE - クロックイネーブルと同期セットを備えたフリップフロップ

IDDRE1

UltraScale デバイスの場合、ビットスライス内に入力 DDR レジスタをインプリメントするための専用レジスタがあ

ります。この機能は、 IDDRE1 プリミティブをインスタンシエートして使用します。 IDDRE1 プリミティブがサポー

トする動作モードは次のとおりです。

• OPPOSITE_EDGE

• SAME_EDGE

• SAME_EDGE_PIPELINED

SAME_EDGE および SAME_EDGE_PIPELINED モードの場合、立ち下がりエッジデータをビットスライス内の立ち

上がりエッジドメインへ移動できるため、コンフィギャラブルロジックとクロックリソースを節約して性能を向上

させることができます。これらのモードは、 DDR_CLK_EDGE 属性で指定します。次のセクションでは、各動作

モードについて説明します。





OPPOSITE_EDGE モード

従来型の入力 DDR ソリューションである OPPOSITE_EDGE モードは、 ILOGIC ブロックのシングル入力を使用して

実行します。データは、クロックの立ち上がりエッジで出力 Q1、そしてクロックの立ち下がりエッジで出力 Q2 を

介してデバイスロジックに現れます。この構造は 7 シリーズ FPGA インプリメンテーションと類似しています。

図 2-4 に、 OPPOSITE_EDGE モードを使用する入力 DDR のタイミング図を示します。

SAME_EDGE モード

SAME_EDGE モードの場合、データは同じクロックエッジでデバイスロジックに現れます。図 2-5 に、

SAME_EDGE モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 と Q2 は、 (0) と (1) ではないこ

とが確認できます。その代わりに、 Q1 (0) と Q2 (don’t care) ペアが初に現れ、次のクロックサイクルで (1) と (2) ペ

アが現れます。


図 2-4: OPPOSITE_EDGE モードの入力 DDR タイミング


図 2-5: SAME_EDGE モードの入力 DDR タイミング

C

CB

D D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13

D0 D2 D4 D6 D8 D10 D12

D1 D3 D5 D7 D9 D11

Q1

Q2

X16005-022216

C

CB

D

Q1

Q2

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13

D0 D2 D4 D6 D8 D10 D12

D1 D3 D5 D7 D9 D11

X16006-022216





SAME_EDGE_PIPELINED モード

SAME_EDGE_PIPELINED モードの場合、データは同じクロックエッジでデバイスロジックに現れます。

SAME_EDGE モードと異なり、データペアに 1 クロックサイクル分のずれは生じません。ただし、 SAME_EDGE

モードで生じるずれを調整するには、追加クロックレイテンシが必要です。図 2-6 に、 SAME_EDGE_PIPELINED

モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 と Q2 は、同じタイミングでデバイスロジッ

クに現れます。

図 2-7 に IDDRE1 プリミティブのブロック図を示します。

IDDRE1 のポート

注記: デザインで使用される IDDRE1 コンポーネントは、 Vivado デザインツールでは ISERDESE3 コンポーネントと

して変換およびインプリメントされます。

表 2-1 に IDDRE1 のポートを示します。


図 2-6: SAME_EDGE_PIPELINED モードの入力 DDR のタイミング図


図 2-7: IDDRE1 プリミティブのブロック図

表 2-1: IDDRE1 のポート

ポート I/O 説明

Q1、 Q2 出力 IDDRE1 レジスタの出力

C 入力クロック入力ピン

CB 入力 IS_C_INVERTED = 0 かつ IS_CB_INVERTED = 0 の場合、反転クロック入力ピン

D 入力 IOB からのレジスタ入力

R 入力非同期リセット、 C/CB に同期してリリースされる

C

CB

D D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

D10

D11

Q1

Q2

X16007-022216

C

CB

D

R

Q1

Q2

IDDRE1

X16008-022216





IDDRE1 の属性

表 2-2 に IDDRE1 の属性を示します。

ODDRE1

UltraScale デバイスには、前世代 FPGA デバイスと同様、出力 DDR レジスタをインプリメントするためのレジスタ

がビットスライス内にあります。この機能は、 ODDRE1 プリミティブをインスタンシエートして使用します。

ODDRE1 を使用中、 DDR マルチプレクサー処理は自動的に実行されます。マルチプレクサーを手動で制御する必要

はありません。この制御はクロックで実行されます。

ODDRE1 プリミティブは、 SAME_EDGE モードのみサポートします。このモードを使用すると、 ODDRE1 クロック

の立ち上がりエッジで、 ODDRE1 プリミティブの両方のデータ入力を同時に取得できるようになるため、 CLB やク

ロックリソースを節約して性能を向上させることができます。また、このモードはトライステート制御でもサポー

トされています。図 2-8 に出力 DDR のタイミング図を示します。

表 2-2: IDDRE1 の属性

属性値デフォルトタイプ説明

DDR_CLK_EDGE

OPPOSITE_EDGE

SAME_EDGE

SAME_EDGE_PIPELINED

OPPOSITE_EDGE 文字列クロックエッジに関して

IDDRE1 動作モードを設定する。

IS_C_INVERTED 0 または 1 0 ビット1 の場合、 C 入力のローカルク

ロックを反転する。

IS_CB_INVERTED 0 または 1 0 ビット

CB 入力のローカルクロック反

転を設定する。

IS_CB_INVERTED = 1 の場合、C

と CB は同じグローバルクロッ

クバッファーで駆動する必要が

あります。IS_CB_INVERTED = 0

の場合、 CB はインバーターを介

して同じグローバルクロック

バッファーで駆動する必要があ

ります。


図 2-8: 出力 DDR のタイミング

C

D1

D2

Q

D1 D3 D5 D7 D9

D2 D4 D6 D8 D10

D1 D2 D3 D4 D5 D6 D7 D8

X16009-022216





図 2-9 に ODDRE1 プリミティブのブロック図を示します。

注記: デザインで使用される ODDRE1 コンポーネントは、 Vivado デザインツールでは OSERDESE3 コンポーネント

として変換およびインプリメントされます。

ODDRE1 のポート

表 2-3 に ODDRE1 のポートを示します。


図 2-9: ODDRE1 プリミティブのブロック図

表 2-3: ODDRE1 のポート


Q 出力 ODDRE1 レジスタ出力

C 入力クロック入力ピン

D1、 D2 入力 ODDRE1 レジスタ入力

SR 入力

非同期セット / リセット。 SR がアサートされると、 Q 出力は非同期で SRVAL に設

定されます。 SRVAL が 4 クロックサイクル間保持された後に通常動作が再開し

ます。

C

D1

SR

Q

D2

ODDRE1

X16010-022216





ODDRE1 の属性

表 2-4 に ODDRE1 の属性を示します。

シリアライズされるトライステートを用いた ODDR

UltraScale デバイスの ODDRE1 ソリューションは、シングル (図 2-10) トライステートソースおよびシリアライズさ

れる (図 2-11) トライステートソースの両方をサポートします。

ヒント : 図 2-10 に示すデザインセットアップに必要なタイミング制約を実現するには、使用する

ODDRE1/OSERDESE3 の近くに FPGA ロジックのフリップフロップに LOC 制約が必要な場合があります。

表 2-4: ODDRE1 の属性


SRVAL 0 または 1 0 ビットリセット後の Q 出力の値

IS_C_INVERTED 0 または 1 0 ビットローカル信号の反転

IS_D1_INVERTED 0 または 1 0 ビット非サポート

注記: IS_D1_INVERTED を 1 に設定した場合、シミュ

レーション結果がハードウェアに一致しません。

IS_D2_INVERTED 0 または 1 0 ビット非サポート

注記: IS_D2_INVERTED を 1 に設定した場合、シミュ

レーション結果がハードウェアに一致しません。

SIM_DEVICE ULTRASCALE、

ULTRASCALE_PLUS、

ULTRASCALE_PLUS_ES1、

ULTRASCALE_PLUS_ES2、ULTRASCALE

ULTRASCALE 文字列ビヘイビアーシミュレーションで使用するデバ

イスファミリ。


図 2-10: 内部ロジックのトライステートフリップフロップを用いた ODDR

D2 Q

C

SR

ODDRE1

D1

INIT = 0

FD

D Q

C

CE

I O

OBUFT

T

Tri

O

Clock

D[1:0]

X16011-022216





シングルトライステートソリューションでは、トライステートを駆動するフリップフロップが内部ロジックに配置

され、 ODDRE1 がビットスライスサイトに配置されます。トライステートフリップフロップも ODDRE1 と同じ

ビットスライスサイトに配置するには、トライステート D1 および D2 入力を共に共通のトライステートに接続する

よう、図 2-11 に示す配置を変更できます。

図 2-11 にシリアライズされる ODDRE1 回路を示します。インプリメンテーションツールがこの回路を、目的の機

能をサポートする単一の OSERDESE3 インスタンスに変換できるようにするため、両 ODDRE1 の SR ピンおよび C

ピンが共通のソースに接続している必要があります。前述の回路 (ODDRE1 プリミティブを使用) が推奨されますが、

「OSERDESE3」では、前述の回路を実現する別の方法を示しています。

ISERDESE3

ISERDESE3 エレメントは、前の FPGA ファミリから移行するデザインまたはネイティブモードプリミティブを必要

としないデザインで入力のデシリアライズに利用可能です。 UltraScale デバイスの ISERDESE3 は、高速ソース同期

アプリケーションの実現を促進するために設計されたクロッキング機能とロジック特性を備えたシリアル/パラレル

コンバーターです。 ISERDESE3 を使用することによって、デバイスロジックにデシリアライザーを設計する場合に

直面する複雑なタイミング問題を回避できます。

ISERDESE3 と以前のプリミティブ間には一部違いがあります。次の機能が ISERDESE3 で利用できません。

• CLKDIV と同期してビットスリップ動作を実行する BITSLIP 入力。

• CLKDIV によって駆動される 2:1 シリアル/パラレルコンバーターとして機能できる、選択可能な CE 入力。

• OSERDES シリアル出力とこの入力間の直接接続となる OFB 入力。

• 直接接続を用いて 2 つの ISERDES をカスケード接続することでデシリアライズ機能を大 14 ビットに拡張で

きる SHIFTIN および SHIFTOUT ピン。


図 2-11: ODDR でシリアライズされるトライステートを用いた ODDR

D2 Q

C

SR

ODDRE1

D1

I O

OBUFT

T

O

Clock

D[1:0]

D2 Q

C

SR

ODDRE1

D1

T[1:0]

SR

X16012-022216





ISERDESE3 は SDR データキャプチャの場合に入力信号を 2 または 4、 DDR データキャプチャモードの場合に 4 ま

たは 8 でデシリアライズできます。 SDR モードで使用する場合、有効な出力は 1 つおきのデータ出力ピンを使用し

ます。たとえば、 SDR クロックを使用して 1:4 デシリアライザーとして使用する場合は、データ幅を 8 に設定し、

Q0、 Q2、 Q4、および Q6 からデータを受信します。表 2-5 に、使用する SerDes 出力ピンの詳細および

DATA_WIDTH 属性に適用する値を示します。

ヒント : ワード内で初に受信されるシリアルビットは Q0 です。

その他のデシリアライズ比およびワードアライメント方式は、 FPGA ロジックの追加ロジックリソースを使用して

可能になります。詳細は、『ロジックでの Bitslip 機能』 (XAPP1208) [参照 10] を参照してください。また、

ISERDESE3 にはオプションでクロックドメインの移動に使用できる深さが浅い 8 入力 FIFO もあります。この FIFO

を使用しない場合は、 FIFO の制御信号を GND へ接続してください。 FIFO を使用する場合、 FIFO_write ポインター

と FIFO_read ポインターが 8 クロックサイクルごとに重なるのを避けるため、 FIFO_RD_EN は反転した

FIFO_EMPTY 信号で駆動する必要があります。図 2-12 と図 2-13 に示すように、 FIFO のレイテンシは

FIFO_RD_CLK によって異なります。 FIFO_RD_CLK に対して書き込みポインターが早く更新された方が FIFO のレ

イテンシは短くなります。

クロック配線は可変であるため、 ZHOLD が有効な MMCM で補正されます。 MMCM からのクロック出力がすべて

適切に補正されているようにするには、 CLOCK_DELAY_GROUP を使用する必要があります (図 2-27 参照)。「コン

ポーネントモードのリセットシーケンス」を参照し、リセット後に ISERDES が適切に揃えられるようにしてくだ

さい。

クロック兼用入力がクロックバッファー (BUFG、 BUFGCE、 BUFGCE_DIV) に直接接続されているなど、クロック

が補正されない場合は、追加のビットスリップロジックが必要です。詳細は、『ロジックでの Bitslip 機能』

(XAPP1208) [参照 10] を参照してください。

表 2-5: SDR/DDR モードにおける ISERDESE3 出力の接続

SDR または DDR 比率 ISERDESE3 へ適用する DATA_WIDTH 属性使用する SerDes 出力のデータビット

DDR 1:8 8 Q7、 Q6、 Q5、 Q4、 Q3、 Q2、 Q1、 Q0

DDR 1:4 4 Q3、 Q2、 Q1、 Q0

SDR 1:8 N/A N/A

SDR 1:4 8 Q6、 Q4、 Q2、 Q0

SDR 1:2 4 Q2、 Q0






図 2-12: ISERDES FIFO のレイテンシ (DATA_WIDTH = 8)

X19091-121718


図 2-13: ISERDES FIFO のレイテンシ (DATA_WIDTH = 4)

X19090-121718





ISERDESE3 のポート

表 2-6 に ISERDESE3 のポートを示します。

ISERDESE3 の属性

表 2-7 に ISERDESE3 の属性を示します。

表 2-6: ISERDESE3 のポート

ポート I/O タイプ説明

CLK 入力クロック高速クロック入力。シリアル入力データストリームのクロック

信号。

CLK_B 入力クロックIS_CLK_INVERTED = 0 かつ IS_CLK_B_INVERTED = 0 の場合、

CLK の反転信号。

CLKDIV 入力クロック低速の分周クロック入力。

D 入力データ CLK/CLK_B に同期したシリアル入力データ。

Q[7:0] 出力データレジスタ付き出力。 FIFO_ENABLE を TRUE にした場合、

FIFO_RD_CLK に同期。

RST 入力リセット非同期リセット信号。同期してディアサートする。

FIFO_RD_CLK 入力クロック FIFO 読み出しクロック。

FIFO_RD_EN 入力イネーブルアサートされると FIFO の読み出しが可能になる。

FIFO_EMPTY 出力アサートされると、 FIFO が空になることを示す。

INTERNAL_DIVCLK 出力クロック予約

表 2-7: ISERDESE3 の属性


DATA_WIDTH 4 または 8 8 10 進数シリアル/パラレルコンバーターの幅を指

定する。

FIFO_ENABLE TRUE、 FALSE FALSE (オフ) 文字列TRUE の場合は FIFO を使用し、 FALSE の

場合は FIFO をバイパスする。

FIFO_SYNC_MODE TRUE、 FALSE FALSE (オフ) 文字列

ISERDES 内部 FIFO 書き込みクロックと

FPGA がアクセスする FIFO 読み出しク

ロックが別々のまたは同じクロックドメ

インから供給される場合、 FALSE に設定

する。この設定は、すべてのクロッキン

グオプションをサポートするため推奨さ

れている。

TRUE (オン): 将来使用するために予約。

IS_CLK_INVERTED 1 または 0 0 ビットCLK 入力のローカルクロック反転を設定

する。





OSERDESE3

OSERDESE3 プリミティブは、以前の FPGA ファミリから移行するデザインまたはネイティブモードプリミティブ

を必要としないデザインで出力のシリアライズに利用可能です。 UltraScale デバイスの OSERDESE3 は、ソース同期

などのアプリケーションのインプリメンテーションを容易にするクロッキング機能を備えた 4 ビットまたは 8 ビッ

トパラレル-シリアルコンバーターです。その他のシリアル-パラレル変換係数が必要な場合は、 ODDRE1 プリミ

ティブを使用するか、内部ロジック内にギアボックスを実装します。

OSERDESE3 と以前のプリミティブ間には一部違いがあります。次の機能が OSERDESE3 で利用できません。

• OSERDES のシリアル出力に対応する OCE 入力イネーブルピン。

• ローカルの専用接続を使用して OSERDES のシリアライズ機能を拡張できる SHIFTIN および SHIFTOUT ピン。

• 入力および/または出力バッファー (IOB) とピンを使用せずに、 OSERDES 出力と ISERDES 入力を結ぶ直線の直

接接続を提供する OFB 出力。

• パラレルトライステートおよびシリアル TBYTE 機能。

図 2-14 に示すように、 OSERDES のレイテンシは DATA_WIDTH の設定によって異なります。

IS_CLK_B_INVERTED 1 または 0 0 ビット

CLK_B 入力のローカルクロック反転を設

定する。 IS_CLK_B_INVERTED = 1 の場

合、 CLK と CLK_B は同じグローバルク

ロックバッファーで駆動する必要があり

ます。 IS_CLK_B_INVERTED = 0 の場合、

CLK_B はインバーターを介して CLK と

同じグローバルクロックバッファーで駆

動する必要があります。

IS_RST_INVERTED 1 または 0 0 ビット 1 の場合、RST 入力をローカルで反転する。

SIM_DEVICE

ULTRASCALE、

ULTRASCALE_PLUS、

ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2

ULTRASCALE 文字列ビヘイビアーシミュレーションで使用す

るデバイスファミリ

表 2-7: ISERDESE3 の属性 (続き)



図 2-14: OSERDES のレイテンシ

X19089-121718





OSERDESE3 は SDR モードの場合に出力信号を 2 または 4、 DDR モードの場合に 4 または 8 でシリアライズできま

す。 SDR モードで使用する場合、 DATA_WIDTH 属性は任意の幅の 2 倍に設定し、送信されるデータは一度に 2 つの

ピンへ適用される必要があります。図 2-15 を参照してください。

表 2-8 に、可能な比率とそれらに使用する属性設定および接続を示します。

ヒント : すべての場合において SerDes 入力 D0 に適用されるデータは、送信される初のビットとなります。


図 2-15: x4 SDR モードで使用される OSERDES (DATA_WIDTH = 8)

D[7:0]

CLK

CLKDIV

RST

T

T_OUT

OQ

OSERDESE3

D(7)

D(6)

D(5)

D(4)

D(3)

D(2)

D(1)

D(0)

D(3)

D(2)

D(1)

D(0)

CLK

CLKDIV

X16014-011818

表 2-8: SDR/DDR モードにおける OSERDESE3 出力の接続

SDR または DDR 比率 OSERDESE3 へ適用する DATA_WIDTH 属性 SerDes へ接続するデータビット

DDR 8:1 8 D7、 D6、 D5、 D4、 D3、 D2、 D1、 D0

DDR 4:1 4 0、 0、 0、 0、 D3、 D2、 D1、 D0

SDR 8:1 N/A N/A

SDR 4:1 8 D3、 D3、 D2、 D2、 D1、 D1、 D0、 D0

SDR 2:1 4 0、 0、 0、 0、 D1、 D1、 D0、 D0





OSERDESE3 のポート

表 2-9 に OSERDESE3 のポートを示します。

OSERDESE3 の属性

表 2-10 に OSERDESE3 の属性を示します。

表 2-9: OSERDESE3 のポート


CLK 入力高速クロック入力

CLKDIV 入力低速の分周クロック入力

D[7:0] 入力 CLKDIV に同期してシリアライズされるパラレルデータ入力

OQ 出力データパス出力

RST 入力非同期リセット信号。同期してディアサートする。

T_OUT 出力 IOB へのトライステート制御出力

T 入力

内部ロジックからのトライステート入力。 T および T_OUT 間のトライステートの組

み合わせパス。ロジック High は、データがトライステートであることを示し、ロ

ジック Low は、データがトライステートでないことを示します。

表 2-10: OSERDESE3 の属性


DATA_WIDTH 4 または 8 8 10 進数パラレル/シリアルコンバーターの幅を

指定します。

INIT 1 または 0 0 バイナリOSERDESE3 フリップフロップを指定値

に初期化します。

ODDR_MODE TRUE、 FALSE FALSE (オフ) 文字列

図 2-11 に示すように、 OSERDESE3 を

強制的に、トライステート ODDRE1 フ

リップフロップを用いる ODDRE1 モー

ドにします。 ODDRE1 モードでは、

データは D[4,0] に接続され、クロック

は CLKDIV に接続する必要があります。

ODDRE1 プリミティブを推奨します。

OSERDES_D_BYPASS TRUE、 FALSE FALSE (オフ) 文字列

TRUE の場合、D[0] が OQ に渡されます。

FALSE の場合、シリアライズされた

D[0] および D[4] が OQ に出力されます。

OSERDES_T_BYPASS TRUE、 FALSE FALSE (オフ) 文字列

TRUE の場合、 D[1] が T_OUT に渡され

ます。

FALSE の場合、シリアライズされた D[1]

および D[5] が T_OUT に出力されます。

IS_CLK_INVERTED 1 または 0 0 ビット1 の場合、 CLK 入力をローカルで反転

する。

IS_CLKDIV_INVERTED 1 または 0 0 ビット1 の場合、 CLKDIV 入力をローカルで反

転する。





IDELAYE3

クロック以外のすべての入力信号は IDELAYE3 プリミティブを使用して遅延でき、デバイスロジックへ直接転送す

るか、入力/出力インターコネクト (IOI) 内でシングルデータレート (SDR) クロックまたはダブルデータレート

(DDR) クロックを使用してシンプルなフリップフロップ、 IDDR、または ISERDESE3 にレジスタ格納できます。

IDELAY はグローバルクロックバッファーに直接配線できないため、 IDELAYE3 を使用してクロックを遅延させな

いでください。クロックを遅延させなければならないときは、 MMCM または PLL でクロックを生成し、精細度位相

シフト機能を使用して遅延させます。

IDELAYE3 プリミティブには 512 タップの遅延ラインがあります。 UltraScale データシート [参照 2] のタップ精度を

参照してください。個々のタップはキャリブレーションされません。ただし、 IDELAYCTRL コンポーネントには遅

延ラインをキャリブレーションするためのロジックがあります。 IDELAYE3 は COUNT と TIME の 2 つのモードで使

用できます。

• COUNT モード :

° 遅延ラインは電圧および温度補正なしのキャリブレーションされていない状態で使用されるため、

IDELAYCTRL コンポーネントを使用する必要はありません。

° 遅延ラインは、タップのカウントにのみ使用し、遅延/タップのカウントには使用しません。

- DELAY_VALUE はタップ (0 ～ 511) で表されます。

° 例: シリアルデータストリームの遷移を探すスキャン動作は、タップで表し、ピコ秒 (ps) 単位の時間に変

換しません。

• TIME モード :

° IDELAYCTRL コンポーネントを使用する必要があります。

° 遅延ラインは要求された時間値でキャリブレーションされ、電圧/温度の補正によりこの値は保持されます。

° 遅延が正しくアラインされるには、ニブル内のすべての遅延に関して REFCLK_FREQUENCY が

IDELAYCTRL のクロック周波数に一致している必要があります。ネイティブモードとの混在の場合、

BITSLICE_CONTROL の REFCLK 周波数は REFCLK_FREQUENCY と一致している必要があります。

DELAY_VALUE は ps で表されます。

IS_RST_INVERTED 1 または 0 0 ビット1 の場合、 RST 入力をローカルで反転

する。

SIM_DEVICE

ULTRASCALE、

ULTRASCALE_PLUS、


ULTRASCALE 文字列ビヘイビアーシミュレーションで使用

するデバイスファミリ。

表 2-10: OSERDESE3 の属性 (続き)






図 2-16 に IDELAYE3 プリミティブを示します。

IDELAYE3 のポート

表 2-11 に IDELAYE3 のポートを示します。


図 2-16: IDELAYE3 プリミティブ

IDELAYE3

CASC_IN

INC

EN_VTC

IDATAIN

CASC_RETURN DATAOUT

DATAIN

CASC_OUT

CNTVALUEOUT[8:0]

CLK

CNTVALUEIN[8:0]

CE

LOAD

RST

X16016-022216

表 2-11: IDELAYE3 のポート


CASC_RETURN 入力

スレーブ ODELAYE3 の DATAOUT 出力から返ってくるカスケード遅延値です。

CASC_RETURN ピンは、スレーブ ODELAYE3 から返ってくるカスケード遅延値の入力

です。 IDELAYE3 の CASC_RETURN は、スレーブ ODELAYE3 の DATAOUT ポートに接

続します。

CASC_IN 入力

スレーブ ODELAYE3 の CASC_OUT 出力からのカスケード遅延値です。カスケード

チェーンで IDELAYE3 をマスター ODELAYE3 の CASC_OUT からのスレーブ入力カス

ケード遅延として使用する場合、 CASC_IN ピンを使用します。

CASC_OUT 出力

カスケード内の ODELAYE3 へのカスケード遅延値です。 IDELAYE3 から ODELAYE3 に

カスケード接続する場合、 CASC_OUT ピンを使用します。カスケード接続では、

IDELAYE3 の CASC_OUT ポートを ODELAYE3 の CASC_IN に接続します。

CE 入力

遅延レジスタクロックのクロックイネーブル信号です。

注記: 遅延が適用されるには大 3 クロックサイクル (CLK) かかります。この間、出力データにグ

リッチが発生しないよう、入力データは変化しないようにする必要があります。

CLK 入力

LOAD、 CE、および INC のサンプリングに使用されるクロック信号です。

IDELAYE3 プリミティブのすべての制御入力 (LOAD、 CE、 INC) は、クロック入力

(CLK) に同期します。 IDELAYE3 を VARIABLE または VAR_LOAD に設定した場合、ク

ロックは必ずこのポートに接続してください。 CLK はローカル反転可能で、グローバル

またはリージョナルクロックバッファーから供給する必要があります。 IDELAYE3 の

CLK は、 ISERDESE3 の CLKDIV と同じクロックである必要があります。





INC 入力

インクリメント /デクリメント機能は、イネーブル信号 (CE) で制御されます。このイン

ターフェイスは、 IDELAYE3 が VARIABLE モードまたは VAR_LOAD モードの場合にの

み使用できます。 CE が High を維持している間、 IDELAYE3 は 1 CLK サイクルごとに

1 タップ分のインクリメントまたはデクリメントを実行します。 INC のステートにより、

IDELAYE3 のインクリメントまたはデクリメントが決定されます。 INC = 1 のときインク

リメント、 INC = 0 のときデクリメントします。いずれの場合も CLK に同期します。

CE が Low の場合、 INC のステートに関係なく IDELAYE3 全体の遅延は変化しません。

CE が High になると、クロックの次の立ち上がりエッジからインクリメント /デクリメン

トが開始します。 CE が Low になると、クロックの次の立ち上がりエッジでインクリメ

ント /デクリメントが終了します。

IDELAYE3 プリミティブのプログラム可能な遅延タップは、タップの初または後に

戻ります。つまり、遅延タップの後 (タップ 512) に到達すると、次のインクリメント

機能はタップ 0 に戻ります。デクリメント機能についても同様で、タップ 0 に到達する

とタップ 512 に戻ります。

LOAD 入力

High の場合、 DELAY_VALUE 属性または CNTVALUEIN バスからカウンター値を読み込

みます。

VAR_LOAD モードおよび UPDATE_MODE = ASYNC の場合、IDELAYE3 のロードポート

LOAD は、 CNTVALUEIN で設定した値を遅延ラインタップ選択ロジックに接続された

レジスタに読み込みます。 CNTVALUEIN[8:0] に現れる値が新しいタップ値となります。

LOAD は入力 CLK 信号に同期したアクティブ High の信号です。新しい値を

CNTVALUEIN バスに適用してから LOAD 信号を適用するまで少なくとも 1 クロックサ

イクル待機してください。 LOAD 動作の間、 CE を Low に保つ必要があります。



CNTVALUEIN[8:0] 入力

CNTVALUEIN ピンは、読み込み可能なタップ値を動的に切り替える場合に使用します。

CNTVALUEIN は必要なタップ数です。新しい値は、 LOAD 信号が適用される 1 クロック

サイクル前に適用するのが適です。遅延ラインは、一度に 1 タップ～ 8 タップに変更

できます。

CNTVALUEOUT[8:0] 出力

CNTVALUEOUT ピンは、現在のタップ値をレポートするために使用され、現在の遅延に

含まれるタップ総数を読み出します。 CNTVALUEOUT は、 EN_VTC ピンが Low の場合

にのみサンプリングする必要があります。

DATAIN 入力

DATAIN 入力は遅延ラインにアクセス可能なインターコネクトロジックで直接駆動され

ます。このデータは、 DATAOUT ポートを介して DELAY_VALUE で設定された遅延でイ

ンターコネクトロジックへ戻ります。 DATAIN はローカル反転可能です。このデータは

IOB へ送信できません。

IDATAIN 入力 IDATAIN 入力は関連する IOB によって駆動されます。

DATAOUT 出力2 つのデータ入力ポートからの遅延データです。 DATAOUT は、 ILOGIC (IFD/IDDR)、

ISERDESE3、および FPGA ロジックを駆動します。

表 2-11: IDELAYE3 のポート (続き)






IDELAYE3 の属性

表 2-12 に IDELAYE3 の属性を示します。

RST 入力

RST ピン ( リセット ) は非同期入力であり、ディアサートは CLK に同期する必要がありま

す。 IDELAYE3 がリセットされると、遅延は、 DELAY_VALUE 属性で指定した値に設定

されます。 IDELAYCTRL と組み合わせて使用する場合、 RST はコンポーネントモード

のリセットシーケンスに従う必要があります。 IDELAYCTRL の RDY が High になると、

IDELAY は通常動作での使用が可能です。

EN_VTC 入力

EN_VTC: 電圧温度補正を有効にします。

• High: IDELAYCTRL を有効にして、 VT に対して遅延定数を保持する。

• Low: VT 補正機能が無効になる。

遅延ラインをアップデートするには、 EN_VTC を Low に保持する必要があります。

EN_VTC は非同期入力ですが、 IDELAYCTRL と組み合わせて使用する場合はコンポーネ

ントモードのリセットシーケンスに従う必要があります。

表 2-11: IDELAYE3 のポート (続き)


表 2-12: IDELAYE3 の属性

属性設定可能な値デフォルトタイプ説明

DELAY_SRC DATAIN IDATAIN IDATAIN 文字列詳細は、「DELAY_SRC 属性」を参照し

てください。

CASCADE

NONE

MASTER

SLAVE_MIDDLE

SLAVE_END

NONE 文字列詳細は、「CASCADE 属性」を参照して

ください。

DELAY_TYPEFIXED VAR_LOAD

VARIABLEFIXED 文字列

DELAY_TYPE 属性は、使用する遅延

のタイプを設定する場合に使用しま

す。 FIXED、 VARIABLE または

VAR_LOAD に設定できます。詳細は、

「DELAY_TYPE 属性」を参照してくだ

さい。

DELAY_VALUE

0 ～ 1250

(TIME、 UltraScale の場合)

0 ～ 1100

(TIME、 UltraScale+ の場合)

0 ～ 511 (COUNT)

0 10 進数

TIME モード : ps で示した目標値。

UltraScale デバイスは大 1.25ns の遅延

をサポートします。

UltraScale+ デバイスは大 1.1ns の遅

延をサポートします。

COUNT モード : タップで示した目標値。

詳細は、「DELAY_VALUE 属性」を参






REFCLK_FREQUENCY 200.0 ～ 800.0 300.0float 型の

有効数字 1 桁

REFCLK_FREQUENCY 属性は、

IDELAYCTRL の基準クロックの周波数

を MHz 単位で指定します。この属性

は、 DELAY_FORMAT が COUNT に設

定されている (属性はデフォルト値の

ままにできる ) 場合を除き、

IDELAYCTRL コンポーネントに適用さ

れるクロック周波数にする必要があり

ます。

DELAY_FORMATTIME(1)

COUNTTIME 文字列

TIME に設定されている場合の遅延は、

DELAY_VALUE (ピコ秒) に Align_Delay

が加えられた値です。 IDELAYCTRL コ

ンポーネントで適用される

REFCLK_FREQUENCY を使用して

キャリブレーションされます。

COUNT に設定した場合、初期タップ

設定は、 DELAY_VALUE で指定した

タップ数になります。

タップは PVT の影響を受けて変動する

ため、遅延値は一定になりません。

詳細は、「DELAY_FORMAT 属性」を

参照してください。

UPDATE_MODE

ASYNC

SYNC

MANUAL

ASYNC 文字列詳細は、「UPDATE_MODE 属性」を参


SIM_DEVICE

ULTRASCALE、

ULTRASCALE_PLUS、


ULTRA

SCALE文字列

デバイスバージョンを設定します

(ULTRASCALE、

ULTRASCALE_PLUS、

ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)

注記:1. TIME モードの場合、キャリブレーション中はニブル内のビットスライスを利用できません。詳細は、「バンクの概要」を参照してくだ

さい。

表 2-12: IDELAYE3 の属性 (続き)

属性設定可能な値デフォルトタイプ説明





DELAY_SRC 属性

DELAY_SRC (図 2-17) は、遅延される入力の送信元に基づいて設定します。入力が IOB からくる場合、この属性を

IDATAIN に設定する必要があります。入力がインターコネクトロジックからくる場合は、 DATAIN に設定する必要

があります。 IDELAYE3 をイネーブルすると、信号がマルチプレクサーを通過する必要があるため、挿入遅延が追

加されます。このマルチプレクサーに関連付けられた遅延は、挿入遅延です。 DELAY_VALUE = 0 を設定して

IDELAYE3 を使用した場合でも、遅延エレメントを介して伝搬するために、データには挿入遅延が発生します。

この遅延は、 Vivado Design Suite のタイミング解析で考慮されます。

CASCADE 属性

遅延ラインがカスケード接続されない場合、 CASCADE 属性を NONE に設定します。 1.25ns (UltraScale+ デバイスの

場合は 1.10ns) よりも大きい遅延が必要な場合は、カスケード接続を使用します。図 2-18 に、遅延エレメント間の接

続を示します。 IDELAYE3 (または ODELAYE3) をカスケード接続に使用した場合、デザインでは遅延 (および IOB)

を使用できなくなります。遅延エレメントは、下位方向にバイト境界までカスケード接続できます。そのため、遅

延の大の長さは、バイト内で I/O が配置されている場所によって決まります。

IDELAYE3 および ODELAYE3 のカスケード接続に使用される配線は、専用の高速配線です。 IDELAYE3 または

ODELAYE3 のカスケード接続の、固定された固有の挿入遅延の合計は、初期挿入遅延とカスケード接続された挿入

遅延の和になります。この遅延は、 IDELAYE3 と ODELAYE3 がカスケード接続される回数を乗算して増加します。

ただし、この遅延は必ず固定値になります。


図 2-17: IDELAYE3 DELAY_SRC の図

CASC_IN

DATAIN

CASC_RETURN

CASC_OUT

DATAOUT

Tap Delay Line

IDELAYE3

IDATAIN

CL

K

CE

RS

T

INC

LO

AD

EN

_V

TC

CNTVALUEIN CNTVALUEOUT

[8:0] [8:0]

X16017-022216





DELAY_FORMAT = TIME を設定して 1.25ns (UltraScale デバイスの場合) または 1.10ns (UltraScale+ デバイスの場合) を

超える遅延を実現するためにカスケード接続する場合、同じサイト内の遅延の値は同じになる必要があります。

たとえば、 1.5ns の遅延は、 IDELAYE3 の 0.75ns と ODELAYE3 の 0.75ns に分割します。 VAR_LOAD モードで

IDELAYE3 および ODELAYE3 を使用してカスケード接続する場合、両方のコンポーネントの値を別々に入力しま

す。 VAR_LOAD の詳細は、 166 ページの「DELAY_TYPE 属性」を参照してください。


図 2-18: 3 つのスレーブ遅延とカスケード接続した IDELAYE3

CASC_IN

DATAIN

CASC_RETURN

CASC_OUT

DATAOUT

Tap Delay Line

IDELAYE3

IDATAIN

CL

K

CE

RS

T

INC

LO

AD

EN

_V

TC


[8:0] [8:0]

CASC_IN

DATAIN

CASC_RETURN

CASC_OUT

DATAOUT

Tap Delay Line

IDELAYE3

IDATAIN

CL

K

CE

RS

T

INC

LO

AD

EN

_V

TC


[8:0] [8:0]

CASC_IN

ODATAIN

CASC_RETURN

CASC_OUT

DATAOUT

Tap Delay Line

ODELAYE3

CL

K

CE

RS

T

INC

LO

AD

EN

_V

TC


[8:0] [8:0]

X16018-050516





DELAY_FORMAT 属性

IDELAYE3 プリミティブのタップサイズは、 UltraScale デバイスデータシート [参照 2] の TIDELAY_RESOLUTION で指

定されています。

DELAY_FORMAT を TIME に設定した場合、電圧および温度に対して遅延ラインが IDELAYCTRL コンポーネントに

よって調整、制御、および維持されます。

• IDELAYCTRL コンポーネントを使用する必要があります。

• REFCLK_FREQUENCY 属性で、 IDELAYCTRL コンポーネントに適用されるクロック周波数を示す必要があり

ます。

• 遅延ラインが VARIABLE または VAR_LOAD モードで使用される場合、 EN_VTC ピンを能動的に操作する必要

があります。 FIXED モードの使用時は、 EN_VTC ピンを High に接続します。

注意: ビルトインセルフキャリブレーション (BISC) プロセスでは、入力遅延ライン (IDELAY) を使用して、シリア

ル-パラレル変換プロセスでの初のフリップフロップ入力でクロックとデータ間のスキューを削除します。

このプロセスは Align_Delay と呼ばれ、入力遅延ラインの複数のタップを消費します。 Align_Delay は、

DELAY_VALUE が 0ps に設定されている場合 45 ～ 65 の範囲のタップ値で報告され、レジスタインターフェイスユ

ニット (RIU) インターフェイスを BITSLICE_CONTROL と共に使用しているときに CNTVALUEOUT または

RIU_RD_DATA を介して読み出されます。

入力遅延ラインにすべて 0 または報告された Align_Delay よりも少ないタップ総数書き込むと、 BISC によって挿入

される Align_Delay に影響をおよぼし、データのキャプチャ時に問題が発生することがあります。

DELAY_FORMAT を COUNT に設定した場合、遅延ラインは電圧と温度に対して調整されず、維持されません。

• したがって、 IDELAYCTRL コンポーネントは使用しないでください。

• REFCLK_FREQUENCY 属性はデフォルト値 (300MHz) のままで使用します。

• EN_VTC 入力ピンを Low に接続します。

° このピンにより、 IDELAYE3 内にある調整および VT 維持ロジックが確実に無効化されます。

• 遅延ラインは、タップ総数を表す目的で使用する必要があります。

° タップ遅延の長さは関係なく、重要なのはタップ総数です。

° 512 タップが利用可能です。

• CNTVALUEIN/OUT[8:0] の値は、遅延ラインが設定されるまたは調整されるタップ総数を表します。

DELAY_VALUE 属性

DELAY_FORMAT 属性を TIME モードに設定すると、 DELAY_VALUE 属性は ps 単位の総数を表します。 IDELAYE3

には、 DELAY_VALUE 属性に追加されるクロック /データアライメント遅延があります。 IDELAYE3 全体の遅延の合

計は、アライメント遅延と DELAY_VALUE の和になります。

TIME モードでの DELAY_VALUE は時間値を ps で表すにもかかわらず、 CNTVALUEIN[8:0] および/または

CNTVALUEOUT[8:0] が遅延ラインに対して読み出すまたは書き込む値はタップ総数で表されます。遅延ラインの時

間を変更するには一部計算が伴い、詳細は DELAY_MODE/VAR_LOAD の段落で説明しています。

DELAY_FORMAT 属性を COUNT モードに設定すると、 DELAY_VALUE 属性はタップ総数を表します。 COUNT モー

ドではキャリブレーションや補正が実行されないため、クロック /データに対する Align_Delay は存在しません。

したがって、 IDELAYE3 を通過する合計はタップ数となります。





ヒント : COUNT モードで遅延ラインを使用する場合、 EN_VTC ピンをディアサート (Low) する必要があります。

TIME モードで遅延ラインを使用する場合、IDELAYCTRL の RDY が Low である間、EN_VTC ピンをアサート (High)

する必要があります。 RDY が High になった後に、必要に応じて EN_VTC ピンをディアサートできます。

UPDATE_MODE 属性

UPDATE_MODE 属性を ASYNC に設定した場合、 IDELAY3 クロックでの遅延値が受信データとは無関係にインクリ

メントまたはデクリメントされます。

UPDATE_MODE 属性を SYNC に設定した場合は、DATAIN のエッジに同期して遅延が変更されるように CLK クロッ

クおよび DATAIN (または IDATAIN) の遷移に必要な遅延値がインクリメントまたはデクリメントされます。この

モードは、常に周期的にスイッチするクロックまたはデータ信号に適しています。

MANUAL に設定した場合、新しい値が有効になるには、 LOAD を 2 回アサートする必要があります。新しい値を有

効にするには、初の LOAD のアサートによって CNTVALUEIN で指定された値を遅延ライン選択レジスタに読み

込み、 CE のアサートと共に再び LOAD をアサートする必要があります。これは、データが IDLE になるとすべての

遅延ラインを更新できるため、遅延ラインを使用してデータチャネルの総数を更新する必要があるデザインにメ

リットをもたらします。

注記: 遅延ラインは、ほかの信号やイベントを考慮することなく遅延ラインの CLK クロックでのみ更新されるため、

ASYNC モードでの使用が推奨されます。

DELAY_TYPE 属性

FIXED モード

DELAY_TYPE 属性を FIXED に設定すると、 IDELAYE3 プリミティブを通過する遅延が選択され、遅延値が

DELAY_VALUE および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定すると、遅

延ラインに読み込まれる値は ps 単位になります。 DELAY_FORMAT を COUNT に設定すると、遅延ラインに読み込

まれる遅延値はタップ数単位になります。

• DELAY_FORMAT を TIME に設定した場合、電圧および温度に対してタップ数が自動で変更され、遅延が要求

される時間 (ps) になるように、 EN_VTC を High にする必要があります。

• DELAY_FORMAT を COUNT に設定した場合、 EN_VTC を Low にする必要があります。 COUNT モードでは、

遅延は電圧および温度に対して補正されません。

VARIABLE モード

DELAY_TYPE 属性を VARIABLE に設定すると、可変タップ遅延ラインが選択されます (表 2-13)。 VARIABLE モー

ドの場合、 CE および INC ピンを使用して手動で遅延をタップ単位でインクリメント /デクリメントします (INC/DEC

は 1 タップずつインクリメント /デクリメントする )。タップ遅延は、 CE = 1 および INC = 1 と設定してインクリメン

トを実行、または CE = 1 および INC = 0 と設定してデクリメントを実行します。インクリメント /デクリメント動作

は、 UPDATE_MODE 属性によって変わります (図 2-19 参照)。すべての自動調整機能を停止させるために、 EN_VTC

ピンは遅延変更コマンドが実行されている間 Low を保持する必要があります。

TIME モードで遅延ラインをインクリメント /デクリメントするには、次の手順に従います (図 2-19 参照)。

1. EN_VTC ピンをディアサート (Low) します。

2. 10 クロックサイクル以上待機します。

3. CE および INC ポートを使用して遅延ラインをインクリメント /デクリメントします。






5. (変更を繰り返す場合) 遅延ラインのインクリメント /デクリメントを実行します。手順 3 に戻るか、手順 6 に進

みます。


7. EN_VTC ピンをアサートします。

COUNT モードでは、 EN_VTC は常に Low になります。前述の TIME モードの手順 (手順 2 ～手順 4) を使用してくだ

さい。

表 2-13: 制御ピン (DELAY_TYPE = VARIABLE の場合)(1)

EN_VTC CLK LOAD CE INC タップの設定

1 1/0 X X X

サポートされない。 LOAD、 CE、および INC

がアクティブである場合、 EN_VTC を Low に

する必要がある。

0 0 X X X 変更なし

0 1 0 0 X 変更なし

0 1 0 1 1 現在値 +1 タップ(2)

0 1 0 1 0 現在値 -1 タップ(2)

0 1 0 0 0 変更なし

注記:1. この表では、有効なポートの組み合わせのみを示しています。

2. 値は、 UPDATE_MODE 属性によって変わります。図 2-19 を参照してください。


図 2-19: VARIABLE モード、 UPDATE_MODE = ASYNC

X19088-121018





VAR_LOAD モード

DELAY_TYPE 属性を VAR_LOAD に設定すると、遅延ラインは、 CE 入力と INC 入力または CNTVALUEIN 入力と

LOAD 入力を使用して変更できます。いずれの場合も、遅延ラインの現在の位置の読み出しには CNTVALUEOUT を

使用できます。 COUNTVALUEIN/OUT バスで遅延ラインが動的に変更可能な間、遅延ラインは CE 入力と INC 入力

によりタップ単位で変更されます。

VAR_LOAD の手法は、遅延ラインの COUNT と TIME の両モードでの使用に適です。

どちらのモードでも、タップ総数は CNTVALUEOUT バスから読み出し、必要な場合 CNTVALUEIN バスまたは INC

ポートを介して変更できます。

注記: INC/CE 入力ピンを使用して遅延ラインをインクリメントまたはデクリメントするときは、 VARIABLE モード

の説明を参照してください。遅延ラインを変更する値を計算するための VAR_LOAD の手順は、 IDELAY および

ODELAY で異なります。遅延ラインを変更するための VAR_LOAD の手順は、 TIME および COUNT モードで異なり

ます。

DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、遅延ラインを変更する手順は次のとおりです

(図 2-21 参照)。

1. IDELAYCTRL の RDY が High になるまで待機します。

2. EN_VTC を Low にして遅延ラインを変更します。


4. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます。

5. 遅延ラインの更新が必要かどうかを確認します。

6. 遅延ラインに書き込む新しい遅延値を計算します。

7. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。

8. 1 クロックサイクル待機して、 LOAD を 1 クロックサイクル間 High にパルスします。

9. (変更を繰り返す場合) 5 クロックサイクル待機します。

10. (変更を繰り返す場合) CNTVALUEIN に新しい値を割り当てます。

11. (変更を繰り返す場合) 1 クロックサイクル待機して、 LOAD を 1 クロックサイクル間 High にパルスします。

12. (変更を繰り返す場合) さらに変更を繰り返す場合は手順 9 に戻ります。


14. EN_VTC を再び High にします。

15. 手順 2 に戻って新たな遅延ラインの更新を実行します。

DELAY_TYPE が VAR_LOAD で、DELAY_FORMAT が COUNT の場合、遅延ラインを変更する手順は次のとおりです。

1. COUNT モードでは EN_VTC は Low に保持されます。










7. (変更を繰り返す場合) 4 クロックサイクル待機します。

8. (変更を繰り返す場合) CNTVALUEIN に新しい値を割り当てます。

9. (変更を繰り返す場合) 1 クロックサイクル待機して、 LOAD を 1 クロックサイクル間 High にパルスします。

10. (変更を繰り返す場合) さらに変更を繰り返す場合は手順 7 に戻ります。

遅延ラインに書き込む新しい値を計算するには、次を認識しておく必要があります。

• 1 つの遅延ラインは 512 タップで、小値は UltraScale デバイスで 1250ps、 UltraScale+ デバイスで 1100ps です。

• シングルタップの遅延範囲は、 UltraScale デバイスのデータシート [参照 2] で指定されています。

FPGA がダウンロードされ、 BISC エンジンが動作したら、遅延ラインはキャリブレーションされます。

このため、 FPGA におけるシングルタップの実際の遅延は不明です。

TIME モード

• デザイン属性での初期 DELAY_VALUE は、 ps で指定します。

• 初期遅延設定は、タップ数として表される値を遅延ラインに書き込むことで変更できます。

• BISC プロセスは入力遅延ラインのタップを使用して、レシーバーの初のデータキャプチャフリップフロッ

プにおけるデータとクロック間の挿入遅延差を解消します。この遅延は Align_Delay と呼ばれます。 IDELAYE3

で示される遅延の合計は、 Align_Delay と DELAY_VALUE の和になります。

• Align_Delay は 45 ～ 65 タップの範囲です。平均して 50 ～ 54 タップになります。

• 入力遅延ラインにすべて 0 または報告された Align_Delay よりも少ないタップ総数を書き込むと、調整された

Align_Delay に影響がおよびます。

• 出力遅延ラインにはこの機能が備わっていないため、 ODELAY が示す遅延の合計は DELAY_VALUE に相当しま

す。その理由は、出力フリップフロップは出力遅延ラインの前で作動し、 BISC はデータアイの中央を求める調

整を実行する必要がないためです。

• BISC プロセスは、電圧や温度の変化に対応するために常にバックグランドで実行されています。

COUNT モード

• デザイン属性での初期 DELAY_VALUE は、タップで指定します。

• BISC の手順は使用されず、実際のタップ遅延値は不明です。

• BISC が実行されないため、遅延ラインに対して電圧および温度は補正されません。

• COUNT モードでは、遅延ラインは大 512 タップの遅延として使用する必要があります。

• 計測値および調整値はタップで計算する必要があります。次に例を示します。

° データアイの計測値は 450 タップで表されます。

° 2 つのデータアイ間のジッターは 31 タップで表されます。

DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が COUNT の場合、遅延ラインのタップの深さまたは総数のみ

が重要となるため (UltraScale デバイスの場合は 512)、遅延値はベアメタルモードで使用されます。

つまり、これは、 COUNT モードを使用するデザインで考慮されなければならない唯一のパラメーターということに

なります。計測されたデータ、クロック、またはストローブアイの値は、これが表す遅延ではなくタップ総数とし

て表されます。このため、シングルタップの遅延を計算する必要がなく、ユーザーは遅延ラインにあるすべての

512 タップを利用できます。





DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、新しい遅延時間を遅延ラインに設定するには、

Align_Delay を計測して、シングルタップ遅延を計算する必要があります。 2 つの入力遅延ラインからシングルタッ

プの遅延値を計算します。

シングルエンド入力を使用する場合、入力バッファー (IBUF) を備えた各入力パッドの後には IDELAYE と

ISERDESE があるため (図 2-20)、シングルタップ遅延を計算するには 2 つの入力が必要です。

差動入力を使用する場合は、シングルデータチャネル入力を利用してシングルタップ遅延を計算できます。差動入

力は 2 つのパッドを使用するため、 2 つの IDELAY/ISERDES をカバーすることになります。通常の差動入力バッ

ファー (IBUFDS) を使用すると、2 つのうち偶数の ISERDES が使用されます。差動出力を用いる差動入力バッファー

(IBUFDS_DIFF_OUT) を使用する場合、 2 つの入力パッドがカバーする両方の ISERDES を使用できます。

これは、シングル差動データチャネルのシングルタップ値を計測するためのソリューションです (図 2-20)。

Align_Delay を計測してシングルタップ遅延を計算するには次の手順に従います。

1. HDL デザインでは、偶数のビットスライスの場合 DELAY_VALUE を 0 に設定します。

2. HDL デザインでは、奇数のビットスライスの場合 DELAY_VALUE を 0 ではない、 700ps などのより大きな値に

設定します。

3. デザインをダウンロードして FPGA 内で実行する場合、両方の遅延ラインの CNTVALUEOUT を読み出し、得ら

れたタップ総数を一連のレジスタに格納します。

偶数ビットスライスからのタップ値は Align_Value で、奇数ビットスライスからのタップ値は遅延値の合計

(Align_Value と要求された値の和、 Total_Value) です。

4. ここでの要求された遅延値は 700ps で、次の式 2-1 で表されます。

Total_Value – Align_Value = n タップ式 2-1

5. シングルタップの遅延は、次の式 2-2 で表されます。

奇数チャネル DELAY_VALUE/n タップ = シングルタップ式 2-2

6. 式 2-3 に、遅延ラインまたはタップで使用されるラインに書き込む新しい CNTVALUEIN 値を示します。

CNTVALUEIN = (必要な遅延/シングルタップ) + Align_Value 式 2-3


図 2-20: 2 つのシングルエンドまたは 1 つの差動 RX チャネル

2 single-ended channels or1 differential

channel each using two ISERDESs

IDELAY

IDELAY ISERDES

ISERDES

X16952-100417





7. 遅延ラインの変更手順を使用して、この新しい値を遅延ラインに書き込みます。

ヒント : IBUFDS_DIFF_OUT を使用する場合、データをキャプチャするには IDELAY と ISERDES の両方が利用でき

ます。偶数スライスが差動データチャネルの P 側をキャプチャし、奇数スライスが N 側をキャプチャします。

FPGA ロジック内の N 側のデータを使用するには、 ISERDES のデータ出力を反転します。


図 2-21: DELAY_TYPE = VAR_LOAD の場合の遅延の変更

BISC calibration of all

delays

User modifies IDELAYE3

or ODELAYE3 valueReset state

10 clock

cycles

10 clock

cyclesNormal design state

Reset

IDELAYCTRL.RDY

IDELAYE3 EN_VTC,

ODELAYE3 EN_VTC

Clock = clock applied to the IDELAYE3 and/or ODELAYE3 CLK inputs

X16021-100616

表 2-14: 制御ピン (DELAY_TYPE = VAR_LOAD の場合)

CLK LOAD CE INC CNTVALUEIN CNTVALUEOUT タップの設定

0 X X X X X 変更なし

1 1 0 X CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 1 1 X X X無効な組み合わせ。読み込み中は

CE を Low にする必要がある。

1 0 1 1 X 現在値 + 1 現在値 + 1(1)

1 0 1 0 X 現在値 - 1 現在値 - 1(1)

1 0 0 0 X 変更なし変更なし

注記:1. 値は、 UPDATE_MODE 属性によって変わります。





ODELAYE3

ODELAYE3 プリミティブを使用して、あらゆる出力信号に遅延を与えることができます。デバイスロジックから直

接転送するか、 SDR/DDR クロックを使用してシンプルなフリップフロップまたは OSERDES にレジスタ格納します。

ODELAYE3 プリミティブ (図 2-22) には 512 タップの遅延ラインがあります (UltraScale データシート [参照 2] のタッ

プ精度を参照)。個々のタップはキャリブレーションされません。ただし、 IDELAYCTRL コンポーネントには遅延ラ

インをキャリブレーションするためのロジックがあります。

ODELAYE3 は、次の 2 つのモードで使用できます。

• COUNT モード :

° 遅延ラインは電圧および温度補正なしのキャリブレーションされていない状態で使用されるため、

IDELAYCTRL コンポーネントを使用する必要はありません。

° 遅延ラインは、タップのみをカウントし、遅延/タップをカウントする必要はありません。

° DELAY_VALUE はタップ (0 ～ 511) で表されます。

° 例: シリアルデータストリームの遷移を探すスキャン動作は、タップで表し、ps 単位の時間に変換しません。

• TIME モード :

° IDELAYCTRL コンポーネントを使用する必要があります。

° 遅延ラインは要求された時間値でキャリブレーションされ、電圧/温度の補正によりこの値は保持されます。

° DELAY_VALUE は ps で表されます。


図 2-22: ODELAYE3 プリミティブ

ODELAYE3

CASC_IN

INC

EN_VTC

ODATAIN

CASC_RETURN DATAOUT

LOAD

CASC_OUT

CNTVALUEOUT[8:0]

CLK

RST

CNTVALUEIN[8:0]

CE

X16023-100616





ODELAYE3 のポート

表 2-15 に ODELAYE3 のポートを示します。

表 2-15: ODELAYE3 のポート


CASC_RETURN 入力

CASC_RETURN ピンは、スレーブ IDELAYE3/ODELAYE3 から返ってくるカスケード遅

延値の出力です。 ODELAYE3 の CASC_RETURN は、スレーブ IDELAYE3 の DATAOUT

ポートに接続します。

CASC_IN 入力カスケードチェーンで ODELAYE3 を IDELAYE3 の CASC_OUT からのスレーブ入力カス

ケード遅延として使用する場合、 CASC_IN ピンを使用します。

CASC_OUT 出力

ODELAYE3 から IDELAYE3 にカスケード接続する場合、 CASC_OUT ピンを使用します。

カスケード接続では、ODELAYE3 の CASC_OUT ポートを IDELAYE3 の CASC_IN に接続

します。

CE 入力

遅延レジスタクロックのクロックイネーブル信号です。



CLK 入力

ODELAYE3 プリミティブのすべての制御入力 (LOAD、 CE、 INC) は、クロック入力

(CLK) に同期します。 ODELAYE3 を VARIABLE モードまたは VAR_LOAD モードに設定

した場合、クロックは必ずこのポートに接続してください。 CLK はローカル反転可能で

す。 ODELAYE3 の CLK は、 OSERDESE3 の CLKDIV ポートまたは ODDRE1 の C ポート

と同じ CLK にする必要があります。

INC 入力

インクリメント /デクリメント機能は、イネーブル信号 (CE) で制御されます。このイン

ターフェイスは、 ODELAYE3 が VARIABLE モードまたは VAR_LOAD モードの場合のみ

使用できます。 CE が High を維持している間、 ODELAYE3 は 1 CLK サイクルごとに

1 タップ分のインクリメントまたはデクリメントを実行します。 INC のステートにより、

ODELAYE3 のインクリメントまたはデクリメントが決定されます。 INC = 1 のときインク

リメント、 INC = 0 のときデクリメントします。いずれの場合も CLK に同期します。

CE が Low の場合、 INC のステートに関係なく ODELAYE3 全体の遅延は変化しません。

CE が High になると、クロックの次の立ち上がりエッジからインクリメント /デクリメン

トが開始します。 CE が Low になると、クロックの次の立ち上がりエッジでインクリメン

ト /デクリメントが終了します。

ODELAYE3 プリミティブのプログラム可能な遅延タップは、タップの初または後に

戻ります。つまり、遅延タップの後 (タップ 512) に到達すると、次のインクリメント機

能はタップ 0 に戻ります。デクリメント機能についても同様で、タップ 0 に到達すると

タップ 512 に戻ります。

LOAD 入力

DELAY_VALUE 属性または CNTVALUEIN バスからカウンター値を読み込みます。

VAR_LOAD モードの場合、 ODELAYE3 の LOAD ポートは、 CNTVALUEIN で設定した値

を遅延ラインタップ選択ロジックに接続されたレジスタに読み込みます。

CNTVALUEIN[8:0] に現れる値が新しいタップ値となります。 LOAD は入力 CLK 信号に

同期したアクティブ High の信号です。新しい値を CNTVALUEIN バスに適用してから

LOAD 信号を適用するまで少なくとも 1 クロックサイクル待機してください。 LOAD 動

作の間、 CE を Low に保つ必要があります。








CNTVALUEIN ピンは、読み込み可能なタップ値を動的に切り替える場合に使用します。

CNTVALUEIN は必要なタップ数です。新しい値は、 LOAD 信号が適用される 1 クロック

サイクル前に適用するのが適です。遅延ラインは、一度に 1 タップ～ 8 タップに変更

できます。

CNTVALUEOUT[8:0] 出力

CNTVALUEOUT ピンは、現在のタップ値をレポートするために使用され、現在の遅延に

含まれるタップ総数を読み出します。 CNTVALUEOUT は、 EN_VTC が Low の場合にのみ

サンプリングする必要があります。

ODATAIN 入力 ODATAIN 入力は、 ODDRE1Q ポートまたは OSERDESE3 (OQ) によって駆動されます。

DATAOUT 出力 DATAOUT ポートは、 ODELAYE3 の出力ポートであり、出力 IOB に接続します。

RST 入力

RST ピン ( リセット ) は、 CLK に同期します。 ODELAYE3 がリセットされると、遅延は、

DELAY_VALUE 属性で指定した値に設定されます。 IDELAYCTRL と組み合わせて使用す

る場合、 RST はコンポーネントモードのリセットシーケンスに従う必要があります。

IDELAYCTRL の RDY が High になると、 ODELAY は通常動作での使用が可能です。

EN_VTC 入力

EN_VTC: 電圧温度補正を有効にします。

• High: IDELAYCTRL を有効にして、 VT に対して遅延定数を保持する。

• Low: VT 補正機能が無効になる。

遅延ラインをアップデートするには、 EN_VTC は非同期入力ですがこれを Low に保持す

る必要があります。 IDELAYCTRL と組み合わせて使用する場合、 EN_VTC はコンポーネ

ントモードのリセットシーケンスに従う必要があります。

表 2-15: ODELAYE3 のポート (続き)






ODELAYE3 の属性

表 2-16 に ODELAYE3 の属性を示します。

表 2-16: ODELAYE3 の属性


CASCADE

NONE

MASTER

SLAVE_MIDDLE

SLAVE_END

NONE 文字列詳細は、「CASCADE 属性」を参照し

てください。

DELAY_TYPE

FIXED

VAR_LOAD

VARIABLE

FIXED 文字列

DELAY_TYPE 属性は、使用する遅延

のタイプを設定します。 FIXED、

VARIABLE、または VAR_LOAD のい

ずれかを設定できます。詳細は、

「DELAY_TYPE 属性」を参照してくだ

さい。

DELAY_VALUE

0 ～ 1250


0 ～ 1100


0 10 進数


UltraScale デバイスは大 1.25ns の遅

延をサポートします。 UltraScale+ デバ

イスは大 1.1ns の遅延をサポートし

ます。


詳細は、「DELAY_VALUE 属性」を参



有効数字 1 桁

REFCLK_FREQUENCY 属性は、

IDELAYCTRL の基準クロックの周波

数を MHz 単位で指定します。この属

性は、 DELAY_FORMAT が COUNT に

設定されている (属性はデフォルト値

のままにできる ) 場合を除き、

IDELAYCTRL コンポーネントに適用

されるクロック周波数にする必要があ

ります。





DELAY_FORMATTIME(1)

COUNTTIME 文字列

TIME に設定した場合、

DELAY_VALUE の値 (ピコ秒) が指定

され、REFCLK ポート入力を使用して

IDELAYCTRL プリミティブによって

キャリブレーションされます。

IDELAYCTRL の REFCLK は、

ODELAY 属性 REFCLK_FREQUENCY

に反映する必要があります。

COUNT に設定した場合、初期タップ

設定は、 DELAY_VALUE で指定した

タップ数になります。

タップは PVT の影響を受けて変動す

るため、遅延値は一定になりません。

遅延ラインのタップ数が COUNT モー

ドでは重要になります。

詳細は、「DELAY_FORMAT 属性」を


UPDATE_MODE ASYNC ASYNC 文字列詳細は、「UPDATE_MODE 属性」を


SIM_DEVICE

ULTRASCALE、

ULTRASCALE_PLUS、


ULTRA

SCALE文字列


(ULTRASCALE、

ULTRASCALE_PLUS、



さい。

表 2-16: ODELAYE3 の属性 (続き)






CASCADE 属性

遅延ラインがカスケード接続されない場合、 CASCADE 属性を NONE に設定します。 1.25ns よりも大きい遅延が必

要な場合は、カスケード接続を使用します。図 2-23 に、遅延エレメント間の接続を示します。 ODELAYE3 (または

IDELAYE3) をカスケード接続に使用した場合、デザインでは遅延 (および IOB) を使用できなくなります。遅延エレ

メントは、下位方向にバイト境界までカスケード接続できます。そのため、遅延の大の長さは、バイト内で I/O が

配置されている場所によって決まります。

IDELAYE3 および ODELAYE3 のカスケード接続に使用される配線は、専用の高速配線です。 IDELAYE3 または

ODELAYE3 のカスケード接続の、固定された固有の挿入遅延の合計は、初期挿入遅延とカスケード接続された挿入

遅延の和になります。この遅延は、 IDELAYE3 と ODELAYE3 がカスケード接続される回数を乗算して増加します。

ただし、この遅延は必ず固定値になります。


図 2-23: 3 つの遅延にカスケード接続した ODELAYE3

CASC_IN

ODATAIN

CASC_RETURN

CASC_OUT

DATAOUT

Tap Delay Line

ODELAYE3

CL

K

CE

RS

T

INC

LO

AD

EN

_V

TC

CNTVALUEIN CNTVALUEOUT[8:0] [8:0]

CASC_IN

DATAIN

CASC_RETURN

CASC_OUT

DATAOUT

Tap Delay Line

IDELAYE3

IDATAIN

CL

K

CE

RS

T

INC

LO

AD

EN

_V

TC

CNTVALUEIN CNTVALUEOUT[8:0] [8:0]

CASC_IN

ODATAIN

CASC_RETURN

CASC_OUT

DATAOUT

Tap Delay Line

ODELAYE3

CL

K

CE

RS

T

INC

LO

AD

EN

_V

TC


[8:0] [8:0]

X16024-050516





DELAY_FORMAT 属性

ODELAYE3 プリミティブのタップサイズは、 UltraScale デバイスデータシート [参照 2] の TODELAY_RESOLUTION

(IDELAYE3 の場合は TIDELAY_RESOLUTION) で指定されています。 DELAY_FORMAT を TIME に設定した場合、電圧

および温度に対して遅延ラインが IDELAYCTRL コンポーネントによって調整、制御、および維持されます。

• IDELAYCTRL コンポーネントを使用する必要があります。

• REFCLK_FREQUENCY 属性で、 IDELAYCTRL コンポーネントに適用されるクロック周波数を示す必要があり

ます。

• 遅延ラインが VARIABLE または VAR_LOAD モードで使用される場合、 EN_VTC ピンを能動的に操作する必要

があります。 FIXED モードの使用時は、 EN_VTC ピンを High に接続します。

DELAY_FORMAT を COUNT に設定した場合、遅延ラインは電圧と温度に対して調整されず、維持されません。

つまり、次のことが言えます。

• IDELAYCTRL コンポーネントは使用しないでください。

• REFCLK_FREQUENCY 属性はデフォルト値 (300MHz) のままで使用します。

• EN_VTC 入力ピンを Low に接続します。

° このピンにより、 ODELAYE3 内にある調整および VT 維持ロジックが確実に無効化されます。

• 遅延ラインは、タップ総数を表す目的で使用する必要があります。

° タップ遅延の長さは関係なく、重要なのはタップ総数です。

° 512 タップが利用可能です。

• CNTVALUEIN/OUT[8:0] の値は、遅延ラインが設定されるまたは調整されるタップ総数を表します。

DELAY_FORMAT 属性の使用例は、 179 ページの「DELAY_TYPE 属性」のモードに関する段落で説明しています。

DELAY_VALUE 属性

DELAY_FORMAT 属性を TIME モードに設定すると、 DELAY_VALUE 属性は ps 単位の時間を表します。 IDELAYE3

とは異なり、 ODELAYE3 にはクロック /データアライメント遅延はありません。このため、 ODELAYE3 全体の遅延

の合計は、 DELAY_VALUE の値となります。

TIME モードでの DELAY_VALUE は時間値を ps で表しますが、 CNTVALUEIN[8:0] および/または

CNTVALUEOUT[8:0] が遅延ラインに対して読み出すまたは書き込む値はタップで表されます。遅延ラインの時間を

変更するには一部計算が伴い、詳細は DELAY_MODE/VAR_LOAD の段落で説明しています。 DELAY_FORMAT 属性

を COUNT モードに設定すると、 DELAY_VALUE 属性はタップ総数を表します。

ヒント : COUNT モードで遅延ラインを使用する場合、 EN_VTC ピンをディアサート (Low) する必要があります。

TIME モードで遅延ラインを使用する場合、IDELAYCTRL の RDY が Low である間、EN_VTC ピンをアサート (High)

する必要があります。 RDY が High になった後に、必要に応じて EN_VTC ピンをディアサートできます。





UPDATE_MODE 属性

この属性の設定は ASYNC のままにして、受信データとは無関係に遅延値の変更をインクリメント /デクリメントし

ます。これ以外 (SYNC) に設定した場合、入力データの変更と同期して遅延ラインが変更されます。

注意: アプリケーションデザインで対策が講じられず、属性を SYNC に設定した場合、突然のデータグリッチなど、

望ましくない影響がデザインにおよぶことがあります。

DELAY_TYPE 属性

FIXED モード

DELAY_TYPE 属性を FIXED に設定すると、 ODELAYE3 プリミティブを通過する遅延が選択され、遅延値が

DELAY_VALUE および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定すると、遅

延ラインに読み込まれる値は ps 単位になります。 DELAY_FORMAT を COUNT に設定すると、遅延ラインに読み込

まれる遅延値はタップ数単位になります。


される時間 (ps) になるように、 EN_VTC を High にする必要があります。

• DELAY_FORMAT を COUNT に設定した場合、 COUNT モードで EN_VTC を Low にする必要があります。そう

すると、遅延は電圧および温度に対して補正されません。

VARIABLE モード





は、 UPDATE_MODE 属性によって変わります (図 2-19 参照)。すべての自動調整機能を停止させるために、 EN_VTC

ピンは遅延変更コマンドが実行されている間 Low を保持する必要があります。

TIME モードで遅延ラインをインクリメント /デクリメントするには、次の手順に従います (図 2-14 参照)。

1. EN_VTC ピンをディアサート (Low) します。




5. (変更を繰り返す場合) 遅延ラインのインクリメント /デクリメントを実行します。手順 3 に戻るか、手順 6 に進

みます。


7. EN_VTC ピンをアサートします。

COUNT モードで遅延ラインを使用する場合、 EN_VTC ポートは常に Low になります。この「VARIABLE モード」

セクションの TIME モードの手順 (手順 2 ～手順 4) を使用してください。





VAR_LOAD モード




注記: 遅延ラインを変更する値を計算するための手順は、 IDELAY および ODELAY で異なり、 TIME と COUNT モー

ドで異なります。


(図 2-21 参照)。

1. DELAYCTRL の RDY が High になるまで待機します。

2. EN_VTC を Low にして遅延ラインを変更します。





a. グリッチなしで切り替えるには、現在のタップ位置 (Org_Val) を 8 タップずつインクリメント /デクリメント

します。 8 タップより多くインクリメント /デクリメントすると、遅延ラインのジャンプによってデータに

グリッチが発生することがあります。

注記: この手順では、 8 未満のタップが必要になることがあります。

b. CNTVALUEIN[8:0] バスに新しい遅延ラインの値を与えます。

c. 1 クロックサイクル待機して、 LOAD を 1 クロックサイクル間 High にパルスします。

d. 新しい遅延ライン値 (New_Val) に達したかどうかを確認します。

- 達していない場合は、 5 クロックサイクル待機して手順 a から続けます。

- 達している場合は、手順 7 から続けます。

または



X19088-121018





a. New_Val と Org_Val 間の差 (Dif_Val) およびインクリメント /デクリメント値を計算します。

b. INC 入力を High または Low にして遅延ラインをインクリメント /デクリメントします。

c. CE ピンをトグルしてインクリメント /デクリメントを実行します。

d. Dif_Val をデクリメントして 0 かどうかを確認します。

- 達していない場合は、手順 a から続けます。



8. EN_VTC を High にして電圧温度補正を有効にします。



1. IDELAYCTRL の RDY が High になると、 EN_VTC は Low に保持されます。

2. CNTVALUEOUT[8:0] を読み出してレジスタにその値を読み込みます (Org_Val)。


4. 遅延ラインに書き込む新しい遅延値 (タップ) を計算します (New_Val)。




注記: この手順では、 8 未満のタップが必要になることがあります。




- 達していない場合は、手順 4 から続けます。


または





- 達していない場合は、手順 4 から続けます。








IDELAYCTRL

IDELAYE3 (または ODELAYE3) プリミティブをインスタンシエートする場合、 IDELAYCTRL モジュールもインスタ

ンシエートする必要があります。ただし、 DELAY_FORMAT が COUNT に設定されている場合とネイティブモード

デザイン内でコンポーネントモードとネイティブモードが混在する場合を除きます ( 「ニブル内でのネイティブ

モードと非ネイティブモードの I/O の混在」参照)。 IDELAYCTRL モジュールは各ニブルに 1 個あります (各バンク

に 8 個)。 IDELAYCTRL モジュールはそれぞれの領域の TIME モードで設定された個々の遅延ラインを、プログラム

した値へ連続的にキャリブレーションし、プロセス /電圧/温度 (PVT) の変動による影響を軽減します。 IDELAYCTRL

モジュールは、システム内に供給される REFCLK を使用して IDELAYE3 (および ODELAYE3) をキャリブレーション

します。この REFCLK の周波数値は、 (REFCLK_FREQUENCY) 属性を使用して各 IDELAYE3 (および ODELAYE3) プ

リミティブへ適用されます。したがって、ニブル内の各遅延エレメントのこの属性は、同じ値に設定される必要が

あります。図 2-25 に、 IDELAYCTRL モジュールのブロック図を示します。

ヒント :1. 遅延ラインが TIMER モードで使用されているときに IDELAYCTRL コンポーネントをリセットすると、遅延ライ

ンを使用したニブルの BISC が再び開始されます。

2. 使用する IDELAYE3/ODELAYE3 の EN_VTC ピンが正しく設定されていない場合、 IDELAYCTRL の RDY ピンが

BISC コントローラーによって High にアサートされません。

注意: 使用する IDELAYE3、 ISERDESE3、および IDDRE1 ラインが、 DBC および/または QBC と示された I/O 位置に

配置されている場合、 BISC ステージで正しく機能しません。これらのコンポーネントは、 IDLEAYCTRL の RDY ピ

ンが High にアサートされると利用可能になります。


図 2-25: IDELAYCTRL モジュール

RST

REFCLK

RDYIDELAYCTRL

X16025-022216





IDELAYCTRL のポート

表 2-17 に IDELAYCTRL のポートを示します。

コンポーネントモードのリセットシーケンス

コンポーネントモードのプリミティブが正しく動作するには、次のリセットシーケンスに従う必要があります。

リセットの適用

1. 使用するすべての IDELAY および ODELAY に対して EN_VTC が High になります。

2. IDELAY および IDELAYCTRL のクロックを生成している PLL/MMCM にリセットをアサートします。

3. IDELAYCTRL、 IDELAY (TIME モード )、 ISERDES、 OSERDES、および ODELAY (TIME モード ) にリセットを適

用します。

4. 小限の PLL/MMCM リセットアサート時間が経過するまで待機し、その後リセットをリリースします。この

タイミングの詳細は、 UltraScale デバイスのデータシート [参照 2] の PLL/MMCM のセクションを参照しくてだ

さい。

リセットのリリース

1. 使用するすべての IDELAY および ODELAY に対してすべての EN_VTC を High に保持します。

2. 次の順序に従って I/O をリセットからリリースします。

a. インターフェイスのクロックを生成する PLL/MMCM のリセットをリリースする。

b. PLL/MMCM が LOCKED ステートに到達するまで待機する。

c. プリミティブ (IDELAYCTRL、 IDELAY、 ISERDES、 OSERDES) をリセットからリリースする。

d. 使用するすべての IDELAYCTRL プリミティブの RDY が High にアサートされるまで待機する。

これで、64 クロックサイクル以上の遅延後に FPGA ロジックのアプリケーションをリセットからリリースできます。

表 2-17: IDELAYCTRL のポート

ポート I/O タイプ説明

REFCLK 入力クロック遅延キャリブレーションに使用する基準クロック。

RST 入力リセット IDELAYCTRL のアクティブ High の非同期リセット信号。

RDY 出力データREADY 信号が High へ遷移すると、制御されている IDELAYE3 と

ODELAYE3 がキャリブレーションされたことを示す。

表 2-18: IDELAYCTRL の属性


SIM_DEVICE 7SERIES、 ULTRASCALE ULTRASCALE 文字列UltraScale および UltraScale+ では ULTRASCALE に設定

します。





コンポーネントプリミティブを使用したクロッキングに関する注意事項

コンポーネントモードでは、 ISERDES/OSERDES コンポーネントのクロックをグローバルクロックから駆動する必

要があります。このクロックは、次のグローバルクロックリソースのうちのいずれかから供給できます。

• BUFGCE または BUFGCE_DIV を駆動するクロック兼用 I/O

• BUFGCE または BUFGCE_DIV を駆動する MMCM

• BUFGCE または BUFGCE_DIV を駆動する PLL

図 2-26 に、 SerDes を使用した通常のコンポーネントモードの受信および送信のクロッキングトポロジを示します。


図 2-26: コンポーネントモードのクロッキング回路

ISERDESE3

D

CLK_B

CLKDIV

FIFO_RD_EN

CLK

RST

Q[7:0]

FIFO_RD_CLK FDRE

D

C

Q

Capture deserialized data in internal logic

FDRE

D

C

Q

OSERDESE3

D[7:0]

CLK_DIV

CLK

OQ

RST

MMCM

(e.g.,

CLKOUT0)

BUFGCE_DIV

BUFGCE_DIVIDE = 2 or 4

RX Data IOB

VCC

GND

Transmit deserialized data

in internal logic

GND

TX Data

IOB

IS_CLK_INVERTED=0

IS_CLK_B_INVERTED=1

To Fabric

BUFG or

BUFCE_DIV (BUFGCE_DIVIDE = 1)

X16048-042117





受信回路では、 ISERDESE3 は FIFO を有効にして設定されます (属性 FIFO_ENABLE = TRUE)。シリアライズされた

入力データは、 ISERDESE3 の CLK/CLK_B ピンに接続された高速クロックを使用して、 ISERDESE3 にキャプチャさ

れます。この高速クロックは、 BUFGCE を駆動するクロック兼用 I/O から供給されます。デシリアライズされた

データは、高速クロックを分周したクロックで読み出されます。この分周は、デシリアライズされる幅 (SerDes の属

性 DATA_WIDTH) に対応する分周係数を使用して実行されます。たとえば、 DATA_WIDTH = 8 に設定し、 DDR 伝送

を想定すると、クロックは 4 で分周されます。図 2-26 の回路では、 BUFGCE_DIV を使用して分周を実行していま

す。分周されたクロックは、 ISERDESE3 の CLKDIV および FIFO_RD_CLK の両方に接続されます。代替手段では、

ISERDESE3 の FIFO を無効 (属性 FIFO_ENABLE = FALSE) にしたキャプチャ回路を使用します。その配置 (示してい

ない) では、 FIFO_RD_CLK 信号を接続しないようにする必要がありますが、 CLKDIV 信号はそのまま所定の位置に

接続する必要があります。デシリアライズされたデータは、内部で自動的に生成された分周クロックを使用して

ISERDESE3 から出力されます。このモードでは、 Vivado デザインツールを使用してスタティックタイミング解析

を実行すると、この内部で生成された分周クロックに対する ISERDESE3 の読み出しタイミングを表示できます。

また、コンポーネントモードの送信回路を図 2-26 に示しています。パラレル (デシリアライズされた) 送信データ

は、分周クロックを使用して OSERDESE3 のデータ入力でサンプリングされます。この分周クロックは、

OSERDESE3 の CLKDIV 入力に供給する必要があります。 ISERDESE3 と同様に、この分周クロックは、

BUFGCE_DIV を使用して生成するか (図参照)、別の方法として MMCM または PLL を使用して生成できます。シリ

アライズされたデータは、 OSERDESE3 の CLK 入力に接続して供給される高速クロックを使用して、 OSERDESE3

から出力されます。 ISERDESE3 と OSERDESE3 の代わりに IDDRE1 と ODDRE1 を使用する場合 (デシリアライズさ

れる幅が 2 の場合) は、 CLK 入力を高速グローバルクロックに接続します。分周クロックは不要です。図 2-26 には

示していませんが、 IOB と SerDes 間で、 IDELAYE3 を受信回路に追加し、 ODELAYE3 を送信回路に追加することも

できます。

図 2-26 では、クロックスキューを小限に抑えるために MMCM が出力する 1 つのクロックソースで BUFG と

BUFGCE_DIV を駆動しています。この場合、クロックスキューは Vivado で解析されます。

注記: BUFGCE_DIV を使用する場合、分周クロックのアライメントは確約されません。ファブリックロジックを

BUFGCE_DIV で駆動するのはこのためです。

図 2-27 のような状況では、 MMCM から複数のクロック出力が必要です。複数の MMCM 出力を使用することでス

キューが生じるため、クロックスキューの要件を満たすのが困難になります。クロックスキューを正しく計算する

ために、クロックバッファーごとに CLOCK_DELAY_GROUP を定義します。

set_property CLOCK_DELAY_GROUP <Clock Delay Group Name> [get_nets-of_objects [get_pins <BUFG CLKOUT1 Instance>/O] ]

set_property CLOCK_DELAY_GROUP <Clock Delay Group Name> [get_nets-of_objects [get_pins <BUFG CLKOUT2 Instance>/O] ]


図 2-27: MMCM からの複数のクロック出力

CLKOUT0

CLKOUT1

CLKDIV

CLK

To FabricBUFG

BUFG

BUFG

OSERDES

MMCM

X19017-071617





TIME モードで IDELAY を使用する場合、 CLK 入力 (IDELAY) には ISERDES の低速分周クロック (CLKDIV) を接続

します (図 2-28)。 ODELAY の場合も同様に、 CLK (ODELAY) には CLKDIV (OSERDES) を接続します。

IDELAYCTRL の基準クロックは TIME モードで使用しているすべての IDELAY および ODELAY の基準クロックで、

通常は異なるクロックソースです。各ニブルは 1 つの IDELAYCTRL によって制御されるため、正しい遅延を維持す

るには同じニブル内のすべての IDELAY および ODELAY で REFCLK_FREQUENCY を REFCLK に接続されたクロッ

クの周波数に設定する必要があります。

コンポーネントモードを使用する双方向シグナリング

同じバンク内にある 52 本のすべてのピンは、同じコンポーネントプリミティブを使用して双方向動作が可能です。

トライステートがサポートされている双方向信号の場合、出力とトライステートパスでは、 148 ページの

「ODDRE1」で説明したソリューションを使用します。 IOBUF の T 入力を駆動するトライステートパスは

FDCE/FDPE/FDRE/FDSE などのシンプルなレジスタ付き出力をサポートしていません。トライステートパスの

FDCE/FDPE/FDRE/FDSE のレジスタは内部ロジックにインプリメントされます。


図 2-28: ISERDES と IDELAY を使用する場合のクロッキング接続 (TIME モード )





OSERDES を使用するデザインとして、図 2-29 に IDELAY と ODELAY を使用した双方向ピンの例を示します。

OSERDES は IOBUF の T 入力に対して組み合わせトライステート制御のみをサポートします。

注記: 双方向インターフェイスを使用している場合、遅延のカスケードは使用できません。それ以外のすべてのソ

リューションには、「ネイティブプリミティブ」を使用する必要があります。

双方向サポートは I/O ごとに異なります。表 2-19 に、推奨される双方向ロジックを示します。非サポートの場合、

Vivado ツールは追加の I/O からリソースを借用できます。


図 2-29: IDELAY/ODELAY と ISERSDES および OSERDES を使用した双方向シグナリング

D

CLK

CLK_B

CLKDIV

BUFG

BUFGCE_DIV

DATAIN DATAOUT

CLK

REFCLK

IDELAYREFCLK_FREQUENCY = Freq of IDELAYCTRLDELAY_FORMAT = TIME

IDELAYCTRL

ISERDESE3

See DS

FREFCLK limits

÷ 2,4

IS_CLK_INVERTED=0

IS_CLK_B_INVERTED=1

Bidirectional

Pin

DATAOUT DATAIN

CLKQ

T T_OUT

CLK

CLKDIV

ODELAYREFCLK_FREQUENCY = Freq of IDELAYCTRLDELAY_FORMAT = TIME

OSERDESE3

MMCM

Clock

IOBUF

I

O

IO

T

T (Combinatorial)

X19512-051319

表 2-19: I/O バンクによる双方向サポート

入力データパス出力データパストライステート制御 I/O バンク

ファブリックロジックファブリックロジックファブリックロジック HRIO/HDIO/HPIO

IFD OFD ファブリックロジック HRIO/HDIO/HPIO

IFD OFD OFD HDIO

IDDRE1 ODDRE1 ファブリックロジック HRIO/HPIO

IDDE1 ODDRE1 ODDRE1 HRIO/HPIO





ニブル内でのネイティブモードと非ネイティブモードの I/O の混在

191 ページの「RXTX_BITSLICE」で説明したように、 BITSLICE_CONTROL は、ニブル内の 1 つ以上のビットスラ

イス (RX_BITSLICE/TX_BITSLICE または RXTX_BITSLICE) に接続され、ビットスライス I/O の位置は、専用制御バ

ス接続によって決定されます。

ネイティブモードのニブル内に、未使用の I/O ビットスライスがある場合、その他の I/O を任意の位置に配置 (混在)

できます。 I/O バッファーは通常の方法で接続されるため、デザインでは特別な接続は不要です。 SelectIO コンポー

ネントプリミティブ (IFD/OFD、 IDDR/ODDR、 IDELAY/ODELAY、 ISERDESE3/OSERDESE3) はすべてネイティブ

モードのニブル内で混在させて利用できます。

たとえば、 TX_BITSLICE (ネイティブ) が既に含まれているニブル内に IDELAY/ODELAY (コンポーネント ) を配置す

るには、 IODELAY_GROUP 制約と配置制約を遅延エレメントに使用します。 IDELAYCTRL エレメントを、混在さ

せたコンポーネントモードの IDELAYE3/ODELAYE3 インスタンスに関連付けないようにする必要があります。これ

は、ネイティブモードの BITSLICE_CONTROL が、ニブル内で遅延キャリブレーションを実行するように既に設定

されているためです。 Vivado Design Suite を使用して混在した遅延を実装するには、 BITSLICE_CONTROL インスタ

ンスおよびニブル内で混在させるコンポーネントモードの各 IDELAYE3/ODELAYE3 プリミティブインスタンスの

両方に、 IODELAY_GROUP 制約を配置します。次の構文を使用します。

set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells BITSLICE_CONTROL_INST]set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells COMPONENT_MODE_DELAY_INST]

各ニブルは、同じニブル内の BITSLICE_CONTROL または IDELAYCTRL に対応する IODELAY_GROUP を必要とし

ます。各ニブルには IDELAYCTRL または BITSLICE_CONTROL が 1 つしか含まれないため、 1 つの

IODELAY_GROUP からの IDELAY/ODELAY しか含むことができません。

BITSLICE_CONTROL に接続された REFCLK の周波数は、 IDELAYE3/ODELAYE3 プリミティブのインスタンスの

REFCLK_FREQUENCY 属性で指定します。 DELAY_VALUE で設定した遅延が正しくキャリブレーションされるよう

にするには、ニブル内のすべての IDELAYE3/ODELAYE3 プリミティブが REFCLK の周波数と一致している必要があ

ります。 BITSLICE_CONTROL からの VTC_RDY 信号は、混在ニブル内のネイティブおよび非ネイティブのすべて

の遅延のキャリブレーションが完了したことを示します。

ネイティブモードの遅延とコンポーネントモードの遅延が混在しない場合、 BITSLICE_CONTROL に対して

IODELAY_GROUP 制約を指定する必要はありません。

ISERDES3 OSERDESE3 ファブリックロジック HRIO/HPIO

ISERDES3 OSERDESE3 OSERDESE3 非サポート

表 2-19: I/O バンクによる双方向サポート (続き)

入力データパス出力データパストライステート制御 I/O バンク





図 2-30 に、混在モードのバイトの例を示します。


図 2-30: 混在モードのバイトの例

RX_BITSLICE

BITSLICE

RX_BITSLICE

BITSLICE

TX_BITSLICE

BITSLICE

0

1

5

4

3

2

IDELAY6

IO

IBUF

PAD6

PAD7

PAD8

PAD9

PAD10

PAD11

PAD12

IBUFDS

IO IB

IBUFDS

IO IB

I

OBUFDS

O

OB

Upper

BITSLICE_CONTROL

ODELAY

IDELAY

BITSLICE

TX_BITSLICE

TX_BITSLICE

0

1

2

3

4

5

IO

IBUF

I O

OBUF

PAD0

PAD1

PAD2

PAD3

PAD4

PAD5

I OOBUF

I O

OBUF

I O

OBUF

Lower

BITSLICE_CONTROLPLL_CLK

PLL_CLK

PLL

CLKOUTPHY

Byte

ISERDES

OSERDES

BUS_CONTROL

BUS_CONTROLVTC_RDY

VTC_RDY

RDY

X16055-022216





図 2-30 に示した混在ニブルの XDC 制約の例を次に示します。

set_property IODELAY_GROUP UPPER_GROUP [get_cells UPPER_BITSLICE_CONTROL_INST]set_property IODELAY_GROUP UPPER_GROUP [get_cells UPPER_RXBIT_0/IDELAYE3]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_BITSLICE_CONTROL_INST]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_RXBIT_0/IDELAYE3]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_TXBIT_0/ODELAYE3]set_property PACKAGE_PIN PAD12 [get_ports UPPER_RXBIT_0]set_property PACKAGE_PIN PAD11 [get_ports UPPER_TXOUT_0_N]set_property PACKAGE_PIN PAD10 [get_ports UPPER_TXOUT_0_P]…set_property PACKAGE_PIN PAD3 [get_ports LED_OUT]set_property PACKAGE_PIN PAD2 [get_ports LOWER_RX_BIT_0]set_property PACKAGE_PIN PAD1 [get_ports LOWER_TX_BIT_0]

図 2-30 の例についての注意事項を説明します。

• 上位ニブル

° 下位ビットスライスの位置 0 には、 1 つの入力差動ストローブ/クロックがあり、パッド 6 および 7 を使用

しています。これは、ネイティブプリミティブの RX_BITSLICE (DATA_AND_CLOCK) を使用してキャプ

チャされます。

° ビットスライスの位置 2 (RX_BITSLICE) および 4 (TX_BITSLICE) には、さらに 2 つのネイティブモードの

プリミティブ DATA ビットスライスがあり、それぞれ差動 I/O を使用しています。

° パッド 12 の上位ビットスライスの位置 6 には、内部ロジックを直接駆動する混在させた 1 つのコンポーネ

ントプリミティブ IDELAYE3 があり、シングルエンド IBUF を使用しています。

° XDC 制約は、 UPPER_GROUP という名前の IODELAY_GROUP を定義して、コンポーネントプリミティブ

IDELAYE3 と、上位 BITSLICE_CONTROL インスタンスをグループ化します。

° 上位ニブル内の 7 つの I/O パッドは、すべて使用されています。

• 下位ニブル

° ネイティブプリミティブの 2 つの TX_BITSLICE が、 2 つの下位ビットスライスの位置 4 および 5 にあり、

パッド 4 および 5 でシングルエンド OBUF を駆動します。

° 2 つの混在コンポーネントプリミティブの遅延が、下位ニブルにあります。 1 つは、位置 1 で ISERDESE3

を駆動する IDELAYE3、もう 1 つは、位置 0 で ODELAYE3 を駆動する OSERDESE3 です。

° もう 1 つの非ネイティブ I/O が、下位ニブルにあります。信号 LED_OUT は、どの I/O ロジックエレメント

も使用せずに、 I/O を直接駆動します。これは、 LOC 制約を使用して I/O を適切なパッケージピンに配置

することによって実現されます。

° XDC 制約は、 LOWER_GROUP という名前の IODELAY_GROUP を定義して、コンポーネントプリミティ

ブの ODELAYE3 および IDELAYE3 と、下位 BITSLICE_CONTROL インスタンスをグループ化します。

° 下位ニブル内の 6 つの I/O パッドのうち、 5 つが使用されています。別の I/O を未使用のパッド 2 に配置す

ることも可能です。これは、対象の I/O が SelectIO バンクの組み合わせ規則に適合している場合に限り、

XDC の例の LED_OUT で実行しているように適切な PACKAGE_PIN プロパティを適用することによって可

能です。

° PLL を使用し、 PLL_CLK 専用パスを用いて、上位 BITSLICE_CONTROL および下位 BITSLICE_CONTROL

の両方にマスタークロックを供給します。このクロックは、混在コンポーネントモードの

IDELAYE3/ODELAYE3 プリミティブ (およびネイティブモードの遅延) に対して BISC の基準クロックとし

て使用されるため、このクロックの周波数を、 REFCLK_FREQUENCY 属性でコンポーネントプリミティブ

の遅延インスタンスごとに設定する必要があります。コンポーネントプリミティブの IDELAYCTRL エレ

メントを、このバイト内のコンポーネントプリミティブの遅延インスタンスに関連付けないようにする必

要があります。





° 2 つの BITSLICE_CONTROL からの VTC_RDY 信号は、 2 つのニブルの BISC が完了したことを伝えます。

これは、コンポーネントプリミティブの IDELAYCTRL RDY 信号が非混在コンポーネントプリミティブの

ニブルに関して伝えるのと同じ機能です。

ネイティブプリミティブ

ネイティブプリミティブは基本的な構造であり、これを基にコンポーネントプリミティブが作成されます。コン

ポーネントプリミティブはネイティブプリミティブ固有の設定を使用して、以前の FPGA ファミリからの同じ機能

を提供します。ネイティブプリミティブを使用することで、高速で動作し、コンポーネントプリミティブで構築し

たものよりもさらに複雑なコンポーネントインターフェイスを構築できます。ネイティブプリミティブを使用した

インターフェイスロジックの生成プロセスを簡単にするために、ザイリンクスは High Speed SelectIO Wizard

(HSSIO-Wiz) を開発しました。

RXTX_BITSLICE

この基本プリミティブは、レシーバー、トランスミッター、または双方向回路として使用できます。このプリミ

ティブを基に RX_BITSLICE および TX_BITSLICE が生成されます。

RXTX_BITSLICE には、入力パスと出力パスの両方が含まれています。入力遅延および出力遅延は、入力と出力パ

スに含まれており、 BITSLICE_CONTROL、出力パス上の 4:1 または 8:1 用のシリアライズロジック、および入力パ

ス上の 1:4 または 1:8 用のデシリアライズロジックによって、 VT の変動に対して継続的に補正できます。入力パス

には、汎用インターコネクトロジック内の別のクロックドメインへの受信データの接続を可能にする深さが浅い

FIFO も含まれています。図 2-31 に RXTX_BITSLICE のブロック図を示します。


図 2-31: RXTX_BITSLICE のブロック図

Output

Delay

Output

Registers

8:1/ 4:1

Serialization

Transmission Clocks

from

BITSLICE_CONTROL

Delay Control

from

BITSLICE_CONTROL

Data in from Logic

3-state control

Possible

Loopback

Input

Delay

Input

Registers1:8/ 1:4

Deserialization

8-deep

FIFO

Delay Control

from

BITSLICE_CONTROL

ReceiverClocks

from

BITSLICE_CONTROL

FIFO control and

clocking from

BITSLICE_CONTROL

Data to

Logic

X16329-080816





入力および出力遅延ライン

入力および出力遅延はそれぞれ 512 タップの深さです (1 タップの遅延は UltraScale デバイスのデータシート [参照 2]

で TODELAY_RESOLUTION として示されている )。遅延エレメントは、 RIU インターフェイスを介して

BITSLICE_CONTROL から制御するか、 RXTX_BITSLICE の遅延制御信号 (CLK、 CE、 INC、 LOAD、

CNTVALUEIN[8:0]、 CNTVALUEOUT[8:0]、 RST_DLY、および EN_VTC) を使用してインターコネクトロジックから

直接制御できます。

遅延ラインは、 TIME および COUNT の 2 つのモードで使用できます。初期遅延 (DELAY_VALUE) は、 TIME モード

では ps で指定され、 COUNT モードではタップで示されます。 TIME モードを使用した場合、ビルトインセルフ

キャリブレーション (BISC) コントローラーが遅延ラインを調整および維持します。

遅延ラインのカスケード接続

RXTX_BITSLICE にはないが RX_BITSLICE で利用できる機能に、カスケード接続があります。この機能によって、

TX_BITSLICE の使用されていない出力遅延ラインを RX_BITSLICE の入力遅延ラインにカスケード接続できます。

その結果、 2 倍の長さの遅延ラインでデータが RX_BITSLICE デシリアライザーレジスタに渡されます。 1 つの遅延

ラインは 512 タップです。入力および出力遅延ラインの両方をカスケード接続すると、利用可能な遅延の長さを

2 倍にできます。この機能は、 254 ページの「拡張遅延制御信号」の RX_BITSLICE で詳しく説明しています。

トライステート制御

RXTX_BITSLICE のトランスミッター側、つまり TX_BITSLICE は、 IOB 内にある出力バッファーをトライステート

制御する 2 つの機能を提供します。トライステート制御する 2 つの方法は、チャネルごとのブロックトライステー

トと、シリアルストリームトライステートにおけるニブルベースのビット単位トライステートです。

各 RXTX_BITSLICE、つまり各 TX_BITSLICE には T 入力があります。この入力は、 IOB 内にある出力バッファーの

T 入力に対する、 FPGA ロジック内で生成されたトライステート信号の組み合わせフィードスルーです。これは、シ

リアル出力がビット周期間トライステート制御されるため、ブロックトライステートと呼ばれます。シリアル出力

をシリアルストリーム内の指定ビットでトライステート制御しなければならない場合、 BITSLICE_CONTROL の

TBYTE_IN[3:0] 入力と TX_BITSLICE_TRI を組み合わせて使用する必要があります。 TX_BITSLICE_TRI の出力は、

TX_BITSLICE を経由して出力バッファーのトライステート入力へ接続されます。

TX_BITSLICE_TRI の出力は、ニブル内のすべての TX_BITSLICE へ接続可能なシリアルストリームで、そしてこの

ようにすべてのトライステート出力バッファー入力へ接続されます。 BITSLICE_CONTROL の TBYTE_IN 入力で書

き込まれる 4 つのビットによって、シリアルストリームにおけるトライステート制御の存在を判断します。詳細は、

266 ページの「TX_BITSLICE_TRI」にあるトライステートに関する説明を参照してください。

FIFO

各 RXTX_BITSLICE のレシーバー、つまり RX_BITSLICE には 8 段の浅い FIFO が備わっています。

デシリアライズされた 4 ビットまたは 8 ビットデータは、 FIFO_WR_CLK ドメインを使用してビットスライスで生

成されたクロック (FIFO_WR_CLK) で FIFO に書き込まれます。

FIFO は、デシリアライズされた 4 ビットまたは 8 ビットデータを FIFO_WR_CLK の立ち上がりエッジで書き込みま

す。また、 FPGA ロジック側から一部 FIFO ステータス信号が取得された後に読み出されます。このように、 FIFO は

クロック乗せ換えエレメントとしての役割を担います。 FIFO の詳細は、 201 ページの「FIFO の機能」を参照してく

ださい。





RXTX_BITSLICE レシーバー機能

レシーバーのセットアップ

図 2-32 に示すように、レシーバーのセットアップは、 FIFO にパラレルデータを書き込む一連のデシリアライザー

レジスタに接続する入力遅延エレメントと、クロック生成ロジックに分かれます。

入力遅延ラインは常に信号入力パスにあります。入力遅延が不要なときは、遅延値を 0 に設定してください。デシ

リアライザーレジスタは、 1:2、 2:4、および 4:8 の 3 つのステージに分割されます。ここから FIFO 入力が書き込ま

れます。レジスタステージおよび FIFO 書き込み側に必要なすべてのクロックは、クロック生成ロジックで生成さ

れ、 BITSLICE_CONTROL 出力によって供給されます。 BITSLICE_CONTROL の BISC コントローラーは、データに

対するクロックの調整およびアライメント用クロックを使用します。これは、「BITSLICE_CONTROL」の「ネイ

ティブモードでのクロッキング」で詳細に説明しています。

データ転送クロックを用いたデータキャプチャを想定します。

• 転送クロックはニブルの BITSLICE_0 に接続する必要があります。これらは、 QBC または DBC と呼ばれる入力

です。

• 転送クロックは、 BITSLICE_0 を経由して BITSLICE_CONTROL に渡されます。

• BITSLICE_CONTROL 内のクロックジェネレーターは、データビットのキャプチャと FIFO への書き込みに必

要なクロックを生成します。

• BITSLICE_CONTROL には、その PLL_CLK 入力に適用するマスタークロックまたは基準クロックも必要です。

一般に、低ジッターおよび高性能を実現するために、このクロックは I/O バンクの後ろの領域にある 2 つの PLL の

うち 1 つで生成されます。 PLL の CLKOUTPHY 出力は、クロックバッファーなしの BITSLICE_CONTROL の

PLL_CLK 入力へ接続する必要があります。ソース同期システムの場合、そのクロックの周波数はキャプチャデータ

のビットレートに相当します。

• データは、受信した転送クロックを使用してデシリアライザーでキャプチャされ、デシリアライズされたデー

タが FIFO に書き込まれます。

• FIFO へのデータ書き込みに使用したクロックは、 FIFO_WRCLK_OUT として FIFO ロジックに供給されます。

各 RXTX_BITSLICE には FIFO_WRCLK_OUT ピンが備わっていますが、その信号はニブルの BITSLICE_0 でし

か利用できません。


図 2-32: レシーバーのブロック図

Q[7:0]

1:2 2:4 4:8 FIFO

Clock generation

InputClock passed to BITSLICE_CONTROL

Delay Line

Master clock for delay

line tuning

FIFO_RD_EN

FIFO_RD_CLK

FIFO_WRCLK_OUT

Master clock from

BITSLICE_CONTROL

Loopback

X16330-072216





• FIFO_WRCLK_OUT は、 FPGA 内に設計されたロジックのクロックとして、あるいは FIFO の読み出しクロック

として PLL または MMCM の代わりに使用できます。このために、 FIFO_WRCLK_OUT は BUFG クロックバッ

ファーを経由して渡されます。

データは、内部 FIFO 書き込みクロックの各立ち上がりエッジで FIFO に書き込まれ、 FPGA ロジックへの

FIFO_WRCLK_OUT として反映されます。 FIFO 書き込みポインターは 0 から 7 まで実行し、その後ループバックし

て FIFO に新しいデータが書き込まれます。

次に、キャプチャデータとデシリアライズされたデータを FIFO から読み出す条件を示します。

• FIFO からデータを読み出すには、読み出しクロック (FIFO_RD_CLK) が必要です。このクロックの周波数は

FIFO_WRCLK_OUT クロックと同じ必要があり、位相は不明です (メソ同期)。このため、必要な場合または望

ましい場合は、 FIFO_WRCLK_OUT を FIFO_RD_CLK として使用できます。

• FIFO からデータを読み出すための 2 つ目の条件は、 FIFO_RD_EN 入力が High であることです。

注記: FIFO_RD_EN が Low に保持されると、読み出しポインターは停止します。書き込みクロックが継続

していると想定すると、書き込みポインターはインクリメントを続けるため、通常は FIFO_WRCLK_OUT

の 8 クロックサイクルごとに FIFO_EMPTY が発生します。ただし、この 8 サイクル動作は保証されたもの

ではありません。 FIFO_RD_EN 回路は、 FIFO_EMPTY の初のディアサートを使用する必要があります。

• FIFO 書き込みおよび読み出しポインターが同じ場合、つまり書き込みと読み出しが FIFO 内の同じ位置にアク

セスすると、 FIFO_EMPTY パルスが生成されます。このパルスは FIFO_RD_CLK と同期し、 RXTX_BITSLICE

の FIFO_EMPTY ピンにステータスが現れるまで FIFO_RD_CLK の 2 サイクル要します。

次に、 RXTX_BITSLICE の FIFO での有効な動作例を示します。

1. FIFO_RD_CLK を FIFO に適用します。

2. 反転してレジスタに格納された FIFO_EMPTY 信号 (FIFO_RD_CLK で操作) を使用します。

3. この出力を使用して、 FIFO_RD_EN 入力で FIFO を有効にします。

次の手法により、初のデータが FIFO に書き込まれ、そのデータが読み出された後に、 FIFO 読み出しポインター

により FIFO で _EMPTY ステータス信号が生成されることはなくなります。

1. 開始時点で、書き込みおよび読み出しポインターは 0 です。

2. FIFO_EMPTY ステータス信号は High で、 FIFO が空であることを示します。

3. FIFO が無効のため、読み出しポインターが停止します。

4. 初のデータが書き込まれると、非エンプティ状態になります。

5. 非エンプティステータスは、読み出しクロックの 2 サイクル後に、アプリケーションで利用できます。つまり、

書き込みは読み出し前に 2 クロックサイクル間実行されます。

6. FIFO_RD_CLK で動作する FIFO_EMPTY をレジスタを経由して使用し、 1 サイクル追加の FIFO_RD_CLK を必

要とする FIFO を有効にします。これで、書き込みは読み出し前に 3 クロックサイクル間実行されます。

7. FIFO に対するデータの書き込みと読み出しが実行される限り、 FIFO_EMPTY でエンプティステータスが示さ

れることはありません。

次の 2 つのユースケースが適用されます。

° FIFO_RD_EN はそのままにします。これは FIFO_EMPTY 信号でのみ制御されます。

° アプリケーションで FIFO からのデータを無視する必要がある場合、アプリケーションのキャプチャレジ

スタを無効にしてください。





FIFO を再度有効にするには、 FIFO_EMPTY がパルスされる (Low-High-Low) まで待機して FIFO_RD_EN を適用しま

す。これは、手順 2 以降の一連の手順に従います。

必要な周波数の計算

例 1

• 1250Mb/s で動作するソース同期の DDR インターフェイス (データとクロック )。

° 転送クロックを受信するビットスライスの場合、 RX_DATA_TYPE = DATA_AND_CLOCK

• 1250Mb/s で 625MHz の転送クロックとなる。

° このクロックを使用してデータビットをキャプチャする。連続するクロックを PLL クロック入力としてオ

プションで使用できる。

• BITSLICE_CONTROL には、受信信号のデータレートに相当する PLL_CLK の 1 クロックが必要。

° PLL は 1250MHz クロックを BITSLICE_CONTROL に供給する必要がある。

• 8 ビットで使用されるレシーバーには式 2-4 に示す FIFO_RD_CLK が必要。

転送クロック/4 = 156.25MHz 式 2-4


転送クロック/2 = 312.5MHz 式 2-5

例 2

• 1250Mb/s で動作する非同期インターフェイス (データ専用)。

° RX_DATA_TYPE = SERIAL

• PLL または MMCM がクロックを供給する必要がある。

• 1250Mb/s データをサンプリングするために、 625MHz の DDR クロックが必要。

° PLL/MMCM は 625MHz クロックを BITSLICE_CONTROL に供給する必要がある。


DDR (PLL/MMCM) クロック/4 = 156.25MHz 式 2-6


DDR (PLL/MMCM) クロック/2 = 312.5MHz 式 2-7

ネイティブ入力遅延タイプの使用

FIXED モード

DELAY_TYPE 属性を FIXED に設定すると、入力遅延ライン全体の固定遅延が選択され、遅延値が DELAY_VALUE

および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定すると、遅延ラインに読み

込まれる値は ps 単位になります。 DELAY_FORMAT を COUNT に設定すると、遅延ラインに読み込まれる遅延値は

タップ数単位になります。


される時間 (ps) になるように、 RXTX_BITSLICE.EN_VTC を High にする必要があります。

• DELAY_FORMAT を COUNT に設定した場合、 RXTX_BITSLICE.EN_VTC を Low にする必要があります。

COUNT モードでは、遅延は電圧および温度に対して補正されません。





VARIABLE モード





は、 UPDATE_MODE 属性によって変わります (図 2-33 参照)。すべての自動調整機能を停止させるために、

RXTX_BITSLICE.EN_VTC ピンは遅延変更コマンドが実行されている間 Low を保持する必要があります。

TIME モードを使用して遅延ラインをインクリメント /デクリメントする場合は、次のようにします。

1. RXTX_BITSLICE.EN_VTC ピンをディアサート (Low) します。



4. 10 CLK サイクル以上待機します。

5. RXTX_BITSLICE.EN_VTC ピンをアサートします。

COUNT モードでは、RXTX_BITSLICE.EN_VTC は常に Low になります。前述の TIME モードの手順 (手順 2 ～手順 4)

を使用してください。

表 2-20: RXTX_BITSLICE 制御ピン (DELAY_TYPE = VARIABLE の場合)

EN_VTC CLK LOAD CE INC タップの設定

1 1/0 X X X

サポートされない。 LOAD、 CE、および INC

がアクティブである場合、 EN_VTC を Low に

する必要がある。

0 0 X X X 変更なし

0 1 0 0 X 変更なし

0 1 0 1 1 現在値 +1 タップ(1)

0 1 0 1 0 現在値 -1 タップ(1)

0 1 0 0 0 変更なし

注記:1. 値は、 UPDATE_MODE 属性によって変わります。図 2-33 を参照してください。



X17477-072516





図 2-33 についての注意事項を説明します。

• クロックイベント 7 の立ち上がりエッジで、 CE および INC は共に High です。 CE 信号のみが 1 クロックサイ

クル間 High になるのに対して INC 信号は 2 クロックサイクル間 High となるため、現在のタップは 1 つインク

リメントされます。 UPDATE_MODE = ASYNC です。新しい設定は Val_x+1 で表されます。

• クロックイベント 13 の立ち上がりエッジで、 CE は High、 INC は Low で、遅延ラインは 1 タップデクリメン

トされます。 DATAOUT の位置は再び初に読み込まれた値となります。

• クロックイベント 19 の立ち上がりエッジで、 CE および INC は共に High です。 CE 信号が 1 クロックサイクル

間のみ High になるのに対して INC 信号は 2 クロックサイクル間 High となるため、現在のタップは 1 つインク

リメントされます。 UPDATE_MODE = ASYNC です。新しい設定は Val_x+1 で表されます。

VAR_LOAD モード

DELAY_TYPE 属性を VAR_LOAD に設定すると、遅延ラインは、 CE 入力と INC 入力を使用して変更できます。もし

くは、 CNTVALUEIN、 CNTVALUEOUT、および LOAD ピンを使用して遅延ラインタップの選択を並行して読み込

むことができます。 COUNTVALUEIN/OUT バスで遅延ラインが動的に変更可能である間、遅延ラインは CE 入力と

INC 入力によりタップ単位で変更されます。つまり、遅延ラインのタップに対する CNTVALUEIN 入力に現れる値を

読み込む際、ある遅延ラインタップ設定値から完全に異なる値に変更できます。




注記:

• INC/CE 入力ピンを使用して遅延ラインをインクリメントまたはデクリメントするときは、 VARIABLE モードの

説明を参照してください。

• 遅延ラインを変更する値を計算するための VAR_LOAD の手順は、 IDELAY および ODELAY で異なります。

• 遅延ラインを変更するための VAR_LOAD の手順は、 TIME および COUNT モードで異なります。


(図 2-21 参照)。

1. BITSLICE_CONTROL の DLY_RDY が High になったら、BITSLICE_CONTROL の EN_VTC を High にする必要が

あります。

2. BITSLICE_CONTROL の VTC_RDY が High になったら、RXTX_BITSLICE の EN_VTC を Low にして遅延ライン

を変更します。







9. 読み込みを繰り返す場合は、 5 クロックサイクル待機してから手順 7 に戻ります。






11. RXTX_BITSLICE.EN_VTC を再び High にします。



1. BITSLICE_CONTROL の DLY_RDY が High になると、 RXTX_BITSLICE の EN_VTC は Low に保持されます。






7. 読み込みを繰り返す場合は、 5 クロックサイクル待機してから手順 5 に戻ります。

遅延ラインに書き込む新しい値を計算するには、次を認識しておく必要があります。

• 遅延ラインには 512 タップあり、これは少なくとも 1250ps に相当します。

• シングルタップの遅延範囲は、 UltraScale デバイスのデータシート [参照 2] で指定されています。

• FPGA が .bit ファイルでコンフィギュレーションされ、ニブルごとの BISC エンジンが動作するまで、遅延ラ

インはキャリブレーションされません。このため、 FPGA におけるシングルタップの実際の遅延は不明です。

• TIME モード

° デザイン属性での初期 DELAY_VALUE は、 ps で指定します。

° 初期遅延設定は、タップ数として表される値を遅延ラインに書き込むことで変更できます。

• BISC プロセスは、入力遅延ラインのタップを使用して、レシーバーの初のデータキャプチャフリップフ

ロップに達する前にデータとクロックパス間の遅延差を解消します。この遅延は Align_Delay と呼ばれます。

このプロセスにより、 BISC はクロックをデータに揃えます。

• Align_Delay は 45 ～ 65 タップの範囲です。平均は、 50 ～ 54 タップです。

• 入力遅延ラインにすべて 0 または報告された Align_Delay よりも少ないタップ総数を書き込むと、調整された

Align_Delay に影響がおよびます。

• 出力遅延ラインに Align_Delay はありません。

• BISC プロセスは、電圧や温度の変化に対応するために常にバックグランドで実行されています。

• COUNT モード

° デザイン属性での初期 DELAY_VALUE は、タップで指定します。

° BISC の手順は使用されず、実際のタップ遅延値は不明です。

° BISC が実行されないため、遅延ラインに対して電圧および温度は補正されません。

° 遅延ラインは 512 タップ以上の遅延として使用する必要があります。

° 計測値および調整値はタップで計算する必要があります。次に例を示します。

- データアイの計測値は 450 タップで表されます。

- 2 つのデータアイ間のジッターは 31 タップで表されます。





DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が COUNT の場合、遅延ラインのタップの深さまたは総数のみ

が重要となるため (UltraScale デバイスの場合は 512)、遅延値はベアメタルモードで使用されます。

つまり、これは、 COUNT モードを使用するデザインが考慮しなければならない唯一のパラメーターということにな

ります。計測されたデータ、クロック、またはストローブアイの値は、これが表す遅延ではなくタップ総数として

表されます。このため、シングルタップと、遅延ラインで提供されるユーザーが利用可能な全 512 タップの遅延を

計算する必要はありません。

DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME の場合、新しい遅延時間を遅延ラインに設定するには、

Align_Delay を計測して、シングルタップ遅延を計算する必要があります。 2 つの入力遅延ラインからシングルタッ

プの遅延値を計算します。

• シングルエンド入力を使用する場合、入力バッファー (IBUF) を備えた各入力パッドの後ろには、入力遅延ライ

ンとシリアル-パラレル変換エンジンを備えた RXTX_BITSLICE または RX_BITSLICE があるため (図 2-34)、シ

ングルタップ遅延を計算するには 2 つの入力が必要です。

• 差動入力を使用する場合は、シングルデータチャネル入力を利用してシングルタップ遅延を計算できます。

差動入力は 2 つのパッドを使用するため、 2 つの RXTX_BITSLICE をカバーします。通常の差動入力バッファー

(IBUFDS) を使用すると、 2 つのうち偶数の RXTX_BITSLICE が使用されます。差動出力を用いる差動入力バッ

ファー (IBUFDS_DIFF_OUT) を使用する場合、 2 つの入力パッドがカバーする両方の RXTX_BITSLICE を使用で

きます。これは、シングル差動データチャネルのシングルタップ値を計測するためのソリューションです

(図 2-34)。


図 2-34: 2 つのシングルエンドまたは 1 つの差動 RX チャネル

BITSLICE

CONTROL

RXTX_BITSLICE_1

TX_BITSLICE

RX_BITSLICE

2 single-ended channels or

1 differential channel, each

using two RXTX_BITSLICEs

RXTX_BITSLICE = RX + TX BITSLICE

RXTX_BITSLICE_0

RXTX_BITSLICE_2

TX_BITSLICE_TRI

X16955-121818





次の 2 つの IDELAYS 手順を使用して、 Align_Delay を計測し、シングルタップ遅延を計算します。

1. HDL デザインでは、偶数のビットスライスの場合 DELAY_VALUE を 0 に設定します。

2. HDL デザインでは、奇数のビットスライスの場合 DELAY_VALUE を 0 ではない、 700ps などのより大きな値に

設定します。

3. デザインをダウンロードして FPGA 内で実行する場合、両方の遅延ラインの CNTVALUEOUT を読み出し、得ら

れたタップ総数を一連のレジスタに格納します。

4. 偶数ビットスライスからのタップ値は Align_Value で、奇数ビットスライスからのタップ値は Total_Value と呼

ばれる遅延値の合計 (Align_Value と要求された値の和) です。

5. ここでの要求された遅延値は 700ps で、次の式 2-8 で表されます。

Total_Value – Align_Value = n タップ式 2-8

6. シングルタップの遅延は、次の式 2-9 で表されます。

奇数チャネル DELAY_VALUE/n タップ = シングルタップ式 2-9

7. 式 2-10 に、遅延ラインまたはタップで使用されるラインに書き込む新しい CNTVALUEIN 値を示します。

CNTVALUEIN = (必要な遅延/シングルタップ) + Align_Value 式 2-10

8. 遅延ラインの変更手順を使用して、この新しい値を遅延ラインに書き込みます。

別の方法として、入力遅延および出力遅延を使用してシングルタップ遅延と Align_Delay を計算します。

1. HDL では、入力遅延の DELAY_VALUE をある値に設定し、遅延 (INPUT_DELAY_CNT) を記録します。

2. HDL では、出力遅延の DELAY_VALUE をある値に設定し、遅延 (OUTPUT_DELAY_CNT) を記録します。

3. ODELAY には Align_Delay が必要ないため、各タップの遅延を即座に計算できます (式 2-11)。

DELAY_VALUE/OUTPUT_DELAY_CNT = シングルタップ [ps/タップ] 式 2-11

4. Align_Delay に必要なタップ数を式 2-12 に示します。

INPUT_DELAY_CNT – OUTPUT_DELAY_CNT = Align_Delay [タップ数] 式 2-12

5. CNTVALUEIN を必要に応じて設定できます (式 2-13)。

CNTVALUEIN = (必要な遅延/シングルタップ) + Align_Delay 式 2-13

ヒント : IBUFDS_DIFF_OUT を使用する場合、両方の RXTX_BITSLICE または両方の RX_BITSLICE を用いてデータ

をキャプチャできます。偶数スライスが差動データチャネルの P 側をキャプチャし、奇数スライスが N 側をキャプ

チャします。 FPGA ロジック内の N 側のデータを使用するには、ビットスライスのデータ出力を反転します。





FIFO の機能

FIFO は、 FIFO_RD_CLK、 FIFO_RD_EN、 FIFO_EMPTY、および FIFO_WRCLK_OUT 信号によって制御されます。

FIFO からのデータは Q[7:0] ピンから利用できます。 FIFO のビヘイビアーを制御する属性は、 RX_DATA_WIDTH お

よび FIFO_SYNC_MODE です。これらは、表 2-22 および表 2-23 で説明します。

RX_DATA_WIDTH は、レシーバー全体で使用される属性です。 4 に設定すると、 FIFO はデータ出力を Q[3:0] ピンで

渡し、レシーバーのシリアル入力からの信号が Q5 ピンで利用できます。 RX_DATA_WIDTH を 8 に設定すると、

FIFO は 8 ビットデータを渡し、シリアルデータ出力は利用できません。この Q5 シリアルデータは RX_BITSLICE

および RXTX_BITSLICE でのみサポートされます。 ISERDES はサポートされません。

FIFO_SYNC_MODE を FALSE に設定して、 FIFO をクロック乗せ換えエレメントとして使用します。このモードによ

り、インターフェイスクロックドメインからキャプチャしたデータをインターコネクトロジックのクロックドメ

インへクロスオーバーできます。 FIFO 全体の一般的なレイテンシは、 2 クロックサイクル (さらに 1 クロックの

FIFO イネーブルサイクルをカウントした場合は 3 クロックサイクル) に相当しますが、デザインによっては 8 読み

出しクロックサイクルにもなります。表 2-21 に、 FIFO のクロックと制御入力のビヘイビアーを示します。

表 2-21: FIFO のクロックと制御入力のビヘイビアー

クロックまたは制御入力ビヘイビアー

FIFO_WRCLK_OUT

このクロックは、 FIFO の読み出しクロックとして使用できます。データをキャプチャ

するためのクロックは、 BITSLICE_CONTROL および RXTX_BITSLICE プリミティブ内

部で生成されます。これらの内部生成されたクロックのうち 1 つが、分周サンプルク

ロックであり、 FIFO へデータを書き込むために使用するクロック (FIFO_WR_CLK と呼

ばれる) です。このクロックのコピーが、ビットスライスの FIFO_WRCLK_OUT 出力と

して提供されます。各ビットスライスには FIFO_WRCLK_OUT 出力ピンがありますが、

ニブル位置 0 のビットスライスのみがこのクロックを配線および使用できます。

FIFO_RD_CLK

これは、データを FIFO から読み出すために使用する信号です。この周波数は

FIFO_WR_CLK と同じ必要がありますが、 FIFO_WRCLK_OUT クロックとの間に位相関

係は必要ありません。 FIFO 読み出しクロックは、同じニブル、バイト、または I/O バン

ク内の BITSLICE_0 の FIFO_WRCLK_OUT によって、あるいは PLL または MMCM が生

成したクロックによって供給できます。このクロックは、 FPGA 内の通常のクロック

ネット全体で配線され、クロックバッファー (BUFG、 BUFGCE など) を必要とします。

FIFO_RD_EN

このピンは、 FIFO の読み出しを有効にするために High に接続される必要があります。

この入力ピンが Low に接続されている場合、 FIFO 出力は FIFO_RD_CLK の 8 サイクル

ごとに新しいデータを示します。これは、書き込みポインターはレシーバー内の書き

込み動作のたびに前進しますが、 FIFO_RD_EN によって FIFO の読み出しポインターは

ロックされるためです。書き込みポインターが 8 番目のポインター位置に到達すると、

0 にループバックして継続します。読み出しポインターがロックされるため、新しい

データがビットスライスの出力ピンに現れます。エンプティ条件が検出され、

FIFO_EMPTY ステータスが生成されます。

FIFO_EMPTY

FIFO が空になると、この出力が High になります。 FIFO にデータが書き込まれ、書き

込みと読み出しポイントが FIFO 内の同じ位置にアクセスする場合、エンプティ条件が

検出されて FIFO_EMPTY ピンで示されます。FIFO エンプティ条件は FIFO_RD_CLK に

同期するため、 FIFO_EMPTY ピンがステートを変更するまで FIFO_RD_CLK の 2 サイ

クル要します。このメカニズムにより、通常動作では書き込みポインターが常に読み

出しポインターの前に動作するようになります。





表 2-21 で説明したビヘイビアーを、図 2-35 に示します。

FIFO を使用して、データを複数のレシーバーの Q ピンで揃えます。 I/O バンク内で FIFO_WRCLK_OUT を

FIFO_RD_CLK として使用する場合、次に従います。

• クロックを受信するビットスライスからも離れた使用ビットスライスの反転 FIFO_EMPTY 信号を利用しま

す。結果、使用ビットスライスのすべての入力に対して FIFO_WRCLK_OUT がフリップフロップを介して生成

されます。

注記: 「も離れた」とは、クロックバックボーンの端にあるビットスライスを指します。図 2-36 に示すよう

に、クロックは byte_2 の下位ニブルに到達し、インターバイトおよびインターニブルのバックボーンを経由し

て byte_0 の上位ニブルへ渡されます。

• クロックレートが高い場合、タイミングを満たすことが難しくなることがあります。パイプラインを追加して、

この問題を解決します。

複数のクロック /ストローブが存在する場合は次のようにします。

• すべての使用ビットスライスの FIFO_EMPTY 信号をフリップフロップを介してすべての使用ビットスライス

の FIFO_RD_EN の入力として処理する NOR ゲートを使用します。

• NOR ゲートは、後の FIFO_EMPTY 信号が Low に遷移するまで待機し、その後フリップフロップを介して

FIFO_RD_EN をトリガーします (図 2-36 参照)。


図 2-35: レシーバー FIFO の回路図

FIFO_WR_CLK

Q[7:0]

Write Pointer

Read Pointer

0 7

0 7

FIFO_RD_CLK

FIFO_RD_EN

Write Pointer = Read Pointer FIFO_EMPTY

DATA from

Deserializer

FIFO_WRCLK_OUT

X16332-030916





注記:

• スタティックタイミング解析を実行する場合、 FIFO_WRCLK_OUT の使用時は生成されたクロックをタイミン

グ制約の一部として指定する必要があります。例として、 DATA_WIDTH = 4 (RX_BITSLICE) で、 rx_clk_in とい

うポートのサンプルクロックが 500MHz の場合を想定します。さらに、属性 DATA_TYPE =

DATA_AND_CLOCK (RX_BITSLICE) および SERIAL_MODE = FALSE (BITSLICE_CONTROL) を用いる、

rx_clock_bitslice_inst インスタンス (ニブル位置 0) を想定します。

次のサンプル XDC は、 FIFO_WRCLK_OUT ピンに必要なクロックを生成します。

create_clock -name rx_clk -period 2.000 -waveform {0.000 1.000} [get_ports rx_clk_in] create_generated_clock -divide_by 2 -source [get_ports rx_clk_in] -name fifo_wrclk rx_clock_bitslice_inst/FIFO_WRCLK_OUT

• BITSLICE_CONTROL の VTC_RDY が High になった後にアプリケーションロジックを FPGA で有効にするのが

実践的に優れています。 VTC_RDY 信号は、 I/O インターフェイスが初期化、起動および実行されていることを

示すものです。

• FIFO_WRCLK_OUT クロックは、 BUFG クロックバッファーを使用する必要があります。 HDL では、

FIFO_WRCLK_OUT クロックを FIFO_RD_CLK へ直接接続できますが、 Vivado ツールでは BUFG クロックバッ

ファーが自動的に挿入されます。

• すべての RX ビットスライスを同期させるには、 RX VTC_RDY 信号がアサートされるまで rx_clk_in

(FIFO_RD_CLK) [(上記例では rx_clk_in)] RXCLK を停止する必要があります。

• RX のリセット終了時にユーザーが TX を制御できる場合は、 RX VTC_RDY 信号がアサートされるまで RX 部へ

の CLK の供給を停止してください。

• ユーザーが TX 部を制御できない場合は、必要なときにすべてのチャネルが確実にアラインされるように、

bitslip モジュールを RX 側に実装する必要があります。





注記 1: シングルクロックまたはシングルストローブを使用する場合、も離れたところにあるビットスライスのフ

リップフロップへの FIFO_EMPTY パスにあるインバーターを NOR ゲートの代わりに使用します。

注記 2: 複数クロックまたは複数ストローブを使用する場合、フリップフロップへのパスにあるすべての使用ビット

スライスの FIFO_EMPTY 信号を集めて処理する NOR ゲートを使用します。


図 2-36: ビットスライス出力シンクロナイザーとしての FIFO (複数のクロックまたはストローブ)

Clock from PLL.CLKOUT0/1

Or

FIFO_WRCLK_OUT

Q[7:0]

FIFO_RD_CLK

FIFO_RD_EN

FIFO_EMPTYRXTX_BITSLICE_0

Byte Group 2

Lower Nibble

Q[7:0]

FIFO_RD_CLK

FIFO_RD_EN

FIFO_EMPTY

RXTX_BITSLICE

Q[7:0]

FIFO_RD_CLK

FIFO_RD_EN

FIFO_EMPTYRXTX_BITSLICE_0

Byte Group 0

Upper Nibble

I/O B

ank

Clock

Input

Clock to PLL.CLKIN

Q[7:0]

FIFO_RD_CLK

FIFO_RD_EN

FIFO_EMPTY

RXTX_BITSLICE

DQ

CLR

CE

C

INIT = ‘0’

FDCE

BUFG

FIFO_WRCLK_OUT

NOR or

inverter

Read

notes 1, 2

X16333-121718





図 2-37 と図 2-38 に示すように、 FIFO のレイテンシは FIFO_RD_CLK によって異なります。 FIFO_RD_CLK に対して

書き込みポインターが早く更新された方が FIFO のレイテンシは短くなります。


図 2-37: RX_BITSLICE FIFO のレイテンシ (DATA_WIDTH = 8)

X19087-121718






図 2-38: RX_BITSLICE FIFO のレイテンシ (DATA_WIDTH = 4)

X19086-121718





RXTX_BITSLICE トランスミッター機能

トランスミッターのセットアップ

RXTX_BITSLICE のトランスミッターには、 8 ビットの入力パラレルレジスタがあります。 4 ビットモードでは、

ビット [3:0] のみを使用してロジックからのデータを格納します。パラレルデータのキャプチャ、および

RXTX_BITSLICE のレジスタに対するクロッキングは内部生成されたクロックで実行されます。これらのクロック

を生成するために、 PLL が生成した高速マスタークロック (PLL_CLK) が RXTX_BITSLICE のトランスミッター側で

使用されます。 BITSLICE_CONTROL プリミティブについて説明した「ネイティブモードのブリングアップおよび

リセット」の手順に従ってください。

8 ビット入力レジスタは、 4 ビット値、それから 2 ビット値へとマルチプレクスします。このような 2 ビットのデー

タはマルチプレクサーを通過し、出力遅延ラインに入ります。出力遅延ラインは IOB の出力バッファーに接続され

ます (図 2-39)。

RXTX_BITSLICE にはループバック属性があり、遅延ラインの出力にあるトランスミッターの出力をその入力にあ

るレシーバーへループバックできます。

注記: これは、アプリケーションのデバッグや制御に非常に有効なオプションです。

2 つのトライステート機能がトランスミッターを通過しています (図 2-39)。選択したトライステート機能がトランス

ミッターで TBYTE_CTL 属性によって設定されます。

• トランスミッターは、 BITSLICE_CONTROL の PLL_CLK 入力に供給される高速クロックで動作します。

BITSLICE_CONTROL プリミティブでは、クロックジェネレーターによりトランスミッターのクロックがすべ

て確実に生成されます。

• PLL_CLK は、同じクロック領域にある I/O バンクの後ろに位置する 2 つの PLL のうち 1 つによって生成される

のが善です。「BITSLICE_CONTROL」セクションの「ネイティブモードのブリングアップおよびリセット」

セクションに従うと、 FPGA インターコネクトと内部 RXTX_BITSLICE クロックが調整されます。

• RXTX_BITSLICE の D 入力に現れるデータは、ビットスライスでキャプチャされ、 BITSLICE_CONTROL で生

成されたクロックによってビットスライス出力にシリアライズされます。

• 8 ビットまたは 4 ビット幅のこのデータは、適用した BITSLICE_CONTROL の PLL クロックのレートでシリア

ライズおよび送信されます。


図 2-39: RXTX_BITSLICE トランスミッターのブロック図

D[7:0]

2:1 4:2 8:4

Clock generation

OutputDelay Line

Master clock from

BITSLICE_CONTROL

Loopback

Master

Clock

T

TBYTE_IN3-state

X16348-030916





• RXTX_BITSLICE または TX_BITSLICE のトランスミッター部は一般にデータビットのシリアル送信に使用され

ますが、ビットスライスの D 入力がスタティックなレベルになれば、考えられるあらゆる信号フォーマットを

生成および送信に使用できます。 D[7:0] または D[3:0] 入力が 10101010 または 1010 になると、 50/50 クロック

パターンが生成されます。

• 各トランスミッターの OUTPUT_PHASE_90 属性は、位相が一致したデータとクロックの生成または 90° 位相が

ずれたデータやクロックのセットアップに役立ちます。

トランスミッター全体のレイテンシ

• OUTPUT_PHASE_90 = FALSE に設定した場合の、 8 パラレルビットの読み込みから初のシリアル出力ビット

までのレイテンシを次の数式に示します。式 2-14 は 8 ビットの場合です (図 2-40)。

T + (13/16)T = レイテンシ式 2-14

T はパラレル読み込みまたはインターコネクトロジッククロックの周期です。式 2-15 は 4 ビットの場合です

(図 2-41)。

T + (5/8)T = レイテンシ式 2-15

• OUTPUT_PHASE_90 = TRUE に設定した場合の、 8 パラレルビットの読み込みから初のシリアル出力ビット

までのレイテンシを次の数式に示します。式 2-16 は 8 ビットの場合です (図 2-40)。

T + (14/16)T = レイテンシ式 2-16

T はパラレル読み込みまたはインターコネクトロジッククロックの周期です。式 2-17 は 4 ビットの場合です

(図 2-41)。

1T + (6/8)T = レイテンシ式 2-17

T はパラレル読み込みまたは FPGA ロジッククロックの周期です。






図 2-40: TX_BITSLICE のレイテンシ (DATA_WIDTH = 8)

X19085-121718





TX_BITSLICE の場合、ファブリッククロックは TX_BITSLICE に直接接続しません。 PLL と BITSLICE_CONTROL

で分周クロックを生成します。 DATA_WIDTH=4 の場合、分周クロックは反転します。クロックおよびデータの送信

は同様の動作となるため、同じクロッキング規則に従う必要があります。

° クロック送信は、ニブル内のどの RXTX_BITSLICE からでも実行できます。

° 生成されたクロックは、トランスミッターの D[7:0] ピンに適用されたパターンによって異なります。

° たとえば、 01010101 が適用された場合、 RXTX_BITSLICE の PLL_CLK の半分の周波数で動作する 50/50

クロックが生成されます。

• 1250Mb/s の出力データレートが必要であり、クロック生成も必要であると想定します。

° 1250Mb/s には、 BITSLICE_CONTROL の PLL_CLK に接続される、 PLL が生成する 1250MHz の高速クロッ

クが必要です。


図 2-41: TX_BITSLICE のレイテンシ (DATA_WIDTH = 4)

X20090-112117





ネイティブ出力遅延タイプの使用

FIXED モード

DELAY_TYPE 属性を FIXED に設定すると、出力遅延ライン全体の固定遅延が選択され、遅延値が DELAY_VALUE

および DELAY_FORMAT 属性によって決定されます。 DELAY_FORMAT を TIME に設定すると、遅延ラインに読み

込まれる値は ps 単位になります。 DELAY_FORMAT を COUNT に設定すると、遅延ラインに読み込まれる遅延値は

タップ数単位になります。


される時間 (ps) になるように、 RXTX_BITSLICE.EN_VTC を High にする必要があります。

• DELAY_FORMAT を COUNT に設定した場合、 COUNT モードで RXTX_BITSLICE.EN_VTC を Low にする必要

があります。そうすると、遅延は電圧および温度に対して補正されません。

VARIABLE モード

DELAY_TYPE 属性を VARIABLE に設定すると、可変タップ遅延ラインが選択されます (167 ページの表 2-13)。

VARIABLE モードの場合、 CE および INC ピンを使用して手動で遅延をタップ単位でインクリメント /デクリメント

します (INC/DEC は 1 タップずつインクリメント /デクリメントする )。タップ遅延は、 CE = 1 および INC = 1 と設定

してインクリメントを実行、または CE = 1 および INC = 0 と設定してデクリメントを実行します。インクリメント /

デクリメント動作は、 UPDATE_MODE 属性によって変わります (図 2-42 参照)。

すべての自動調整機能を停止させるために、 RXTX_BITSLICE.EN_VTC ピンは遅延変更コマンドが実行されている

間 Low を保持する必要があります。

注記: 各ビットスライスの入力遅延と出力遅延は、同じ遅延比レジスタ (表 2-52 参照) を使用します。このレジスタ

は、基準クロック周波数に基づいて入力遅延を正しくキャリブレーションするためのものです。適な出力遅延の

キャリブレーション精度を得るには、出力遅延と入力遅延を同じにする必要があります。

TIME モードを使用して遅延ラインをインクリメント /デクリメントする場合は、次のようにします。

1. RXTX_BITSLICE.EN_VTC ピンをディアサート (Low) します。




5. RXTX_BITSLICE.EN_VTC ピンをアサートします。





COUNT モードで遅延ラインを使用する場合、 RXTX_BITSLICE.EN_VTC ポートは常に Low になります。このセク

ションの VARIABLE モードの手順 (手順 2 ～手順 4) を使用してください。

VAR_LOAD モード

DELAY_TYPE 属性を VAR_LOAD に設定すると、 CE 入力と INC 入力を使用して遅延ラインを変更するか、または

CNTVALUEIN、 CNTVALUEOUT、および LOAD ピンを使用して遅延ラインタップの選択を並行して読み込むこと

ができます。これらの入力を使用して、遅延ラインは、一度に 1 タップ～ 8 タップに変更できます。


どちらのモードでも、タップ総数は CNTVALUEOUT バスから読み出し、必要な場合 CNTVALUEIN バスまたは CE

および INC ポートを介して変更できます。

注記: 遅延ラインを変更する値を計算するための手順は、入力遅延ラインと出力遅延ラインで異なります。遅延ライ

ンを変更する値を計算するための手順は、 TIME および COUNT モードで異なります。



X19088-121018


図 2-43: VAR_LOAD モード、 UPDATE_MODE = ASYNC

X17479-072516





DELAY_TYPE が VAR_LOAD で、 DELAY_FORMAT が TIME/COUNT の場合、遅延ラインを変更する手順は次のとお

りです (図 2-21)。

1. BITSLICE_CONTROL の DLY_RDY が High になったら、BITSLICE_CONTROL の EN_VTC を High にする必要が

あります。

2. BITSLICE_CONTROL の VTC_RDY が High になったら、RXTX_BITSLICE の EN_VTC を Low にして遅延ライン

を変更します。








注記: 後の受け渡しの場合、 8 未満のタップが必要になることがあります。






または








8. RXTX_BITSLICE.EN_VTC を再び High にします。






RXTX_BITSLICE のポート

図 2-44 に RXTX_BITSLICE プリミティブを示します。この図では、黒は入力、灰色は出力を表わしています。

表 2-22 に RXTX_BITSLICE のポートを示します。


図 2-44: RXTX_BITSLICE プリミティブ

RXTX_BITSLICE

Q[7:0]

RX_RST

RX_BIT_CTRL_OUT[39:0]

DATAIN

RX_BIT_CTRL_IN[39:0]

TX_BIT_CTRL_OUT[39:0]

TX_BIT_CTRL_IN[39:0]

FIFO_RD_CLK

FIFO_RD_EN

FIFO_EMPTY

FIFO_WRCLK_OUT

RX_CNTVALUEOUT[8:0]

RX_CE

RX_RST_DLY

RX_CNTVALUEIN[8:0]

RX_LOAD

RX_INC

RX_CLK

RX_EN_VTC

TX_CNTVALUEOUT[8:0]

TX_CE

TX_RST_DLY

TX_CNTVALUEIN[8:0]

TX_LOAD

TX_INC

TX_CLK

TX_EN_VTC

O

D[7:0]

T

TBYTE_IN

T_OUT

TX_RST

X16036-081516





表 2-22 に RXTX_BITSLICE のポートを示します。

表 2-22: RXTX_BITSLICE のポート

ポート機能(1) I/O 同期クロックドメイン説明

DATAINI/O

RX入力非同期

これは、 IOB からの入力信号です。単一出

力を持つ差動入力バッファー (たとえば、

IBUFDS) を使用する場合、差動ペアの

P 側に隣接する RX_BITSLICE が使用され

ます。相補出力を備える差動入力バッ

ファー (たとえば、 IBUFDS_DIFF_OUT) を

使用する場合、 P 入力および N 入力両方に

隣接する RX_BITSLICE が使用されます。

IOB からは、データ信号、クロック信号、

またはストローブを入力することができ、

それらの信号のタイプは、 RX_BITSLICE

の DATA_TYPE 属性で選択します。

クロックとして、またはクロックとデー

タの両方として設定した場合、データを

キャプチャする目的でほかの

RX_BITSLICE へ供給するクロックを生成

するために、 DATAIN は

BITSLICE_CONTROL を介してほかの

RX_BITSLICE のクロックに転送される入

力ストローブ/クロックになります。この

ストローブ/クロックのビットスライス

は、 QBC または DBC IOB サイト (ニブル

内のビットスライス位置 0 に必ず配置さ

れる ) に配置する必要があります。詳細

は、「BITSLICE_CONTROL」セクション

の 296 ページの「ネイティブモードでの

クロッキング」を参照してください。

IOB からの入力信号がデータのみである場

合、ニブル内の任意のビットスライス位

置に配置できます。





Q[7:0]RX

FPGA出力 FIFO_RD_CLK

RX FIFO からのデシリアライズされた (パ

ラレル) 出力データはインターコネクトロ

ジックへ出力されます。

DATA_WIDTH = 4 の場合、Q[3:0] はキャプ

チャされたデータを出力します。 Q[7:4] は

未接続のままにでき、 Q5 では DATAIN に

到達するシリアルデータストリームを表

します。

注記: BITSLICE 0 および 6 (上位ニブルの BITSLICE 0) では、 DATAIN から Q5 までのルー

トスルーは DLY_RDY がアサートされた後にの

み使用可能です。

DATA_WIDTH= 8 の場合、 Q[7:0] はキャプ

チャされたシリアルデータの 8 ビットを

表し、 DATAIN から Q5 へのルートスルー

は利用できません。

RX_RSTRX

FPGA入力非同期

受信側 (RX_BITSLICE) ロジック、非同期

アサート、および同期ディアサートをリ

セットします。アクティブ High です。

Q は 0 にリセットされ、 RST はアサートさ

れます。

詳細は、「ネイティブモードのブリング

アップおよびリセット」を参照してくだ

さい。

RX_CLKRX

FPGA入力非同期

RX_LOAD、 RX_CE および RX_INC の制

御に使用される遅延ラインクロックです。

レシーバーロジック内にある遅延ライン

エレメントへの制御入力はすべて、ク

ロック入力 (RX_CLK) に同期します。

遅延を VARIABLE または VAR_LOAD に

設定した場合、クロックは必ずこのポー

トに接続してください。 RX_CLK はロー

カル反転可能で、グローバルクロック

バッファーから供給する必要があります。

RX_CERX

FPGA入力 RX_CLK

遅延ラインレジスタロック用のクロック

イネーブル信号です。

RX_RST_DLYRX

FPGA入力

非同期

(RX_CLK に同期して

ディアサートされる )

レシーバーロジック内の遅延ラインコン

ポーネント用のリセットポートです。

内部遅延ラインを RX_DELAY_VALUE で

指定した値にリセットします。

表 2-22: RXTX_BITSLICE のポート (続き)






RX_INCRX

FPGA入力 RX_CLK

インクリメント /デクリメント機能は、イ

ネーブル信号 (RX_CE) で制御されます。

このインターフェイスは、遅延ラインが

VARIABLE モードまたは VAR_LOAD モー

ドの場合にのみ使用できます。 CE が High

を維持している間、遅延ラインは 1 クロッ

ク (RX_CLK) サイクルごとに 1 タップずつ

インクリメントまたはデクリメントされ

ます。 RX_INC のステートにより、遅延ラ

インがインクリメントまたはデクリメン

トされるかを決定します。 RX_INC = 1 の

場合インクリメントし、 RX_INC = 0 の場

合はデクリメントし、共にクロック

(RX_CLK) に同期して実行されます。

RX_CE が Low の場合、 RX_INC のステー

トに関係なく遅延ライン全体の遅延は変

化しません。

遅延ラインのプログラム可能な遅延タッ

プはラップアラウンドします。つまり、

遅延タップの後 (RX_CNTVALUEOUT =

511) に到達すると、次のインクリメント

機能はタップ 0 に戻ります。デクリメント

機能についても同様で、タップ 0 に到達す

るとタップ 511 に戻ります。

RX_LOADRX

FPGA入力 RX_CLK

VAR_LOAD モードおよび

RX_UPDATE_MODE = ASYNC の場合、遅

延ラインロードポートの RX_LOAD は、

RX_CNTVALUEIN で設定した値を遅延ラ

インに読み込みます。

RX_CNTVALUEIN[8:0] に現れる値が新し

いタップ値となります。 RX_LOAD は入力

クロック信号 (RX_CLK) に同期したアク

ティブ High の信号です。新しい値を

RX_CNTVALUEIN バスに適用してから

LOAD 信号を適用するまで少なくとも

RX_CLK の 1 クロックサイクル間待機し

てください。 RX_LOAD 動作の間、

RX_CE を Low に保つ必要があります。







RX_EN_VTCRX

FPGA入力非同期

電圧、温度、プロセスによる変動のキャ

リブレーション/補正を有効にします。

High: BITSLICE_CONTROL が VT に対し

て遅延を一定に保つことができるように

する。 VT の補正を有効にする間

BITSLICE_CONTROL の EN_VTC は High

の必要があります。

Low: VT 補正機能が無効になる。

TIME モードを使用する場合、初期 BISC

(ビルトインセルフキャリブレーション)

の間、 RX_EN_VTC 信号を High にする必


COUNT モードを使用する場合、

RX_EN_VTC 信号を Low にする必要があ

ります。

ビットスライスがニブル内で TIME およ

び COUNT の両モードで用られる場合、

TIME モードで使用するビットスライスに

対して RX_EN_VTC を High にし、COUNT

モードで使用するビットスライスに対し

ては Low にする必要があります。

RX_CNTVALUEIN[8:0]RX

FPGA入力 RX_CLK

RX_CNTVALUEIN バスは、読み込み可能

なタップ値を動的に変更する場合に使用

します。 RX_CNTVALUEIN の 9 ビット値

は必要なタップ数です。新しい

RX_CNTVALUEIN 値は、 RX_EN_VTC が

Low の場合にのみ適用する必要がありま

す。RX_LOAD がパルスされるまで新しい

RX_CNTVALUIN 値を 1 クロックサイクル

間適用します。

新しい値は、 LOAD 信号が適用される 1 ク

ロックサイクル前に適用するのが適で

す。遅延ラインは、一度に 1 タップ～

8 タップに変更できます。

RX_CNTVALUEOUT[8:0]RX

FPGA出力 RX_CLK

RX_CNTVALUEOUT ピンは、現在のタッ

プ値をレポートするために使用され、現

在の遅延に含まれるタップ総数を読み出

します。 RX_CNTVALUEOUT は、

RX_EN_VTC が Low の場合にのみサンプ

リングする必要があります。







FIFO_RD_CLKRX

FPGA入力非同期

デシリアライズされた受信データは、

FIFO_RD_CLK 信号を使用して FIFO から

読み出されます。 FIFO の読み出しクロッ

クは、 PLL/MMCM で生成するか、または

FIFO_WRCLK_OUT 出力から供給できます。

詳細は、 201 ページの「FIFO の機能」を


FIFO_RD_ENRX

FPGA入力 FIFO_RD_CLK

RX FIFO からの読み出し動作を有効にし

ます。アクティブ High です。この信号が

Low の場合、 FIFO の読み出しポインター

は同じ位置で保持されます。これにより、

Q 出力が新しいデータを 8 クロックサイ

クルごとに示します。 201 ページの「FIFO

の機能」を参照してください。

FIFO_EMPTYRX


このビットの FIFO に対する Empty フラグ

です。 FIFO の書き込みポインターおよび

読み出しポインターが同じ場合、この信

号は High です。

反転および格納する場合、 FIFO_EMPTY

を FIFO_RD_EN に接続して FIFO から連続

データストリームを取得します。

FIFO_WRCLK_OUTRX

FPGA出力

PLL_CLK

(SERIAL_MODE の場合)

または DQS_IN

(ソース同期インター

フェイスの場合)

(BITSLICE_CONTROL)

この信号は、ニブルの BITSLICE 0 にある

ビットスライスに対してのみ有効です。

ほかの位置にあるビットスライスのこれら

のピンには FPGA 内に配線がありません。

FIFO_WRCLK_OUT は、ビットスライス

内部の FIFO_WR_CLK のコピーです。

これは、データサンプルクロック /スト

ローブを分周したものです。このクロッ

クによって、ビットスライス内のデシリ

アライズされたパラレルデータが FIFO に

書き込まれます。

注記: このポートの使用は、経験豊富な設計者

にのみ推奨されます。

その他のタイミング制約は、 201 ページの

「FIFO の機能」で説明します。

D[7:0]TX

FPGA入力

PLL_CLK

(BITSLICE_CONTROL)

送信用のインターコネクトロジックから

の入力パラレルデータです。データ幅は

TX_DATA_WIDTH 属性によって決定さ

れ、 8 または 4 に設定できます。

TX_DATA_WIDTH が 4 の場合は D[3:0] を

使用し、 D[7:4] を 0 に接続する必要があり

ます。







TTX

FPGA入力非同期

T は、 TX_BITSLICE から出力バッファー

のトライステートピンまでの組み合わせ

パスを割り当てます。

トライステート制御信号をインターコネ

クトロジックから供給する場合は、

T ポートを使用する必要があります。ビッ

トスライスの T 入力については、シリア

ルビットストリームのブロックトライス

テートとしての使用が確認できます。

ニブル内の各 TX_BITSLICE には 1 つの T

入力があり、つまり、 1 バイト (バイト = 2

ニブル) に 13 の T 入力が備わっていること

になります。

TBYTE_INTX

FPGA入力

PLL_CLK

(BITSLICE_CONTROL)

TBYTE_IN は、 RXTX_BITSLICE の

TX_BITSLICE 側の 1 ビット幅入力です。

トライステートを使用する場合、

TX_BITSLICE_TRI コンポーネントを使用

して BITSLICE_CONTROL の

TBYTE_IN[3:0] トライステートバス入力

をシリアライズする必要があり、シリア

ル出力データストリーム内の個々のビッ

トをトライステートできるようにします。

BITSLICE_CONTROL の TBYTE_IN[3:0]

ポートは処理され、 BITSLICE_CONTROL

を通過して TX_BITSLICE_TRI へ接続され

ます。 TRI_OUT (TX_BITSLICE_TRI) がそ

れから各 TBYTE_IN (TX_BITSLICE) 入力

へ接続されます。ロジック High は、デー

タがトライステートではないことを示し、

ロジック Low は、データがトライステー

トであることを示します。

OI/O

TX出力

PLL_CLK

(BITSLICE_CONTROL)

TX_BITSLICE からのシリアライズされた

出力データです。出力バッファー (または

双方向バッファー ) に接続する必要があり

ます。

T_OUTI/O

TX出力

PLL_CLK

(TBYTE_CTL が

TBYTE_IN に

設定されている場合)

それ以外は非同期

(BITSLICE_CONTROL)

TX_BITSLICE からのトライステート出力

です。出力バッファー (または双方向バッ

ファー ) に接続する必要があります。

TBYTE_CTL を T に設定した場合は組み合

わせ出力に、 TBYTE_CTL を TBYTE_IN

に設定した場合はシリアライズされた出

力にできます。







TX_RSTTX

FPGA入力非同期

送信側 (TX_BITSLICE)、非同期アサート、

および同期ディアサートをリセットしま

す。アクティブ High です。 RST がアサー

トされる間 O は INIT 属性値にリセットさ

れます。

確定的なブリングアップには、 290 ページ

の「ネイティブモードのブリングアップ

およびリセット」の手順に従います。

TX_CLKTX

FPGA入力非同期

TX_LOAD、 TX_CE、および TX_INC のサ

ンプリングに使用する遅延ラインクロッ

クです。 RXTX_BITSLICE の TX 部分にあ

る出力遅延エレメントへの制御入力はすべ

て、クロック入力 (TX_CLK) に同期しま

す。遅延を VARIABLE または VAR_LOAD

に設定した場合、クロックは必ずこのポー

トに接続してください。 TX_CLK はローカ

ル反転可能で、グローバルクロックバッ

ファーから供給する必要があります。

TX_CETX

FPGA入力 TX_CLK

出力遅延ラインレジスタクロックのク

ロックイネーブル信号です。

TX_RST_DLYTX

FPGA入力

非同期

(TX_CLK に非同期で


送信ロジック内の遅延ラインコンポーネ

ント用のリセットポートです。内部遅延

ラインを TX_DELAY_VALUE 属性で指定

した値にリセットします。







TX_INCTX

FPGA入力 TX_CLK


ネーブル信号 (TX_CE) で制御されます。

このインターフェイスは、遅延ラインが


ドの場合にのみ使用できます。 TX_CE が

High を維持している間、遅延ラインは

1 クロック (TX_CLK) サイクルごとに

1 タップずつインクリメントまたはデクリ

メントされます。 TX_INC のステートによ

り、遅延ラインがインクリメントまたは

デクリメントされるかを決定します。

TX_INC = 1 の場合インクリメントし、

TX_INC = 0 の場合はデクリメントし、共

にクロック (TX_CLK) に同期して実行され

ます。 TX_CE が Low の場合、 TX_INC の

ステートに関係なく遅延ライン全体の遅

延は変化しません。 TX_CE が High になる

と、クロックの次の立ち上がりエッジか

らインクリメント /デクリメントが開始し

ます。 TX_CE が Low になると、クロック

の次の立ち上がりエッジでインクリメン

ト /デクリメントが終了します。

遅延ラインプリミティブのプログラム可

能な遅延タップはラップアラウンドしま

す。つまり、遅延タップの後

(TX_CNTVALUEOUT=511) に到達すると、

次のインクリメント機能はタップ 0 に戻り

ます。デクリメント機能についても同様

で、タップ 0 に到達するとタップ 511 に戻

ります。

TX_LOADTX

FPGA入力 TX_CLK


TX_UPDATE_MODE = ASYNC の場合、こ

の入力は、 TX_CNTVALUEIN で設定され

た値を遅延ラインに読み込みます。

TX_CNTVALUEIN[8:0] に現れる値が新し

いタップ値となります。 TX_LOAD は入力

クロック信号 (TX_CLK) に同期したアク

ティブ High の信号です。TX_LOAD 動作の

間、 TX_CE を Low に保つ必要があります。







TX_EN_VTCTX

FPGA入力非同期

電圧、温度、プロセスによる変動の補正

を有効にします。

High: BITSLICE_CONTROL が VT に対し

て遅延を一定に保つことができるように

する。 VT の補正を有効にする間





の間、 TX_EN_VTC 信号を High にする必


COUNT モードで使用する場合、

TX_EN_VTC 信号を Low にする必要があ

ります。

ビットスライスがニブル内で COUNT お

よび TIME の両モードで用られる場合、


対して TX_EN_VTC を High にし、COUNT

モードで使用するビットスライスに対し

ては Low にする必要があります。

TX_CNTVALUEIN[8:0]TX

FPGA入力 TX_CLK

TX_CNTVALUEIN バスは、読み込み可能

なタップ値を動的に変更する場合に使用

します。 TX_CNTVALUEIN バスの 9 ビッ

ト値は、 TX_LOAD 後に遅延ラインが設定

される新しいタップ値です。 TX_LOAD 前

にこのバスに値を 1 クロックサイクル以

上供給します。遅延ラインは、一度に

1 タップ～ 8 タップに変更できます。

注記: TX_EN_VTC を使用して VT 補正を実行す

る場合、 RXTX_BITSLICE は入力遅延値のみを

補正します。出力遅延の補正が必要なアプリ

ケーションでは、入力遅延と出力遅延を同じに

する必要があります。

TX_CNTVALUEOUT[8:0]TX

FPGA出力 TX_CLK

TX_CNTVALUEOUT ピンは、現在のタッ

プ値をレポートするために使用され、現

在の遅延に含まれるタップ総数を読み出

します。 TX_CNTVALUEOUT は、

TX_EN_VTC が Low の場合にのみサンプ








次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、 RXTX_BITSLICE (RX_BITSLICE および/または

TX_BITSLICE) と BITSLICE_CONTROL との間の 40 ビットバス接続です。これらの 40 ビットバスは、 RXTX_BITSLICE

(RX_BITSLICE、 TX_BITSLICE)、 TX_BITSLICE_TRI、および BITSLICE_CONTROL との間 (逆方向も可) でデータ、クロッ

ク、 RIU、およびステータスの各信号を伝送します。

ビットスライスを使用する場合は、これらのバスを適切な BITSLICE_CONTROL の入力バスおよび出力バスに接続する必


例:

RXTX_BITSLICE_2 を使用する場合、その RXTX_BITSLICE の RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL

RX/TX_BIT_CTRL_IN2 に接続し、 RXTX_BITSLICE バスの RX/TX_BIT_CTRL_IN を BITSLICE_CONTROL

RX/TX_BIT_CTRL_OUT2 バスに接続する必要があります。

これらのバスは、 BITSLICE_CONTROL とビットスライス間の専用配線で構成されており、 FPGA 内のロジックからアクセ

スや使用はできません。また、これらのバスへは ILA や VIO を接続できず、バスのコンテンツおよびビット名は開示され

ていないため、シミュレーションでこれらのバスを表示させても意味はありません。

RX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。

RX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。

TX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。

TX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。

注記:1. I/O RX: RXTX_BITSLICE の RX_BITSLICE 側と I/O バッファー間の接続です。

I/O TX: RXTX_BITSLICE の TX_BITSLICE 側と I/O バッファー間の接続です。

RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側と FPGA ロジック間の双方向の接続です。

TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側と FPGA ロジック間の双方向の接続です。







RXTX_BITSLICE の属性

表 2-23 に RXTX_BITSLICE の属性を示します。

表 2-23: RXTX_BITSLICE の属性


RX_DATA_TYPE

DATA

DATA_AND_CLOCK

SERIAL

DATA 文字列

ビットスライスが受信している信

号のタイプ (DATA、

DATA_AND_CLOCK、または

SERIAL) と、使用されるキャプ

チャクロックを定義する属性です。

SERIAL = 受信データを無関係なク

ロック (SGMII など) でキャプチャ

しなければならない場合。

DATA_AND_CLOCK = 受信信号が

クロック /ストローブまたはデータ

のいずれかの場合。受信クロック /

ストローブをデータのようにサン

プリングする必要がある場合。

DATA = 受信信号に完全にデータ情

報しか含まれない場合。

DATA_AND_CLOCK は、 DBC、

QBC または GC ピン (bitslice_0) に

あるビットスライスに対してのみ

使用されます。

受信信号にデータ情報しか含まれ

ない場合、 DATA はニブル内のすべ

てのビットスライスに対して使用

できます。





RX_DATA_WIDTH 4 または 8 8 10 進数

注記: BITSLICE_CONTROL の DIV_MODE はデータ幅と一致している

必要があるため、 TX_DATA_WIDTH と RX_DATA_WIDTH は同じである必要が

あります。

シリアル/パラレルコンバーターの

出力幅を定義する属性です。

この値は、入力データがシリアル/

パラレルコンバーターで拡張され

る (デシリアライズされる ) 幅を指

定します。次の表に示すように、

対応する BITSLICE_CONTROL の

DIV_MODE クロック分周の設定と

整合する必要があります。

RXTX_BITSLIC

E DATA_WIDTH

BITSLICE_

CONTROL

DIV_MODE

4 2

8 4

RX_DELAY_FORMAT TIME(1) または COUNT TIME 文字列

注記: BISC で RXTX_BITSLICE が正し

くアラインされるためには、TX_DELAY_FORMAT = RX_DELAY_FORMAT と設定します。

DELAY_FORMAT は、TIME または

COUNT に設定できます。

TIME に設定した場合、 BISC の完

了後 (DLY_RDY が High になる )、

入力遅延は DELAY_VALUE (ps で

指定) と追加アライメント遅延

(Align_Delay) の和となります。

BISC は、要求された TIME 値

(RX_DELAY_VALUE) を実現するた

めに必要なタップ数を決定するた

め、 RX_REFCLK_FREQUENCY 属

性を入力マスタークロックと共に

使用します。このキャリブレー

ションでは、デバイスのプロセス

のばらつきが考慮されます。

COUNT に設定した場合、

RX_DELAY_VALUE で指定した値

が必要なタップ数になります。

RX_DELAY_TYPE

FIXED

VAR_LOAD

VARIABLE

FIXED 文字列

入力遅延ラインの遅延モードです。

詳細は、 195 ページの「ネイティブ

入力遅延タイプの使用」を参照し

てください。

表 2-23: RXTX_BITSLICE の属性 (続き)






RX_DELAY_VALUE

0 ～ 1250


0 ～ 1100


0 ～ 511 (COUNT)

0 10 進数

注記: BISC で正しくアラインされるた

めには、 RX_CLK_PHASE_P = RX_CLK_PHASE_N = SHIFT_0 と設定し

ます。


UltraScale デバイスは大 1.25ns の

遅延をサポートします。

UltraScale+ デバイスは大 1.1ns の


COUNT モード : タップで示した目

標値。 TX_BITSLICE のデータアラ

イメントを確実にするには、

COUNT 遅延を 1.5UI に制限します。


入力遅延タイプの使用」を参照し

てください。

TX_DATA_WIDTH 4 または 8 8 10 進数

BITSLICE_CONTROL の

DIV_MODE はデータ幅と一致して

いる必要があるため、

TX_DATA_WIDTH と

RX_DATA_WIDTH は同じである必


パラレル-シリアルコンバーターの

入力幅を定義する属性です。

TX_DATA_WIDTH = 2 x

BITSLICE_CONTROL の DIV_MODE







TX_DELAY_FORMAT TIME(1) または COUNT TIME 文字列


くキャリブレーションされるためには、TX_DELAY_FORMAT =

RX_DELAY_FORMAT と設定します。

TX_DELAY_FORMAT には、 TIME

または COUNT を設定できます。

TIME に設定した場合、 BISC 完了

後 (DLY_RDY が High になる) の遅

延は TX_DELAY_VALUE (ps で指定)

で指定した遅延となります。


(TX_DELAY_VALUE) を実現するた

めに必要なタップ数を決定するた

め、 TX_REFCLK_FREQUENCY 属

性を入力マスタークロックと共に

使用します。このキャリブレー

ションでは、デバイスのプロセス

のばらつきが考慮されます。


TX_DELAY_VALUE で指定した値

が必要なタップ数になります。

TX_DELAY_TYPE

FIXED

VAR_LOAD

VARIABLE

FIXED 文字列

出力遅延ラインの遅延モードです。


出力遅延タイプの使用」を参照し

てください。

TX_DELAY_VALUE

0 ～ 1250


0 ～ 1100


0 ～ 511 (COUNT)

0 10 進数


くキャリブレーションされるためには、TX_DELAY_VALUE = RX_DELAY_VALUE および TX_OUTPUT_PHASE_90 = FALSE と設

定します。

TIME モード : 目標値 (ps)。

UltraScale デバイスは大 1.25ns の


UltraScale+ デバイスは大 1.1ns の遅延をサポートします。

COUNT モード : 目標値 (タップ)。

TX_BITSLICE のデータアライメン

トを確実にするには、 COUNT 遅延

を 1.5UI に制限します。







RX_REFCLK_FREQUENCY 200.0 ～ 2400.0 300.0float 型の

有効数字

1 桁

注記: BITSLICE_CONTROL には基準ク

ロックが 1 つしかないため、TX_REFCLK_FREQUENCY =

RX_REFCLK_FREQUENCY とする必要

があります。

基準クロック周波数は MHz で指定

します。

これは、 BITSLICE_CONTROL が使

用するマスタークロック

(PLL_CLK) の周波数です。このマ

スタークロックは、 TIME モード

遅延をキャリブレーションするた

めに BISC で使用されます。タップ

サイズは、

RX_REFCLK_FREQUENCY で決定

しません。タップサイズは、

UltraScale デバイスのデータシート

[参照 2] で TIDELAY_RESOLUTION

として定義されています。

要求された遅延

RX_DELAY_VALUE と共に

RX_REFCLK_FREQUENCY 属性は

BISC でタップのキャリブレーショ

ンに使用され、

RX_DELAY_FORMAT が TIME モー

ドに設定されている場合

RX_DELAY_VALUE の要求された

遅延を提供します。







TX_REFCLK_FREQUENCY 200.0 ～ 2400.0 300.0float 型の

有効数字

1 桁

注記: BITSLICE_CONTROL には基準ク

ロックが 1 つしかないため、TX_REFCLK_FREQUENCY =

RX_REFCLK_FREQUENCY とする必要

があります。

基準クロック周波数は MHz で指定

します。

これは、 BITSLICE_CONTROL が使

用するマスタークロック

(PLL_CLK) の周波数です。このマ

スタークロックは、 TIME モード

の任意の遅延値をキャリブレー

ションするために BISC で使用され

ます (ネイティブモードのクロッキ

ング/BISC のセクション参照)。

タップサイズは、

TX_REFCLK_FREQUENCY で決定

しません。タップサイズは、

UltraScale デバイスのデータシート

[参照 2] で TIDELAY_RESOLUTION

として定義されています。

TX_DELAY_FORMAT を TIME モー

ドに設定した場合、 BISC は

TX_REFCLK_FREQUENCY 属性と

TX_DELAY_VALUE (要求された遅

延) を使用してタップ量をキャリブ

レーションし、要求された遅延と

なるようにします。







RX_UPDATE_MODEASYNC、 SYNC、または

MANUALASYNC 文字列

ASYNC: これはデフォルト設定で

あり、推奨される使用モードです。

遅延値の変更は受信データとは無

関係になります。

このモードはほかの 2 つのモード

の機能もカバーするため、推奨さ

れる動作モードです。

SYNC: DATAIN のエッジに同期し

て遅延が変更されるように

DATAIN が遷移する必要がありま

す。このモードは、常に利用可能

で周期的にスイッチするクロック

またはデータ信号に適しています。

MANUAL: 新しい値が有効になる

には、 LOAD を 2 回アサートする

必要があります。新しい値を有効

にするには、初の LOAD のア

サートによって、 CNTVALUEIN で

指定された値を読み込み、 CE をア

サートした状態で再び LOAD をア

サートする必要があります。この

属性は、遅延を更新できるため、

データがアイドル状態になった場

合に役立ちます。







TX_UPDATE_MODEASYNC、 SYNC、または



あり、推奨される使用モードです。

遅延値の変更は受信データとは無

関係になります。

このモードはほかの 2 つのモード

の機能もカバーするため、推奨さ

れる動作モードです。

SYNC: DATAIN のエッジに同期し

て遅延が変更されるように

DATAIN が遷移する必要がありま

す。このモードは、常に利用可能

で周期的にスイッチするクロック

またはデータ信号に適しています。





サートによって、 CNTVALUEIN で

指定された値を読み込み、 CE をア

サートした状態で再び LOAD をア

サートする必要があります。この

属性は、遅延を更新できるため、

データがアイドル状態になった場

合に役立ちます。

FIFO_SYNC_MODE TRUE または FALSE FALSE (オフ)BOOL

STRING

FIFO_WRCLK_OUT と

FIFO_RD_CLK 間の関係を定義する

属性です。この属性は常に FALSE


FIFO_SYNC_MODE = TRUE。将来

使用するために予約。

これらのクロックの詳細は、

「BITSLICE_CONTROL」セクショ

ンの 296 ページの「ネイティブ

モードでのクロッキング」を参照


INIT 1'b0 または 1'b1 1'b1 バイナリ

RXTX_BITSLICE/TX_BITSLICE の

シリアライズされたデータ出力の

初期値を指定します。







LOOPBACK TRUE または FALSE FALSE (オフ)BOOL

STRING

FALSE (オフ): RXTX_BITSLICE に

は、 IOB 内にある双方向バッ

ファーの入力または出力に対する

別個の入力 (DATAIN) および/また

は出力 (O) があります。

TRUE (オン): 出力 O は DATAIN に

ループバックされます。このルー

プバックは、出力遅延の出力を入

力遅延の入力に接続して

RXTX_BITSLICE 内で実現します。

したがって、遅延ラインはループ

バックサイクルの一部です。

TBYTE_CTL TBYTE_IN または T TBYTE_IN 10 進数

TBYTE_IN: BITSLICE_CONTROL

の TBYTE_IN[3:0] 入力を使用して

トライステート情報を T_OUT 出力

に渡します。これには、

RXTX_BITSLICE/TX_BITSLICE を

TX_BITSLICE_TRI と一緒に使用す

る必要があります。

T: T 入力を使用して、ロジックか

ら T_OUT 出力にトライステート情

報を渡します。 T は、ロジック内

で生成されるトライステート情報

を必要とします。

TX_OUTPUT_PHASE_90 TRUE または FALSE FALSE (オフ) 文字列

FALSE (オフ):


出力は位相シフトされません。

TRUE (オン):


出力は 90° 位相シフトされます。

TX_OUTPUT_PHASE_90 = TRUE の場合、RX_DELAY_VALUE/TX_DELAY_

VALUE を 0 に設定する必要があり

ます。

異なるトランスミッターを使用する

と、位相シフトは簡単に観察できま

す。これは、生成クロックを生成

データに対して 90° 位相をずらす目

的で一般に使用される属性です。







ENABLE_PRE_EMPHASIS TRUE または FALSE FALSE (オフ) 文字列

双方向 IOB の属性と共に使用して、

プリエンファシスを有効または無

効にします。

プリエンファシスについては、

第 1 章の「トランスミッタープリエ

ンファシス」に記載されています。

IS_RX_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

1 に設定した場合、 RX_CLK 信号の

極性を反転します。

IS_RX_RST_INVERTED 属性と同

様ですが、 RX_CLK パス上にあり

ます。

IS_RX_CLK_INVERTED = 1 の場合、

インバーターが使用されます。

IS_RX_CLK_INVERTED = 0 の場合、

インバーターは使用されません。

IS_RX_RST_DLY

_INVERTED1'b0 または 1'b1 1'b0 バイナリ

1 に設定した場合、 RX_RST_DLY

信号の極性を反転します。

IS_RX_RST_INVERTED 属性と同様

ですが、 RX_RST_DLY パス上にあ

ります。

IS_RX_RST_DLY_INVERTED = 1 の

場合、インバーターが使用されます。

IS_RX_RST_DLY_INVERTED = 0 の

場合、インバーターは使用されま

せん。

IS_RX_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

1 に設定した場合、 RX_RST 信号の


リセットパス上の選択可能なロー

カルインバーターを使用して、リ

セット入力の極性を変更できます。

IS_RX_RST_INVERTED = 1 の場合、


IS_RX_RST_INVERTED = 0 の場合、


IS_TX_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

1 に設定した場合、 TX_CLK 信号の


この属性は IS_RX_RST_INVERTED

属性と同様ですが、 TX_CLK パス

上にあります。

IS_TX_CLK_INVERTED = 1 の場合、


IS_TX_CLK_INVERTED = 0 の場合、








IS_TX_RST_DLY


1 に設定した場合、 TX_RST_DLY

信号の極性を反転します。

IS_RX_RST_INVERTED 属性と同様

ですが、 TX_RST_DLY パス上にあ

ります。

IS_TX_RST_DLY_INVERTED = 1 の場

合、インバーターが使用されます。

IS_TX_RST_DLY_INVERTED = 0 の

場合、インバーターは使用されま

せん。

IS_TX_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

1 に設定した場合、 TX_RST 信号の





IS_TX_RST_INVERTED = 1 の場合、


IS_TX_RST_INVERTED = 0 の場合、


NATIVE_ODELAY_BYPASS TRUE または FALSE FALSE (オフ) 文字列

TRUE の場合、 ODELAY をバイパ

スします。

UltraScale+ FPGA のみ: メモリイン

ターフェイスジェネレーター

(MIG) 用に予約されています。


スします。

SIM_DEVICE

設定可能な値:

ULTRASCALE、

ULTRASCALE_PLUS、


ULTRASCALE 文字列


(ULTRASCALE、

ULTRASCALE_PLUS、



さい。







IS_…_INVERTED の属性

このフォーマットの属性により、対応する名前の信号がローカル反転可能になります。つまり、信号の反転がロ

ジックリソースを使用することなくネイティブコンポーネントの境界内で発生します。このようなローカル反転の

例を図 2-45 に示します。

RX_BITSLICE

RX_BITSLICE は RXTX_BITSLICE のレシーバーです。すべての受信インターフェイスでは、 CASCADE 遅延が必要

な場合を除いて RXTX_BITSLICE を使用できます。 RX_BITSLICE は、ビットスライス内の 2 つの遅延ラインをカス

ケード接続して大きな遅延にできます。

RXTX_BITSLICE と同様に、 RX_BITSLICE には、 BITSLICE_CONTROL を使用して VT による影響を継続的に補正

できる入力遅延が含まれます。高速キャプチャレジスタ、デシリアライズロジック (1:4 または 1:8)、および深さが

浅い FIFO により別のクロックドメインへのアクセスが可能になります。図 2-46 に RX_BITSLICE のブロック図を示

します。

注記: 入力バッファーは、 RX_BITSLICE の一部ではありません。


図 2-45: IS_RST_INVERTED 属性

IS_RST_INVERTED

Reset

0

1

X16033-022216


図 2-46: RX_BITSLICE のブロック図

Data Out to

Interconnect Logic

Data In

from IOB

Sampling Clocks

from

BITSLICE_CONTROL

FIFO Control and

Clocking from

BITSLICE_CONTROL

Delay Control

from

BITSLICE_CONTROL

Input

Delay

Input

Registers

1:4 or 1:8

Deserialization

8-deep

FIFO

X16026-022216





図 2-47 に RX_BITSLICE プリミティブを示します。この図では、黒は入力、灰色は出力を表わしています。表 2-24

に RXTX_BITSLICE のポートを示します。


図 2-47: RX_BITSLICE プリミティブ

Q[7:0]

RX_BITSLICE

RST


DATAIN




FIFO_RD_CLK

FIFO_RD_EN

FIFO_EMPTY

FIFO_WRCLK_OUT

CNTVALUEOUT[8:0]

CE

RST_DLY

CNTVALUEIN[8:0]

LOAD

INC

CLK

EN_VTC

CNTVALUEOUT_EXT[8:0]

CE_EXT

RST_DLY_EXT

CNTVALUEIN_EXT[8:0]

LOAD_EXT

INC_EXT

CLK_EXT

EN_VTC_EXT

X16027-022216





RX_BITSLICE の機能

RX_BITSLICE の機能の詳細は、「RXTX_BITSLICE レシーバー機能」で説明しています。

RX_BITSLICE のポート

表 2-24 に RX_BITSLICE のポートを示します。

表 2-24: RX_BITSLICE のポート


DATAINI/O

RX入力非同期

これは、 IOB からの入力信号です。

単一出力を持つ差動入力バッファー

(たとえば、 IBUFDS) を使用する場合、

差動ペアの P 側に隣接する

RX_BITSLICE が使用されます。相補

出力を備える差動入力バッファー

(たとえば、 IBUFDS_DIFF_OUT) を使

用する場合、 P 入力および N 入力両方

に隣接する RX_BITSLICE が使用され

ます。

IOB からは、データ信号、クロック信

号、またはストローブを入力すること

ができ、それらの信号のタイプは、

RX_BITSLICE の DATA_TYPE 属性で

選択します。

クロックとして、またはクロックと

データの両方として設定した場合、

データをキャプチャする目的でほかの

RX_BITSLICE へ供給するクロックを

生成するために、 DATAIN は

BITSLICE_CONTROL を介してほかの

RX_BITSLICE のクロックに転送され

る入力ストローブ/クロックになりま

す。このストローブ/クロックのビッ

トスライスは、 QBC または DBC IOB

サイト (ニブル内のビットスライス位

置 0 に必ず配置される) に配置する必

要があります。詳細は、

「BITSLICE_CONTROL」セクションの

296 ページの「ネイティブモードでの


IOB からの入力信号がデータのみであ

る場合、ニブル内の任意のビットス

ライス位置に配置できます。





Q[7:0]RX


RX FIFO からインターコネクトロ

ジックに渡すデシリアライズされた

(パラレル) 出力データです。

DATA_WIDTH = 4 の場合、 Q[3:0] は

キャプチャされたデータを出力しま

す。 Q[7:4] は未接続のままにでき、

Q5 では DATAIN に到達するシリアル

データストリームを表します。

注記: BITSLICE 0 および 6 (上位ニブルの BITSLICE 0) では、DATAIN から Q5 までの

ルートスルーは DLY_RDY がアサートされ

た後にのみ使用可能です。

DATA_WIDTH = 8 の場合、 Q[7:0] は

キャプチャされたシリアルデータの

8 ビットを表します。

RSTRX

FPGA入力非同期

RX_BITSLICE 0 ロジック、非同期ア

サート、同期アサートをリセットしま

す。アクティブ High です。 Q は 0 に

リセットされ、 RST はアサートされ

ます。


モードのブリングアップおよびリセッ

ト」を参照してください。

CLKRX

FPGA入力非同期

LOAD、 CE、および INC の制御に使用

される遅延ラインクロックです。遅延

ラインエレメントのすべての制御入力

(LOAD、 CE、 INC) は、クロック入力

(CLK) に同期します。遅延を

VARIABLE または VAR_LOAD に設定

した場合、クロックは必ずこのポート

に接続してください。 CLK はローカル

反転可能で、グローバルクロックバッ


CERX

FPGA入力 CLK

遅延ラインレジスタクロック用のク


注記: 遅延が適用されるには大 3 クロッ

クサイクル (CLK) かかります。この間、

出力データにグリッチが発生しないよう、

入力データは変化しないようにする必要が

あります。

RST_DLYRX

FPGA入力

非同期

(CLK に同期して


レシーバーロジック内の遅延ライン

用のリセットポートです。内部遅延

ラインを DELAY_VALUE で指定した

値にリセットします。

表 2-24: RX_BITSLICE のポート (続き)






INCRX

FPGA入力 CLK

インクリメント /デクリメント機能は、

イネーブル信号 (CE) で制御されます。

このインターフェイスは、遅延ライン

が VARIABLE モードまたは

VAR_LOAD モードの場合にのみ使用で

きます。 CE が High を維持している間、

遅延ラインは 1 クロック (CLK) サイク

ルごとに 1 タップずつインクリメント

またはデクリメントされます。 INC の

ステートにより、遅延ラインがインク

リメントまたはデクリメントされるか

を決定します。 INC = 1 のときインクリ

メント、 INC = 0 のときデクリメントし

ます。いずれの場合もクロック (CLK)

に同期します。 CE が Low の場合、 INC

のステートに関係なく遅延ライン全体

の遅延は変化しません。

CE が Low になると、クロックの次の

立ち上がりエッジでインクリメント /

デクリメントが終了します。

遅延ラインプリミティブのプログラ

ム可能な遅延タップはラップアラウン

ドします。つまり、遅延タップの後

(CNTVALUEOUT=511) に到達すると、

次のインクリメント機能はタップ 0 に

戻ります。デクリメント機能について

も同様で、タップ 0 に到達するとタッ

プ 511 に戻ります。

LOADRX

FPGA入力 CLK


UPDATE_MODE = ASYNC の場合、遅

延ラインロードポートの LOAD は、

CNTVALUEIN で設定した値を遅延ラ

インに読み込みます。

CNTVALUEIN[8:0] に現れる値が新し

いタップ値となります。 LOAD は入力

クロック信号 (CLK) に同期したアク

ティブ High の信号です。新しい値を

CNTVALUEIN バスに適用してから

LOAD 信号を適用するまで少なくとも

1 クロックサイクル待機してくださ

い。 LOAD 動作の間、 CE を Low に保

つ必要があります。

注記: 遅延が適用されるには大 3 クロッ

クサイクル (CLK) かかります。この間、

出力データにグリッチが発生しないよう、

入力データは変化しないようにする必要が

あります。







EN_VTCRX

FPGA入力非同期

電圧、温度、プロセスによる変動の

キャリブレーション/補正を有効にし

ます。

High: BITSLICE_CONTROL が VT に対

して遅延を一定に保つことができるよ

うにする。 VT の補正を有効にする間

BITSLICE_CONTROL の EN_VTC は

High の必要があります。


TIME モードを使用する場合、初期

BISC の間、 EN_VTC 信号を High にす



EN_VTC 信号を Low にする必要があ

ります。

ビットスライスがニブル内で TIME

および COUNT の両モードで用られる

場合、 TIME モードで使用するビット

スライスに対して EN_VTC を High に

し、 COUNT モードで使用するビット

スライスに対しては Low にする必要

があります。

CNTVALUEIN[8:0]RX

FPGA入力 CLK

CNTVALUEIN バスは、読み込み可能

なタップ値を動的に変更する場合に使

用します。 CNTVALUEIN の 9 ビット

値は必要なタップ数です。新しい

CNTVALUEIN 値は、 EN_VTC が Low の

場合にのみ適用する必要があります。

新しい値は、LOAD 信号が適用される

1 クロックサイクル前に適用するのが

適です。遅延ラインは、一度に


RX_BITSLICE をクロック /ストローブ

として使用する場合、 CNTVALUEIN

はサポートされません。



クロッキング」で、 BISC でストロー

ブ/クロックを調整する方法を説明し

ます。 LOAD が High にパルスされる

まで CNTVALUEIN を 1 クロックサイ

クル間供給します。







CNTVALUEOUT[8:0]RX

FPGA出力 CLK

CNTVALUEOUT ピンは、現在のタッ

プ値をレポートするために使用され、

現在の遅延に含まれるタップ総数を読

み出します。 CNTVALUEOUT は、

EN_VTC が Low の場合にのみサンプ


FIFO_RD_CLKRX

FPGA入力非同期

デシリアライズされた受信データは、

FIFO_RD_CLK 信号を使用して FIFO

から読み出されます。 FIFO_RD_CLK

信号は、入力データのサンプリング周

波数の分周クロックである必要があり

ます。詳細は、 191 ページの

「RXTX_BITSLICE」の「FIFO の機能」


FIFO_RD_ENRX

FPGA入力 FIFO_RD_CLK

High の場合、 FIFO からの読み出し動

作を有効にします。 Low の場合、

FIFO の読み出しポインターは同じ位

置で保持されます。これにより、書き

込みが継続して各クロックで発生する

と想定して、Q 出力は新しいデータを

8 クロックサイクルごとに示します。

FIFO_EMPTYRX


このビットの FIFO に対する Empty フ

ラグです。これは、 FIFO の書き込み

および読み出しポインターが同じ場合

High にアサートされます。

反転および格納する場合、

FIFO_EMPTY を FIFO_RD_EN に接続

して FIFO から連続データストリーム

を取得します。

FIFO_WRCLK_OUTRX

FPGA出力

PLL_CLK

(SERIAL_MODE の場合)

または DQS_IN

(ソース同期インター

フェイスの場合)

(BITSLICE_CONTROL)

この信号は、ニブルの BITSLICE 0 に

あるビットスライスに対してのみ有

効です。ほかの位置にあるビットス

ライスのこれらのピンには FPGA 内に

配線がありません。

FIFO_WRCLK_OUT は、ビットスライ

ス内部の FIFO_WR_CLK のコピーで

す。これは、データサンプルクロッ

ク /ストローブを分周したものです。

このクロックによって、ビットスラ

イス内のデシリアライズされたパラレ

ルデータが FIFO に書き込まれます。

このポートの使用は、経験豊富な設計

者にのみ推奨されます。

その他のタイミング制約は、 201 ペー

ジの「FIFO の機能」で説明します。







CLK_EXTTX

FPGA入力非同期

CASCADE = TRUE の場合、CLK_EXT

および CLK を同じクロックソースに

接続する必要があります。

LOAD_EXT、 CE_EXT、および

INC_EXT のサンプリングに使用する

遅延ラインクロックです。出力遅延

ラインエレメントへのすべての制御

入力は、クロック入力 (CLK_EXT) に

同期します。遅延を VARIABLE また

は VAR_LOAD に設定した場合、ク

ロックは必ずこのポートに接続してく

ださい。 CLK_EXT はローカル反転可

能で、グローバルクロックバッ


CE_EXTTX

FPGA入力 CLK_EXT

カスケード接続された出力遅延ライン

レジスタクロックのクロックイネー

ブル信号です。

RST_DLY_EXTTX

FPGA入力

非同期



カスケード接続された出力遅延ライン

のリセットポートです。内部遅延ラ

インを DELAY_VALUE 属性で指定し

た値にリセットします。







INC_EXTTX

FPGA入力 CLK_EXT

インクリメント /デクリメント機能は、

イネーブル信号 (CE_EXT) で制御され

ます。このインターフェイスは、遅延

ラインが VARIABLE モードまたは

VAR_LOAD モードの場合にのみ使用

できます。 CE_EXT が High を維持し

ている間、遅延ラインは 1 クロック

(CLK_EXT) サイクルごとに 1 タップ

ずつインクリメントまたはデクリメン

トされます。 INC_EXT のステートに

より、遅延ラインがインクリメントま

たはデクリメントされるかを決定しま

す。 INC_EXT = 1 のときインクリメン

ト、 INC_EXT = 0 のときデクリメント

します。いずれの場合もクロック

(CLK_EXT) に同期します。 CE_EXT

が Low の場合、 INC_EXT のステート

に関係なく遅延ライン全体の遅延は変

化しません。 CE_EXT が High になる

と、クロックの次の立ち上がりエッジ

からインクリメント /デクリメントが

開始します。 CE_EXT が Low になる

と、クロックの次の立ち上がりエッジ

でインクリメント /デクリメントが終

了します。

遅延ラインプリミティブのプログラ

ム可能な遅延タップはラップアラウン

ドします。つまり、遅延タップの後

(CNTVALUEOUT_EXT=511) に到達す

ると、次のインクリメント機能はタッ

プ 0 に戻ります。デクリメント機能に

ついても同様で、タップ 0 に到達する

とタップ 511 に戻ります。







LOAD_EXTTX

FPGA入力 CLK_EXT

VAR_LOAD モードの場合、この入力

は、 CNTVALUEIN_EXT で設定された

値を遅延ラインに読み込みます。

CNTVALUEIN_EXT [8:0] に現れる値

が新しいタップ値となります。

LOAD_EXT は入力クロック信号

(CLK_EXT) に同期したアクティブ

High の信号です。新しい値を

CNTVALUEIN_EXT バスに適用してか

ら LOAD_EXT 信号を適用するまで少

なくとも CLK_EXT の 1 クロックサイ

クル間待機してください。

LOAD_EXT 動作の間、 CE_EXT を

Low に保つ必要があります。

EN_VTC_EXTTX

FPGA入力非同期

電圧、温度、プロセスによる変動の補

正を有効にします。

High: BITSLICE_CONTROL が VT に対

して遅延を一定に保つことができるよ

うにする。 VT の補正を有効にする間

BITSLICE_CONTROL の EN_VTC は

High の必要があります。


TIME モードを使用する場合、初期

BISC の間、 EN_VTC_EXT 信号を

High にする必要があります。


EN_VTC_EXT 信号を Low にする必要

があります。

ビットスライスがニブル内で COUNT

および TIME の両モードで用られる場

合、 TIME モードで使用するビットス

ライスに対して EN_VTC_EXT を High

にし、 COUNT モードで使用するビッ

トスライスに対しては Low にする必


CNTVALUEIN_EXT[8:0]TX

FPGA入力 CLK_EXT

CNTVALUEIN_EXT バスは、読み込み

可能なタップ値を動的に変更する場合

に使用します。 CNTVALUEIN_EXT バ

スの 9 ビット値は、 LOAD_EXT 後に

出力遅延ラインが設定される新しい

タップ値です。 LOAD_EXT 前にこの

バスに値を 1 クロックサイクル以上

供給します。遅延ラインは、一度に








CNTVALUEOUT_EXT[8:0]TX

FPGA出力 CLK_EXT

CNTVALUEOUT_EXT ピンは、現在の

出力遅延タップ値をレポートするため

に使用され、現在の遅延に含まれる

タップ総数を読み出します。

CNTVALUEOUT_EXT は、

EN_VTC_EXT が Low の場合にのみサ

ンプリングする必要があります。







例:




これらのバスは、 BITSLICE_CONTROL とビットスライス間の専用配線で構成されており、ロジックからアクセスや使用

はできません。また、これらのバスへは ILA や VIO を接続できず、バスのコンテンツおよびビット名は開示されていない

ため、シミュレーションでこれらのバスを表示させても意味はありません。

RX_BIT_CTRL_IN[39:0] 入力 N/ABITSLICE_CONTROL からの入力バス

です。

RX_BIT_CTRL_OUT[39:0] 出力 N/ABITSLICE_CONTROL への出力バス

です。

TX_BIT_CTRL_IN[39:0] 入力 N/ABITSLICE_CONTROL からの入力バス

です。

TX_BIT_CTRL_OUT[39:0] 出力 N/ABITSLICE_CONTROL への出力バス

です。



RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側とロジック間の双方向の接続です。

TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側とロジック間の双方向の接続です。







RX_BITSLICE の属性

表 2-25 に RX_BITSLICE の属性を示します。

表 2-25: RX_BITSLICE の属性


DATA_TYPE

DATA

DATA_AND_CLOCK

SERIAL

DATA 文字列

SERIAL = 受信データを無関係なク

ロック (SGMII など) でキャプチャしな

ければならない場合。

DATA_AND_CLOCK = 受信信号がク

ロック /ストローブまたはデータのいず

れかの場合。受信クロック /ストローブ

をデータのようにサンプリングする必

要がある場合。

DATA = 受信信号に完全にデータ情報

しか含まれない場合。

DATA_AND_CLOCK は、 DBC、 QBC

または GC ピン (BITSLICE_0) にある

ビットスライスに対してのみ使用され

ます。

受信信号にデータ情報しか含まれない

場合、 DATA はニブル内のすべてのビッ

トスライスに対して使用できます。

DATA_WIDTH 4 または 8 8 10 進数

シリアル/パラレルコンバーターの出

力幅を定義する属性です。

この値は、入力データがシリアル/パラ

レルコンバーターで拡張される (デシ

リアライズされる ) 幅を指定します。

次の表に示すように、対応する

BITSLICE_CONTROL の DIV_MODE

クロック分周の設定と整合する必要が

あります。

RX_BITSLICE

DATA_WIDTH

BITSLICE_CONTROL

DIV_MODE

4 2

8 4





DELAY_FORMAT TIME(1) または COUNT TIME 文字列

DELAY_FORMAT は、 TIME または

COUNT に設定できます。

TIME に設定した場合、 BISC の完了後

(DLY_RDY が High になる )、遅延は

DELAY_VALUE (ps で指定) と追加アラ

イメント遅延 (Align_Delay) の和となり

ます。

BISC は、現在のタップサイズを決定

し、要求された TIME 値

(DELAY_VALUE) を実現するために必

要なタップ数を決定するため、

REFCLK_FREQUENCY 属性を入力マ

スタークロックと共に使用します。

このキャリブレーションでは、デバイ

スのプロセスのばらつきが考慮されま

す。 EN_VTC が High の場合、遅延は、

電圧および温度の全範囲で要求された

TIME を実現するようにキャリブレー

ションされます。


DELAY_VALUE で指定した値が必要な

タップ数になります。 COUNT を使用

する場合、 EN_VTC を Low に接続する


DELAY_TYPE

FIXED

VAR_LOAD

VARIABLE

FIXED 文字列

入力遅延ラインの遅延モードです。

詳細は、 195 ページの「ネイティブ入

力遅延タイプの使用」を参照してくだ

さい。

DELAY_VALUE

0 ～ 1250


0 ～ 1100


0 ～ 511 (COUNT)

0 10 進数

注記: BISC で正しくアラインされるために

は、 OUTPUT_PHASE_90 = FALSE と設定し

ます。


UltraScale デバイスは大 1.25ns の遅


UltraScale+ デバイスは大 1.1ns の遅



表 2-25: RX_BITSLICE の属性 (続き)






DELAY_FORMAT_EXT TIME(1) または COUNT TIME 文字列

DELAY_FORMAT_EXT には、 TIME ま

たは COUNT を設定できます。

DELAY_FORMAT と一致する必要があ

ります。

CASCADE が TRUE に設定されている

場合、属性値は DELAY_FORMAT と一

致する必要があります。


DELAY_VALUE で指定した値が必要な

タップ数になります。 COUNT を使用

する場合、 EN_VTC_EXT を Low に接

続する必要があります。

DELAY_TYPE_EXT

FIXED

VAR_LOAD

VARIABLE

FIXED 文字列

拡張された遅延ラインの遅延モードで

す。詳細は、「拡張遅延制御信号」を


DELAY_VALUE_EXT

0 ～ 1250


0 ～ 1100


0 ～ 511 (COUNT)

0 10 進数

拡張された遅延の遅延値です。



詳細は、 254 ページの「拡張遅延制御

信号」を参照してください。








有効数字 1 桁

基準クロック周波数は MHz で指定し

ます。

これは、 BITSLICE_CONTROL が使用

するマスタークロック (PLL_CLK また

は REFCLK) の周波数です。このマス

タークロックは、 TIME モード遅延を

キャリブレーションするために BISC

で使用されます。マスタークロック

は、データのキャプチャや生成に必要

な内部クロックの生成にも使用されま

す。タップサイズは、

REFCLK_FREQUENCY で決定しませ

ん。タップサイズは、 UltraScale デバ

イスのデータシート [参照 2] で

TIDELAY_RESOLUTION として定義さ

れています。

REFCLK_FREQUENCY 属性は、 BISC

アルゴリズムがタップサイズを計算す

るために使用しますが、タップサイズ

には影響を与えません。

DELAY_FORMAT 属性を TIME に設定

した場合、遅延は、 DELAY_VALUE 属

性で指定した値になります。遅延は ps

単位で指定され、

REFCLK_FREQUENCY 属性を使用し

てキャリブレーションされます。現在

のタップサイズを決定し、要求された

TIME を実現するために必要なタップ

数を決定するため、

REFCLK_FREQUENCY 属性が入力基

準クロックと共に使用されます。基準

クロックを使用するこのキャリブレー

ションでは、デバイスのプロセスのば

らつきが考慮されます。 EN_VTC ピン

が High の場合、遅延は、電圧および

温度の全範囲で TIME を実現するよう

にキャリブレーションされます。







UPDATE_MODEASYNC、 SYNC、または


ASYNC: これはデフォルト設定であ

り、推奨される使用モードです。遅延

値の変更は受信データとは無関係にな

ります。このモードはほかの 2 つの

モードの機能もカバーするため、推奨

される動作モードです。

SYNC: DATAIN のエッジに同期して遅

延が変更されるように DATAIN が遷移

する必要があります。このモードは、

常に利用可能で周期的にスイッチする

クロックまたはデータ信号に適してい

ます。

MANUAL: 新しい値が有効になるに

は、 LOAD を 2 回アサートする必要が

あります。新しい値を有効にするに

は、初の LOAD のアサートによっ

て、 CNTVALUEIN で指定された値を

読み込み、 CE をアサートした状態で

再び LOAD をアサートする必要があり

ます。この属性は、遅延を更新できる

ため、データがアイドル状態になった

場合に役立ちます。







UPDATE_MODE_EXTASYNC、 SYNC、または


ASYNC: これはデフォルト設定であ

り、推奨される使用モードです。遅延

値の変更は受信データとは無関係にな

ります。このモードはほかの 2 つの

モードの機能もカバーするため、推奨

される動作モードです。

SYNC: DATAIN のエッジに同期して遅

延が変更されるように DATAIN が遷移

する必要があります。このモードは、

常に利用可能で周期的にスイッチする

クロックまたはデータ信号に適してい

ます。

MANUAL: 新しい値が有効になるに

は、 LOAD を 2 回アサートする必要が

あります。新しい値を有効にするに

は、初の LOAD のアサートによっ

て、 CNTVALUEIN で指定された値を

読み込み、 CE をアサートした状態で

再び LOAD をアサートする必要があり

ます。この属性は、遅延を更新できる

ため、データがアイドル状態になった

場合に役立ちます。詳細は、 254 ペー

ジの「拡張遅延制御信号」を参照して

ください。値は、 UPDATE_MODE 値

と一致する必要があります。

FIFO_SYNC_MODE TRUE (予約) または FALSEFALSE

(オフ)BOOLSTRING

FALSE (オフ): この属性は、

FIFO_WRCLK_OUT と FIFO_RD_CLK

間の関係を定義します。この属性は常

に FALSE に設定します。

注記: FIFO_SYNC_MODE = TRUE。将来使

用するために予約。

これらのクロックの詳細は、










CASCADE TRUE または FALSEFALSE

(オフ)文字列

TRUE (オン): 隣接する RX ビットスラ

イスと TX ビットスライスの入力遅延

ラインおよび出力遅延ラインのカス

ケード接続を有効にします。両方の遅

延ラインがカスケード接続されると、

2.5ns の遅延が得られます。拡張され

た遅延は、 _EXT ピンで制御されます。

マスター入力遅延の属性に加えて、カ

スケード接続された出力遅延ライン向

け属性の使用を検討してください。

FALSE (オフ): カスケード接続を無効に

して、拡張属性 (_EXT) を無視できま

す (入力を Low にして出力をオープン

のままにしておく )。

RX_BITSLICE での遅延カスケード接

続の詳細は、 254 ページの「拡張遅延

制御信号」を参照してください。

注記: CASCADE = TRUE の設定は性能の低

下につながるため、性能が重要な場合は使

用しないでください。

IS_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

IS_RST_INVERTED 属性と同様です

が、 RX_CLK パス上にあります。

IS_CLK_INVERTED = 1 の場合、イン

バーターが使用されます。

1 に設定した場合、 CLK 信号の極性を

反転します。

0 に設定した場合、インバーターは使

用されません。

IS_RST_DLY


IS_RST_INVERTED 属性と同様です

が、 RST_DLY パス上にあります。

IS_RST_DLY_INVERTED = 1 の場合、


1 に設定した場合、 RST_DLY 信号の極

性を反転します。









拡張遅延制御信号

このセクションでは、 CE_EXT、 CLK_EXT、 EN_VTC_EXT、 INC_EXT、 RST_DLY_EXT、 LOAD_EXT、

CNTVALUEIN_EXT[8:0]、および CNTVALUEOUT_EXT[8:0] 信号の詳細について説明します。

RX_BITSLICE では、入力遅延ラインを出力遅延ラインと合わせて拡張できます。これには、 CASCADE 属性を

TRUE に設定する必要があります。 TRUE に設定した場合、拡張子 _EXT が付いたすべてのポートを使用しなければ

なりません。

CASCADE = FALSE の場合、拡張子 _EXT が付いたすべてのポートをグランド (GND) に接続する必要があります。

RX_BITSLICE がカスケード接続された遅延 (CASCADE 属性 = TRUE) を使用している場合、 RX_BITSLICE 入力遅延

の出力は TX_BITSLICE (使用されていない) 出力遅延ラインの入力に接続されます。使用されていない

TX_BITSLICE 内の出力遅延ラインの出力は、図 2-48 に示す RX_BITSLICE 内のデシリアライザーロジックの入力に

接続されます。これにより、遅延ラインが実際に 2 倍の長さになります。両遅延ラインの制御は、それぞれの遅延

の制御ポートを介して実行されます。出力遅延ラインの制御ポートは、拡張子 _EXT を伴う名前が付けられます。

両遅延ラインの制御ポートの機能は同じです。

IS_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

リセットパス上の選択可能なローカル

インバーターを使用して、リセット入

力の極性を変更できます。

IS_RST_INVERTED = 1 の場合、イン

バーターが使用されます。

1 に設定した場合、 RST 信号の極性を

反転します。



SIM_DEVICE

設定可能な値:

ULTRASCALE、

ULTRASCALE_PLUS、


ULTRA

SCALE文字列


(ULTRASCALE、

ULTRASCALE_PLUS、



さい。







DELAY_TYPE が FIXED の場合、 EN_VTC および EN_VTC_EXT を除く、入力遅延ラインと出力遅延ライン (拡張さ

れている、 _EXT) の制御信号はグランド (GND) に接続できます。 TIME モードで遅延ラインを使用する場合、両方

のピンを VCC に接続するか能動的に操作する必要があります (もしくはその両方を実行する )。 COUNT モードで遅延

ラインを使用する場合、両方のピンをグランド (GND) に接続しなければなりません。

DELAY_TYPE が VARIABLE または VAR_LOAD の場合

• DELAY_FORMAT = TIME の場合、カスケード接続された遅延の DELAY_VALUE_EXT 属性は、マスター

DELAY_VALUE 属性と同じ遅延値を持つ必要があります。たとえば、必要な合計遅延 1.5ns は、

DELAY_VALUE_EXT の 0.75ns と DELAY_VALUE の 0.75ns に分割します。 BISC の完了後、マスターのカス

ケード接続された遅延ラインは異なる値にできます。

• VAR_LOAD モードに設定した場合、入力遅延ラインと拡張された出力遅延ラインのタップ遅延値は、 LOAD お

よび LOAD_EXT を使用し、値を CNTVALUEIN および CNTVALUEIN_EXT でそれぞれ設定して両方のコンポー

ネントに別々に読み込む必要があります。これらは異なる値にできます。

• VARIABLE モードまたは VAR_LOAD モードに設定した場合、 CE/INC および CE_EXT/INC_EXT をそれぞれイ

ンクリメント /デクリメントする必要があります。これらの信号を制御するための機能要件は、非カスケード接

続モードについて説明した要件と同じです。


図 2-48: 拡張遅延制御信号

Input Delay LineCASCADE = TRUE

Output Delay Line

DATAIN

RX_BITSLICE

Input

Registers

Deserialization FIFOCLKCE / INCLOADRST_DLY

CNTVALUEIN[8:0]CNTVALUEOUT[8:0]

EN_VTC

CLK_EXTCE_EXT / INC_EXTLOAD_EXTRST_DLY_EXT

CNTVALUEIN_EXT[8:0]CNTVALUEOUT_EXT[8:0]

EN_VTC_EXT

Q[7:0]

Tap Delay Line

Tap Delay Line

Master Delay Line

Cascaded Delay

Line

X16319-030916





注記: CASCADE = TRUE に設定すると、クロックの位置で UI の中央を検出するために IDELAY の使用が求められて

いた従来のデザイン手法がサポートされ、 IDELAY の値を大で 2.5ns にできます。

推奨: より高いデータレートで優れたシグナルインテグリティと堅牢なアイサンプリングを実現するには、 BISC と

その QTR 遅延を使用して UI の中央を検出および維持し、 IDELAY を使用せずにスイープすることをザイリンクスは

強く推奨します。

注記: CASCADE = TRUE に設定した場合、大 2.5ns の IDELAY を使用する必要がある従来のデザイン手法がサポー

トされます。カスケード接続による遅延と追加の遅延タップの特性によって、性能が低下することがあります。

BISC に関連するアライメントを使用し、 PQTR/NQTR 遅延調整 (RIU) を用いてストローブクロックを調整して適

な性能を実現してください。

TX_BITSLICE

TX_BITSLICE は RXTX_BITSLICE のトラスミッター機能です。

TX_BITSLICE は RXTX_BITSLICE のトランスミッター部分であるため、 BITSLICE_CONTROL、高速出力シリアラ

イズレジスタおよびシリアライズロジック (4:1 または 8:1) によって VT による影響を継続的に補正できる出力遅延

が含まれます。図 2-49 に TX_BITSLICE のブロック図を示します。


図 2-49: TX_BITSLICE のブロック図

Data In

from Logic

Control and Clocks

Output

Delay

Output

Registers

8:1 / 4:1

Serialization

3-state control

X16031-060916





TX_BITSLICE の機能

TX_BITSLICE の機能の詳細は、 207 ページの「RXTX_BITSLICE トランスミッター機能」の前半のセクションで説

明しています。

TX_BITSLICE のポート

表 2-26 に TX_BITSLICE のポートを示します。


図 2-50: TX_BITSLICE プリミティブ

T

TBYTE_IN

T_OUT

O

CNTVALUEOUT[8:0]

TX_BITSLICERST


D[7:0]

CE

RST_DLY

CNTVALUEIN[8:0]

LOAD

INC

CLK

EN_VTC




X16032-022216

表 2-26: TX_BITSLICE のポート


D[7:0]TX

FPGA入力

PLL_CLK

(BITSLICE_CONTROL)

送信用のインターコネクトロジックからの

入力パラレルデータです。データ幅は

DATA_WIDTH 属性によって決定され、

8 または 4 に設定できます。DATA_WIDTH

が 4 の場合は D[3:0] を使用し、 D[7:4] を 0

に接続する必要があります。





TTX

FPGA入力非同期

T は、 TX_BITSLICE から出力バッファーの

トライステートピンまでの組み合わせパス

を割り当てます。

トライステート制御信号をインターコネク

トロジックから供給する場合は、 T ポート

を使用する必要があります。ビットスライ

スの T 入力については、シリアルビットス

トリームのブロックトライステートとして

の使用が確認できます。

ニブル内の各 TX_BITSLICE には 1 つの T

入力があり、つまり、 1 バイト (バイト = 2

ニブル) に 13 の T 入力が備わっていること

になります。

ロジック High は出力バッファーがトライ

ステートであることを示し、ロジック Low

はこれがトライステートでないことを示し

ます。アクティブ High です。

TBYTE_INTX

FPGA入力

PLL_CLK

(BITSLICE_CONTROL)

TBYTE_IN は、 RXTX_BITSLICE の

TX_BITSLICE 側の 1 ビット幅入力です。

トライステートを使用する場合、

TX_BITSLICE_TRI コンポーネントを使用

して BITSLICE_CONTROL の

TBYTE_IN[3:0] トライステートバス入力を

シリアライズする必要があり、シリアル出

力データストリーム内の個々のビットをト

ライステートできるようにします。

BITSLICE_CONTROL の TBYTE_IN[3:0]

ポートは処理され、 BITSLICE_CONTROL

を通過して TX_BITSLICE_TRI へ接続され

ます。その後 TRI_OUT をニブル内の各

TX_BITSLICE の TBYTE_IN 入力ポートに

接続します。 BITSLICE_CONTROL の

TBYTE_IN が High の場合は出力バッ

ファーがトライステートでないことを示

し、ロジック Low の場合はこれがトライス

テートであることを示します。

RSTTX

FPGA入力非同期

送信側 (TX_BITSLICE)、非同期アサート、

および同期ディアサートをリセットしま

す。アクティブ High です。 RST がアサー

トされる間 O は INIT 属性値にリセットさ

れます。

確定的なブリングアップには、 290 ページ

の「ネイティブモードのブリングアップお

よびリセット」の手順に従います。

表 2-26: TX_BITSLICE のポート (続き)






CLKTX

FPGA入力非同期

LOAD、 CE、および INC のサンプリングに

使用される遅延ラインクロックです。

RXTX_BITSLICE の TX 部分にある出力遅

延エレメントへの制御入力はすべて、ク

ロック入力 (CLK) に同期します。遅延を

VARIABLE または VAR_LOAD に設定した

場合、クロックは必ずこのポートに接続し

てください。 CLK はローカル反転可能で、

グローバルクロックバッファーから供給


CETX

FPGA入力 CLK

出力遅延ラインレジスタクロックのク


注記: 遅延が適用されるには大 3 クロックサイ

クル (CLK) かかります。この間、出力データに

グリッチが発生しないよう、入力データは変化

しないようにする必要があります。

RST_DLYTX

FPGA入力

非同期



トランスミッターロジック内の遅延ライン

用のリセットポートです。内部遅延ライン

を DELAY_VALUE 属性で指定した値にリ

セットします。

INCTX

FPGA入力 CLK


ネーブル信号 (CE) で制御されます。この

インターフェイスは、遅延ラインが


ドの場合にのみ使用できます。 CE が High

を維持している間、遅延ラインは 1 クロッ

ク (CLK) サイクルごとに 1 タップずつイン

クリメントまたはデクリメントされます。

INC のステートにより、遅延ラインがイン

クリメントまたはデクリメントされるかを

決定します。 INC = 1 のときインクリメン

ト、 INC = 0 のときデクリメントします。

いずれの場合もクロック (CLK) に同期しま

す。 CE が Low の場合は、 INC のステート

に関係なく遅延は変化しません。 CE が

High になると、クロックの次の立ち上がり

エッジからインクリメント /デクリメント

が開始します。 CE が Low になると、ク

ロックの次の立ち上がりエッジでインクリ

メント /デクリメントが終了します。

遅延ラインプリミティブのプログラム可能

な遅延タップはラップアラウンドします。

つまり、遅延タップの後

(CNTVALUEOUT = 511) に到達すると、次の

インクリメント機能はタップ 0 に戻ります。

デクリメント機能についても同様で、タッ

プ 0 に到達するとタップ 511 に戻ります。







LOADTX

FPGA入力 CLK

VAR_LOAD モードおよび UPDATE_MODE

= ASYNC の場合、この入力は、

CNTVALUEIN で設定された値を遅延ライ

ンに読み込みます。 CNTVALUEIN[8:0] に現

れる値が新しいタップ値となります。

LOAD は入力クロック信号 (CLK) に同期し

たアクティブ High の信号です。新しい値を

CNTVALUEIN バスに適用してから LOAD

信号を適用するまで少なくとも 1 クロック

サイクル待機してください。 LOAD 動作の

間、 CE を Low に保つ必要があります。

注記: 遅延が適用されるには大 3 クロックサイ

クル (CLK) かかります。この間、出力データに

グリッチが発生しないよう、入力データは変化

しないようにする必要があります。

EN_VTCTX

FPGA入力非同期

電圧、温度、プロセスによる変動の補正を

有効にします。

High: BITSLICE_CONTROL が VT に対して

遅延を一定に保つことができるようにす

る。 VT の補正を有効にする間





(ビルトインセルフキャリブレーション) の

間、 EN_VTC 信号を High にする必要があ

ります。

COUNT モードで使用する場合、 EN_VTC

信号を Low にする必要があります。

ビットスライスがニブル内で COUNT およ

び TIME の両モードで用られる場合、


対して EN_VTC を High にし、COUNT モー

ドで使用するビットスライスに対しては

High または Low にする必要があります。







CNTVALUEIN[8:0]TX

FPGA入力 CLK

CNTVALUEIN バスは、読み込み可能な

タップ値を動的に変更する場合に使用しま

す。 CNTVALUEIN バスの 9 ビット値は、

LOAD 後に遅延ラインが設定される新しい

タップ値です。 LOAD 前にこのバスに値を

1 クロックサイクル以上供給します。遅延

ラインは、一度に 1 タップ～ 8 タップに変

更できます。

注記: EN_VTC を使用して VT 補正を実行し、遅

延を変更する場合、プログラムした遅延のみが

補正されます。変更後の出力遅延を補正する必

要のあるアプリケーションでは、 RIU インター

フェイスを使用して入力遅延を出力遅延と同じ

値にプログラムする必要があります (表 2-48 および表 2-49 参照)。

CNTVALUEOUT[8:0]TX

FPGA出力 CLK

CNTVALUEOUT ピンは、現在のタップ値

のレポートおよび現在の遅延に含まれる

タップ総数の読み出しに使用されます。

CNTVALUEOUT は、 EN_VTC が Low の場合

にのみサンプリングする必要があります。

OI/O

TX出力

PLL_CLK

(BITSLICE_CONTROL)

TX_BITSLICE からのシリアライズされた

出力データです。出力バッファー (または

双方向バッファー ) に接続する必要があり

ます。

T_OUTI/O

TX出力

PLL_CLK

(TBYTE_CTL が

TBYTE_IN に

設定されている場合)

それ以外は非同期 (BITSLICE_CONTROL)

TX_BITSLICE からのトライステート出力

です。出力バッファー (または双方向バッ

ファー ) に接続する必要があります。

TBYTE_CTL を T に設定した場合は組み合

わせ出力に TBYTE_CTL を、 TBYTE_IN に

設定した場合はシリアライズされた出力に

できます。







例:




これらのバスは、 BITSLICE_CONTROL とビットスライス間の専用配線で構成されており、ロジックからアクセスや使用は

できません。また、これらのバスへは ILA や VIO を接続できず、バスのコンテンツおよびビット名は開示されていないた

め、シミュレーションでこれらのバスを表示させても意味はありません。







TX_BITSLICE の属性

表 2-27 に TX_BITSLICE の属性を示します。

RX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。

RX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。

TX_BIT_CTRL_IN[39:0] 入力 N/A BITSLICE_CONTROL からの入力バスです。

TX_BIT_CTRL_OUT[39:0] 出力 N/A BITSLICE_CONTROL への出力バスです。



RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側とロジック間の双方向の接続です。

TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側とロジック間の双方向の接続です。



表 2-27: TX_BITSLICE の属性


DATA_WIDTH 4 または 8 8 10 進数

パラレル-シリアルコンバーター

の入力幅を定義する属性です。

この値で、パラレル-シリアルコ

ンバーターによってシリアライズ

する必要があるデータの幅を指定

します。 DATA_WIDTH =

2 x BITSLICE_CONTROLLER の

DIV_MODE に設定します。

TBYTE_CTL TBYTE_IN または T TBYTE_IN 文字列

TBYTE_IN: TBYTE_IN 入力を使用

してトライステート情報を T_OUT

出力に渡します。これには、

TX_BITSLICE を

TX_BITSLICE_TRI コンポーネント

と一緒に使用する必要があります。

T: T 入力を使用してトライステー

ト情報を T_OUT 出力に渡します。

T は、インターコネクトロジック

内で生成されるトライステート情

報を必要とします。詳細は、

266 ページの

「TX_BITSLICE_TRI」の説明を参


INIT 1'b0 または 1'b1 1'b1 バイナリ

TX_BITSLICE のシリアライズさ

れたデータ出力である O ポートの

初期値を指定します。





DELAY_TYPEFIXED VAR_LOAD


出力遅延ラインの遅延モードで

す。詳細は、 211 ページの「ネイ

ティブ出力遅延タイプの使用」を


DELAY_VALUE

0 ～ 1250


0 ～ 1100


0 ～ 511 (COUNT)

0 10 進数

注記: BISC で正しくアラインされるた

めには、 RX_CLK_PHASE_P = RX_CLK_PHASE_N = SHIFT_0 と設定

します。

DELAY_FORMAT を TIME モード

に設定すると、目的の値は ps 単位

になります。

UltraScale デバイスは大 1.25ns

の遅延をサポートします。

UltraScale+ デバイスは大 1.1ns

の遅延をサポートします。

DELAY_FORMAT を COUNT モード

に設定すると、目的の値はタップ

数単位になります。詳細は、

211 ページの「ネイティブ出力遅延

タイプの使用」を参照してくださ

い。 TX_BITSLICE のデータアライ

メントを確実にするには、 COUNT

遅延を 1.5UI に制限します。


有効数字 1 桁

基準クロック周波数は MHz で指

定します。

これは、 BITSLICE_CONTROL を

設定して使用するマスタークロッ

クの周波数です。任意の TIME

モード遅延をキャリブレーション

するために、 BISC で使用されま

す。 296 ページの「ネイティブ

モードでのクロッキング」および

312 ページの「ビルトインセルフ

キャリブレーション」を参照して

ください。以前の FPGA ファミリ

とは対照的に、タップサイズは

REFCLK_FREQUENCY で決定せ

ず、 UltraScale デバイスのデータ

シート [参照 2] で

TODELAY_RESOLUTION として定義

されています。 DELAY_FORMAT

が TIME モードに設定されている

場合、指定した遅延を提供するた

めに、 BISC でタップのキャリブ

レーションに使用されます。

表 2-27: TX_BITSLICE の属性 (続き)






OUTPUT_PHASE_90 TRUE または FALSEFALSE

(オフ)文字列

FALSE (オフ): 出力 O は位相シフ

トされません。

TRUE (オン): 出力 O は 90° 位相シ

フトされます。

OUTPUT_PHASE_90 = TRUE の場

合、 DELAY_VALUE を 0 に設定す


異なるトランスミッターを使用す

ると、位相シフトを観察できま

す。多くの場合、生成クロックを

生成データ (生成データおよび中

央に揃えられたクロック ) に対し

て 90° 位相をずらすために使用さ

れます。

DELAY_FORMATTIME(1)

COUNTTIME 文字列

DELAY_FORMAT は、 TIME また

は COUNT に設定できます。

TIME に設定した場合、 BISC 完了

後 (DLY_RDY が High になる ) の遅

延は DELAY_VALUE (ps で指定)



(DELAY_VALUE) を実現するため

に必要なタップ数を決定するた

め、 REFCLK_FREQUENCY 属性

を入力マスタークロックと共に使

用します。このキャリブレーショ

ンでは、デバイスのプロセスのば

らつきが考慮されます。 EN_VTC

が High の場合、遅延は、電圧お

よび温度の全範囲で要求された

TIME を実現するようにキャリブ

レーションされます。

DELAY_FORMAT を COUNT に設

定した場合、 DELAY_VALUE で

指定した値が必要なタップ数にな

ります。 COUNT を使用する場合、

EN_VTC を Low に接続する必要

があります。







UPDATE_MODEASYNC、 SYNC、または



あり、推奨される使用モードで

す。遅延値の変更は遅延データと

は無関係になります。このモード

はほかの 2 つのモードの機能をカ

バーするため、推奨される動作

モードです。

SYNC: データのエッジに同期して

遅延が変更されるようにデータが

遷移する必要があります。この

モードは、常に利用可能で周期的

にスイッチするクロックまたは

データ信号に適しています。





サートによって、 CNTVALUEIN

で指定された値を読み込み、 CE

をアサートした状態で再び LOAD

をアサートする必要があります。

この属性は、遅延を更新できるた

め、データがアイドル状態になっ

た場合に役立ちます。

ENABLE_PRE_EMPHASISTRUE (オン)

FALSE (オフ)

FALSE

(オフ)文字列

双方向 IOB の属性と共に使用し

て、プリエンファシスを有効また

は無効にします。プリエンファシ

スを有効にするには、

ENABLE_PRE_EMPHASIS 属性を

IOB と共に使用します。第 1 章の

「トランスミッタープリエンファ

シス」を参照してください。

IS_CLK_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

「IS_RST_INVERTED」属性と同様

ですが、 CLK パス上にあります。

IS_CLK_INVERTED = 1 の場合、

インバーターが CLK 信号の極性

の反転に使用されます。

IS_CLK_INVERTED = 0 の場合、








TX_BITSLICE_TRI

TX_BITSLICE _TRI はあらゆる点で、 TX_BITSLICE のようなビットスライスです。 TX_BITSLICE と同様に、この

ビットスライスには BITSLICE_CONTROL、高速出力シリアライズレジスタおよび 4:1 データのシリアライズロ

ジックによって VT による影響を継続的に補正できる出力遅延が含まれますが、直接ユーザーアクセス可能なパラ

レルデータ入力や FPGA ピンにアクセスできるシリアル出力は含まれません。このプリミティブの入力は、 4 ビッ

トの TBYTE_IN バスから BITSLICE_CONTROL プリミティブを介して入力されるため、このビットスライスはニブ

ル内に埋め込まれます。図 2-51 に TX_BITSLICE_TRI のブロック図を示します。

IS_RST_DLY_INVERTED 1'b0 または 1'b1 1'b0 バイナリ

「IS_RST_INVERTED」属性と同様

ですが、 RST_DLY パス上にあり

ます。

IS_RST_DLY_INVERTED = 1 の場

合、インバーターが RST_DLY 信

号の極性の反転に使用されます。

IS_RST_DLY_INVERTED = 0 の場合、


IS_RST_INVERTED 1'b0 または 1'b1 1'b0 バイナリ




IS_RST_INVERTED = 1 の場合、

インバーターが RST 信号の極性

の反転に使用されます。

IS_RST_INVERTED = 0 の場合、


図 2-45 を参照してください。

NATIVE_ODELAY_BYPASS TRUE または FALSEFALSE

(オフ)文字列

UltraScale+ FPGA のみ: メモリイ

ンターフェイスジェネレーター

(MIG) 用に予約されています。


スします。

SIM_DEVICE

設定可能な値:

ULTRASCALE、

ULTRASCALE_PLUS、


ULTRA

SCALE文字列


(ULTRASCALE、

ULTRASCALE_PLUS、



さい。







TX_BITSLICE_TRI は、ニブル内のビットスライスをトライステートにするためにのみ使用できます。次の

「TX_BITSLICE_TRI の機能」セクションでは、 TX_BITSLICE_TRI をニブルの BITSLICE_CONTROL と

TX_BITSLICE 間で接続する方法を説明します。

BITSLICE_CONTROL からの 4 ビットはシリアライズされ、場合によって遅延されて TX_BITSLICE を経由して IOB

内のトライステート出力バッファーに供給されます。このメカニズムにより、シリアル出力ストリーム内の各ビッ

トをトライステートにできます。図 2-54 の波形は、 TX_BITSLICE の O 出力に対する BITSLICE_CONTROL の

TBYTE_IN 入力と IOB トライステートバッファーの関係を示しています。


図 2-51: TX_BITSLICE_TRI のブロック図

Output

Delay

Output

Registers

4:1

Serialization

Control and Clocks

Delay Control

from

BITSLICE_CONTROL

4-bit data input

through

BITSLICE_CONTROL

from TBYTE_IN[3:0]

To the TBYTE_IN

input of one,

some, or all

RXTX_BITSLICEs/

TX_BITSLICEs

in a nibble

X16351-060916


図 2-52: TX_BITSLICE_TRI プリミティブ

TRI_OUT

CNTVALUEOUT[8:0]

TX

_B

ITS

LIC

E_T

RI

RST

BIT_CTRL_OUT[39:0]

CE

RST_DLY

CNTVALUEIN[8:0]

LOAD

INC

CLK

EN_VTC

BIT_CTRL_IN[39:0]

X16037-022216





TX_BITSLICE_TRI の機能

既述のとおり、 TX_BITSLICE_TRI は TX_BITSLICE ですが、ユーザーデータ入力とシリアル出力はありません。

207 ページの「RXTX_BITSLICE トランスミッター機能」を参照し、この TX_BITSLICE_TRI の機能を理解してくだ

さい。

トライステートは、双方向データおよび/またはクロック /ストローブのアプリケーションで通常使用されます。

TX_BITSLICE_TRI は、 RXTX_BITSLICE/TX_BITSLICE 属性 TBYTE_CTL が TBYTE_IN に設定されている場合にの

み使用されます。この場合、 BITSLICE_CONTROL、 TX_BITSLICE_TRI、および 1 つ以上の TX_BITSLICE を組み合

わせて使用し、一連のシリアルデータ出力ストリームの専用ビットをトライステートにします。図 2-53 に、プリミ

ティブがどのように相互接続されているかを示し、図 2-54 の波形は、シリアルデータストリームのビットをトライ

ステート制御するためにどのように信号を適用すべきかを示しています。

• TBYTE_CTL 属性を TBYTE_IN に設定した場合、 BITSLICE_CONTROL プリミティブの TBYTE_IN[3:0] 入力は

ニブル内のすべての RXTX_BITSLICE をトライステート制御します。図 2-55 に示すように、 TBYTE_IN[3:0] 入

力はすべてのニブル出力トライステート機能を (TX_BITSLICE_TRI を介して) 制御します。 TBYTEIN[3:0] 入力

を使用することで、シリアルストリームの各ビットをトライステートにできます。

• TBYTE_CTL 属性を T に設定した場合、 TX_BITSLICE_TRI は不要で、 TBYTE_IN[3:0] ピンを Low にディアサー

トできます (図 2-55)。 TBYTE_CTL 属性を T に設定した場合、 RXTX_BITSLICE のトライステート機能はイン

ターコネクトロジックから制御されます。インターコネクトロジックから RXTX_BITSLICE のトライステート

を制御するということは、ブロック、ワード、またはフレームトライステートとして動作するということです。

図 2-55 に示すように、 TBYTE_CTL を TBYTE_IN および T に設定した TX_BITSLICE をニブル内で混在させる

ことができます。ニブルに TBYTE_IN と T が混在する場合、シリアライズされたデータがビットスライス全体

で確実にアラインさるとは限りません。

図 2-53 に、 TX_BITSLICE_TRI および TX_BITSLICE の T_BYTE_IN[3:0] を使用してトライステート制御を接続する

場合に必要な接続を示します。






図 2-53: TBYTE ポートを使用したトライステートパスの接続

I O

OBUFT

T

TBYTE_IN

T_OUT

O

TX_BITSLICE 0


D[7:0]




T

TBYTE_IN

T_OUT

O

TX_BITSLICE 5/6


D[7:0]




TFabric Connections

PLL_CLK

REFCLK

RST

EN_VTC

DLY_RDY

VTC_RDY

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_WR_EN

RIU_NIBBLE_SEL

PHY_RDCS0[3:0]

TBYTE_IN[3:0]

PHY_RDEN[3:0]

DYN_DCI[6:0]

CLK_FROM_EXT

PHY_WRCS1[3:0]

PHY_WRCS0[3:0]

PHY_RDCS1[3:0]

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

NCLK_NIBBLE_OUT

PCLK_NIBBLE_OUT

BITSLICE_CONTROL

IOI Connections

RX_BIT_CTRL_OUT6[39:0]

RX_BIT_CTRL_IN6[39:0]













TX_BIT_CTRL_OUT6[39:0]

TX_BIT_CTRL_IN6[39:0]













TX_BIT_CTRL_IN_TRI[39:0]

TX_BIT_CTRL_OUT_TRI[39:0]

TRI_OUT

TX_BITSLICE_TRI

BIT_CTRL_OUT[39:0]

BIT_CTRL_IN[39:0]

I O

OBUFT

T

Delay line control signals are not shown on the TX_BITSLICEs and TX_BITSLICE_TRI.

X16353-100616X16038-022216


図 2-54: TBYTE を使用したトライステートパスの接続 (DATA_WIDTH = 8)

X16039-072516






• 図を簡略化するため、レイテンシは表示していません。

• 開始時点では、 BITSLICE_CONTROL の TBYTE_IN は 1111 で、出力バッファーはトライステートではありませ

ん。 OBUFT の出力はすべて 1 です (11111111)。

• イベント 1 では、 BITSLICE_CONTROL の TBYTE_IN は 1010 で、データ入力はすべて High です。これにより、

シリアルデータストリームの一部がトライステートになります。出力バッファー O ポートからのシリアルス

トリームは 11ZZ11ZZ です。

• イベント 2 では、パラレルデータ入力はすべて Low で、 TBYTE_IN は 1111、つまりデータストリームはトラ

イステートではありません。

• イベント 3 では、パラレル入力はすべて 0 であるものの、 TBYTE_IN は 1101、つまりパラレルワードの 4 番目

と 5 番目のビットがトライステートです。 D 入力は、すべてロジック Low です。出力データは 0000ZZ00 にな

ります。


図 2-55: TBYTE_IN または T に設定した TBYTE_CTL 属性を使用

To other

TX_BITSLICEs

Data[7:0] to TX_BITSLICE

TbyteIn[3:0]I O

OBUFT

T

TBYTE_IN[3:0]

BITSLICE_CONTROL

PLL_CLK T à 1 = O à Z

TRI_OUT

TX_BITSLICE_TRI

T

TBYTE_IN

T_OUT

O

TX_BITSLICE

D[7:0]

DataOut

To other

TX_BITSLICEs

TRISTATE

StrobeData[7:0] to TX_BITSLICE

I O

OBUFT

T

TBYTE_IN[3:0]

BITSLICE_CONTROL

PLL_CLK T à 1 = O à Z

TRI_OUT

TX_BITSLICE_TRI

TBYTE_IN

T_OUT

O

TX_BITSLICE

D[7:0]

StrobeOut

To other

TX_BITSLICEs

T

X16352-030916





図 2-55 と図 2-56 に、 TX_BITSLICE_TRI のレイテンシを示します。


図 2-56: トライステートのレイテンシ (DATA_WIDTH = 8)

X19083-080719


図 2-57: トライステートのレイテンシ (DATA_WIDTH = 4)

X19082-121018





TX_BITSLICE_TRI のポート

表 2-28 に TX_BITSLICE_TRI のポートを示します。

表 2-28: TX_BITSLICE_TRI のポートの説明


RST 入力

トライステートシリアライズロジック、非同期アサートおよび同期ディアサート

をリセットします。アクティブ High です。 Q は 0 にリセットされ、 RST はアサー

トされます。確定的なブリングアップには、 290 ページの「ネイティブモードのブ

リングアップおよびリセット」の手順に従います。

CE 入力トライステート遅延ラインレジスタクロックのクロックイネーブル信号です。

CLK 入力

クロック入力。 TX_BITSLICE_TRI 内の DELAY エレメントのすべての制御入力

(LOAD、 CE、 INC) は、このクロック入力に同期します。 DELAY を VARIABLE ま

たは VAR_LOAD に設定した場合、クロックは必ずこのポートに接続してくださ

い。この信号はローカル反転可能で、グローバルまたはリージョナルクロック

バッファーから供給する必要があります。

このピンに接続されるクロック信号は、 RX_CLK および/または

RXTX_BITSLICE/RX_BITSLICE の CLK に接続される信号と同じ必要があります。

INC 入力

インクリメント /デクリメント機能は、イネーブル信号 (CE) で制御されます。この

インターフェイスは、遅延ラインが VARIABLE モードまたは VAR_LOAD モードの

場合にのみ使用できます。

CE が High を維持している間、遅延ラインは 1 クロック (CLK) サイクルごとに

1 タップずつインクリメントまたはデクリメントされます。 INC のステートによ

り、遅延ラインがインクリメントまたはデクリメントされるかを決定します。

INC = 1 のときインクリメント、 INC = 0 のときデクリメントします。いずれの場合

もクロック (CLK) に同期します。

CE が Low の場合、 INC のステートに関係なく遅延ライン全体の遅延は変化しませ

ん。 CE が High になると、クロックの次の立ち上がりエッジからインクリメント /

デクリメントが開始します。 CE が Low になると、クロックの次の立ち上がりエッ

ジでインクリメント /デクリメントが終了します。

遅延ラインプリミティブのプログラム可能な遅延タップはラップアラウンドしま

す。つまり、遅延タップの後 (CNTVALUEOUT=511) に到達すると、次のインク

リメント機能はタップ 0 に戻ります。デクリメント機能についても同様で、タップ

0 に到達するとタップ 511 に戻ります。

LOAD 入力

VAR_LOAD モードの場合、この入力は、 CNTVALUEIN で設定された値を遅延ライ

ンに読み込みます。 CNTVALUEIN[8:0] に現れる値が新しいタップ値となります。

LOAD は入力クロック信号 (CLK) に同期したアクティブ High の信号です。新しい

値を CNTVALUEIN バスに適用してから LOAD 信号を適用するまで少なくとも 1 ク

ロックサイクル待機してください。 LOAD 動作の間、 CE を Low に保つ必要があり

ます。


CNTVALUEIN バスは、読み込み可能なタップ値を動的に変更する場合に使用しま

す。 CNTVALUEIN の 9 ビット値は必要なタップ数です。新しい値は、 LOAD が

High にパルスされるまで CLK の 1 クロックサイクル間供給されます。新しい

CNTVALUEIN 値は、 EN_VTC が Low の場合にのみ適用する必要があります。

CNTVALUEOUT[8:0] 出力CNTVALUEOUT ピンは、現在のタップ値を読み出す場合に使用します。

CNTVALUEOUT は、 EN_VTC が Low の場合にのみサンプリングする必要があります。





TX_BITSLICE_TRI の属性

RST_DLY 入力遅延ラインタップを DELAY_VALUE 属性で指定した値にリセットします。

TX_BITSLICE_TRI 内の遅延ライン用のリセットポートです。

EN_VTC 入力

電圧温度キャリブレーションを有効にします。

High: BITSLICE_CONTROL が VT に対して遅延を一定に保つことができるようにす

る。VT の補正を有効にする間 BITSLICE_CONTROL の EN_VTC は High に保持する



TIME モードを使用する場合、初期 BISC の間、 EN_VTC 信号を High にする必要が

あります。

COUNT モードを使用する場合、 EN_VTC 信号を Low にする必要があります。

BIT_CTRL_IN[39:0] 入力

BITSLICE_CONTROL からの入力バスです。これらの専用ピンは、必ず

BITSLICE_CONTROL および TX_BITSLICE_TRI 間で直接接続し、デザイン内のほ

かのどの部分にも接続しないようにする必要があります。

BIT_CTRL_OUT[39:0] 出力

BITSLICE_CONTROL への出力バスです。これらの専用ピンは、必ず

BITSLICE_CONTROL および TX_BITSLICE_TRI 間で直接接続し、デザイン内のほ

かのどの部分にも接続しないようにする必要があります。

TRI_OUT 出力このトライステート出力 (TRI_OUT) は、ビットスライスの TBYTE_IN ピンに出力

します。

表 2-28: TX_BITSLICE_TRI のポートの説明 (続き)


表 2-29: TX_BITSLICE_TRI の属性


DATA_WIDTH 4、 8 8 10 進数

パラレル-シリアルコンバー

ターの入力幅を定義する属

性です。

これは、パラレル-シリアル

コンバーターによってシリ

アライズする必要がある

データの幅を指定します。

この値は RXTX_BITSLICE/TX_BITSLI

CE DATA_WIDTH と一致す






DELAY_FORMAT TIME(1)、 COUNT TIME 文字列

DELAY_FORMAT は、 TIME

または COUNT に設定でき

ます。

TIME に設定した場合、BISC

完了後 (DLY_RDY が High に

なる ) の遅延は

DELAY_VALUE (ps で指定)


BISC は、現在のタップサイ

ズを決定し、要求された

TIME 値 (DELAY_VALUE) を

実現するために必要なタッ

プ数を決定するため、

REFCLK_FREQUENCY 属性

を入力マスタークロックと

共に使用します。このキャ

リブレーションでは、デバ

イスのプロセスのばらつき

が考慮されます。 EN_VTC

が High の場合、遅延は、電

圧および温度の全範囲で要

求された TIME を実現するよ

うにキャリブレーションさ

れます。

DELAY_FORMAT を COUNT

に設定した場合、

DELAY_VALUE で指定した

値が必要なタップ数になり

ます。 COUNT を使用する場

合、 EN_VTC を Low に接続


DELAY_TYPEFIXED、 VAR_LOAD、


入力遅延ラインの遅延モー

ドです。

DELAY_VALUE

0 ～ 1250


0 ～ 1100


0 ～ 511 (COUNT)

0 10 進数

TIME モード : ps で示した目

標値。

UltraScale デバイスは大

1.25ns の遅延をサポートし

ます。

UltraScale+ デバイスは大

1.1ns の遅延をサポートし

ます。

COUNT モード : タップで示

した目標値。

表 2-29: TX_BITSLICE_TRI の属性 (続き)






UPDATE_MODE

ASYNC

MANUAL

SYNC

ASYNC 文字列

ASYNC: 遅延値の変更は受信

データとは無関係になりま

す。このモードはほかの 2 つ

のモードの機能をカバーす

るため、推奨される動作

モードです。

SYNC: DATAIN のエッジに

同期して遅延が変更される

ように DATAIN が遷移する

必要があります。このモー

ドは、常に利用可能で周期

的にスイッチするクロック

またはデータ信号に適して

います。

MANUAL: 新しい値が有効に

なるには、 LOAD を 2 回ア

サートする必要があります。

新しい値を有効にするには、

初の LOAD のアサートに

よって、 CNTVALUEIN で指

定された値を読み込み、 CE

をアサートした状態で再び

LOAD をアサートする必要

があります。この属性は、

遅延を更新できるため、

データがアイドル状態に

なった場合に役立ちます。

INIT 1’b1、 1’b0 1’b1 バイナリ

TX_BITSLICE_TRI のシリア

ライズされたデータ出力で

ある O ポートの初期値を指

定します。

OUTPUT_PHASE_90 TRUE または FALSE FALSE (オフ) 文字列

0° または 90° のいずれかの出

力位相を選択できます。

OUTPUT_PHASE_90 = TRUE

の場合、 DELAY_VALUE を 0

に設定する必要があります。








有効数字 1 桁

基準クロック周波数は MHz

で指定します。

基準クロックは、

BITSLICE_CONTROL に接続

される master_clock

(PLL_CLK) です。この属性

は、 TIME モード遅延をキャ

リブレーションするために

BISC で使用されます。

「BITSLICE_CONTROL」セ

クションの 296 ページの

「ネイティブモードでのク

ロッキング」および

312 ページの「ビルトイン

セルフキャリブレーション」


タップサイズは、

REFCLK_FREQUENCY で決

定しません。

タップ遅延範囲は、

UltraScale デバイスのデータ

シート [参照 2] で

TIDELAY_RESOLUTION として

指定されています。

REFCLK_FREQUENCY 属性

は、要求された

DELAY_VALUE に必要な

タップ数を計算するために

BISC アルゴリズムで使用さ

れます。

IS_CLK_INVERTED 1’b0、 1’b1 1’b0 バイナリ

CLK ピンがアクティブ High

か、またはアクティブ Low

かを指定します。

IS_RST_INVERTED 属性と同

様ですが、 CLK パス上にあ

ります。

IS_CLK_INVERTED = 1 の場

合、インバーターが使用さ

れます。

IS_CLK_INVERTED = 0 の場

合、インバーターは使用さ

れません。







IS_RST_DLY_INVERTED 1’b0、 1’b1 1’b0 バイナリ

リセット RST_DLY ピンが

アクティブ High か、または

アクティブ Low かを指定し

ます。

IS_RST_INVERTED 属性と同

様ですが、 RST_DLY パス上

にあります。

IS_RST_DLY_INVERTED = 1

の場合、インバーターが使

用されます。

IS_RST_DLY_INVERTED = 0

の場合、インバーターは使


IS_RST_INVERTED 1’b0、 1’b1 1’b0 バイナリ

リセット RST ピンがアク

ティブ High か、またはアク

ティブ Low かを指定します。

リセットパス上には選択可

能なローカールインバー

ターがあり、これを使用し

てリセット入力の極性を変

更できます。

IS_RST_INVERTED = 1 の場

合、インバーターが使用さ

れます。

IS_RST_INVERTED = 0 の場

合、インバーターは使用さ

れません。

NATIVE_ODELAY_BYPASS TRUE または FALSE FALSE (オフ) 文字列

UltraScale+ FPGA のみ: メモ

リインターフェイスジェネ

レーター (MIG) 用に予約さ

れています。 TRUE の場合、

ODELAY をバイパスします。

SIM_DEVICE

設定可能な値:

ULTRASCALE、

ULTRASCALE_PLUS、



デバイスバージョンを設定

します

(ULTRASCALE、

ULTRASCALE_PLUS、



さい。







BITSLICE_CONTROL

データおよびクロック /ストローブベースの処理ブロックは、RXTX_BITSLICE (RX_BITSLICE および TX_BITSLICE

はこのコンポーネントの派生プリミティブ) であり、ピンまたはピンペアを介して使用します。図 2-58 に示すよう

に、ニブル内にあるすべてのビットスライス (6 つまたは 7 つ) は 1 つの BITSLICE_CONTROL ブロックで制御されま

す。 7 つのビットスライスが上位ニブルを構成し、 6 つのビットスライスが下位ニブルを構成します。

BITSLICE_CONTROL プリミティブ (図 2-59) の基本的な機能は、ビルトインセルフキャリブレーション (BISC) を実

行する、 RXTX_BITSLICE のレシーバーとトランスミッターにクロックを生成する、 RX_ および/または

TX_GATING といった特殊な機能を制御する、そして以前の全体的な機能で使用された一連のレジスタ (RIU) を制御

することです。これらの各機能は、この資料で個別に説明されています。ピンと属性を使用して

BITSLICE_CONTROL コンポーネントをかなり制御できますが、完全な制御は、レジスタインターフェイスユニッ

ト (RIU) によって得られます。 RIU は、 BITSLICE_CONTROL をプロセッサペリフェラルとして機能させ、 64 の 16

ビットレジスタにアクセスできるようにして、プログラムされているニブルグループで必要となるすべての遅延値

および制御値へのアクセスを可能にします。


図 2-58: ビットスライスに対応する BITSLICE_CONTROL

Byte 3, 2, 1, and 0

BITSLICE_CONTROL

BITSLICE 0

Lower Nibble BITSLICE 1

BITSLICE 2

BITSLICE 3

BITSLICE 4

BITSLICE 5

RX, TX, or RXTX_BITSLICE

BITSLICE_CONTROL

BITSLICE 0

BITSLICE 1

BITSLICE 2

BITSLICE 3

BITSLICE 4

Upper Nibble

BITSLICE 5

BITSLICE 6

X16041-022216





2 つのニブルを結合して 1 バイトにできます。 1 バイトには、それぞれ RIU インターフェイスを備える 2 つの

BITSLICE_CONTROL コンポーネントが含まれています。両方の RIU インターフェイスは、 RIU_OR コンポーネント

を使用して結合できます。 RIU_OR プリミティブを使用して両方の BITSLICE_CONTROL の RIU インターフェイス

を組み合わせると、インターコネクトへ接続される 1 つの RIU インターフェイスのように見えます。


図 2-59: BITSLICE_CONTROL プリミティブ

Internal LogicConnections IOI Connections





























TX_BIT_CTRL_IN_TRI[39:0]

TX_BIT_CTRL_OUT_TRI[39:0]

PLL_CLK

REFCLK

RST

EN_VTC

DLY_RDY

VTC_RDY

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_RD_VALID

RIU_WR_EN

RIU_NIBBLE_SEL

PHY_RDCS0[3:0]

TBYTE_IN[3:0]

PHY_RDEN[3:0]

DYN_DCI[6:0]

CLK_FROM_EXT

PHY_WRCS1[3:0]

PHY_WRCS0[3:0]

PHY_RDCS1[3:0]

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

NCLK_NIBBLE_OUT

PCLK_NIBBLE_OUT

X16040-022216





BITSLICE_CONTROL プリミティブのこのような側面は、この章の後半で説明しています。

• 290 ページの「ネイティブモードのブリングアップおよびリセット」

• 296 ページの「ネイティブモードでのクロッキング」

• 312 ページの「ビルトインセルフキャリブレーション」

• 316 ページの「レジスタインターフェイスユニット (RIU)」

BITSLICE_CONTROL のポート

表 2-30 に BITSLICE_CONTROL のポートを示します。

表 2-30: BITSLICE_CONTROL のポート

ポート I/O 同期クロックドメイン

説明

PLL_CLK 入力非同期

BITSLICE_CONTROL のマスタークロック入力です。

REFCLK_SRC 属性 = PLL_CLK に設定します。

このクロックは、 BISC コントローラーで使用します。

SERIAL_MODE = TRUE の場合、データおよびストローブ/

クロックのサンプルクロックとしても使用されます。

このクロックは、これらのピンを持つ

BITSLICE_CONTROL のポートが存在する I/O バンク内の

2 つの PLL のいずれかから供給される必要があります。

PLL は、極めてジッターが低い専用配線を経由して

PLL_CLK ピンに接続します。

この PLL_CLK クロック入力または REFCLK クロック入力

のいずれかを使用し、両方は使用しません。 PLL_CLK を

使用する場合は、 REFCLK を Low に接続します。

REFCLK 入力非同期

BITSLICE_CONTROL のマスタークロック入力です。

REFCLK_SRC 属性 = REFCLK に設定します。 REFCLK は

RX_BITSLICE でのみサポートされます。

このクロックは、 BISC コントローラーで使用します。

SERIAL_MODE = TRUE の場合、データおよびストローブ/

クロックのサンプルクロックとしても使用されます。

このクロックは、内部ロジックの MMCM で生成できます。

このクロック入力への接続は、クロックバッファーを使用

し、FPGA 内の一般的なクロック配線経由で配線されます。

この REFCLK クロック入力または PLL_CLK クロック入力

のいずれかを使用し、両方は使用しません。 REFCLK を

使用する場合は、 PLL_CLK を Low に接続します。

BITSLICE_CONTROL の PLL_CLK 入力を使用することを

推奨します。マスタークロックは PLL によって生成され

るため、そのジッターは極めて低いものとなります。





RST 入力非同期

非同期でアサートされるグローバルリセットです。

このリセットは、専用のリセットシーケンスに従うこと

で、適に同期してリリースされます。

詳細は、 290 ページの「ネイティブモードのブリングアッ

プおよびリセット」を参照してください。

EN_VTC 入力 RIU_CLK

電圧と温度の制御およびトラッキングを有効にします。

EN_VTC のアサートは、 V および T の変動を受けても

TIME モードの遅延ラインの遅延を維持します。

DLY_RDY が High になり、初期 BISC が完了したら、

EN_VTC 信号を High にする必要があります。

ビットスライスには EN_VTC ピンもあります。 BISC が

VT に対して遅延を補正する場合、 BITSLICE の EN_VTC

を High に保持する必要があります。

DLY_RDY 出力非同期

BISC が初期固定遅延ラインのキャリブレーションを終了

したことを示すステータスビットです。

このピンは、 RIU レジスタビットでも表されます。

VTC_RDY 出力非同期

BISC が基準となる VT のキャリブレーションおよびト

ラッキングを終了したことを示すステータス信号です。

その後、 BISC は、遅延ラインを電圧と温度に対して継続

的に補正します。

この信号は、アサートされると、 BITSLICE_CONTROL の

ハードウェアリセットが発生するまで High のままになる

か、または EN_VTC が Low にトグルされます。

このピンは、 RIU レジスタビットでも表されます。コン

ポーネントモードでは、 IDELAYCTRL の RDY 信号がこ

のピンと等価です。

RIU_CLK 入力非同期

RIU インターフェイスペリフェラルのクロック。

このクロックは、 BITSLICE_CONTROL のほかのすべての

クロックから独立しています。

このクロックは、 MMCM または PLL で生成できます。

RIU_ADDR[5:0] 入力 RIU_CLK

このアドレス入力バスは、レジスタインターフェイスの

レジスタアドレスを提供します。

このバスのアドレス値により、次の RIU_CLK サイクルで

書き込みまたは読み出しを実行するコンフィギュレーショ

ンビットとステータスビットを指定します。使用しない

場合はすべてのビットを 0 にする必要があります。

表 2-30: BITSLICE_CONTROL のポート (続き)


説明





RIU_WR_DATA [15:0] 入力 RIU_CLK

この入力バスは、データを供給します。このバスの値は、

レジスタインターフェイスの RIU_ADDR で指定したレジ

スタアドレスに書き込まれます。このデータは、

RIU_WR_EN と RIU_NIBBLE_SEL がアクティブなサイク

ルで現れます。データはシャドウレジスタに取り込まれ、

後で書き込まれます。

RIU ポートに対して次の書き込みが可能になると、

RIU_VALID によって通知されます。使用しない場合はす

べてのビットを 0 にする必要があります。

RIU_RD_DATA [15:0] 出力 RIU_CLK

この出力バスは、 RIU データを内部ロジックに供給しま

す。このバスの値は、 RIU_ADDR によってアドレス指定

されたレジスタビットを表します。このデータは、

RIU_WR_EN が Low で RIU_NIBBLE_SEL が High となる次

のサイクルで現れ、 RIU によってサンプリングされます。

RIU_RD_DATA の全情報は、 322 ページの「レジスタ定義

およびアドレス」を参照してください。

RIU_VALID 出力 RIU_CLK

この信号は、インターコネクトロジックから RIU アクセ

スが実行されているときに、内部 BISC ステートマシンも

RIU レジスタにアクセスしている場合のステータスを示し

ます。競合の発生時 (つまり、 BISC の書き込みアクセス時

にインターコネクトから RIU 書き込みアクセスが発生し

たとき )、 RIU_VALID 信号がディアサートされます。

RIU_VALID がアサートされるまで、内部ロジックの書き

込みアクセスは成功しません。インターコネクトロジッ

クからそれ以上の動作は不要ですが、 RIU_VALID が High

にディアサートされるまで、さらに RIU アクセスを実行

できません。競合に加えて、 RL_DLY_RNK[0, 1, 2, 3] レジ

スタに書き込んだ場合にも、 RIU_VALID がアサートされ

ます。これらのレジスタは、 RIU 書き込みによってレジス

タを更新するのに 3 サイクル以上を必要とする、特殊なレ

ジスタです。そのため、これらのレジスタへの連続したア

クセスは不可能です。

RIU_WR_EN 入力 RIU_CLKRIU インターフェイスでレジスタに書き込むには、この信

号を High にする必要があります。

RIU_NIBBLE_SEL 入力 RIU_CLK信号は、バイト内のニブルの RIU の選択に使用されます。

書き込むまたは読み出すには、 High にする必要があります。

PHY_RDCS0[3:0]

PHY_RDCS1[3:0]入力 PLL_CLK

メモリインターフェイスジェネレーター (MIG) 専用:

ランク選択。PHY_WRCS0[3:0]

PHY_WRCS1[3:0]出力 PLL_CLK



説明





TBYTE_IN[3:0] 入力 PLL_CLK

ニブル/バイトグループトライステート入力です。

この入力を使用する場合、 TX_BITSLICE_TRI プリミティ

ブをインスタンシエートし、

TX_BIT_CTRL_OUT(IN)_TRI[39:0] バスに接続する必要が

あり、 TX_GATING を TRUE に設定する必要があります。

ここで入力されたニブルは、 BITSLICE_CONTROL を通過

して TX_BITSLICE_TRI プリミティブに渡されます。この

プリミティブでビットがシリアライズされ、出力遅延ライ

ンを使用している場合は遅延されます。TX_BITSLICE_TRI

のシリアル出力は、使用されるすべての TX_BITSLICE の

単一ビット TBYTE_IN 入力に渡されます。

この入力の詳細は、 256 ページの「TX_BITSLICE」および

266 ページの「TX_BITSLICE_TRI」セクションを参照し

てください。

PHY_RDEN[3:0] 入力 PLL_CLK

読み出しイネーブル。

これは、 RX_GATING 属性を使用しない場合、 1111 に接続


DYN_DCI[6:0] 出力非同期 MIG 専用: IOB DCI 直接制御。

次のポートは、同じバイトの 2 つの BITSLICE_CONTROL コンポーネント間またはバイト間の専用クロック入力および出力

です。クロック配線機能は、属性を設定することで有効になります。ニブル間 (インターニブル) またはバイト間 (インター

バイト ) のクロッキング機能の詳細は、 296 ページの「ネイティブモードでのクロッキング」を参照してください。

CLK_FROM_EXT 入力非同期

隣接するバイト BITSLICE_CONTROL の

CLK_TO_EXT_NORTH 出力または CLK_TO_EXT_SOUTH

出力から供給されるバイト間クロックです。バイト間ク

ロッキングを使用しない場合、つまり CLK_TO_EXT_ ピ

ンのみを使用する場合は、このピンを High にする必要が

あります。

CLK_TO_EXT_NORTH 出力非同期

この出力の上 (北) にある、隣接するバイト

BITSLICE_CONTROL ブロックの CLK_FROM_EXT 入力へ

のバイト間クロックです。このピンの使用は、

EN_CLK_TO_EXT_NORTH 属性で有効になります。

CLK_TO_EXT_SOUTH 出力非同期

この出力の下 (南) にある、隣接するバイト

BITSLICE_CONTROL ブロックの CLK_FROM_EXT 入力へ

のバイト間クロックです。このピンの使用は、

EN_CLK_TO_EXT_SOUTH 属性で有効になります。

PCLK_NIBBLE_IN 入力非同期

バイト内のほかの BITSLICE_CONTROL からのインターニ

ブルストローブ/クロックです。

各バイトには 2 つのニブルが含まれており、各ニブルには

PCLK_NIBBLE_IN 入力があります。

この入力の使用は、 EN_OTHER_PCLK 属性で有効になり

ます。



説明





NCLK_NIBBLE_IN 入力非同期

バイト内のほかの BITSLICE_CONTROL からのインターニ

ブルストローブ/クロックです。


NCLK_NIBBLE_IN 入力があります。

この入力の使用は、 EN_OTHER_NCLK 属性で有効になり

ます。

PCLK_NIBBLE_OUT 出力非同期

バイト内のほかの BITSLICE_CONTROL へのインターニブ

ルストローブ/クロックです。


PCLK_NIBBLE_OUT 出力があります。この信号は、バイ

ト内にある別のニブルの PCLK_NIBBLE_IN 入力に接続す


NCLK_NIBBLE_OUT 出力非同期

バイト内のほかの BITSLICE_CONTROL へのインターニブ

ルストローブ/クロックです。


NCLK_NIBBLE_OUT 出力があります。この信号は、バイ

ト内にある別のニブルの NCLK_NIBBLE_IN 入力に接続す


次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、 BITSLICE_CONTROL と、使用される

RXTX_BITSLICE と RX_BITSLICE または TX_BITSLICE との間の 40 ビットバス接続です。これらの 40 ビットバスは、

BITSLICE_CONTROL とビットスライス間でデータ信号、クロック信号、 RIU の信号、およびステータスの各信号を伝送し

ます。

RXTX_BITSLICE、 RX_BITSLICE、または TX_BITSLICE を使用する場合は、これらのバスを適切な BITSLICE_CONTROL

の入力バスおよび出力バスに接続する必要があります (図 2-51)。

例:

RX_BITSLICE_0 を使用した場合、 RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL の RX/TX_BIT_CTRL_IN0 に接続し、

RX/TX_BIT_CTRL_IN バスを BITSLICE_CONTROL の RX/TX_BIT_CTRL_OUT0 バスに接続する必要があります。

これらのバスは、 BITSLICE_CONTROL とビットスライス間の専用配線で構成されています。

RX_BIT_CTRL_OUTx[39:0] 出力 N/Aビットスライスから RX_BIT_CTRL_IN に接続される出力

バスです。

RX_BIT_CTRL_INx[39:0] 入力 N/Aビットスライスから RX_BIT_CTRL_OUT に接続される入

力バスです。

TX_BIT_CTRL_OUTx[39:0] 出力 N/Aビットスライスから TX_BIT_CTRL_IN に接続される出力

バスです。

TX_BIT_CTRL_INx[39:0] 入力 N/Aビットスライスから TX_BIT_CTRL_OUT に接続される入

力バスです。

TX_BIT_CTRL_OUT_TRI[39:0] 出力 N/ATX_BITSLICE_TRI への出力バスです。

TX_BIT_CTRL_IN 入力バスです。

TX_BIT_CTRL_IN_TRI[39:0] 入力 N/ATX_BITSLICE_TRI からの入力バスです。

TX_BIT_CTRL_OUT 出力バスです。



説明





BITSLICE_CONTROL の属性

表 2-31 に BITSLICE_CONTROL の属性を示します。これらの属性のほとんどに対して、 RIU 内に等価レジスタビッ

トがあります。

表 2-31: BITSLICE_CONTROL の属性


EN_OTHER_PCLKTRUE (オン)

FALSE (オフ)FALSE (オフ) 文字列

インターニブルクロッキングを

有効にします。

TRUE に設定した場合、 PCLK

はバイト内のほかの

BITSLICE_CONTROL から供給

されます。

これを、ある

BITSLICE_CONTROL でオンに

した場合、同じバイト内のほか

の BITSLICE_CONTROL でオン

にすることはできません。

EN_OTHER_NCLKTRUE (オン)


インターニブルクロッキングを

有効にします。 TRUE に設定し

た場合、 NCLK はバイト内のほ

かの BITSLICE_CONTROL から

供給されます。

これを、ある

BITSLICE_CONTROL でオンに

した場合、同じバイト内のほか

の BITSLICE_CONTROL でオン

にすることはできません。

SERIAL_MODETRUE (オン)


TRUE に設定した場合、マス

ター入力クロック PLL_CLK また

は REFCLK、およびそれらの分

周クロックが、ビットスライス

のデシリアライザーのサンプル

クロックとして使用されます。

FALSE に設定した場合、

BITSLICE_0 に供給されるク

ロックまたはストローブが、サ

ンプルクロックとして使用され

ます。

データのみ、またはエンベデッ

ドクロックを含んだデータを

ビットスライスに供給する場

合、 SERIAL_MODE を使用しま

す。その場合、ビットスライス

の主な機能は、データソースと

は無関係に内部で生成されたク

ロック (PLL など) を使用して、

入力データストリームをサンプ

リングすることです。





RX_CLK_PHASE_P SHIFT_0 (SHIFT_90) SHIFT_0 文字列

読み出しクロックの P エッジを、

キャプチャされたデータに対し

て 0° または 90° シフトします。

データは、クロックによって、

ビット周期の中央でサンプリン

グされます。クロックとデータ

が、位相を揃えてピンに到着す

る場合は、 90° のシフトを使用

します。そうでない場合は、こ

の属性をデフォルト値のままに

します。

SHIFT_90 を使用する場合、

DELAY_VALUE (RX_BITSLICE)

または RX_DELAY_VALUE

(RXTX_BITSLICE) を 0 に設定


RX_CLK_PHASE_N SHIFT_0 (SHIFT_90) SHIFT_0 文字列

読み出しクロックの N エッジを、

キャプチャされたデータに対し

て 0° または 90° シフトします。

データは、クロックによって、

ビット周期の中央でサンプリン

グされます。クロックとデータ

が、位相を揃えてピンに到着す

る場合は、 90° のシフトを使用

します。そうでない場合は、こ

の属性をデフォルト値のままに

します。

SHIFT_90 を使用する場合、

DELAY_VALUE (RX_BITSLICE)

または RX_DELAY_VALUE

(RXTX_BITSLICE) を 0 に設定


INV_RXCLKTRUE (オン)


BITSLICE_0 に適用される読み

出しまたはサンプル CLK を反

転します。

表 2-31: BITSLICE_CONTROL の属性 (続き)






TX_GATINGDISABLE

ENABLEDISABLE 文字列

書き込みクロックゲーティング

です。アラインされた送信デー

タの場合、 TX_GATING を

TRUE に設定してインターコネ

クトロジックから TBYTE_IN

を制御します。

詳細は、 290 ページの「ネイ

ティブモードのブリングアップ

およびリセット」を参照してく

ださい。

注記: TX_GATING = ENABLE の設

定で、 BITSLICE_1 および BITSLICE_6 のクロックは停止しま

せん。

TX_GATING = TRUE の場合、

TBYTE_IN[3:0] を使用して送信

インターフェイスのクロックを

停止します。

RX_GATING DISABLE ENABLE DISABLE 文字列

読み出しストローブ/クロック

ゲーティングを有効にします。

この属性の価値およびその背後

にあるメカニズムは、ストロー

ブ/クロックをプリアンブル時

にゲート制御することです。ス

トローブ/クロックの各立ち下

がりエッジの直後に、それらの

ゲートをオフにし、その後オン

にします。

ストローブ/クロックはニブル

内の BITSLICE_0 からしか入力

できないため、この属性が使用

するゲーティング回路はニブル

の BITSLICE_0 でのみ利用でき

ます。

TRUE に設定した場合、ゲート

は BITSLICE_CONTROL の

PHY_RDEN 入力によって制御

されます。

READ_IDLE_COUNT[5:0] 0 ～ 63 0 10 進数

PHY_RDEN をディアサートし

てから ODT 終端をオフにする

までのクロックの数です。

MIG 専用です。







DIV_MODEDIV2

DIV4DIV2 文字列

マスタークロックの分周方法を

決定します。

8 ビットモードを使用する場合

(1:8 シリアル入力) は、 DIV4 に

設定します。

4 ビットモードを使用する場合

は、 DIV2 に設定します。

FIFO_WRCLK_OUT クロックは、

この属性の設定を反映します。

REFCLK_SRC PLLCLK、 REFCLK PLLCLK 文字列

マスタークロックが PLL_CLK

である場合、この属性を

PLLCLK に設定する必要があり

ます。

マスタークロックが REFCLK

入力である場合 (RX_BITSLICE

の場合のみ)、この属性を

REFCLK に設定する必要があり

ます。

ROUNDING_FACTOR1、 2、 4、 8、 16、 32、 64、

12816 10 進数

BISC の丸め係数です。

MIG 専用です。

CTRL_CLK EXTERNAL EXTERNAL 文字列

RIU インターフェイスのクロッ

クソースを指定します。常にデ

フォルト値 (EXTERNAL) を使

用します。

EN_CLK_TO_EXT_NORTH ENABLE DISABLE DISABLE 文字列

ほかの上位バイト

BITSLICE_CONTROL へのバイ

ト間ストローブ/クロック転送


EN_CLK_TO_EXT_SOUTH ENABLE DISABLE DISABLE 文字列

ほかの下位バイト

BITSLICE_CONTROL へのバイ

ト間ストローブ/クロック転送


EN_DYN_ODLY_MODETRUE (オン)

FALSE (オフ)FALSE (オフ) 文字列 MIG 専用です。







SELF_CALIBRATE ENABLE DISABLE ENABLE 文字列

ビルトインセルフキャリブ

レーション (BISC) イネーブル

信号です。

ENABLE に設定した場合、

BISC はリセットのリリース後

に初期キャリブレーションを実

行します。

DISABLE に設定した場合、リ

セットのリリース後にキャリブ

レーションは実行されません。

IDLY_VT_TRACKTRUE (オン)

FALSE (オフ)TRUE (オン) 文字列

ニブル内のすべての入力遅延に

対して、電圧および温度のト

ラッキングを有効にします。

ODLY_VT_TRACKTRUE (オン)


ニブル内のすべての出力遅延に

対して、電圧および温度のト

ラッキングを有効にします。

QDLY_VT_TRACKTRUE (オン)


BITSLICE_CONTROL 内の 4 分

の 1 遅延に対して、電圧および

温度のトラッキングを有効にし

ます。 4 分の 1 遅延は、入力

データに対するクロックのシフ

トに使用されます。

RXGATE_EXTENDTRUE (オン)

FALSE (オフ)FALSE (オフ) 文字列 MIG 専用です。

SIM_DEVICE

設定可能な値:

ULTRASCALE、

ULTRASCALE_PLUS、



デバイスバージョンを設定しま

す (ULTRASCALE、

ULTRASCALE_PLUS、








ネイティブモードのブリングアップおよびリセット

ネイティブ SelectIO プリミティブを使用する UltraScale デバイスのデザインを開始するには、決められた手順でリ

セットを適用またはリリースする必要があります。記載されている手順に従って、図 2-60 に示すようにすべてのク

ロックの位相が揃えられ、 PLL/MMCM、 BITSLICE_CONTROL、およびビットスライスが図示の関係を持つように

します。

図 2-60 で、 PLL の CLKOUTPHY_EN はリセットがリリースされるまで BITSLICE_CONTROL の PLL_CLK を無効に

しています。クロッキング要件の詳細は、「ネイティブモードでのクロッキング」を参照してください。

すべての BITSLICE_CONTROL および RXTX_BITSLICE がリセットされ、それらのリセットが問題なく削除される

まで、 BITSLICE_CONTROL に入力される PLL_CLK/REFCLK は無効にする必要があります。これにより、インター

フェイスのブリングアップが確定的なものになります。

デザインのスタートアップ時またはリセットが FPGA のアプリケーションに適用された後、リセットは次の順序で

リリースする必要があります。

リセットのリリース

1. SELF_CALIBRATE 属性が ENABLE に設定されていることを確認します。

2. 使用されるすべての RXTX_BITSLICE (RX_BITSLICE, TX_BITSLICE) プリミティブについて、 EN_VTC 信号を

High に保持します。

3. BITSLICE_CONTROL の EN_VTC は Low に保持します。


図 2-60: PLL およびリセットブリングアップシーケンス





4. 次の順序に従って I/O をリセットからリリースします。

a. インターフェイスのクロックを生成する PLL/MMCM のリセットをリリースする。

b. 使用する PLL の CLKOUTPHYEN を Low に保持する。これにより、BITSLICE_CONTROL の PLL_CLK 入力

への CLKOUTPHY 高速クロックが無効になります。 MMCM を使用する場合、 BITSLICE_CONTROL の

REFCLK クロックを送信する BUFGCE クロックバッファーを無効にします。

注記: 図 2-60 に示したように、リセットシーケンス中はストローブクロックを無効にしておく必要があり

ます。入力クロックをストローブクロックとして使用するシステムでは、ビットスリップが必要です。

ビットスリップの機能は High Speed SelectIO Wizard で提供されます。

c. PLL/MMCM が LOCKED ステートに到達するまで待機する。

d. 次のリセット信号: RXTX_BITSLICE の TX_RST_DLY、 RXTX_BITSLICE の RX_RST_DLY、

TX_BITSLICE_TRI の RST_DLY、 RXTX_BITSLICE の TX_RST、 RXTX_BITSLICE の RX_RST、

TX_BITSLICE_TRI の RST、および/または BITSLICE_CONTROL の RST をリセットする。

e. アプリケーションクロックの 64 サイクル以上 (PLL/MMCM の仕様に基づく ) 待機する。

f. PLL の CLKOUTPHYEN 信号を High にする。これにより、 CLKOUTPHY 高速 PLL 出力が有効になります。

MMCM の場合、 BUFGCE を有効にして BITSLICE_CONTROL の REFCLK を適用します。

5. 次に示すリセット後のシーケンスがこれに続きます。

a. 使用するすべての BITSLICE_CONTROL プリミティブの DLY_RDY が、実行している BISC コントローラー

によって High にアサートされるまで待機する。

b. すべての DLY_RDY 信号が High にアサートされた後、 2 つのフリップフロップを同期させる回路で

RIU_CLK を使用し、使用する BITSLICE_CONTROL の EN_VTC を High にする。

c. BITSLICE_CONTROL の BITSLICE_CONTROL の VTC_RDY ステータス出力が High にアサートされるまで

待機する。ここで VTC_RDY が High になると、 BITSLICE_CONTROL プリミティブの BISC コントロー

ラーが電圧および温度をトラッキングして補正します。

d. これでストローブクロックを再開できます。

注記: リセットシーケンス中にストローブクロックを停止できないシステム、またはロックされていない

PLL のようにノイズの大きいストローブを持つシステムの場合、 RX_BITSLICE のアライメントにはビット

スリップが必要となることがあります。

これで、 FPGA ロジックのアプリケーションをリセットからリリースできます。

VTC_RDY が High になった後のその他のファンクションモードガイドラインを次に示します。

- RXTX_BITSLICE トランスミッターまたは TX_BITSLICE では、 BITSLICE_CONTROL の

TBYTE_IN[3:0] 入力を High にすることが求められます。 VTC_RDY 信号とアプリケーションクロック

で動作する 2 つのレジスタ同期化回路を使用して、これを実行します。

注記: TBYTE_IN バスを FPGA 内のロジックで使用する場合、設計した回路で上記のガイドラインが適用で

きるようにします。

- RXTX_BITSLICE レシーバーまたは RX_BITSLICE では、 BITSLICE_CONTROL の PHY_RDEN[3:0] 入

力を High にすることが求められます。 VTC_RDY 信号とアプリケーションクロックで動作する 2 つの

レジスタ同期化回路を使用して、これを実行します。

注記: FIFO のデータ読み出しについては、 191 ページの「RXTX_BITSLICE」で説明する FIFO の機能の段落

の手順に従ってください。

注記: 送信専用インターフェイスでは、 PHY_RDEN[3:0] が Low にディアサートされている必要があります。





シリアルモードレシーバーのその他のファンクションガイドラインを次に示します。

- シリアルモードレシーバーはデータのみ受信します。データは、 PLL 生成クロック (PLL の

CLKOUTPHY) によってサンプリングする必要があります。この場合、 RX_BITSLICE を制御するロ

ジックを追加して入力遅延ラインを調整する必要があります。

- 195 ページの「ネイティブ入力遅延タイプの使用」および 211 ページの「ネイティブ出力遅延タイプの

使用」のガイドラインに従って遅延ラインを適切に調整してください。

アプリケーションを FPGA で実行している場合、次の手順に従ってアプリケーションを安全にリセットし、その後

に正しいブリングアップを許可します。

リセットの適用

次の手順に従ってリセットを適用します。

1. PLL に対してリセットをアサートします。

2. RXTX_BITSLICE の TX_RST_DLY、 RXTX_BITSLICE の RX_RST_DLY、 TX_BITSLICE_TRI の RST_DLY、

RXTX_BITSLICE の TX_RST、 RXTX_BITSLICE の RX_RST、 TX_BITSLICE_TRI の RST、および

BITSLICE_CONTROL の RST にリセットを適用します。

3. ストローブクロックを停止します。

4. 小限の PLL リセットアサート時間が経過するまで待機し、その後リセットをリリースします。このタイミン

グの詳細は、 UltraScale デバイスのデータシート [参照 2] の PLL のセクションを参照してください。また、

290 ページの「ネイティブモードのブリングアップおよびリセット」の手順に従って正しくブリングアップし

てください。

複数のバンクを使用するインターフェイスのブリングアップ

1 つのインターフェイスが複数のバンクにまたがる場合、インターフェイスを正しく起動させるには各バンクのク

ロッキングおよびブリングアップシーケンスを変更する必要があります。 High Speed SelectIO Wizard を使用する場

合、これをバンクごとに実行し、カスタマイズ画面で [Enable Ports to Connect Multiple Interfaces] をオンにします。

図 2-61 に、 1 つのインターフェイスが 2 つのバンクにまたがる場合を示します。アプリケーションクロック

(APP_CLK) を使用してデータを TX_BITSLICE に読み込みます。図 2-61 に示すように、 TX_BITSLICE は送信クロッ

クに PLL からの専用クロッキングを使用します。この専用の PLL クロックを使用することで、 TX_BITSLICE のパ

フォーマンスが適化されます。 RX_BITSLICE に対しては、 APP_CLK は FIFO からデータを読み出すための

FIFO_RD_CLK として与えられます。


図 2-61: TX_BITSLICE のアプリケーションクロック

X19014-121018





High Speed SelectIO Wizard ではアプリケーションクロックに CLKOUT0/CLKOUT1 を使用できますが、これは 1 つの

バンクを使用する場合に限られます。

複数バンクにまたがるインターフェイス (図 2-62) の場合、 1 つのクロックソースを使用して各 High Speed SelectIO

Wizard コアの APP_CLK を駆動します。したがって CLKOUT0/CLKOUT1 は接続しないでください。

High Speed SelectIO Wizard ではリセットステートマシンに RIU_CLK を使用します。複数バンクにまたがるインター

フェイスをアラインするには、すべてのバンクを同時にリセットする必要があります。各 PLL からの LOCKED 出力

を RIU_CLK ドメインに同期させ、すべての論理積 (AND) をとります。これらの変更により、ステートマシンが同

時に開始できるようになります。

各バンクには RST_SEQ_DONE ステータス信号があります。すべてのバンクが利用可能になったかどうかを判定す

るには、すべてのインターフェイスからの RST_SEQ_DONE の論理積 (AND) をとり、インターフェイス Ready

(INTF_RDY) 信号を 1 つ生成します。 INTF_RDY は APP_CLK に同期させ、 TX_BITSLICE を使用したデザインの

TBYTE_IN[3:0] はこの INTF_RDY で制御します。 High Speed SelectIO Wizard を使用する場合、 tri_tbyte#[3:0] 入力を

INTF_RDY 信号に接続します。 RX_BITSLICE をターゲットにしたデザインでは、 FIFO_RD_EN は、すべてのイン

ターフェイスが利用可能になり INTF_RDY が High になった後でのみ使用するようにします。

注記: クロックを受信するビットスライスからも離れた使用ビットスライスの反転 FIFO_EMPTY 信号を利用しま

す。結果、使用ビットスライスのすべての入力に対して FIFO_WRCLK_OUT がフリップフロップを介して生成され

ます。「も離れた」とは、クロックバックボーンの端にあるビットスライスを指します。詳細は、「ネイティブプ

リミティブ」の「FIFO の機能」の説明を参照してください。

High Speed SelectIO Wizard を使用する場合、 INTF_RDY は内部で APP_CLK に同期します。


図 2-62: 複数バンクのクロッキング

X19015-051217

PLL

Reset State Machine

MMCM

APP_CLK

CLKOUTPHY

CLKOUT0

LOCKED

PLLCLKOUTPHY

CLKOUT0

LOCKED

Connects to PLL_CLK

(BITSLICE_CONTROL)

CLKOUT0 Not connected

(Used for single bank only)

Connects to PLL_CLK

(BITSLICE_CONTROL)

CLKOUT0 Not connected

(Used for single bank only)

RIU_CLK

CLKIN

CLKIN x

x

HSSIO Bank 1

HSSIO Bank 2

BUFG

BUFG

multi_intf_lock_in

Reset State Machine





次に複数バンクの場合の要件をまとめます。

複数バンクの場合のクロッキングの変更点

° PLL 間のスキューを小限に抑えるため、各 High Speed SelectIO Wizard コアの PLL は同じ MMCM クロッ

クソースから駆動する必要があります。つまり、 3 つのバンクを使用する場合は MMCM を中央の I/O バン

クに配置します。異なる PLL に対するクロックスキューを小限に抑えることは、 MMCM に対する入力

クロック配線を制御することよりも重要です。

° 複数バンクのクロッキングの場合、各コアに対するアプリケーションクロック (APP_CLK) を変更して

MMCM クロックを使用する必要があります。

リセットステートマシン

° PLL とリセットステートマシンはすべて同時にリセットする必要があります。

° すべてのバンクからの LOCKED 出力を 1 つにまとめ、 RIU クロックドメインに同期する必要があります。

LOCKED 信号はリセットステートマシンへの入力で、 RIU クロックドメインによって駆動されるため、

1 つにまとめた複数バンクの LOCKED 信号も RIU クロックドメインに属する必要があります。

° アプリケーションは、すべてのバンクからの RST_SEQ_DONE を待機してから有効にする必要があります

(INTF_RDY)。この信号はアプリケーションクロックドメインに同期させ、送信アプリケーションでは

TBYTE_IN[3:0]、受信アプリケーションでは FIFO_RD_EN をこの信号で制御します。

1 つのバンクを共有する複数インターフェイスのブリングアップ

1 つのバンクに種類の異なる 2 つのインターフェイスが含まれる場合、バンク内で使用する BITSLICE_CONTROL は

いずれも共通の制御信号を使用するため、ネイティブモードのブリングアップを同時に開始する必要があります。

ブリングアップシーケンスはすべてのインターフェイスで同時に完了しなくてもかまいません。ブリングアップ

シーケンスの特に重要な手順がインターフェイス間で同期されるように、 High-Speed SelectIO Wizard も変更する必要

があります。

図 2-63 に、別々の RIU_CLK に接続した 2 つの異なるインターフェイスを使用するサンプルデザインを示します。

同じバンクを共有する場合、これらの RIU_CLK の差を 4 倍以内とする必要があります。たとえば RIU_CLK1 が

200MHz の場合、 RIU_CLK2 は 50MHz 以上とする必要があります。





同期ステートマシンとして、入力データはステートマシンと同じクロックを使用する必要があります。たとえば

LOCKED (PLL) 信号は両方のインターフェイスで論理積 (AND) をとり、各インターフェイスの RIU_CLK ソースに再

同期する必要があります。インターフェイス 1 は RIU_CLK1 クロックドメインを使用し、インターフェイス 2 は

RIU_CLK2 クロックドメインを使用します。

各バンクには RST_SEQ_DONE ステータス信号があります。すべてのバンクが利用可能になったかどうかを判定す

るには、すべてのインターフェイスからの RST_SEQ_DONE の論理積 (AND) をとり、インターフェイス Ready

(INTF_RDY) 信号を 1 つ生成します。 INTF_RDY は APP_CLK に同期させ、 TX_BITSLICE を使用したデザインの

TBYTE_IN[3:0] はこの INTF_RDY で制御します。 High Speed SelectIO Wizard を使用する場合、 tri_tbyte#[3:0] 入力を

INTF_RDY 信号に接続します。 RX_BITSLICE をターゲットにしたデザインでは、 FIFO_RD_EN は、すべてのイン

ターフェイスが利用可能になり INTF_RDY が High になった後でのみ使用するようにします。

注記: クロックを受信するビットスライスからも離れた使用ビットスライスの反転 FIFO_EMPTY 信号を利用しま

す。結果、使用ビットスライスのすべての入力に対して FIFO_WRCLK_OUT がフリップフロップを介して生成され

ます。「も離れた」とは、クロックバックボーンの端にあるビットスライスを指します。詳細は、「ネイティブプ

リミティブ」の「FIFO の機能」の説明を参照してください。


図 2-63: 複数のインターフェイスが 1 つのバンクを共有

PLLLOCKED

PLLLOCKED

RIU_CLK2

HSSIO Interface 1

HSSIO Interface 2

BUFG

BUFGRIU_CLK1

Reset State Machine

Reset State Machine

PLL

PLL

multi_intf_locked_in

multi_intf_locked_in

X19016-080719





ネイティブモードでのクロッキング

このセクションでは、クロッキングに関連するネイティブ I/O プリミティブのピンおよび属性について説明します。

表 2-32: クロッキングに関連するネイティブ I/O プリミティブのピンおよび属性

ピンまたは属性 I/O 説明

BITSLICE_CONTROL のピン

PLL_CLK 入力

同じ I/O バンク内の PLL (CLKOUTPHY) から供給される高速クロック。専用

リソース上で配線されます。通常、このクロックの周波数は、必要なデータ

レートと同じになります (たとえば、 1Gb/s のデータレートの場合は 1GHz の

クロック )。 SERIAL モードを使用するデザインでは、このクロックはシリア

ル DDR データのサンプリングクロックであるため、 ½ のデータレートとな

ります (たとえば、 1Gb/s データレートの場合、 DDR クロックは 500MHz)。

REFCLK 入力

MMCM または PLL から供給されるクロックで、 BITSLICE_CONTROL コン

ポーネントを使用している I/O バンクと必ずしも同じ I/O バンク内にあると

は限りません。このクロックは、 FPGA の通常のクロック配線を介して

BITSLICE_CONTROL に到達し、 BUFG と BUFGCE のクロックバッファー

を使用します。

• PLL_CLK または REFCLK は、 BITSLICE_CONTROL のマスタークロックと呼ばれます。

• このマスタークロックは、 REFCLK_SRC 属性で選択されます。

• クロックソースの PLL_CLK または REFCLK は、相互排他的に使用されます (いずれか一方で、両方ではない)。

CLK_FROM_EXT 入力

この入力は、バイト間クロッキング構造の一部です。

BITSLICE_CONTROL BITSLICE 構造の専用配線で配線されるクロックであ

り、隣接するバイト内の BITSLICE_CONTROL の CLK_TO_EXT_NORTH 出

力または CLK_TO_EXT_SOUTH 出力から供給されます。

使用しない場合は、 High に接続します。

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH出力

これは、インターバイトクロッキング構造の一部です。

専用配線リソースを経由して隣接するバイトの BITSLICE_CONTROL または

CLK_FROM_EXT クロック入力に転送されるデータサンプルクロックのコ

ピーです。

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN入力

これらの入力は、インターニブルクロッキング構造の一部です。専用配線

リソースを経由してバイト内の上位と下位ニブル間の

N(P)CLK_NIBBLE_OUT ピンに配線されます。

PCLK_NIBBLE_OUT

NCLK_NIBBLE_OUT出力

これらの出力は、インターニブルクロッキング構造の一部です。専用配線

リソースを経由してバイト内の上位と下位ニブル間の N(P)CLK_NIBBLE_IN

ピンに配線されます。

BITSLICE_CONTROL の属性

REFCLK_SRC 使用されるマスタークロック入力を指定します。

DIV_MODE

BITSLICE_CONTROL のマスタークロックの分周係数を指定します。

4 ビットモードを使用する場合は、 DIV2 に設定します。

8 ビットモードを使用する場合は、 DIV4 に設定します。

SELF_CALIBRATEクロックをキャプチャしたデータに合わせて調整し、電圧と温度に関してト

ラッキングするかどうかを指定します。





IDLY_VT_TRACK

ODLY_VT_TRACK

QDLY_VT_TRACK

遅延ラインのタイプごとに VT トラッキングをオンまたはオフにします。

デフォルトで、これらの属性はオンになっています。

RX_CLK_PHASE_N

RX_CLK_PHASE_P

内部キャプチャクロックを 90° シフトします (またはシフトしない)。

データおよびクロックが位相を揃えて到達する場合、この属性を SHIFT_90

に設定できます。

データおよびクロックが 90° 位相をずらして到達する場合、 SHIFT_0 を使用

します。

EN_CLK_TO_EXT_NORTH

EN_CLK_TO_EXT_SOUTH

北側または南側 BITSLICE_CONTROL コンポーネントへのインターバイト

クロッキングを有効にします。

EN_OTHER_NCLK

EN_OTHER_PCLK

インターニブルクロッキングの方向を設定します。 296 ページの「ネイティ

ブモードでのクロッキング」セクションでは、インターニブルクロッキン

グでどのようにクロックまたはストローブがバイト内で共有されるかについ

て詳しく説明しています。

RXTX_BITSLICE のピン

FIFO_WRCLK_OUT 出力

これは、内部 FIFO 書き込みクロックのコピーです。

このクロックの周波数は DIV_MODE 属性の係数で割った値の周波数となり

ます。データサンプルクロックは、供給された REFCLK または PLL_CLK

にするか、 BITSLICE_0 に供給されたクロックまたはストローブにできます。

FIFO_RD_CLK 入力

これは、 MMCM、 PLL などから供給されるクロックです。このクロックの

周波数は、内部ビットスライス FIFO と同じですが、多くの場合位相は異な

ります。

RXTX_BITSLICE の属性

OUTPUT_PHASE_90

TRUE に設定した場合、トランスミッター出力の位相は 90° シフトされます。

異なるトランスミッターを使用すると、位相シフトは簡単に観察できます。

これは、生成クロックを生成データに対して 90° 位相をずらす目的で一般に

使用される属性です。

RX_DATA_WIDTH

TX_DATA_WIDTH

この属性で、シリアル-パラレルコンバーターおよびパラレル-シリアルコン

バーターの幅を指定します。これは、 BITSLICE_CONTROL の DIV_MODE

属性に対応している必要があります。

DATA_WIDTH を 8 に設定した場合は DIV_MODE を 4 に設定し、逆に

DATA_WIDTH を 4 に設定した場合は DIV_MODE を 2 に設定する必要があり

ます。

RX_DATA_TYPE

ビットスライスレシーバーを使用してデータのみをキャプチャする場合は、

DATA に設定します。クロックをデータのサンプルクロックとして使用でき

る (SERIAL_MODE = FALSE) 場合 DATA_AND_CLOCK (BITSLICE_0 の場合

のみ) に設定すると、そのクロックもデータとしてサンプリングされます。

ビットスライス受信データを PLL_CLK でキャプチャする場合、 SERIAL に

設定します。

表 2-32: クロッキングに関連するネイティブ I/O プリミティブのピンおよび属性 (続き)






受信クロッキング

RXTX_BITSLICE には 2 つの異なるクロック /ストローブソースがあり、これらはデータをキャプチャするために属

性または RIU レジスタビットによって開始されます。この属性またはレジスタビットは、

SERIAL_MODE = TRUE/FALSE に設定した場合の BITSLICE_CONTROL プリミティブの機能に影響します。

• SERIAL_MODE を TRUE に設定した場合、受信データは適用されたマスタークロック (PLL_CLK または

REFCLK) を使用してキャプチャされます。このクロックは、一般にデータの半分の速度で動作する DDR キャ

プチャクロックです。 BITSLICE_CONTROL のロジックは、マスタークロックを再生成および分周してレシー

バーで要求されるクロックを作成します。

• 属性 SERIAL_MODE を FALSE に設定した場合、受信データは、データと共に転送されたクロックまたはスト

ローブを使用してキャプチャされます。属性 (INV_RXCLK) は、このレシーバークロックパスでインバーター

を有効にできます。 BITSLICE_CONTROL マスタークロック入力に適用されるクロックは、 BISC コントロー

ラーによって入力遅延ラインのキャリブレーションに使用され、その周波数は受信データレートと等価である


SERIAL_MODE = TRUE

図 2-64 に示すように、この設定は次の場合に使用できます。

• 接続されたコンポーネントからデータのみを受信します。

• SGMII などのプロトコルのように、受信データにエンベデッドクロックが含まれる。これは通常、 GTH または

GTY 高速シリアルトランシーバーに供給されます。

• データと共に供給されるクロックがビットクロックではなく、フレームまたはシステム同期クロックです。

RX_REFCLK_FREQUENCY

TX_REFCLK_FREQUENCY

この属性は、BITSLICE_CONTROL マスタークロック入力 (PLL_CLK または

REFCLK) に適用される周波数に設定する必要があります。

ビットスライストランスミッターに関連するクロックまたはクロック関連のピンはありません。 RXTX_BITSLICE のトラ

ンスミッターは、 BITSLICE_CONTROL マスタークロック (PLL_CLK または REFCLK) を使用してデータを送信します。

送信データレートは、 BITSLICE_CONTROL マスタークロックの周波数と等価です。たとえば、マスタークロックの周波

数が 1000MHz の場合、送信データレートは 1Gb/s になります。

表 2-32: クロッキングに関連するネイティブ I/O プリミティブのピンおよび属性 (続き)






データを受信する際は、データをキャプチャするためにクロックが必要です。上記のいずれの場合においても、

BITSLICE_CONTROL マスタークロック (PLL_CLK または REFCLK) を使用してデータをキャプチャします。

PLL には、 BITSLICE_CONTROL への専用の高速で低ジッターの接続が備わっています。 MMCM を使用した場合、

クロックはグローバル FPGA クロック配線を経由して配線され、クロックバッファーの BUFG または BUFGCE をク

ロックパスに挿入する必要があるためジッターが大きくなります。 PLL を使用すると、 MMCM の使用時よりも高い

データレートのキャプチャが可能になります。

データキャプチャクロックの生成に使用される PLL は、受信 RXTX_BITSLICE と同じ I/O バンク内にある必要があ

ります。このモードでは、ニブルのすべての入力をデータ入力として使用できます。入力データが差動の場合、上

位ニブルのビット 6 を使用することはできません。

このクロックの周波数は、受信データのキャプチャに使用する必要のある DDR クロックと同じになります。たとえ

ば、 1Gb/s のデータストリームを受信する場合、マスタークロックの周波数を 500MHz にする必要があります。

DATA_WIDTH 属性および DIV_MODE 属性を使用する BITSLICE_CONTROL のクロックジェネレーターで、必ず、

データのシリアル-パラレル変換に必要なすべてのクロックを生成するようにします。

たとえば、 8 ビット幅のデータをキャプチャする場合、 DATA_WIDTH を 8 に設定し、 DIV_MODE を 4 に設定する必

要があります。キャプチャされてシリアル/パラレル変換されたデータは、マスタークロック /4 のレートで

RX_BITSLICE の出力 FIFO に書き込まれます。


図 2-64: シリアルモードでのデータキャプチャ

BITSLICE_CONTROL

RX_BITSLICE_0

RX_BITSLICE_5

BISC

Data Capture and

Deserialization

FIF

O IDELAY

PQTR/NQTR

Delay

DATA_TYPE = SERIAL

Clock

Generation

DATA_TYPE = SERIAL

PLL_CLK

FIFO_WRCLK_OUT

Q[7:0]

FIFO_RD_CLK

Internal Signals

External Signals

Data

Data

X16049-071617





各ニブル内の BITSLICE_0 の FIFO_WRCLK_OUT ピンは、 RXTX_BITSLICE 内の FIFO へのデータの書き込みに使用

されるクロックのコピーを供給します。この FIFO_WRCLK_OUT、あるいは PLL または MMCM から生成された同

じ周波数のクロックを、 FIFO_RD_CLK として使用できます。

注意: ニブルが属性 SERIAL_MODE = TRUE を使用する場合、デザインに BITSLICE_0 をインスタンシエートする必

要があり、 DATA_TYPE を SERIAL に設定する必要があります。 BITSLICE_0 がデザインで使用されていない場合で

も、 I/O バッファーに接続する必要があります。接続しなければ、 Vivado ツールでエラーが発生します。上位ニブル

の BITSLICE_0 はバイトグループの BITSLICE_6 に相当します。バイトおよびニブル内のビットスライス番号の説

明は、図 2-3 を参照してください。

SERIAL_MODE = FALSE

図 2-65 に、あらゆる種類のソース同期インターフェイスで使用される設定を示します。これらのインターフェイス

は、データを、関連付けられたクロックまたはストローブと共に供給します。 BITSLICE_0 内の受信クロックまたは

ストローブは、ニブル、バイト、または I/O バンク全体のほかの RX_BITSLICE での受信データのキャプチャに使用

されます。 BITSLICE_CONTROL マスタークロック入力に供給されるクロックは、入力遅延ラインのキャリブレー

ションに使用され、その周波数は受信データレートと等価である必要があります。

この種類のインターフェイスでは、クロックまたはストローブを、ニブルの BITSLICE_0 に接続する必要がありま

す。これらのピンの名前は、専用バイトクロック (DBC)、クワッドバイトクロック (QBC)、または多目的ピン

(GC/QBC) となっています。多目的 GC/QBC クロック入力によって、受信ビットクロックを使用してニブル、バイ

ト、または I/O バンクのほかのビットスライスにあるデータビットをキャプチャできますが、 PLL 用のクロック入

力として使用して有効な BITSLICE_CONTROL マスタークロックを生成することもできます。

BITSLICE_0 をクロック入力として使用する間、ニブルのほかのビットスライスをデータキャプチャに利用できま

す。クロック入力として使用する BITSLICE_0 は、データをデータパターンとしてキャプチャできます。これは、

デザインのさまざまな制御機能に役立ちます。





ニブルの BITSLICE_0 のみがクロック /ストローブ入力として使用可能です。複数のニブルのビットスライスをデー

タキャプチャに使用する場合、インターニブルおよび/またはインターバイトクロッキングを使用する必要がありま

す。この方法を使用することにより、クロック /ストローブを I/O バンク全体に転送できます。たとえば、接続され

たデバイスがシングルクロックで 16 のデータチャネルを供給する場合、これにはデータをキャプチャするために

複数のニブル/バイトが必要であり、一方で 1 つの BITSLICE_0 を転送クロックの入力として定義する必要がありま

す。クロックには、すべてのデータチャネルを処理するためにインターニブルおよびインターバイトクロッキング

が必要です。供給されたデータサンプルクロックまたはストローブは、 BITSLICE_CONTROL プリミティブ内の

BISC コントローラーによって電圧および温度に対して調整され、維持されます。

ヒント : BITSLICE_0 が使用するニブル内の BITSLICE_CONTROL の DLY_RDY 出力ピンまたは IDELAYCTRL の

RDY 出力ピンが High になるまで、ニブル内で使用する BITSLICE_0、または関連する I/O ピンに接続されて

BITSLICE_0 を通過する組み合わせ信号は FPGA のアプリケーションで使用できません。 BITSLICE_0 はキャリブ

レーションに使用するため、キャリブレーションが完了するまで利用できません。 Vivado ツールで生成されるクリ

ティカル警告は、次の XDC 制約を使用してバイパスできます。

set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports <port name>]

ただし、例外が 1 つあります。I/O バンクに 1 組の差動 QBC/GC ピンセットまたは 2 つのシングルエンド QBC/GC ピ

ンがある場合です。 BISC が動作している間、および接続の可能性がある BITSLICE_0 が利用できない間、これらは

クロックを MMCM または PLL に伝送するために使用できます。


図 2-65: 非シリアルモードでのデータキャプチャ

BITSLICE_CONTROL

RX_BITSLICE_0BISC

Data Capture and

Deserialization

FIF

O IDELAY

PQTR/NQTR

Delay

DATA_TYPE = DATA_AND_CLOCK

RX_BITSLICE_5

Data Capture and

Deserialization

FIF

O IDELAY

Clock

Generation

DATA_TYPE = DATA

PLL_CLK

FIFO_WRCLK_OUT

Q[7:0]

FIFO_RD_CLK

Internal Signals

External Signals

Data

Clock/Strobe

X16050-071617





BITSLICE_0 では、 1 つの受信クロックを使用してニブル、バイト、または I/O バンク全体でデータをキャプチャで

きます。下位ニブルと上位ニブルを使用して、クロッキングを下位ニブルから上位ニブルに渡すと想定した場合、

上位ニブルの BITSLICE_0 を通常のデータ入力にできると同時に、下位ニブルの BITSLICE_0 には入力/サンプルク

ロックを供給できます。

DATA_WIDTH 属性および DIV_MODE 属性は、シリアル-パラレル変換および RX_BITSLICE の FIFO 書き込み動作に

必要なすべての分周クロックを生成するために、 BITSLICE_CONTROL 内のクロックジェネレーターを設定します。

受信クロック /ストローブは、 BITSLICE_CONTROL を通り、 BITSLICE_CONTROL によって調整されて転送され、

ほかのビットスライスでの受信データのキャプチャに使用されます。データは、デスティネーションクロックを分

周したクロック (DIV_MODE) によって並列化され、 RX_BITSLICE の FIFO に書き込まれます。

BITSLICE_CONTROL を通り、 BITSLICE_CONTROL によって調整されて転送される受信クロック /ストローブは、

クロックのイメージをキャプチャするために RX_BITSLICE_0 で使用できます。このクロックデータは汎用デバイ

スロジックで使用できます。クロックのイメージは、データ形式でインターコネクトロジックに供給され、デザイ

ン関連の任意の機能に使用できます。

FIFO からデータを読み出すために、クロックを FIFO_RD_CLK 入力に接続する必要があります。このクロックの周

波数は、サンプルクロックの周波数を DIV_MODE パラメーターで割った値と同じ必要があります。 FIFO_RD_CLK

は、 PLL または MMCM で生成できます。高速 PLL_CLK で使用される同じ PLL を利用して、この FIFO_RD_CLK を

生成できます。

FIFO_RD_CLK は、サンプルクロック入力として使用されているときの BITSLICE_0 の FIFO_WRCLK_OUT から供

給することもできます。 FIFO_WRCLK_OUT と共に使用する BITSLICE_0 は、クロック供給される FIFO と同じ I/O

バンクにある必要があります。

SELF_CALIBRATE が TRUE の場合、受信クロックは、 BITSLICE_CONTROL 内で BISC コントローラーによって、

RX_CLK_PHASE_P および RX_CLK_PHASE_N 属性の値に従い、 90° または 0° に調整されます。また、 BISC コント

ローラーは、 RX_BITSLICE 入力に到達するデータとクロックの遅延の不一致を補正します。ただし、汎用デバイス

ロジックの外部の遅延に対しては補正しません。 BISC コントローラーは、 BITSLICE_CONTROL に供給されたマス

タークロック (PLL_CLK または REFCLK 入力) で動作します。マスタークロックは、キャプチャされるデータとは

無関係であるため、その周波数レートを、受信データレートと同じになるように設定する必要があります。

BISC には、電圧および温度が変化してもクロックとデータのタイミング関係を維持できるように電圧と温度の変動

を継続的にトラッキングする機能もあります。データ入力パスで入力遅延エレメントを使用した場合、 BISC はト

ラッキングを実行して電圧および温度を補正します。

1 つのニブルに 6 つ (下位) または 7 つ (上位) のビットスライスが含まれている場合、I/O の数は次のようになります。

上位ニブルと下位ニブルが 1 バイトに結合されている場合、 I/O の数は次のようになります。

シングルエンド I/O 差動 I/O

1 クロック入力 1 クロック入力

5 または 6 データ入力 2 データ入力



12 データ入力 5 データ入力





4 バイトが 1 つの I/O バンクに結合されている場合、 I/O の数は次のようになります。

送信クロッキング

データを送信する場合、 BITSLICE_CONTROL のマスター入力クロックを使用してトランスミッターからデータを

シフトします (図 2-66)。このクロックの周波数は、データのシリアルビットレートを決定します。データは、マス

タークロックを DIV_MODE および/または DATA_WIDTH 属性の設定で分周して生成されたクロックで

RXTX_BITSLICE トランスミッターの入力に供給する必要があります。


• 1Gb/s のシリアルデータストリームが必要な場合は、 TX_BITSLICE と同じ I/O バンク内の PLL が、

BITSLICE_CONTROL の PLL_CLK 入力に 1GHz のクロックを供給する必要があります。

• TX_BITSLICE が 8 ビットモード (DATA_WIDTH = 8) で動作する場合、データは、 TX_BITSLICE の D 入力に

125MHz (1GHz/DIV_MODE = 4) のクロックを使用して供給される必要があります。

ヒント : OUTPUT_PHASE_90 属性を使用すると、トランスミッタービットスライスのシリアル出力を 90° 位相シフ

トできます。通常はこの機能を使用して、中央に揃えられたインターフェイスクロックを生成します。

OUTPUT_PHASE_90 を使用する場合、 DELAY_VALUE は使用しないでください。



大 51 データ入力大 23 データ入力


図 2-66: データ送信

BITSLICE_CONTROL

TX_BITSLICE_0

TX_BITSLICE_5

BISC

Data

Serialization and

Transmission

ODELAY

Internal Signals

External Signals

Clock Generation

PLL_CLK

D[7:0] Data

Data

X16051-050917





インターニブルクロッキング

各二ブルには、使用可能な BITSLICE_0 へのクロック入力があります。 2 つの隣接するニブルは、これらのクロック

入力のいずれかを共有でき、 1 バイトに結合することで使用可能なデータ入力の数を増やすことができます (図 2-67)。

一方のニブルは、クロックを、 P(N)CLK_NIBBLE_OUT から他方のニブル P(N)CLK_NIBBLE_IN のクロック入力ま

での専用インターニブルクロック配線を介して、その BITSLICE_0 入力から他方のニブルに渡します。この配線は、

1 バイトに結合される両ニブルの BITSLICE_CONTROL に設定した属性 (EN_OTHER_P(N)_CLK) で有効になります。

図 2-67 を例として使用し、下位ニブルの BITSLICE_0 をクロック入力としてセットアップして

(DATA_TYPE = DATA_AND_CLOCK)、上位ニブル BITSLICE_0 をデータ入力として使用すると想定した場合、両方

のニブルの属性は次のように設定する必要があります。

上位ニブル

• EN_OTHER_PCLK = TRUE

• EN_OTHER_NCLK = TRUE

下位ニブル

• EN_OTHER_PCLK = FALSE

• EN_OTHER_NCLK = FALSE

クロックは、下位 BITSLICE_0 を通過して P(N)CLK_NIBBLE_OUT を通り、上位ニブルの P(N)CLK_NIBBLE_IN 入力

に入り、上位ニブル内のビットスライスへのクロック供給に使用されます。


図 2-67: インターニブルクロッキング

BITSLICE 6

BITSLICE_CONTROL

Upper Nibble

BITSLICE 0

BITSLICE_CONTROL

Lower Nibble

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

NCLK_NIBBLE_OUT

PCLK_NIBBLE_OUT

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

NCLK_NIBBLE_OUT

PCLK_NIBBLE_OUT

Byte 3, 2, 1, and/or 0

DBC/QBC

DBC/QBC

EN_OTHER_PCLK = TRUE

EN_OTHER_NCLK = TRUE

EN_OTHER_PCLK = FALSE

EN_OTHER_NCLK = FALSE

BITSLICE 5

BITSLICE 12

X16052-022216





上位ニブルの BITSLICE_0 をクロック入力として使用する場合は、上位ニブルの P(N)CLK_NIBBLE_OUT ピンと下位

ニブルの P(N)CLK_NIBBLE_IN ピンを使用してクロックを下位ニブルに渡します。属性は次のように設定する必要

があります。

上位ニブル

• EN_OTHER_PCLK = FALSE

• EN_OTHER_NCLK = FALSE

下位ニブル

• EN_OTHER_PCLK = TRUE

• EN_OTHER_NCLK = TRUE

注記: バイトに接続されるクロックの 1 つで両ニブルのビットスライスが使用可能となるように、双方向のインター

ニブルクロック配線を有効にできます。つまり、上位ニブル BITSLICE_0 に適用されたクロックで下位ニブルに

データをキャプチャすることができ、その一方で、下位ニブル BITSLICE_0 に接続されるクロックで上位ニブルに

データをキャプチャできます。

ヒント : 複数のニブルをデザインで使用する場合、必ずインターニブルクロックを図 2-67 に示すように接続します。

インターニブルクロッキングが必要になったときに、属性を有効または無効にします。

インターバイトクロッキング

インターバイトクロッキングを使用すると、 BITSLICE_0 に到達する 1 つのニブルのクロックと、ほかのバイトの同

じ位置にあるニブルとの間で、クロックを共有できます (図 2-67)。入力クロックまたはサンプルクロックの共有は、

CLK_TO_EXT_NORTH(SOUTH) 出力ピンおよびほかのバイトの BITSLICE_CONTROL コンポーネントの

CLK_FROM_EXT 入力ピンを通じて実行します。インターバイトクロッキングは、属性

EN_CLK_TO_EXT_NORTH(SOUTH) を設定することで開始されます。





注記: 図 2-68 および図 2-69 には、上位ニブルの BITSLICE_6 を示していません。


図 2-68: インターバイトクロッキング

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Lower Nibble

Page 1,

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0 QBC

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Lower Nibble

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Lower Nibble

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXT

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Lower Nibble

Byte 3

Byte 2

Byte 1

Byte 0

QBC Byte 2QBC Byte 1

QBC

QBC

QBC

Clock Source

X16053-022216





インターニブルクロッキングとインターバイトクロッキングを結合して、 I/O バンク内のすべてのビットスライス

に同じクロックを供給できます (図 2-69 参照)。


図 2-69: インターニブルクロッキングとインターバイトクロッキングの結合

BITSLICE 0

BITSLICE_CONTROL

CLK_FROM_EXTCLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

Page 1,

BITSLICE 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0 QBC

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

BITSLICE 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

BITSLICE 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Upper Nibble

BITSLICE 0

BITSLICE_CONTROL


CLK_TO_EXT_SOUTH

Lower Nibble

Byte 3

Byte 2

Byte 1

Byte 0

ClkIn

QBC Byte 2

DBC

DBC

QBC

QBC

QBC

DBC

DBC

Clock Source

X16054-060916






• バイト 2 の下位ニブルの RX_BITSLICE_0 をクロック入力またはストローブ入力として設定することを前提にし

ています。

• バイト 2 の上位ニブルで、インターニブルクロックを有効にする必要があります。

• バイト 2 の下位ニブルをクロック入力として使用し、すべてのニブルを複数バイト設定で使用するため、すべて

のバイトの下位ニブルは、インターニブルクロッキング用のクロックを上位ニブルに供給する必要があります。

• バイト 3 の下位ニブルは、その CLK_FROM_EXT 入力で、バイト 2 の下位ニブルの CLK_TO_EXT_NORTH 出力

からクロックを受け取ります。

• バイト 2 の下位ニブルは、 CLK_TO_EXT_SOUTH 出力から、バイト 1 の下位ニブルの CLK_FROM_EXT 入力に

クロックを供給します。

• バイト 0 の下位ニブルに到達するために、バイト 1 の CLK_TO_EXT_SOUTH 出力を、バイト 0 の下位ニブルの

CLK_FROM_EXT 入力に接続する必要があります。バイト 1 の内部では、 CLK_FROM_EXT ピンおよび

CLK_TO_EXT_SOUTH ピン間でジャンパー線が作成されています。このように、すべてのニブルの全レシー

バーは、 byte_2 上位ニブルから供給される (インターバイト /インターニブルを介する ) 転送ストローブからデー

タを受信するように構成されています。

表 2-33 および表 2-34 に、この例の属性設定を示します。

表 2-34 に従ってすべてのニブルのインターニブルクロッキングを有効にする必要があります。

表 2-33: インターバイトクロッキングの例の属性

バイト属性種類

バイト 3EN_CLK_TO_EXT_NORTH DISABLE

EN_CLK_TO_EXT_SOUTH DISABLE

バイト 2EN_CLK_TO_EXT_NORTH ENABLE

EN_CLK_TO_EXT_SOUTH ENABLE


EN_CLK_TO_EXT_SOUTH ENABLE


EN_CLK_TO_EXT_SOUTH DISABLE

注記:1. 未使用の CLK_FROM_EXT ピンは、 High に接続する必要があります。

表 2-34: インターニブルクロッキングの有効化

ニブル属性種類

上位ニブルEN_OTHER_NCLK TRUE (オン)

EN_OTHER_PCLK TRUE (オン)

下位ニブルEN_OTHER_NCLK FALSE (オフ)

EN_OTHER_PCLK FALSE (オフ)





インターバイトクロッキングの注意事項

次のような場合、下位ニブルへの入力クロックは、インターバイトクロック配線を介して上位または下位バイトの

下位ニブルへ渡し、インターニブルクロッキングパスによって上位ニブルへバイト内で配線する必要があります

(図 2-70 参照)。

• BITSLICE_CONTROL プリミティブの BISC コントローラーは、 SELF_CALIBRATE = ENABLE と設定すること

でオンになるとします。

• 受信クロックは、 I/O バンクの byte_2 の下位ニブル BITSLICE_0 に到達します。

• データキャプチャに使用するビットスライスは、 I/O バンクにある byte_0 の上位ニブルに配置されます。

このような場合、次を確認します。

• インターバイトクロッキングを使用するデザインで、 SELF_CALIBRATE が有効の場合、インターバイトク

ロックを受信するニブルに BITSLICE_0 をインスタンシエートする必要があります。

• 上述のようにインスタンシエートしなければならない BITSLICE_0 は、属性 DATA_TYPE を DATA に設定する


• インスタンシエートされた BITSLICE_0 は、データキャプチャに使用できます。

• インスタンシエートされた BITSLICE_0 がまったく使用されない場合は、ソフトウェアが正しく動作するよう、

入力バッファーをビットスライスに接続する必要があります。

注意: CLK_FROM_EXT からのクロック入力を渡すために使用するインスタンシエートされた BITSLICE_0 を含むニ

ブル内のすべてのビットスライスは、 CLK_FROM_EXT 入力のクロックをデータキャプチャクロックとして使用し

ます。 CLK_FROM_EXT がインターニブルクロッキングによって上位または下位ニブルに配線される場合も同様で

す。上位ニブルの BITSLICE_0 はバイトグループの BITSLICE_6 に相当します。バイトおよびニブル内のビットス

ライス番号の説明は、図 2-3 を参照してください。






図 2-70: BITSLICE_0 バイパスを使用するインターバイトクロッキング

X16956-060916





例 1:

• クロックは byte_2 の下位ニブルに到達し、データ入力は byte_0 の上位ニブルに配置されます。 I/O バンクにあ

るほかのビットスライスは使用しません。

• クロックは、 byte_1 の下位ニブルのパススルーとして byte_2 内の下位ニブルの CLK_TO_EXT_SOUTH から渡

し、その後、 byte_0 の下位ニブルの CLK_FROM_EXT に配線する必要があります。

• byte_1 の下位ニブルで使用されているビットスライスはないため、 RXTX_BITSLICE または RX_BITSLICE およ

び BITSLICE_CONTROL をニブルのビットスライス位置 0 にインスタンシエートする必要があります。ビット

スライス 0 に位置するビットスライスは、 DATA_TYPE = DATA で設定します。

• インスタンシエートされたビットスライスおよび BITSLICE_CONTROL には、 PLL_CLK、 RIU_CLK、および入

力遅延ライン CLK を除いて、接続は必要ありません。

• FPGA I/O アーキテクチャのビットスライスと BITSLICE_CONTROL は、 LOC 制約を用いて配置する必要があ

るかもしれません。

• インターニブルクロックを使用して、クロックを byte_0 の下位ニブルから上位ニブルへ配線する必要があります。

例 2:

• 例 1 と同じ状況ですが、クロックは byte_2 の上位ニブルに到達します。

• クロックは、 byte_1 の上位ニブルのパススルーとして byte_2 内の上位ニブルの CLK_TO_EXT_SOUTH から渡

し、その後、 byte_0 の上位ニブルの CLK_FROM_EXT に配線する必要があります。

• byte_1 の上位ニブルで使用されているビットスライスはないため、 RXTX_BITSLICE または RX_BITSLICE およ

び BITSLICE_CONTROL をニブルのビットスライス位置 0 にインスタンシエートする必要があります。

• インスタンシエートされたビットスライスおよび BITSLICE_CONTROL には、 PLL_CLK、 RIU_CLK、および入

力遅延ライン CLK を除いて、接続は必要ありません。

• FPGA I/O アーキテクチャのビットスライスと BITSLICE_CONTROL は、 LOC 制約を用いて配置する必要があ

るかもしれません。

• インターバイトクロックは byte_0 の上位ニブルに到達するため、インターニブルクロックは必要ありません。

例 3:

• 例 1 と同じ状況ですが、 byte_1 の下位ニブルの BITSLICE_0 を除いて、 byte_2、 byte_1、および byte_0 のすべて

のニブルの全ビットスライスが使用されます。


• インターバイトクロックを使用して、 byte_2 の下位ニブルの CLK_TO_EXT_SOUTH からのクロックを、 byte_1

の下位ニブルの CLK_FROM_EXT に配線します。

• このニブルの BITSLICE_0 は使用されていないため、 1 つをインスタンシエートする必要があります。

• BITSLICE_CONTROL は、ニブルのほかのビットスライスで使用されているため、インスタンシエートする必

要がありません。


• BITSLICE_CONTROL がニブル内のほかのビットスライスで既に使用されているため、インスタンシエートさ

れた BITSLICE_0 には LOC 属性は必要ありません。

• インターバイトクロックを使用して、 byte_1 の下位ニブルの CLK_TO_EXT_SOUTH からのクロックを、 byte_0

の下位ニブルの CLK_FROM_EXT に配線します。






ビルトインセルフキャリブレーション

ビルトインセルフキャリブレーション (BISC) ブロックは、遅延ロックループ (DLL) 回路およびデジタル遅延ライ

ン位相検出器に基づく、 BITSLICE_CONTROL コンポーネント内のデジタル制御およびキャリブレーションブロッ

クです。 BISC コントローラーは、デジタル遅延ラインに必要なタップ値を計算し、それらの値を電圧と温度の変動

に対して追随させます。デフォルトでは、 BITSLICE_CONTROL プリミティブのインスタンシエーションの後に適

切な属性が設定されると、 BISC コントローラーは、使用する遅延ラインを調整した後に、 DLY および VTC のス

テータスをロジックにレポートします (図 2-71)。

BISC コントローラーのレジスタには、レジスタインターフェイスユニット (RIU) からもアクセスできます。これに

よって、 BISC プロセスを完全に制御できます。 BISC の実行を開始したり、 BISC の実行に影響与えたり、 BISC コン

トローラーが書き込みまたは変更を行ったレジスタを読み出したり、変更したりすることができます。

キャリブレーションしなければならない TIME 遅延を持つ接続されたビットスライスの EN_VTC 信号は、初期セル

フキャリブレーションの間、および VT キャリブレーションで DLY_RDY が High になった後、個別にアサート

(High) される必要があります。


図 2-71: BISC コントローラーと接続のブロック図

Delay Line Control (RIU)

Status to Interconnect Logic

Other RIU registers

Control from Interconnect Logic

IDELAY

Slave Delays

Master Delays

BISC Controller

X16047-022216





BISC に関連するポートおよび属性

表 2-35 に、 BISC プロセスに関連する BITSLICE_CONTROL のポートと属性を示します。

BISC キャリブレーションの手順

BISC コントローラーは、それぞれ個別に接続されたビットスライスの、 TIME モードの遅延ラインを調整します。

BISC は、位置 0 のビットスライスから開始し、ニブルの上方向に処理していきます。終了すると、 DLY_RDY ス

テータス信号が High になります。

SELF_CALIBRATE 属性を設定する場合、または RIU CALIB_CTRL レジスタの CALIBRATE (bit_0) および/または

CALIBRATE_EN (bit_3:10) を使用する場合、 BISC コントローラーは遅延ラインの調整時に 3 つの基本的なステップ

を実行します。すべてのステップは、後続のセクションで説明し、図 2-72 に示します。

表 2-35: BISC プロセスの BITSLICE_CONTROL のポートと属性

ピン I/O タイプ説明

ロジック制御

EN_VTC 入力データ VT トラッキングを有効にします。

ステータス

VTC_RDY 出力データ VT キャリブレーションで使用するニブル Ready 信号

DLY_RDY出力データ

ニブルの遅延ラインキャリブレーションの完了を示し

ます。

RIU

RIU_CLK

入力クロック

インターコネクトロジックからのクロック。 BISC プロ

セスが完了するには、 RIU クロックを接続する必要が

あります。

RIU_ADDR[5:0] 入力データレジスタアドレス。

RIU_WR_DATA[15:0] 入力データレジスタへのデータ書き込み。

RIU_RD_DATA[15:0] 出力データレジスタからのデータ読み出し。

RIU_VALID出力データ

BISC が RIU レジスタにアクセスしているかどうかを示

すステータス。

RIU_WR_EN 入力イネーブルレジスタライトイネーブル信号 (アクティブ High)。

RIU_NIBBLE_SEL

入力データ

バイト内のニブルの選択。この信号は、ニブルに対し

て読み出し /書き込みを実行するために High にする必要

があります。

属性

IDLY_VT_TRACK 入力遅延ラインの VT トラッキングを有効にします。

ODLY_VT_TRACK 出力遅延ラインの VT トラッキングを有効にします。

QDLY_VT_TRACK スレーブの 4 分の 1 遅延の VT トラッキングを有効にし

ます。

ROUNDING_FACTOR VT トラッキングをスケーリングする値。この属性値

は、一般に変更する必要がないデフォルト値です。

SELF_CALIBRATE 自動キャリブレーションサイクルを開始します。

RIU のレジスタ RIU のパラグラフを読み出します。





Ult 314UG

すが、 COUNT モードの遅延ラインのプリミ

て自動 VT トラッキングをオンまたはオフに

Normal input is

replaced by the

PLL_CLK when

BISC is running.

This allows perfect

tuning of clock and

data.

elay line

elay line

_6

CLOCK_IN

DATA_IN

VERTED

E

X16790-071917


ビットスライス遅延ラインを COUNT モードで使用する場合、 BISC のキャリブレーションサイクルは実行されま

ティブに対するキャリブレーションおよび VT 補正は無視されます。

TIME モードでは、属性 (I、 O、 Q DLY_VT_TRACK) を使用するか、 RIU CALIB_CNTRL レジスタのビットを使用し

できます。


図 2-72: BISC による遅延キャリブレーション

Input dDeserializerFIFO

Q[7

:0]

Input dDeserializerFIFO

1:2

Q[7

:0]

BITSLICE_0

BITSLICE_1 to BITSLICE

Quarter & Master

Delay Lines

PLL_CLK

CLK_FROM_EXT

CLK_TO_EXT_SOUTH

CLK_TO_EXT_NORTHPCLK_NIBBLE_OUT

NCLK_NIBBLE_OUT

PCLK_NIBBLE_INNCLK_NIBBLE_IN

Align_Delay.

BISC compensates for the data

and clock inputs from the FPGA

pins to the first flip-flops of the

deserializer.

Quarter delay tunes the clock to

the middle of the data bit.

Quarter delay input can be

any of the indicated clocks.

Clock is selected by attributes

Attributes:

EN_CLK_TO_EXT_NORTH(SOUTH)

EN_OTHER_P(N)CLK

IS_RX_CLK_IN

RX_DATA_TYP

1:2

BITSLICE_CONTROL



ステップ 1: アライメント

アライメントは BISC プロセスの初のステップであり、ビットスライス内のデータアイを大にするために

必要です。これは、内部スキューを除去し、初の階層にあるデータキャプチャフリップフロップへの入力パ

スのクロックとデータの挿入遅延間における内部遅延を補正することによって実行します。

注記: PCB ( トレース) 遅延とパッケージは入力信号に影響を与え、出力信号のスキュー調整は BISC によって処

理されません。

この遅延は Align_Delay と呼ばれ、「ネイティブ遅延モードの使用」の段落で説明した計算で使用します。この

遅延は一般に、入力遅延ラインで 45 ～ 65 タップとなります。

このステップでは、データ信号とデスティネーションクロック信号の、生じる可能性のあるデューティサイク

ルの歪み (DCD) および初期電圧/温度キャリブレーションも管理します。

ステップ 2: 遅延キャリブレーション

この手順では、使用する各ビットスライスの入力および/または出力遅延を調べて、 DELAY_VALUE 属性で要求

される遅延を提供するために必要なタップ数を計算します。これらの算出された遅延タップは、 RIU レジスタ

(ODELAYxx および IDELAYxx) に格納されます。 RX_CLK_PHASE_P(N) = SHIFT_90 の場合 90° に相当する遅延

を提供するため、同様のことが BITSLICE_CONTROL の利用可能な 4 分の 1 遅延ライン (PQTR/NQTR) に対して

実行されます。これらの値は、 RIU PQTR および NQTR レジスタに格納されます。

使用するすべてのビットスライスに対する遅延ラインキャリブレーションメカニズムが完了すると、 BISC コ

ントローラーは DLY_RDY 信号をアサートしてインターコネクトロジックに示します。

ステップ 3: 継続的な VT トラッキング

属性または RIU レジスタでオンにすると、 BISC コントローラーは、 BISC のキャリブレーション部分で後の

ステップとなる VT トラッキングの継続的動作を開始します。

自動トラッキングでは、ラウンドロビン方式を使用して、ビットスライスの通常動作モードを妨げたり中断し

たりすることなく、使用されるすべての遅延ラインを新に保ちます。

キャリブレーションの実行中に、 BISC は特定の RIU レジスタに対して変更したり、書き込むことができます。 BISC

によって変更されるレジスタ値は、 TX_DATA_PHASE、 BS_DQ_EN、 BS_DQS_EN、 EN_PDQS、 EN_NDQS、

INVERT_RX_CLK、 SERIAL_MODE、 TX_GATE、および RX_GATE です。

各二ブルには、そのニブル用の BITSLICE_CONTROL コンポーネントが含まれているため、 BISC コントローラーも

含まれています。複数のニブルまたはバイトを使用する場合、それらがインターニブルまたはインターバイトク

ロックリソースを介してクロックを共有すると、各ニブルは、そのニブルで使用されるビットスライスをキャリブ

レーションできます。各ニブルが同じキャリブレーションステップを終了するために要する時間は、環境やコン

フィギュレーションの違いによって、異なるものが求められる場合があります。インターニブルまたはインターバ

イト通信を使用して、すべてのニブルが現在のキャリブレーションステップを終了するまで、各ニブルが次のキャ

リブレーションステップに進まないようにする必要があります。

注記: バンク内の使用するすべての BITSLICE_CONTROL に対するリセットは、 BITSLICE_CONTROL 間における

DLY_RDY 接続のため、同時にリリースする必要があります。たとえば、バンクに 2 つの異なるインターフェイスが

ある場合、キャリブレーションが確実に完了するようこれらを 1 つのリセットで制御する必要があります。そうし

なければ、これらインターフェイスのうちの一方に対して DLY_RDY がアサートされないことがあります。





レジスタインターフェイスユニット (RIU)

レジスタインターフェイスユニット (RIU) を使用すると、 BITSLICE_CONTROL プリミティブをプロセッサペリフェ

ラルブロックに変えることができます。 RIU インターフェイスは、 64 個の 16 ビット読み出し /書き込みレジスタであ

り、動的にアクセス可能なプロセッサペリフェラルインターフェイスとして機能し、ニブルのすべての機能に対す

る制御を提供します。入力遅延、出力遅延、トライステート遅延とすべての遅延ライン (入力、出力、 4 分の 1)、電圧

と温度 (VT) のトラッキング、クロッキングオプション、およびビルトインセルフキャリブレーション (BISC) をすべ

て制御します。 RIU インターフェイスは、図 2-73 に示すように BITSLICE_CONTROL コンポーネントで表されます。

各二ブルには、そのニブル用の BITSLICE_CONTROL が含まれているため、 RIU インターフェイスも含まれていま

す。 2 つのニブルを結合して 1 バイトにすることができるため、 1 バイトには 2 つの RIU インターフェイスを含める

ことができます。バイト内の 2 つの RIU インターフェイスを簡単に制御できるように、 RIU_OR プリミティブがあ

ります。

RIU_OR プリミティブは、1 バイトの両方のニブル RIU インターフェイスを結合して 1 つの RIU インターフェイスに

できます。図 2-74 および表 2-36 に、 RIU_OR プリミティブとそのピンを示します。図 2-75 に、 RIU_OR プリミティ

ブを使用して 2 つのニブル RIU を 1 バイト幅の RIU にするセットアップを示します。各 RIU の RIU_NIBBLE_SEL ピ

ンを MSB アドレスとして使用し、上位ニブルを上位アドレス空間に置きます。


図 2-73: BITSLICE_CONTROL の RIU

Interconnect LogicConnections

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_VALID

RIU_WR_EN

RIU_NIBBLE_SEL

BitSlice Connections

BITSLICE_CONTROL

Input

Output X16042-022216






図 2-74: RIU プリミティブ

表 2-36: RIU_OR のポート


RIU_RD_DATA_UPP[15:0] 入力上位ニブル BITSLICE_CONTROL の RIU_RD_DATA へ接続します。

RIU_RD_DATA_LOW[15:0] 入力下位ニブル BITSLICE_CONTROL の RIU_RD_DATA へ接続します。

RIU_RD_VALID_UPP 入力上位ニブル BITSLICE_CONTROL の RIU_VALID へ接続します。

RIU_RD_VALID_LOW 入力下位ニブル BITSLICE_CONTROL の RIU_VALID へ接続します。

RIU_RD_DATA[15:0] 出力インターコネクトロジックへの結合された RIU データバスです。

RIU_RD_VALID 出力インターコネクトロジックへの結合された RIU 読み出し有効信号です。

表 2-37: RIU_OR の属性


SIM_DEVICE

ULTRASCALE、

ULTRASCALE_PLUS、



デバイスバージョンを設定します。

(ULTRASCALE、 ULTRASCALE_PLUS、


RIU_RD_VALID

RIU_RD_DATA[15:0]

RIU_RD_DATA_LOW[15:0]

RIU_RD_DATA_UPP[15:0]

RIU_RD_VALID_LOW

RIU_RD_VALID_UPP

RIU_OR

Input

OutputX16792-041316






図 2-75: 2 つの RIU ポートを結合する RIU_OR

BITSLICE_CONTROL

Fabric Connections

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_VALID

RIU_WR_EN

RIU_NIBBLE_SEL

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_RD_DATA[15:0]

RIU_VALID

RIU_WR_EN

RIU_NIBBLE_SEL

Upper

Nibble

Lower

Nibble

input

output

RIU_CLK

RIU_ADDR[5:0]

RIU_WR_DATA[15:0]

RIU_WR_EN

RIU_ADDR(6) selects the nibble to use.

Upper address space is for Upper Nibble and lower

address space is for Lower Nibble.

RIU_ADDR(6)

RIU_RD_VALID

RIU_RD_DATA[15:0]

RIU_RD_DATA_LOW[15:0]

RIU_RD_DATA_UPP[15:0]

RIU_RD_VALID_LOW

RIU_RD_VALID_UPP

RIU_ORBITSLICE_CONTROL

Fabric Connections

X16793-041316





RIU の書き込み

RIU レジスタへの書き込みは、 RIU_WR_EN、 RIU_NIBBLE_SEL、および RIU_ADDR をアサートすると実行されま

す (図 2-76)。データは、 RIU_WR_EN の 2 クロック後に RIU レジスタに書き込まれます。インターコネクトロジッ

クは、 RIU_RD_VALID が High の場合にのみ RIU 書き込みを実行できます。

RIU レジスタに書き込む場合、 RIU ロジックが BISC からのアクセスとインターコネクトロジックからのアクセスを

調整する必要があります。 BISC から RIU レジスタへのアクセスは、インターコネクトロジックからのアクセスより

も常に優先されます。そのため、インターコネクトロジックのトランザクションは保存され、 BISC からのアクセス

の終了後に再開されます。

RIU の読み出し

RIU の読み出しでは、 RIU からのデータが、 RIU_ADDR 信号と RIU_NIBBLE_SEL 信号に応じて、 RIU_RD_DATA バ

ス上で送信されます (図 2-77)。 RIU_NIBLE_SEL がアサートされると、データは 1 サイクル後に RIU_RD_DATA バス

上に現れます。


図 2-76: RIU の書き込み

X16043-062316


図 2-77: RIU の読み出し

X16044-022216





図 2-78 に、連続した書き込みおよび読み出しを示します。

図 2-78 では、レジスタ Nibble_Ctrl0 (0x00) および Nibble_Ctrl1 (0x01) にアクセスしています。 RIU_RD_DATA は、読

み出しおよび書き込みサイクル中に 0x0000、 0x002D、および 0x00D7 として示され、 RIU_WR_DATA バスの内容は

0xE739 になります。レジスタ Nibble_Ctrl1 の内容は 2 サイクルのレイテンシの後に 0x0739 になり、データは、 1 ク

ロックサイクルのレイテンシの後に RIU_RD_DATA バス上に現れます。

RIU ポート

表 2-38 に、レジスタインターフェイスユニットのポートを示します。


図 2-78: RIU の読み出し変更書き込み

X16045-022216

表 2-38: RIU のポート


RIU_CLK 入力クロック

インターコネクトロジックからのクロック。

RIU インターフェイスペリフェラルのクロック。

このクロックは、 BITSLICE_CONTROL のほかのすべてのク

ロックから独立しています。

BISC を有効にした場合、 RIU のクロックを接続する必要があり

ます。

RIU_ADDR[5:0] 入力データ

レジスタアドレス。

このアドレス入力バスは、レジスタインターフェイスのレジス

タアドレスを提供します。

このバスのアドレス値により、次の RIU_CLK サイクルで書き

込みまたは読み出しを実行するコンフィギュレーションビット

を指定します。使用しない場合はすべてのビットを 0 にする必






RIU_WR_DATA[15:0] 入力データ

レジスタへのデータ書き込み。

この入力バスは、データを供給します。このバスの値は、レジ

スタインターフェイスのコンフィギュレーションセルに書き込

まれます。このデータは、 RIU_WR_EN と RIU_NIBBLE_SEL が

アクティブなサイクルで現れます。データはシャドウレジスタ

に取り込まれ、後で書き込まれます。

RIU ポートに対して次の書き込みが可能になると、 RIU_VALID

によって通知されます。使用しない場合はすべてのビットを 0

にする必要があります。

RIU_RD_DATA[15:0] 出力データ

レジスタからのデータ読み出し。

この出力バスは、 RIU データを供給します。

このバスの値は、 RIU_ADDR によってアドレス指定されたレジ

スタビットを表します。 322 ページの「レジスタ定義およびア

ドレス」を参照してください。

このデータは、 RIU_NIBBLE_SEL がアクティブで RIU_WR_EN

が 0 となる次のサイクルで現れます。

この出力バスを使用しない場合は、フロートのままにする必要

があります。

RIU_VALID 出力データ

BISC が RIU レジスタにアクセスしているかどうかを示す

ステータス。

この信号は、インターコネクトロジックから RIU アクセスが実

行されているときに、内部 BISC ステートマシンも RIU レジス

タにアクセスしている場合のステータスを示します。

競合の発生時 (つまり、 BISC の書き込みアクセス時に RIU 書き

込みアクセスが発生したとき)、 RIU_VALID 信号がディアサート

されます。 RIU_VALID がアサートされるまで、インターコネク

トロジックの書き込みアクセスは成功しません。インターコネ

クトロジック側では、それ以上の動作は不要ですが、

RIU_VALID がアサートされるまで、さらに RIU アクセスを実行

できません。競合に加えて、 RL_DLY_RNK0、 RL_DLY_RNK1、

RL_DLY_RNK2、または RL_DLY_RNK3 レジスタに書き込んだ

場合にも、 RIU_VALID がディアサートされます。これらのレジ

スタは、 RIU 書き込みによってレジスタを更新するのに 3 サイ

クル以上を必要とする、特殊なレジスタです。そのため、これ

らのレジスタへの連続したアクセスは不可能です。

RIU_WR_EN 入力イネーブル

レジスタライトイネーブル信号 (アクティブ High)。

RIU インターフェイスのレジスタに書き込むには、この信号と

RIU_NIBBLE_SEL を High にアサートする必要があります。

RIU_NIBBLE_SEL 入力データ

バイト内のニブルの選択。

1 つの I/O バンクは、 4 バイトで構成されます。各バイトには、

2 つのニブルが含まれています。各ニブルには、ニブルのすべ

ての RX BITSLICE または TX BITSLICE の制御用

BITSLICE_CONTROL コンポーネントが含まれています。この

信号は、バイト内のニブルの RIU の選択に使用されます。

表 2-38: RIU のポート (続き)






レジスタ定義およびアドレス

次の表では、 RIU レジスタの定義に関するその他の情報を示します。設定の多くは、メモリアプリケーション

(MIG) に使用され、完全性を期すために提供されています。メモリ IP による RIU レジスタの使用法の詳細は、

『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150) [参照 13] を参照してください。

表 2-39 ～表 2-61 に、レジスタビットの説明を示します。

表 2-39: レジスタビットの説明 (NIBBLE_CTRL0)

NIBBLE_CTRL0 ADDR:0x00

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 1 1

アクセス R/W R/W R R/W R/W R/W R/W R/W R/W R/W R/W

15:12 予約

11DIS_DYN_MODE_RX: RIU を使用して、ゲート遅延ダイナミックモード (MIG) を無効にするか、受信遅延ライ

ンのアップデートを有効にします。詳細は、『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイ

ド』 (PG150) [参照 13] を参照してください。

10 DIS_DYN_MODE_TX: RIU を使用して、出力遅延ダイナミックモード (MIG) を無効にするか、送信遅延ライン

のアップデートを有効にします。

9 GT_STATUS: ストローブ/クロックに対するゲート配置をモニタリングします。

8 CLR_GATE: ストローブ/クロックゲートのトレーニングに使用されます。ゲーティングロジックをリセットし

ます。

7 予約

6 RXGATE_EXTEND: DQS_BIAS のプリアンブル拡張を有効にします。

5 RX_GATE: 受信ストローブ/クロックゲーティングを有効にします。

4 TX_GATE: 送信クロックゲーティングを有効にします。

3

SERIAL_MODE: 1 にセットすると、サンプルクロックとしての PLL_CLK が有効になります。このモードは、

SGMI などのシリアルビットストリームのデータサンプリングに使用されます。

初期 BISC キャリブレーションの間、 BISC はこのビットを操作します。このため、属性の設定ではなく RIU レ

ジスタビットを使用して SERIAL_MODE を選択する場合、DLY_RDY が High にアサートされた後、このビット

を再度セットする必要があります。セットしなければ、 PHY がシリアルモードで動作しなくなります。

2 INVERT_RX_CLK: IOB から RX_BITSLICE へのクロックパスを反転します。これは、読み出し DQS_IN を経由

するクロックパス用です。

1

EN_NDQS:

1 にセットすると、ほかのニブルの DQS ゲーティング回路からのソース同期クロック NCLK_NIBBLE_OUT が、

NQTR スレーブ遅延を通ります。

0 にセットすると、現在のニブルの DQS ゲーティング回路からのクロックが、 NQTR スレーブ遅延を通ります。

0

EN_PDQS:

1 にセットすると、ほかのニブルの DQS ゲーティング回路からのソース同期クロック PCLK_NIBBLE_OUT が、

PQTR スレーブ遅延を通ります。

0 にセットすると、現在のニブルの DQS ゲーティング回路からのクロックが、 PQTR スレーブ遅延を通ります。





表 2-40: レジスタビットの説明 (NIBBLE_CTRL1)

NIBBLE_CTRL1 ADDR: 0x01

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 1 1

アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:12 予約

11:2

TX_DATA_PHASE: 設定した場合、出力データを 90° シフトします。

[11]: マスターデータのビットスライス

[10]: マスタークロックのビットスライス

[9]: トライステートビットスライス

[8:2]: TX_BITSLICE

1 RX_CLK_PHASE_N: 設定した場合、I/O からビットスライスに入力された入力クロックまたはストローブを 90°

シフトします。このビットを 0 のままにすると、クロック /ストローブの位相シフトを 0° に維持します。

0 RX_CLK_PHASE_P: 設定した場合、 I/O からビットスライスに入力された入力クロックまたはストローブを 90°

シフトします。このビットを 0 のままにすると、クロック /ストローブの位相シフトを 0° に維持します。

表 2-41: レジスタビットの説明 (CALIB_CTRL)

CALIB_CTRL ADDR: 0x02

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1

アクセス R R/W R/W R R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 PAUSE_RDY: VT トラッキングステートマシンの停止を示します。

14 DIS_VTTRACK_QTR: スレーブ PQTR/NQTR 遅延の自動 VT トラッキングを有効または無効にします。

13 BSC_RESET: BISC のソフトウェアリセットです。

12 PHY_RDY: PHY キャリブレーション完了のステータスです。これは、 VTC_RDY 信号に相当する RIU のレジス

タビットです。

11 FIXDLY_RDY: 固定遅延のキャリブレーション完了のステータスです。これは、 RIU の DLY_RDY 信号に相当す

る RIU のレジスタビットです。

3:10

CALIBRATE_EN: セルフキャリブレーションを実行するために、基準クロック /PLL CLK を、受信チャネルの

ビットごとのデータパスに挿入します。

CALIBRATE_EN[6:0]: RX_BITSLICE ごと。

CALIBRATE_EN(7): マスター。

2 DIS_VTTRACK_OBIT: すべての出力遅延ラインの自動 VT トラッキングを有効または無効にします。

1 DIS_VTTRACK_IBIT: すべての入力遅延ラインの自動 VT トラッキングを有効または無効にします。

0 CALIBRATE: セルフキャリブレーションをオン/オフします。





表 2-42: レジスタビットの説明 (BS_CTRL)

BS_CTRL ADDR: 0x05

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス R R/W R/W R R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:9 IFIFO_BYPASS: 選択されたビットスライスの FIFO をバイパスし、データをインターコネクトロジックに直接

渡します (1 = バイパス、 0 = FIFO を使用)。サポートを終了します。

8 MON_RESET: モニター DLL をリセットします (アクティブ High)。

7 BS_RESET_TRI: トライステートビットスライスをリセットします (アクティブ High)。

6:0 BS_RESET: 選択されたビットスライスをリセットします (アクティブ High)。

表 2-43: レジスタビットの説明 (IODELAY_INC_BCAST_CTRL)

IODELAY_INC_BCAST_CTRL ADDR: 0x06

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0

アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 予約

9 BCAST_SEL: 入力または出力遅延ラインをブロードキャストします (1 = 入力遅延、 0 = 出力遅延)。

8 BCAST_INC: INC または DEC をブロードキャストします (1 = INC、 0 = DEC)。

7 BCAST_EN: 遅延ライン [0:6] に対する遅延の微調整の有効化をブロードキャストします (1 = 有効、 0 = 無効)。

6:0

BCAST_MASK_IDLY[0:6]: 選択された遅延ラインへの INC/DEC のブロードキャストを無効にします (1 = 無効、

0 = 有効)。

注記: BISC は、セルフキャリブレーション時に遅延を連続的にインクリメントまたはデクリメントするため、入力遅延ライ

ンへ書き込む場合は注意してください。

表 2-44: レジスタビットの説明 (PQTR)

PQTR ADDR: 0x07

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 1 1

アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 INC: インクリメントです。表 2-47 を参照してください。

14 DEC: デクリメントです。表 2-47 を参照してください。

13 CRSE: 表 2-47 を参照してください。

12:9 予約

8:0 PQTR: P 側の 0 ～ 511 タップの 4 分の 1 遅延。





表 2-45: レジスタビットの説明 (NQTR)

NQTR ADDR: 0x08

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 1 1

アクセス W W W R/W R/W R/W R/W R/W R/W R/W R/W R/W




12:9 予約

8:0 NQTR: N 側の 0 ～ 511 タップの 4 分の 1 遅延。

表 2-46: レジスタビットの説明 (MON)

MON ADDR: 0x09

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス W W W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W




12:10 予約

9:0 MON: 0 ～ 1023 タップの遅延をモニタリングします。

表 2-47: RIU の遅延調整 (PQTR、 NQTR、 MON)

INC DEC CRSE RIU の動作

0 0 X RIU_WR_DATA[8:0] を遅延に読み込みます。

1 1 X RIU_WR_DATA[8:0] を遅延に読み込みます。

0 1 0 遅延を 1 タップずつデクリメントします。

0 1 1 遅延を 8 タップずつデクリメントします。

1 0 0 遅延を 1 タップずつインクリメントします。

1 0 1 遅延を 8 タップずつインクリメントします。





表 2-48: レジスタビットの説明 (ODELAYxx)

ODELAYxx ADDR: 0x0A ～ 0x11(1)

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0

アクセス W W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 INC: 遅延をインクリメントします。表 2-50 を参照してください。

14 DEC: 遅延をデクリメントします。表 2-50 を参照してください。

13:9 予約

8:0 出力遅延ライン: 0 ～ 511 のタップ値。書き込みデータビットの遅延の微調整。ビットごとのスキュー調整また

は DDR ライトレベリングに使用できます。

注記:1. ADDR: 0x0A は、ニブルの TX_BITSLICE_TRI の出力遅延です。 ADDR: 0X0B ～ 0x11 は、ニブルの TX_BITSLICE の出力遅延です。

表 2-49: レジスタビットの説明 (IDELAYxx)

IDELAYxx ADDR: 0x12 ～ 0x18

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス W W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 INC: 遅延をインクリメントします。表 2-50 を参照してください。

14 DEC: 遅延をデクリメントします。表 2-50 を参照してください。

13 予約

12:9 RX_DCC: 入力遅延ラインのデューティサイクルの補正です。

8:0 入力遅延ライン: 0 ～ 511 のタップ値。読み出しデータビットの遅延の微調整。ビットごとのスキュー調整およ

びサンプルクロックに対する各データビットの配置に使用できます。

表 2-50: RIU の遅延調整 (IDELAY、 ODELAY)

INC DEC RIU の動作

0 0 RIU_WR_DATA[8:0] を遅延に読み込みます。

0 1 遅延を 1 タップずつデクリメントします。

1 0 遅延を 1 タップずつインクリメントします。

1 1 RIU_WR_DATA[8:0] を遅延に読み込みます。





表 2-51: レジスタビットの説明 (PQTR_ALIGN、 NQTR_ALIGN、 MON_ALIGN、 IODELAY_ALIGN)

*_ALIGN ADDR: 0x19 ～ 0x22

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0

アクセス R/W R/W R/W R/W R/W R/W R/W

17:7

6:0_ALIGN: キャリブレーション後の調整値を格納します。初期キャリブレーションの間 (SELF_CALIBRATE を

ENABLE に設定した場合)、 BISC は、データ遅延とサンプルクロック /ストローブ遅延が一致するようにこのレ

ジスタをプログラムします。

表 2-52: レジスタビットの説明 (PQTR_RATIO、 NQTR_RATIO、 IODELAY_RATIO)

*_RATIO ADDR: 0x23 ～ 0x2B

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:0 _RATIO: キャリブレーション後の比の値を格納します。 BISTSLICE_CONTROL の EN_VTC が High にアサート

されると BISC が使用します。 BISC は、電圧と温度の補正に使用する基準を計算します。

表 2-53: レジスタビットの説明 (WL_DLY_RNK)

WL_DLY_RNK ADDR: 0x2C ～ 0x2F

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:14 予約

13WL_TRAIN: 1 にセットすると、ビットスライスをライトレベリングモードにします。データビットをトライ

ステートにすると同時に、ストローブ/クロックビットで出力バッファーを駆動することを可能にします。この

ビットは、アドレス 0x2C にのみ現れ、 0x2D、 0x2E、および 0x2F レジスタにはありません。

12:9 WL_DLY_CRSE: クロックに対する書き込みデータ /ストローブ/クロックの遅延の粗調整 (1/2 の PLL_CLK 周期)。

8:0 WL_DLY_FINE: クロックに対する書き込みデータ /ストローブ/クロックの遅延の微調整。





表 2-54: レジスタビットの説明 (RL_DLY_RNK)(2)

RL_DLY_RNK ADDR: 0x30 ～ 0x33

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:13 予約

12:9 RL_DLY_CRSE: 読み出しストローブ/クロックゲートの遅延の粗調整 (1/2 の PLL_CLK 周期)。

8:0 RL_DLY_FINE: 読み出しストローブ/クロックゲートの遅延の微調整。

注記:2. メモリインターフェイスジェネレーター (MIG) 用に予約されています。 RL_DLY_RNK を使用するメモリデザインでは、 PLL クロック

ソース (BITSLICE_CONTROL に接続される PLL の CLKIN) および RIU_CLK (BITSLICE_CONTROL) は、非同期転送が損なわれないよう

に位相シフトが同一の同じ MMCM から供給する必要があります。

表 2-55: レジスタビットの説明 (RD_IDLE_COUNT)

RD_IDLE_COUNT ADDR: 0x34

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0

アクセス R/W R/W R/W R/W R/W R/W

15:6 予約

5:0 PHY_RDEN をディアサートしてから IOB 内の ODT 終端をオフにするまでのクロックの数

(PLL_CLK/DATA_WIDTH の周波数) です。

表 2-56: レジスタビットの説明 (RL_DLY_RATIO)

RL_DLY_RATIO ADDR: 0x35

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


15:0 RL_DLY_RATIO: キャリブレーション後の比の値を格納します。 BISC がストローブ/クロックゲーティングおよ

び VT トラッキングに使用します。

表 2-57: レジスタビットの説明 (RL_DLY_QTR)

RL_DLY_QTR ADDR: 0x36

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0

アクセス R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:9 予約

8:0 RL_DLY_QTR: 0 ～ 511 タップの微細な遅延を設定します。 DQS/クロックに対する 90° の遅延を指定します。

DQS ゲーティングおよび VT トラッキングに使用されます。





表 2-58: レジスタビットの説明 (DBG_WR_STATUS)

DBG_WR_STATUS ADDR: 0x37

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス R R R R R R R R R R R R R R R R

15:0 DBG_WR_STATUS: 書き込みのデバッグステータス。

表 2-59: レジスタビットの説明 (DBG_RW_INDEX)

DBG_RW_INDEX ADDR: 0x38

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


15:8

DBG_WR_INDEX: デバッグステータス書き込み用のマルチプレクサー選択アドレス。

0x00: 書き込みなし。

0x01 ～ 0x7F: BISC にステータスを書き込み。

0x80 ～ 0xFF: その他のモジュールにステータスを書き込み。

7:0

DBG_RD_INDEX: デバッグステータス読み出し用のマルチプレクサー選択アドレス。

0x00 ～ 0x7F: BISC からステータスを読み出し。

0x80 ～ 0xFF: その他のモジュールからステータスを読み出し。

表 2-60: レジスタビットの説明 (DBG_RD_STATUS)

DBG_RD_STATUS ADDR: 0x39

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アクセス R R R R R R R R R R R R R R R R

15:0 DBG_RD_STATUS: 読み出しのデバッグステータス。

表 2-61: レジスタビットの説明 (DFD_CTRL)

DFD_CTRL ADDR: 0x3A

ビット 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

デフォルト 0

アクセス R/W

15:1 予約

0 DBG_CT_START_EN: DFD デバッグカウンター開始。

注記:1. アドレスのデコード、および 0x3B から 0x3F のアドレスに対応するレジスタはありません。





表 2-62: RIU のレジスタおよび対応する属性

属性レジスタデフォルト説明位置ビット

EN_OTHER_PCLK NIBBLE_CTRL0FALSE

(オフ)

1 にセットすると、ほかのニブル

のストローブ/クロックゲーティ

ング回路からのソース同期ク

ロックが、 PQTR スレーブ遅延を

通ります。

0 にセットすると、現在のニブル


ング回路からのクロックが、

PQTR スレーブ遅延を通ります。

0 EN_PDQS

EN_OTHER_NCLK NIBBLE_CTRL0FALSE

(オフ)

1 にセットすると、ほかのニブル


ング回路からのソース同期ク

ロックが、 NQTR スレーブ遅延

を通ります。

0 にセットすると、現在のニブル


ング回路からのクロックが、

NQTR スレーブ遅延を通ります。

1 EN_NDQS

INV_RXCLK NIBBLE_CTRL0FALSE

(オフ)

IOB から RX_BITSLICE へのク

ロックパスを逆にします。2 INVERT_RX_CLK

SERIAL_MODE NIBBLE_CTRL0FALSE

(オフ)

1 にセットすると、ビットスラ

イスの読み出しパスを

SERIAL_MODE にします。この

モードは、 SGMII などのシリア

ルデータストリームのサンプリ

ングに使用されます。

SERIAL_MODE = 1

(NIBBLE_CTRL0、ビット 3) に設

定してシリアルモードを選択し

た場合、 DLY_RDY = 1 の後に

SERIAL_MODE の設定を再度指

定する必要があります。

DLY_RDY がアサートされると、

SERIAL_MODE の設定はプログ

ラムされた設定に戻ります。

3 SERIAL_MODE

TX_GATING NIBBLE_CTRL0FALSE

(オフ)

書き込みクロックパスのクロッ

クゲーティングを無効にします。4 TX_GATE

RX_GATING NIBBLE_CTRL0FALSE

(オフ)

読み出しクロックパスのクロッ

クゲーティングを無効にします。5 RX_GATE

RXGATE_EXTEND NIBBLE_CTRL0FALSE

(オフ)

BQS バイアスのイネーブル。6 RXGATE_EXTEND

RX_CLK_PHASE_P NIBBLE_CTRL1 SHIFT_090° の位相シフトを受信クロック

に適用します。0 RX_CLK_PHASE_P





RX_CLK_PHASE_N NIBBLE_CTRL1 SHIFT_090° の位相シフトを受信クロック

に適用します。1 RX_CLK_PHASE_N

TX_OUTPUT_PHASE_90 NIBBLE_CTRL1FALSE

(オフ)

TRUE に設定すると、トランス

ミッターごとの遅延出力を 90° 位

相シフトします。

2:11 TX_DATA_PHASE

SELF_CALIBRATE CALIB_CTRL ENABLEセルフキャリブレーション

(BISC) をオン/オフします。0 CALIBRATE

IDLY_VT_TRACK CALIB_CTRLTRUE

(オン)

入力遅延ラインの VT トラッキン

グを有効にします。1 DIS_VTTRACK_IBIT

ODLY_VT_TRACK CALIB_CTRLTRUE

(オン)

出力遅延ラインの VT トラッキン

グを有効にします。2 DIS_VTTRACK_OBIT

表 2-62: RIU のレジスタおよび対応する属性 (続き)

属性レジスタデフォルト説明位置ビット




第 3 章

HD I/O リソース

HD I/O バンクの概要

HD (High-Density) I/O バンクは、電圧範囲が 1.2V ～ 3.3V のさまざまな I/O 規格に対応するよう設計された SelectIO

リソースです。 HD I/O は、大 250Mb/s のデータレートで動作する、シングルエンド、電圧参照型、および疑似差

動 I/O 規格向けに適化されています。制限付き (外部終端の使用) で真の差動入力もサポートするため、 LVDS およ

び LVPECL クロック入力にも対応できます。また、 HD I/O には、非同期、システム同期、およびクロックベースの

ソース同期インターフェイスをサポートするために、レジスタやスタティック遅延ラインなどのインターフェイス

ロジックも含まれます。表 3-1 に、 HD I/O バンクでサポートされる機能を示します。

重要: HD I/O バンクは、 Zynq® UltraScale+™ デバイス、 Kintex® UltraScale+ デバイス、および一部の Virtex®

UltraScale+ デバイスでのみサポートされています。

表 3-1: HD I/O バンクがサポートする機能

機能 HD I/O バンクのサポート

3.3V I/O 規格 LVTTL および LVCMOS

2.5V I/O 規格 LVCMOS および LVDS(1)

1.8V I/O 規格 LVCMOS、 SSTL(2)(3)、および HSTL(2)(3)


1.35V I/O 規格 SSTL(2)(3)


LVDS および LVPECL 入力でサポート (外部終端を使用)。 (1)

VREF HD バンクで内部 VREF がサポートされる

(外部 VREF 不要)。

大データレート 250Mb/s

出力駆動能力の制御サポート

出力スルーレートの制御サポート

プルアップ、プルダウン、キーパーサポート

SDR および DDR インターフェイス用 ILOGIC サポート

SDR および DDR インターフェイス用 OLOGIC サポート

ZHOLD (ゼロホールドのための固定遅延) サポート

内部差動終端 (DIFF_TERM) 非サポート

デジタル制御インピーダンス (DCI) および DCI カスケード接続非サポート

ISERDES、 OSERDES 非サポート




HD I/O バンクのリソース

各 HD I/O バンクには 24 本の I/O ピンが含まれます。シングルエンド規格として定義した場合、 HD I/O ピンは入力、

出力、および双方向動作モードをサポートします。また、 2 本の I/O ピンをペアにすることで差動規格の機能をサ

ポートできます。 DIFF_SSTL15 などの擬似差動規格の場合、入力、出力、および双方向動作をサポートできます。

LVDS_25 などの真の差動規格は入力バッファーとしてのみ動作します。

HD I/O バンクの機能

HD I/O バンクは、次の機能をサポートします。

出力スルーレートの制御

SLEW の設定値として、 FAST および SLOW (デフォルト ) がサポートされています。スルーレートを FAST に設定す

ると高速インターフェイスをサポートでき、 SLOW に設定すると多くのアプリケーションで信号品質が改善します。

SLEW 属性は、 XDC ファイルで次のような構文を使用します。

set_property SLEW FAST|SLOW [get_ports port_name]

出力駆動能力

LVCMOS および LVTTL 出力バッファーでは、ドライバーが有効なロジックレベルまで安全に駆動できる負荷電流

(mA) を DRIVE 属性で指定できます。表 3-2 に、 DRIVE 属性で指定できる値を示します。

DRIVE 属性は、 XDC ファイルで次のような構文を使用します。

set_property DRIVE value [get_ports port_name]

プログラム可能な遅延 (IDELAY、 ODELAY) 非サポート

DQS_BIAS 非サポート

注記:1. 差動終端または LVDS 出力はサポートされていません。これらの機能は、同じデバイス内の HP (High-Performance) I/O バンク

でサポートされます。

2. オプションで 50Ω のオンダイ入力終端が SSTL および HSTL 入力でサポートされています。

3. SSTL、 HSTL、および HSUL のサポートによって、レガシインターフェイスおよびオンチップインターフェイスが可能になり

ます。 DRAM メモリデバイス (DDR3、 DDR4、 LPDDR2、または LPDDR3) へのインターフェイスはサポートされていません。

表 3-1: HD I/O バンクがサポートする機能 (続き)

機能 HD I/O バンクのサポート




第 3 章: HD I/O リソース

キャリブレーションなしの入力終端

ODT 属性は、 XDC ファイルで次のような構文を使用します。

set_property ODT RTT_48 [get_ports port_name]

図 3-1 に示すテブナン等価回路を作成します。

すべての電圧参照型 I/O 規格では、キャリブレーションなしの分割 ODT がサポートされています。この機能を使用

できる規格については、表 3-2 を参照してください。ユーザーがプログラム可能な入力終端設定は、 96Ω プルアッ

プと 96Ω プルダウンによって VCCO/2 への 48Ω の等価終端となるように実装されます。

内部 VREF

SSTL、 HSTL、および HSUL 規格で必要となる VREF 電源はデバイス内で生成されるため、 PCB 上に VREF 電源レー

ルは不要で VREF 用にパッケージピンを割り当てる必要もありません。内部生成された VREF は VCCO 電源レールを

ソースとしています。

INTERNAL_VREF 制約はバンク単位で割り当てられます。 INTERNAL_VREF 属性は、 XDC ファイルで次のような

構文を使用します。set_property INTERNAL_VREF voltage [get_iobanks bank_number]

例 1: HSTL_II (1.5V) を使用するバンク 84 に 0.75V の基準電圧が必要な場合、 INTERNAL_VREF 制約は次のように設

定します。



図 3-1: シングル終端を使用する VCCO の入力終端

R

VCCO/2

VREF

IOB

Z0

48W

HD IO Bank

X16521-032916





例 2: HSTL_II_18 (1.8V) を使用するバンク 65 に 0.9V の基準電圧が必要な場合、 INTERNAL_VREF 制約は、次のよう



HD バンクの INTERNAL_VREF の使用に関する規則は次のとおりです。

• バンクに設定できる VREF の値は 1 つです。

• INTERNAL_VREF に設定できる値は、特定の I/O 規格の標準基準電圧のみです。

• INTERNAL_VREF の有効な設定を次に示しますが、 Vcco レベルの 1/2 にする必要があります。 HD I/O バンクの

有効なレベルは 0.60V、 0.675V、 0.75V、および 0.9V です。

プルアップ、プルダウン、キーパー

I/O バッファー (入力、出力、および双方向) は、ユーザーがプログラム可能なオプション (弱いプルアップ抵抗、弱

いプルダウン抵抗、または弱いキーパー回路) をサポートしています。

PULLTYPE 属性で設定可能な値を次に示します。

• NONE

• PULLUP

• PULLDOWN

• KEEPER

これらの属性は、 XDC ファイルで次のような構文を使用します。

set_property PULLTYPE value [get_ports port_name]

IBUFDISABLE

インターコネクトロジックからの制御信号を使用してバッファープリミティブの IBUFDISABLE ポートを駆動する

と、入力バッファーを動的に無効にできます。入力バッファーを無効にすると、入力バスがアイドル時における消

費電力を削減できます。

IBUF_IBUFDISABLE、 IBUFDS_IBUFDISABLE、および IBUFDS_DIFF_OUT_IBUFDISABLE プリミティブはいずれ

も HD I/O で使用できます。これらのプリミティブの詳細は、「SelectIO インターフェイスプリミティブ」を参照して

ください。

INTERMDISABLE

ODT を使用していて消費電力を削減する場合、 INTERMDISABLE ポートを使用して ODT 終端を無効にできます。

IBUF_INTERMDISABLE、 IOBUF_INTERMDISABLE、 IBUFDS_DIFF_OUT_INTERMDISABLE、

IBUFDS_INTERMDISABLE、および IOBUFDS_DIFF_OUT_INTERMDISABLE プリミティブはいずれも HD I/O で使

用できます。これらのプリミティブの詳細は、「SelectIO インターフェイスプリミティブ」を参照してください。





HD I/O でサポートされる規格

SelectIO ピンは、さまざまな I/O 規格に合わせて構成できます。

• シングルエンド I/O 規格 (LVTTL および LVCMOS)

• 電圧参照型 I/O 規格 (SSTL、 HSTL、および HSUL)

• 疑似差動 I/O 規格 (差動 SSTL および差動 HSTL)

• 真の差動入力 (LVDS、 LVPECL)

表 3-2 に、 HD I/O でサポートされる規格および各機能を示します。

表 3-2: HD I/O でサポートされる規格

I/O 規格ドライバー機能レシーバー機能

DRIVE SLEW ODT

LVCMOS12(1)(2) 4、 8、 12 SLOW、 FAST –

LVCMOS15(1)(2) 4、 8、 12、 16 SLOW、 FAST –

LVCMOS18(1)(2) 4、 8、 12、 16 SLOW、 FAST –

LVCMOS25(1)(2) 4、 8、 12、 16 SLOW、 FAST –

LVCMOS33(1)(2) 4、 8、 12、 16 SLOW、 FAST –

LVTTL(1)(2) 4、 8、 12、 16 SLOW、 FAST –

HSUL_12(1) – SLOW、 FAST –

HSTL_I(1) – SLOW、 FAST RTT_48

HSTL_I_18(1) – SLOW、 FAST RTT_48

SSTL18_I(1) – SLOW、 FAST RTT_48

SSTL18_II(1) – SLOW、 FAST RTT_48

SSTL15(1) – SLOW、 FAST RTT_48





DIFF_HSTL_I(1) – SLOW、 FAST RTT_48

DIFF_HSTL_I_18(1) – SLOW、 FAST RTT_48

DIFF_SSTL18_I(1) – SLOW、 FAST RTT_48

DIFF_SSTL18_II(1) – SLOW、 FAST RTT_48

DIFF_SSTL15(1) – SLOW、 FAST RTT_48









HD I/O インターフェイスロジック

HD I/O ピンには、さまざまな I/O インターフェイスを有効にする I/O インターフェイスロジック (IOI) ブロックがあ

ります。 HD I/O IOI は、 OLOGIC ブロックと ILOGIC ブロックで構成されています。

サポートされるインターフェイスは次のとおりです。

• 非同期 (または組み合わせ) 入力および出力インターフェイス

• IOI またはインターコネクトロジック内の SDR レジスタを使用したシステム同期インターフェイス。サポート

されるフリップフロッププリミティブは次のとおりです。

° FDCE: クロックイネーブルと非同期クリアを備えたフリップフロップ

° FDPE: クロックイネーブルと非同期プリセットを備えたフリップフロップ

° FDRE: クロックイネーブルと同期リセットを備えたフリップフロップ

° FDSE: クロックイネーブルと同期セットを備えたフリップフロップ

• IOI またはインターコネクトロジック内の DDR レジスタを使用したソース同期インターフェイス。サポートさ

れるプリミティブは、 IDDRE1 および ODDRE1 です。

ZHOLD

ILOGIC ブロックは、クロック挿入遅延を補正するために、入力に固定の未補正ゼロホールド (ZHOLD) 遅延ライン

をオプションでサポートしています。クロッキングパスが同じバンクまたは隣接するバンクのソースとなる

BUFG/BUFGCE から直接供給される場合には、クロック入力遅延を補正するために ZHOLD 機能が適化されます。

クロックソースが MMCM/PLL に設定されている場合、または IOBDELAY 属性が XDC で設定されている場合を除

いて、 ZHOLD はデフォルトで有効となります。

重要: ZHOLD は、すべてのアプリケーションに適切であるとは限らないため、タイミングレポートを確認して、特

定のクロッキング手法への影響を検証してください。

DIFF_HSUL_12 – SLOW、 FAST –

LVPECL (レシーバーのみ)(1) N/A N/A –

LVDS_25 (レシーバーのみ)(1)(3) N/A N/A –

SUB_LVDS (レシーバーのみ)(1) N/A N/A –

SLVS_400_25 (レシーバーのみ)(1) N/A N/A –

注記:1. 大動作周波数は 250Mb/s です。

2. 駆動能力が 4mA の場合、大動作周波数は 125Mb/s に制限されます。

3. VCCO レベルが十分に高く、該当する UltraScale+ デバイスのデータシート [参照 2] に記載されている推奨動作条件表の Vin 仕様

を満足している場合は、 LVDS_25 入力の VCCO バンク電圧に対して指定要件はありません。

表 3-2: HD I/O でサポートされる規格 (続き)

I/O 規格ドライバー機能レシーバー機能

DRIVE SLEW ODT





DDR 入力 (IDDRE1)UltraScale デバイスの場合、 ILOGIC ブロック内に入力 DDR レジスタをインプリメントするための専用レジスタがあ

ります。この機能は、 IDDRE1 プリミティブをインスタンシエートして使用します。 IDDRE1 プリミティブがサポー

トする動作モードは次のとおりです。

• 146 ページの「OPPOSITE_EDGE モード」

• 146 ページの「SAME_EDGE モード」

• 147 ページの「SAME_EDGE_PIPELINED モード」

SAME_EDGE および SAME_EDGE_PIPELINED モードの場合、データは同じクロックエッジでインターコネクトロ

ジックに現れます。これらのモードは、 DDR_CLK_EDGE 属性で指定します。

図 2-7 に IDDRE1 プリミティブのブロック図を示します。表 2-1 には IDDRE1 のポートを示し、表 2-2 には IDDRE1

の属性を示します。

出力レジスタが強制的に IOB リソースを使用するようにするには、 XDC ファイルで次のような構文を使用します。

set_property IOB TRUE [get_ports portname]

DDR 出力 (ODDRE1)UltraScale デバイスの場合、データとトライステート用の出力 DDR レジスタをインプリメントするために、OLOGIC

ブロック内にレジスタがあります。 HD I/O でデータパスとトライステートパスの両方を使用する場合、データパス

とトライステート制御パスの両方にも出力 DDR レジスタを使用する (または使用しない) 必要があります。たとえ

ば、データパスで出力 DDR レジスタを使用するデザインでは、トライステート制御パスでも出力 DDR レジスタを

使用する必要があります。

この機能は、 ODDRE1 プリミティブをインスタンシエートして使用します。 ODDRE1 を使用中、 DDR マルチプレク

サー処理は自動的に実行されます。マルチプレクサーを手動で制御する必要はありません。この制御はクロックで

実行されます。

ODDRE1 プリミティブにはクロック入力が 1 つしかありません。ローカル反転バージョンの入力クロックが、立ち

下がりエッジデータに供給されます。

ODDRE1 プリミティブは、 SAME_EDGE モードのみサポートします。このモードを使用すると、 ODDRE1 クロック

の立ち上がりエッジで、 ODDRE1 プリミティブの両方のデータ入力を同時に取得できるようになるため、 CLB やク

ロックリソースを節約して性能を向上させることができます。また、このモードはトライステート制御でもサポー

トされています。図 2-8 に出力 DDR のタイミング図を示します。図 2-9 に ODDRE1 プリミティブのブロック図を示

します。 HD バンク内の ODDRE1 ブロックは XP バンクとは異なり、 SR ピンがレジスタの遅延なしで直ちにディア

サートされます。シミュレーションと比較して、 HD バンク内の ODDRE1 は 3 クロックサイクル早くリセットから

回復します。表 2-3 には ODDRE1 のポートを示し、表 2-4 には ODDRE1 の属性を示します。

出力レジスタが強制的に IOB リソースを使用するようにするには、 XDC ファイルで次のような構文を使用します。

データの場合:

set_property IOB TRUE [get_cell <cell_name>]

トライステートの場合:

set_property IOB_TRI_REG value [get_cells <cell_name>]




付録 A

同時スイッチングノイズ (SSN) 解析の終端オプション

終端オプション

Vivado® Design Suite では、ターゲットデバイスやパッケージの I/O ピンに割り当てられているオプションや実際の

I/O 規格を考慮して、同時スイッチングノイズ (SSN) 解析を実行できます。

各出力ピンには、ボード上に終端を配置するか否かを指定するオプションがあります。各 I/O 規格のオフチップ終端

フィールドには、デフォルトの終端がある場合その終端が自動的に入力されます。

表 A-1 に、 Vivado Design Suite に含まれる SSN 予測ツールを使用する際に、 UltraScale™ デバイスでサポートされて

いる各 I/O 規格のデフォルト終端をすべて示します。デザイン内の各 I/O ピンに対して、これらの終端を使用した

り、または使用しないように選択できます。

表 A-1: 各 I/O 規格の SSN ノイズ解析のデフォルト終端

I/O 規格ドライブ終端オプション

BLVDS_25 –近端に 165Ω 直列抵抗、近端に 140Ω の差動抵抗、および遠端に 100Ω の差

動抵抗 (NS_165_ND_140_FD_100)

DIFF_HSTL_I – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

DIFF_HSTL_I_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

DIFF_HSTL_I_DCI_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

DIFF_HSTL_I_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

DIFF_HSTL_I_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

DIFF_HSTL_I_DCI_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

DIFF_HSTL_II –近端に VTT への 50Ω 抵抗、および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)

DIFF_HSTL_II_18 –近端に VTT への 50Ω 抵抗、および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)

DIFF_HSUL_12 – なし

DIFF_HSUL_12_DCI – なし

DIFF_POD10 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)

DIFF_POD10_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)

DIFF_POD12 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)

DIFF_POD12_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)




付録 A: 同時スイッチングノイズ (SSN) 解析の終端オプション

DIFF_SSTL12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

DIFF_SSTL12_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)



DIFF_SSTL135_R – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)



DIFF_SSTL15_R – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

DIFF_SSTL18_I – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

DIFF_SSTL18_I_DCI – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

DIFF_SSTL18_II–

近端に VTT への 50Ω 抵抗、および遠端に VTT への 50Ω 抵抗 (NP_VTT_50_FP_VTT_50)

HSLVDCI_15 – なし

HSLVDCI_18 – なし

HSTL_I – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

HSTL_I_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

HSTL_I_DCI_12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

HSTL_I_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

HSTL_I_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

HSTL_I_DCI_18 – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

HSTL_II–


HSTL_II_18–


HSUL_12 – なし

HSUL_12_DCI – なし

LVCMOS12 2 なし

LVCMOS12 4 なし

LVCMOS12 6 なし

LVCMOS12 8 なし

LVCMOS12 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

LVCMOS15 2 なし

LVCMOS15 4 なし

LVCMOS15 6 なし

LVCMOS15 8 なし



表 A-1: 各 I/O 規格の SSN ノイズ解析のデフォルト終端 (続き)






LVCMOS18 2 なし

LVCMOS18 4 なし

LVCMOS18 6 なし

LVCMOS18 8 なし



LVCMOS25 4 なし

LVCMOS25 8 なし



LVCMOS33 4 なし

LVCMOS33 8 なし



LVDCI_15 – なし

LVDCI_18 – なし

LVDS – 遠端に 100Ω の差動抵抗 (FD_100)

LVDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)

LVDS_25_PE – 遠端に 100Ω の差動抵抗 (FD_100)

LVDS_PE – 遠端に 100Ω の差動抵抗 (FD_100)

LVTTL 4 なし

LVTTL 8 なし

LVTTL 12 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

LVTTL 16 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

MINI_LVDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)

POD10 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)

POD10_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)

POD12 – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)

POD12_DCI – 遠端に VCCO への 40Ω 抵抗 (FP_VCCO_40)

PPDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)

RSDS_25 – 遠端に 100Ω の差動抵抗 (FD_100)

SSTL12 – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)

SSTL12_DCI – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)



SSTL135_R – 遠端に VTT への 40Ω 抵抗 (FP_VTT_40)









SSTL15_R – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

SSTL18_I – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

SSTL18_I_DCI – 遠端に VTT への 50Ω 抵抗 (FP_VTT_50)

SSTL18_II–


TMDS_33 – 遠端に 3.3V への 50Ω 抵抗 (FP_3.3_50)

SUB_LVDS – 遠端に 100Ω の差動抵抗 (FD_100)







図 A-1 に、これらの終端を示します。

X-Ref Target - Figure A-1

図 A-1: デフォルト終端

Unterminated

Z=50

Z=50

50 Far-end Parallel Termination to VCCO

FP_VCCO_50

VCCO

50

1K Far-end Parallel Termination to VCCO

FP_VCCO_1000

VCCO

Z=50

1K

Z=50

50 Far-end Parallel Termination to 3.3V

FP_3.3_50

3.3V

50

1K Far-end Parallel Termination to 3.3V

FP_3.3_1000

3.3V

Z=50

1K

50 Far-end Parallel Termination to VTT

FP_VTT_50

VTT= VCCO/2

Z=50

50

50 Near-end Parallel Termination to VTT

50 Far-end Parallel Termination to VTT

NP_VTT_50_FP_VTT_50

100 Far-end Differential Termination FD_100

VTT= VCCO/2

Z=50

50

100

VTT= VCCO/2

50

165 Near Series, 140 Near Differential,

100 Far Differential

NS_165_ND_140_FD_100

Z=50

ZDIFF=100

100140

165

165

Z=50

70 Near Series, 187 Near Differential,

100 Far Differential

NS_70_ND_187_FD_100

Z=50

100187

70

70

Z=50

VCCO

Z=50

40

40 Parallel Termination to VTT

FP_VTT_40

VTT= VCCO/2

Z=50

40

40 Parallel Termination to VCCO

FP_VCCO_40

X17678-081616




付録 B

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して

ください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザイ

ンアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

Documentation Navigator およびデザインハブ

ザイリンクス Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセス

でき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 DocNav を開くには、次のいずれか

を実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられてお

り、これらを参照することでキーコンセプトを学び、よくある質問 (FAQ) を参考に問題を解決できます。デザイン

ハブにアクセスするには、次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: DocNav の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。



https://japan.xilinx.com/support

https://japan.xilinx.com/support/solcenters.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav


付録 B: その他のリソースおよび法的通知

参考資料

次の文書およびリンクは、このユーザーガイドの補足資料として役立ちます。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. UltraScale および UltraScale+ 製品の概要:

『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890: 英語版、日本語版)

『Zynq UltraScale+ MPSoC データシート : 概要』 (DS891: 英語版、日本語版)

『Zynq UltraScale+ RFSoC 製品データシート : 概要』 (DS889: 英語版、日本語版)

2. UltraScale および UltraScale+ デバイスのデータシート :

『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892: 英語版、日本語版)

『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893: 英語版、日本語版)

『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922: 英語版、日本語版)

『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS923: 英語版、日本語版)

『Zynq UltraScale+ MPSoC データシート : DC 特性および AC スイッチ特性』 (DS925: 英語版、日本語版)

『Zynq UltraScale+ RFSoC データシート : DC 特性および AC スイッチ特性』 (DS926: 英語版、日本語版)

3. UltraScale および UltraScale+ デバイスのパッケージおよびピン配置:

『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575: 英語版、日本語版)

『Zynq UltraScale+ デバイスパッケージおよびピン配置ユーザーガイド』 (UG1075: 英語版、日本語版)

4. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570: 英語版、日本語版)

5. 『UltraScale アーキテクチャライブラリガイド』 (UG974: 英語版、日本語版)

6. 『Vivado Design Suite プロパティリファレンスガイド』 (UG912: 英語版、日本語版)

7. EIA (米国電子工業会) の JEDEC のウェブサイト : www.jedec.org

8. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895: 英語版、日本語版)

9. 『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572: 英語版、日本語版)

10. 『ロジックでの Bitslip 機能』 (XAPP1208: 英語版、日本語版)

11. 『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949: 英語版、日本語版)

12. 『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085: 英語版、日本語版)

13. 『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150: 英語版、日本語版)



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds890-ultrascale-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds890-ultrascale-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds889-zynq-usp-rfsoc-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds889-zynq-usp-rfsoc-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds923-virtex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds923-virtex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds926-zynq-ultrascale-plus-rfsoc.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds926-zynq-ultrascale-plus-rfsoc.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1075-zynq-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1075-zynq-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug570-ultrascale-configuration.pdf

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https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

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https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug912-vivado-properties.pdf https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug912-vivado-properties.pdf

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https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug572-ultrascale-clocking.pdf

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https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug949-vivado-design-methodology.pdf

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https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=ultrascale_memory_ip;v=latest;d=pg150-ultrascale-memory-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=ultrascale_memory_ip;v=latest;d=j_pg150-ultrascale-memory-ip.pdf


付録 B: その他のリソースおよび法的通知

重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2013-2019 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含

まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 AMBA、 AMBA Designer、 Arm、

ARM1176JZ-S、 CoreSight、 Cortex、 PrimeCell、 Mali、および MPCore は、 EU およびその他各国の Arm 社の商標です。すべてのその

他の商標は、それぞれの保有者に帰属します。

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入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。



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