MEMSスイッチ制御用昇降圧回路に関する研究東京工業大学 ソリューション研究機構 　　高安 基大, 白根 篤史, 李 尚曄, 伊藤 浩之, 石原 昇, 益 一哉

背景・目的

MEMS 制御回路の構成と課題

提案昇圧回路 シミュレーション結果

まとめ

CMOS&MEMS の異種機能集積技術を用いた

RF MEMS スイッチ制御用昇降圧回路の実現

012345

0 5 10 15 20制御電圧 Vc[V]

変位

量Δx

[μm]

Pull-in

課題・ 20V 程度の高電圧が必要・ CMOS 集積回路技術の適用

微細 CMOS による高電圧スイッチングの実現

NW

DNW

PW NW

n+ n+p+ n+n+

(DNW: Deep-N-well, PW: P-well, NW: N-well, n+: N-doped silicon)

VPW/n+B

P-Substrate

VPW/DNWB

VPsub/DNWB

RF 回路との混載が可能 (180nmCMOS 技術 )

デバイス耐圧 （180nm CMOS）

・ MIM キャパシタ ： 5V・ PN 接合 ・ PW/n+ ： 11V ・ PW/DNW ： 15V ・ Psub/DNW ： １５V・ 電源電圧は 3.3V (IO 用 )

NMOS 断面図(with triple well)

目標出力電圧 20V

① トランジスタ耐圧

・ 昇圧回路 ： ウェル電位供給技術

・ 降圧回路 ： MOS トランジスタ縦積構造

② 容量耐圧

・ クロック供給技術

③ 180nmCMOS プロセスによる設計結果

・ 電源電圧 3.3V から 19.6V(High)~1.2V(Low)

スイッチング出力を確認

Deep-N-well Backgate項目

出力電圧 (High)

出力電圧 (Low)

負荷インピーダンス

昇圧降圧時間 tr/tf

電源電圧

CMOS プロセス

電圧と電極の変位量MEMS スイッチの構成例

メリット・ 低損失・ 小型

発振回路 昇圧回路

降圧回路制御回路 MEMS

制御端子

RF MEMS

・ 昇圧回路の高耐圧化・ 降圧回路の高耐圧化

Vdd

CLK+ CLK+CLK- CLK-

OUT

従来のチャージポンプ型昇圧回路構成

低耐圧素子による高出力回路構成

トランジスタの耐圧条件をクリア・ PW, DNW 電位供給を耐圧を考慮し設定容量の耐圧条件をクリア・ 後段の CLK に前段回路出力を利用

後段のトランジスタに高電圧が印加

提案昇降圧回路従来降圧回路構成

提案トランジスタ縦積構成

・ MEMS に充電されている電荷を引抜き降圧・ トランジスタの 10 段接続により D-S 間にかかる電圧を分圧・ PW, DNW 電位供給を耐圧を考慮し設定

MEMS スイッチ制御回路構成

CMOS 集積回路技術による

２０V 高電圧スイッチング技術を検討

20V 程度

2V 以下

3.3V

tr/tf < 100μs

1.0nF

180nm

目標仕様 設計結果

19.6V

1.2V

3.3V

tr : 95.9μs, tf : 80.3μs

1.0nF

180nm

CLK+ CLK-

S1 S2 S3 S4 S5 S6 S7 S8

S9 S10 S11 OUT

S7 S8 S9S5

S3

S7

S5

S8

VDD

VDD

VDD VDD

VDD

1MΩ 1MΩ 1MΩ1MΩ1MΩ1MΩ1MΩ

1MΩ1MΩ1MΩ

OUT

D6 D5 D4 D3 D2 S6

D10 D9 D8 D7

ON・OFF

Control

Deep-N-well Backgate

昇圧回路 MEMS

制御端子20V

昇圧 ・ 降圧切替特性

・ 従来技術の

2 倍の昇圧を確認

・ 高速充電

高速放電を確認

1.0m

0 5 10 15 20Voltage between pn-junction (V)

Cur

rent

(A)

PW/n+

0.1m

10μ

1.0μ

0.1μ

0.01μ Psub/DNW

180nm CMOS実測値