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ACCESS IC LAB

Graduate Institute of Electronics Engineering, NTU

VLSI Design Lab3 VLSI Design Lab3 DraculaDracula--

Layout VerificationLayout Verification

Advisor：吳安宇老師Presenter:沈佩玲

2003/04/25

ACCESS IC LAB Graduate Institute of Electronics Engineering, NTU

Pei-Ling Shen pp. 2

OutlineIntroductionDesign Rule CheckLayout vs. Schematic CheckLab Tutorial

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IntroductionIntroduction


Pei-Ling Shen pp. 4

Design FlowsSystem Specification

Behavior Design

P&R Layout Verification

Post-sim

Manufacture

package

Testing

Structure

design


Pei-Ling Shen pp. 5

Why Do We need Layout Verification

Physical design must meet process rules for manufacture reliabilityConverting layout database to foundry acceptable format may introduce errorThe performance of design after layout need to be verified


Pei-Ling Shen pp. 6

Layout VerificationDRC(Design Rule Check)ERC(Electrical Rule Check)LVS(Layout Versus Schematic)LPE(Layout Parasitic Extraction)PRE(Parasitic Resistance Extraction)


Pei-Ling Shen pp. 7

What is DraculaIt is a IC verification tool for DRC,ERC,LVS,LPE,PRE,etc.Widely used, reliableThe operation is guided by command file


Pei-Ling Shen pp. 8

How to Use DraculaCreate/Obtain command fileFill in design database informationCompile the command files Submit the run fileConsult the checked reports and correct the violation


Pei-Ling Shen pp. 9

About Command FileThe contents of command file specify

Source data informationData integrity check and processingProcess rules for verificationDevice parameters

Command files must be consistent with process

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DRCDRC


Pei-Ling Shen pp. 11

Design Rule CheckMake sure our design is follow all the manufacture rulesThe rules define the width, space between layers and the relationship with each other layerThe rules are based on process variation, equipment limitation



資料來源：http://www.cic.edu.tw/training/train_download.html

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LVSLVS



LVSLayout vs. Schematic check檢查佈局與電路設計的一致性

執行lvs比對之前應先完成drc/ercTape-out 之前lvs結果應為error freeLvs的正確性需依賴text label的正確對應更正lvs的錯誤需有耐心



LVS Initial Node PairsLVS comparison using text extracted form the schematic and layout as a starting pointLVS result heavily rely on the matching of input labels

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Lab TutorialLab Tutorial



DRC-Getting Started(I)這次實驗我們要用到的軟體是 icfb，你可以沿用原來的設計繼續做下去。我們建議新增一個資料夾來存這次實驗的資料。請先做以下的設定：

unix% mkdir DRCUnix% cd DRC



Getting Started(II)在有cds.lib的目錄下執行icfb

Unix% icfb &當icfb程式的CIW視窗出現後，注意CIW中的程式版本必須至少為4.4.5版執行Tools→New →Library…來開啟一個新的library，在New Library form中，選取你的design所在的資料夾，Libarary Name 填入hw3然後按OK



Getting Started(III)在Technology File for New Library的視窗裡，選Attach to an existing techfile後按ok接著跳出的Load Technology File 裡的ASCII Technology File填入035.tf這個檔案的路徑



Generate GDSII file現在我們要產生一個gds檔案，在CIW下視窗選File→Export→Stream…在Run directory 內填入.，在Library Name內填入hw3，在Top Cell Name內填入nand3(nor3)，在View Name裡面填入layout，在Output File內nand3.gds，其餘的不要改，選ok



Edit the Command File將drc.com這個檔案複製到DRC這個資料夾，用編輯軟體修改一下裡面的內容。

INDISK = nand3.gdsPRIMARY = nand3PRINTFILE = edu(可自訂)



Run DRC Operation(I)現在要用PDRACULA編譯drc.com這個檔案

:/get drc.com n – fetches the command file :/fin – finishes compilation and produce UNIX run file

在unix指令下執行unix% jxrun.com > drc_logs&



Run DRC Operation(II)打開edu.sum這個檔案，看看裡面的訊息如果你的資料夾裡面沒有*.sum 這個檔，代表你的PDRACULA沒有執行成功，請由drc.log來找原因



DRC Summary(I)------------ OUTPUT CELL SUMMARY --------------EJ49 50/ 0 -354.62 106.30 343.85 299.98 1550 0OUTDISK PRIMARY CELL : OUT4_1mux WINDOW : -354.62 106.30 343.85 299.98 ENDED AT TIME =22:14:03 DATE =28-OCT-98****** PROBLEM GEOMETRY ERROR LISTING ******

***** END OF PROBLEM GEOMETRY LISTING *****在這個檔案裡面，我們只要看”OUTPUT CELL SUMMARY”這一段就好了，D開頭為DRC的錯誤，E開頭為ERC的錯誤，上面出現了EJ49的錯誤這是一個常見的錯誤，其原因為”No path to Vdd orGnd”，如果有其他錯誤可以經由座標找出錯誤點，再加以修正。



Debug the DRC Error介紹一個方便的debug方法：在layout edit window下選

Tools->DRC Interactive再選DRC->Setup填入執行PDRACULA的資料夾路徑會跳出錯誤的原因以及在圖上標示出



DRC Summary(II)

****** PROBLEM GEOMETRY ERROR LISTING ******

***** END OF PROBLEM GEOMETRY LISTING *****NUMBER OF ACUTE ANGLE INPUT POLYGONS = 0

通過了DRC的check以後，也就同時做完了ERC，所以可以開始動手下一個layout verification。



LVS-Getting Started(I)再開一個新的資料夾來裝這次實驗的資料

unix% mkdir LVS在有cds.lib的目錄下執行icfb在CIW的視窗選File →Export →CDL…在Top Cell Name內填入nand3(nor3);在View Name裡面填入schmatic;在Library Name內填入hw3;在Output File內nand3.cdl，在Run directory 內填入.其餘的不要改，選ok



在我們轉出CDL的過程中如果失敗了，可以去看si.log裡面的錯誤訊息。通常會有問題的不外乎就是Run Directory填錯了，沒有填Output File等等

LVS-Getting Started(II)



Converting Netlist File(I)現在我們要產生LVSLOG.DAT這個檔案，在unix視窗下：

unix% LOGLVS:htv –generate information for debugging

:genpad:cir nand3.cdl –compile CDL/SPCE/HSPICE netlist file

:conv add8bit –produce LVSLOGIC.DAT file for LVS

:exit



Converting Netlist File(II)接著我們可以看PRINT.OUT這個檔案來看跑LOGLVS時的訊息。同樣的，如果有錯誤的訊息的話可能是你的cdl檔案沒有在這個資料夾裡等等



RUN Dracula LVS Operation(I)將lvs.com這個檔案複製到LVS這個資料夾裡面

用編輯軟體把lvs.com打開看一下，INDISK=nand3.gdsPRIMARY=nand3PRINTFILE=edu(可自訂)SCHMATIC=LVSLOGIC



現在我們要來編譯lvs.com這個檔案，在unix視窗：

unix% PDRACULA:/g lvs.com n:/fin執行完以後，在unix視窗下打

Unix% jxrun.com > lvs_log&跑完以後，打開edu.lvs看一下

RUN Dracula LVS Operation(II)



LVS Summary(I)************************************************************* LVS DEVICE MATCH SUMMARY *************************************************************NUMBER OF UN-MATCHED SCHEMATICS DEVICES = 0NUMBER OF UN-MATCHED LAYOUT DEVICES = 0NUMBER OF MATCHED SCHEMATICS DEVICES = 2512NUMBER OF MATCHED LAYOUT DEVICES = 2512

所有的unmatch都要等於0才算ok，如果大於0，則必須要去進一步去debug



LVS Summary(II)

有問題的device會列在這部分，但是根據CIC的給的data book來看，有可能因為一個電晶體錯，造成所有相關的電晶體一起錯，所以LVS有問題的話，根據經驗：很難找。

**************** DISCREPANCY POINTS LISTING **********

********************************************************

NO DISCREPANCIES



看電晶體數目合不合，因為有可能我們做一個bit的會work，但是cascad八個一起不一定就會work。

******** DEVICE MATCHING SUMMARY BY TYPE ********TYPE SUB-TYPE TOTAL DEVICE UN-MATCHED DEVICE

SCH. LAY. SCH. LAY.

MOS P 1136 1136 0 0

MOS N 2544 2544 0 0

LVS Summary(III)



Layout時的注意事項(I)在畫Vdd Gnd的寬度時，我們要看以前spice simulation出來的Average Current去決定要有多寬，以避免electromigration，在臺積電製程中metal1 metal2都是0.8mA/1um，metal3為1.6mA/1um，所以我們要把電流下去除決定線寬，通常我們是以metal1 拉2.5um寬，所以可以耐2mA，對所有的block都是非常安全的。



如果有一條Vdd or Gnd線要從block中拉出來，則這條線要記得放大N倍，N由block中分支的vdd或gnd數決定。subtract contact我們盡量是每隔10um就打一個，把n-well電壓確實壓到Vdd，p-well(與n-well同一到光罩)壓到Gnd，避免well電壓改變影響我們的performance。

Layout時的注意事項(II)



盡量使一種metal跑一個方向。修改完Schmatic以後，要選check&save後才轉得出來cdl檔

Layout時的注意事項(III)



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