13 장 ctc and dma

13 장

CTC and DMA

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이장에서는 주변장치 중에서 CTC 와 DMA 의 동작과정에

대하여 공부한다 .

이번 시간에는 ...

“CTC 와 DMA 에 대해 알아보겠습니다 .

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학습개요학습개요

학 습 목 표학 습 목 표

• CTC

• DMA

학 습 목 차학 습 목 차

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CTC

CTC (Counter Timer circuit) 개요

8253 (Programmable interval timer) CTC

•CTC(Counter Timer Circuit)

•일정한 Pulse 주기를 만들 때

•일정한 시간 간격으로 Interrupt 발생 기능

•외부신호의 입력 Pulse 계수 기능

(1) 8253 Programmable Interval Timer.

1) 특징 - +5V 단일 전원 사용 .

-3 개의 독립 채널 .

- 각 채널은 16 비트 다운 카운터를 내장 .

- 각 카운터 입력최고 주파수 =2.6MHz.

-6 가지 동작 모드 ( 모드 0~ 모드 5).

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CTC


U?

8253

87654321

22231920

21

91110

151413

181617

D0D1D2D3D4D5D6D7

RDWRA0A1

CS

CLK0G0

OUT0

CLK1G1

OUT1

CLK2G2

OUT2

• D0~D7 : 데이터 버스 .• CS : 칩 선택 .• A0~A1 : 어드레스 라인 .• RD : Read.• WR : Write.• OUT 0~2 : - 클럭 출력 . - 각 채널의 16 비트 다운카운터의 출력 .

• CLK0~2 :

- 클럭 입력 .

- 각 채널의 16 비트 다운카운터의 클럭 입력 .

- 하강 에지 동작 .

-2.6MHz 이하 주파수만 사용 .

-GATE0~2 : 게이트 입력 .

2) 8253 핀 기능

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CTC


3) 8253 CTC 구조

DATABUS

BUFFER

COUNTER 0(00)

CONTROLWORD

REGISTER

ReadWriteLogic

CLK 0GATE0OUT0

DATA BUS

/RD/WRA0A1/CS

COUNTER 1(01)

CLK 1GATE1OUT1

COUNTER 2(10)

CLK 2GATE2OUT2

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DMA (Direct Memory Access)

DMA (Direct Memory Access) 개요

대량 단순 Data 전송 시 CPU 를 거치지 않고 직접 전송하는 방식

CPU

MEMORY

I/O device

1) 일반적인 Data 전송 2) DMA 를 이용한 전송

DMAcontroller

CPU

MEMORY

I/O device

high impedance

high impedance

제어신호

제어신호

Data

◈ Cycle Stealing

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3) DMA controller

Address Register

Data Counter Register

Control Register

Bus control Logic

Address BusAddress Bus

Data BusData Bus

DMA request

DMA acknowledge

Memory control

Address Register : 현재 access 할 번지 지정하는 registerData Counter Register : 전송할 Data 갯 수를 내장



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4) DMA 처리 예

CPU

Address

Data

Control

Memory

DMA controller

Bus System

BUSRQ



CPU

Control

Memory

DMA Controller

BUSRQ4000

100

1

2

(a) CPU 에서 memory시작주소와

Data 갯 수 전송

(b) DMA 에서 CPU 로 BUS 사용권 요구

Bus System

Address

Data

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4) DMA 처리 예



CPU

Control

Memory

DMA Controller

BUACK4000

100

(c) CPU 에서 BUSACK 신호 전송

Address

Data

3high impedance

4

CPU

Control

Memory

DMA Controller

BUSRQ4000

100

Address

Data

high impedance

I/Odevice

Data 전송

5

(d) DMA 의 시작번지부터 1씩

Data 전송

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BUSRQ’DMA 실행 중

CPU

Control

Memory

DMA Controller

BUSRQ4000

100

Address

Data

I/Odevice

Data 전송

6

4) DMA 처리 예



(e) CPU 의 address, data bus 가 정상상태로 복구한다

(f) DMA 실행 끝

Bus System

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