abstracts fpga-kongress 2016 -...

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ABSTRACTS FPGA-Kongress 2016 2. Veranstaltungstag: 13. Juli 2016 NH Hotel München-Dornach

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Dienstag, 24. März 2015

Applications

Oren Hollander

Arrow+HandsOn Training

Dienstag, 24. März 2015 Das Trainingsumfeld für FPGA Entwicklung bei

Rohde & Schwarz

Bedeutung und Nutzung von FPGAs bei Rohde &

Schwarz Umfeld der FPGA-Entwickler und des FPGA-Flow bei

Rohde & Schwarz Trainingsbedarfsanalyse

Umsetzung:

- Klassenraumtrainings - Entwicklerforen

- In-Haus Messen - eTraining

Lebenslanges Lernen

Ausblick

IHR

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OT

IZE

N FPGA design for high productivity

This lecture touches upon various aspects of the

design flow and the daily problems in the industry such as compilation time, resource utilization, timing

closure, power consumption analysis and debugging. The lecture provides practical tools and design

methods for engineers in order to increase their productivity by finish their projects quicker with best

results.

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Applications

Dr. Thomas Brumm b1 engineering Dr. Helmut Brazdrum b1 engineering

FPGA Design zur Steigerung von Performance und Effizienz eines IP Protokolls

IP Protokolle sind in heutigen Kommunikations-systemen schon lange die Basis. Aufgrund Ihrer

Verbreitung und Standardisierung sind diese Protokolle auch sehr interessant für vielfältige

Anwendungsbereiche. Um die steigenden Anforderungen an Bandbreite und Latenz in diesen

Bereichen zu erreichen, bietet sich ein Umstieg auf

FPGA basierte Designs an. Das vorgestellte Projekt zeigt beispielhaft die

Implementierung des TCP Protokolls in VHDL und diskutiert die Vor- und Nachteile des gewählten

Designansatzes. Des Weiteren wird eine protokoll-

unabhängige Technologie zur Optimierung des Ressourcenverbrauchs auf dem FPGA, die in diesem

Projekt eingesetzt wurde, erläutert.

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Applications

Jens Hüttemann

Mircosemi

Using SoC/FPGA to add IEEE1588 to a design

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Applications

Timo Koskiahde

Arrow+Flexibilis

Deterministic Ethernet and TSN – How they work and how to use them

Right now deterministic Ethernet and Time-sensitive Networking (TSN) are hot topics. TSN provides fully

deterministic real-time communication over Ethernet, and both TSN and Ethernet will play a key part in IoT.

Our presentation first introduces TSN on more general level to give an idea what’s it all about and what sort

of benefits it brings. After that we go a bit deeper into

details to describe what the TSN actually does on technical level and how it can be used and

implemented in practice. We cover topics like traffic policing, shaping, scheduling, time synchronization,

AVB and seamless redundancy. At the end, we shortly

introduce the solutions Flexibilis offers to help implementing TSN.

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IZE

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Applications

Helmut Demel

Lattice


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N

Challenges at the Core of IoT Implementation

This presentation describes the ability of certain FPGAs

and ASSPs to facilitate the implementation of IoT installations, specifically the issues of:

1)handling multi-sensor inputs; and 2)bridging amongst many standards and applications.

These can be design roadblocks, yet small, low power and low cost programmable devices are available for

this task, which do compromise the design or significantly increase the system BOM.

The presentation will take an more in-depth view of

the usage and benefits of these FPGA-based solutions.

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Applications

Mirko Lawin ADVA Optical Networking SE


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Erzeugung von analogen Signalen mit FPGAs

FPGAs arbeiten oft in einem analogen Umfeld. Zur

Generierung entsprechender Signale kommen üblicherweise Digital-Analog Wandler zum Einsatz. In

diesem Beitrag werden Verfahren vorgestellt, die zur Erzeugung analoger Signale ohne externe Hardware

auskommen. Die sogenannte paritätsbasierte Pulsdichtemodulation (PDM) erzeugt ein analoges

Signal durch Manipulation der Dichte der Einsen und

Nullen in einem 8b/10b codierten Datenstrom. Eine Anwendung des Verfahrens ist die Erzeugung von

Pilottönen zur Überwachung von optischen Netzwerken. Es können auch nahezu beliebige

analoge, nicht periodische Signale erzeugt werden. Auf

diese Weise lässt sich sehr einfach z.B. ein Arbitrary-Waveform-Generator realisieren. Ein weiteres

Verfahren ist die Aussendung von festen Sigma-Delta Bitmustern, die im Vorhinein oder in Echtzeit

berechnet werden. Im Vortrag werden Funktionsprinzipien, Implementierungsmöglichkeiten,

Messergebnisse und praktische Beispiele erläutert.

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Applications

Florian Jablonska JacoL– FPGA Entwicklungen GmbH GmbH


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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E N

OT

IZE

N IP component design – Make or Buy

- Darstellung der drei möglichen Herangehensweisen

(selber erstellen, open-source, IP Core kaufen)

- Beschreibung der Vor- & Nachteile

- Beschreibung des Wegs zur Entscheidungsfindung unter Berücksichtigung der gegebenen

Voraussetzungen und Gegebenheiten

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Applications

Ernst Wehlage PLC2


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N UltraRAM in Xilinx

More about Bitstream

Das Bitstream Konfigurieren ist der Vorgang, ein Hardware Design in die SRAM basierte FPGA

Technologie zu laden. In einem kompaktem Beitrag wird Ihnen eine Übersicht vermittelt, die hilfreich ist

für die Systemplanung, welche Verfahren Derivat abhängig möglich sind und welche Berücksichtigungen

getroffen werden müssen für eine In-System

Programmierung. Auch partielle Strukturen im FPGA lassen sich reprogrammieren, während andere

Funktionen störungsfrei ausgeführt werden. Diese Methode der partiellen Rekonfiguration ist

insbesondere auch für Upgrades sinnvoll. Das Thema

Sicherheit wird auch in Hinsicht auf Kopierschutz immer bedeutender. Sie erfahren, welche

Sicherheitskriterien in der FPGA Konfiguration der Xilinx FPGAs berücksichtigt sind bzw. im Design zu

berücksichtigen wären und Methoden von Security Boot in den Zynq-Architekturen mit integriertem

Prozessor.

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Applications

Anton Zöchbauer

Sensor to Image


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Wie binde ich DDRx Speicher an ein FPGA an

und bekomme mehr als 50% der möglichen

Netto Bandbreite in einem UMA Setup mit

mehreren Teilnehmern am DDRx?

Die aktuellen Daten der FPGA- und Microcontroller Hersteller zeigen, daß bei neuen MC Designs vermehrt

FPGA mit internen CPU eingesetzt werden, aber:

- welcher Hersteller hat welche CPU Typen, die vom

FPGA Hersteller mit seinen Werkzeugen unterstützt werden

- ist der C Code zwischen den zugehörigen CPU Typen kompatibel zu übersetzen

- gibt es ein LINUX für manche/jede CPU

- wie schnell sind die CPU im FPGA - wie teuer, dh. wie hoch ist der Verbrauch an

Logikelemente im FPGA, ist die FPGA CPU - welche externen Elemente am FPGA sind nötig, um

eine CPU im FPGA zu betreiben - ist die ARM CPU bei Altera/Micronas/Xilinx

ähnlich/gleich/identisch sind typische Fragen, die

schwierig zu bekommen sind, da kaum Plattform übergreifende Daten verfügbar sind. Da S2I seit

Jahren die erwähnten CPU ohne/mit LINUX in diversen FPGA einsetzt, können wir hier Design, Code

und Daten aufbereiten und vortragen

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Sprachen

Reinhard Wobst Reinhard Wobst UNIX Software


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Python - gar nicht bissig

Die Skriptsprache Python wird immer beliebter wegen

leichter Erlernbarkeit und universeller Anwendbarkeit. Python ist klein, die standardmäßig mitgelieferten

Module reichen aber bereits für viele Aufgaben aus:

- Analyse/Konvertierung von Daten dank komfortabler

Verarbeitung von Zeichenketten, Listen, Hashlisten, ...

- Tests und Ansteuerungen

- nützliche Tools für den Alltag

Ein riesiger Pool an freier Software deckt viele weitere Einsatzgebiete ab: portable GUIs,

Netzwerkprogrammierung, Numerik, Kryptografie und

sogar Hochleistungscomputing.

Komfortable Fehlersuche ermöglicht ein hohes Entwicklungstempo bei erstaunlich stabilen Lösungen.

Python ist streng objektorientiert und erlaubt

speichersparende Verarbeitung umfangreicher Datenströme mit Iteratoren und Generatoren.

Dennoch wird man auch glücklich, wenn einfache Funktionen oder simple Schleifen ausreichen.

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Sprachen

Martin Weitzel

IB Martin Weitzel


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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E N

OT

IZE

N C- Minus-Minus statt C-Plus Plus

Der erfolgreiche Einsatz von C++ besteht oft in der

Kunst des Weglassens: man sollte nicht etwa "möglichst vieles von C++" einsetzen sondern nur

diejenigen Sprachkonstrukte verwenden, die man genau verstanden hat. Für Embedded-Projekte ist es

ferner wichtig, eine klare Vorstellung zur Umsetzung der wesentlichen C++-Features auf Hardware-Ebene

haben. Da die Sprache dem Leitlinie folgt "You only

pay for what you use", lassen sich dann unangehme Überraschungen vermeiden, insbesondere in Bezug auf

Code-Größe und Laufzeit-Effizienz. Dagegen gewinnt die mit C++ entwickelte Software in punkto

Modularität und Wiederverwenbarkeit deutlich hinzu.

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Sprachen

Martin Weitzel

IB Martin Weitzel


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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E N

OT

IZE

N Dienstag, 24. März 2015

Improve your VHDL testbench - A practical

approach

This presentation shows you what is needed for *any*

good testbench, independent of complexity. UVVM Utility Library will be used to show easily

understandable examples and illustrate the major benefit of using a basic VHDL testbench infrastructure.

UVVM Utility Library is a free and open source VHDL library that provides this functionality, - with the

lowest possible user threshold. One hour – and you are up and running.

This allows a major improvement for most companies,

and the library is now being used world-wide. We get feedback that this is dead simple to use and

significantly improves efficiency, quality and reuse.

This presentation will discuss what is needed for a VHDL testbench for a very simple interrupt controller -

and then show you how this can be achieved using the

UVVM Utility Library. More advanced testbenches need additional functionality and constructs. This can easily

be added on top of the Utility Library and I will present that in our tutorial on day 2 and our presentation on

day 3.

C++: Klassen sind auch nur Strukturen - aber

besser!

Ausgehend von den jedem C-Entwickler bekannten

"struct"-s vermittelt dieser Vortrag anhand konkreter

Beispielee einen Schnelleinstieg und Überblick zu C++ Klassen, Zugriffschutz, Operator-Überladung bis hin zu

Templates. Ziel ist dabei nicht die erschöpfende Darstellung sondern Interesse für die weitere

Beschäftigung mit dem Thema zu wecken und C++ für

den Embedded-Bereich zu "entzaubern". Ein besonderer Schwerpunkt liegt deshalb auf den

Auswirkungen der behandelten C++-Features hinsichtlich Code-Größe und Laufzeit.

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Sprachen

Martin Weitzel

IB Martin Weitzel


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N C++: Templates sind kein Hexenwerk!

Beim Wechsel von C auf C++ sind Templates ein

Feature, das begeistern kann, mitunter aber auch frustriert: Templates ermöglichen ein hohes Maß an

"DRY" (= Don't Repeat Yourself), mitunter aber zum Preis schwer verständlicher Compiler-Meldungen bei

falscher Verwendung. Dieser Vortrag vermittelt einerseits Einblicke zum Hintergrund dieses Problems,

möchte vor allem aber dazu motivieren, im Rahmen

eines moderaten Einsatz von Templates in Embedded-Projekten deren auszuschöpfen, inklusive der

template-basierten Algorithmen in der C++Standard-Bibliothek.

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Sprachen: Optimization

Eugen Krassin

PLC2 PLC2


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Design of reliable FPGA Circuits

Die häufigsten Ursachen für fehlerhafte FPGA Designs

liegen in einer unsachgemäßen Verwendung von Takten bzw. ungünstige Verwendung des Resets und

die Metastabilität von internen Signale oder externen

Eingängen. Dieser Vortrag erläutert die empfohlenen Schaltungstechniken und Vorgehensweisen für die

Entwicklung zuverlässiger und robuster FPGA Schaltungen.

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Martin

Sprachen

Eugen Krassin PLC2


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Achiving Timing Closure

Entwicklung von zuverlässigen FPGA Schaltungen

beinhaltet stets die Definition und die Einhaltung von Timing Anforderungen.

Dieser Vortrag stellt zunächst die allgemeinen Timing

Anforderungen an das FPGA vor und erläutert anschließend die als "Baselining " bezeichnet Strategie

zur Erzielung der Timing Anforderungen, insbesondere:

FPGA interne Pfade, Input Delays, Output Delays und

Multi Cyle bzw. False Path als Ausnahmen

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Embedded Design

Werner Feith Sensor to Image

Sensor to Image


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Vergleich von CPU’s im FPGA:

NIOS/uBlaze/ARM in Cy5/ZYNQ ..., LINUX/

Hardware/... für diese FPGA Type

Moderne FPGA Bussysteme, wie zB. AXI bringen die

Möglichkeit im FPGA komplexe und schnelle Busse zum DDRx aufzubauen, haben aber zum einen über die

aktuellen Versionen AXI3/4 sowie über diverse Implementierungsvarianten bei Altera, Micronas,

Lattice und Xilinx diverse Hürden, den externe

Speicher am FPGA wirklich effizient zu nutzen. Da S2I zB. bei 10GBit GigEVision (UDP Ethernet) mehr als

20GBit Speicherbandbreite braucht, hat S2I hier Erfahrung aus der IP Entwicklung wie aus

Kundenimplementierungen, wie Speicher angesteuert

werden muss, um einen gute Speichereffizienz zu erreichen.

In diesen Vortrag sollen die Möglichkeiten und Grenzen der jeweiligen FPGA Hersteller Möglichkeiten

aufgezeigt und verglichen werden. Des Weiteren kann an einem Beispiel exemplarisch gezeigt werden, wie

einzelne Parameter, wie zB. DDR BurstLength die

Effizienz des Speichers beeinflussen.

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Embedded Design

Ernst Wehlage

PLC2


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N OpenAMP Framework for Zynq Devices

Für die Xilinx Zynq Familien (7-Series und UltraScale+) wurde die OpenAMP Unterstützung für Entwicklungen

unter der Vivado/SDK Toolsuite nun verfügbar. Mit geringem Board Support Package Memory Footprint ist

die Nutzung mehrerer Betriebssysteme oder Baremetal Applikationen deutlich einfacher geworden. In vielen

Fällen sind Echtzeitaufgaben mit Betriebssystemen wie

Linux problematisch, so dass ein oder einige Cores dieser Technologien zusätzlich mit

Echtzeitbetriebssystem oder aber BareMetal unterstützt wesentlich verlässlichere und auch kürzere

Latenzen ermöglichen. Insbesondere die neue Zynq

MPsOC Familie bietet auch mit dem Hardware Hypervisor das Sharing von virtueller Peripherie und

Speicherverwaltung. Es wird Ihnen das OpenAMP Framework dargestellt und wie Projekte gestaltet

werden. So wird die Prozessor-Interkommunikation mit dem OpenAMP Framework in leichter Weise möglich,

wie Sie im Beitrag lernen.

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Embedded Design

Eugen Krassin

PLC2


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N High-Level-Synthesis with Xilinx Vivado HLS

High Level Synthesis entlastet den Designer bei der

Entwicklung seines FPGAs durch eine Systemmodellierung auf abstrakter Ebene. Die HLS

erlaubt es dem FPGA Designer sich nur auf die gewünschte Funktionalität zu konzentrieren, ohne die

exakte Implementierungsart definieren zu müssen. Die Verwendung der ‚C‘-basierenden Programmiersprachen

wie ‚C‘, ‚C++‘ und ‚SystemC‘ automatisiert die

Implementierung und die Optimierung des FPGAs durch die Umsetzung der abstrakten Beschreibungen

auf die RTL Ebene. Die signifikanten Vorteile der neuen Methodik bei der Verifikation und

Implementierung sind offensichtlich. Z.B. kann ein in

‚C‘, ‚C++‘ oder ‚SystemC‘ beschriebener Algorithmus wahlweise auf Geschwindigkeit, Latenz, Fläche usw.

automatisch umgesetzt werden und erlaubt somit einen einfachen Vergleich der Resultate.

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Embedded Design

Thomas Kinder

PLC2


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N Xilinx SDSoC - Software acceleration with FPGA

logic

In dieser Präsentation wird das neuste Xilinx Entwicklungstool für Zynq Softwarebeschleunigung

vorgestellt. Es werden die grundlegenden Elemente dieses Tools besprochen, so dass die Teilnehmer ein

Bild von den Features dieses Tools machen können. Weiterhin wird erläutert welche wissen vorhanden

sein muss, um qualitativ hochwertige Ergebnisse mit

diesem Tool zu erzielen.

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Embedded Design: Camera & Vision

Dr. Arndt Bussmann

Arrow+HelionVision


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Camera/ Vision Applications - Challenges and

Trends

Der Vortrag mit Demo Applikationen, beginnt mit eine Übersicht möglicher CMOS Sensor Architekturen, mit

den Einsatzgebieten der verschiedenen CMOS Sensoren Hersteller und deren Lösungen mit

FPGA/DSPs. Es wird der generelle Aufbau eines Video ISP erläutert und welche Anforderungen bestehen, bei

FullHD vs. 4k und mehr. Darüber hinaus, was beim

Einsatz von HDR Sensoren und massiv hohen Bandbreiten zu beachten ist (z.B. 4k mit 240fps -> 32

SerDes). Letztendlich stell sich auch die Frage, DSP oder FPGA, oder vllt beides!? Anhand von

Demoplatformen mit Altera und Lattice FPGAs wird

gezeigt wie man schnell mit einer lauffähigen Applikation in das Projekt startet. Auch Sensorbridges

z.B. zur Anbindung an DSPs werden erläutert.

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Embedded Design

Christian Grimm

Xylon


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Advanced Real-Time Video Processing

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Embedded Design

Kostyantyn Bobrovskyy

Carl Zeiss Mircoscopy GmbH


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

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OT

IZE

N Defect pixel correction.

1. Why do we need defect pixel correction?

2. Advantage of FPGA implementation. 3. Bayern pattern defect pixel correction

specialties. 4. Simple algorithms for defect pixel correction in

FPGA a. linear interpolation

b. median filter

c. be linear interpolation d. and others

5. Pros and cons of algorithms

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Board Level

Gerhard Eigelsreiter unitel IT-Innovationen


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

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OT

IZE

N Hochwertige Lösungen auf Board- und FPGA-

Ebene entwickeln

Für die Schaltungsentwicklung "im" FPGA existiert eine schier unüberschaubare Vielfalt an Informationen.

Doch begibt man sich auf die Leiterplatten-Ebene werden praxisnahe Hinweise zur Layout-Umsetzung

und EMV verdächtig dünn. Auch fehlen „einfach“ anzuwendende FPGA-IP-Module,

die eine kommunikative Brückenfunktion zwischen

FPGA-Teil und CPU-Teil etablieren. Der Anwender muss sich erst durch zehntausende Seiten

Dokumentation arbeiten um eine flexible Brückenfunktion zu generieren.

Der Vortrag gibt einen, nicht vollständigen, Überblick

über die zu erwartenden Herausforderungen für FPGA-Schaltungsdesigner und Leiterplatten-Layouter.

Andererseits wird eine einfach zu handhabende Brückenfunktion (Ethernet zu FPGA-Logik) für

Anwender kurz gestreift, die nicht die Zeit oder schlichtweg keine Lust haben, sich FPGA-

Expertenwissen anzueignen.

Praxisnahe Lösungsmöglichkeiten in Bezug auf Bauteileauswahl und Lagenaufbauten werden

erörtert. EMV-Messungen runden diese Übersicht ab.

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Board Level

Arnold Wiemers

Leiterplattenakademie


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Ambitionierte Multilayersysteme für Highspeed-

Baugruppen: Strategien - Funktion – Kosten

Aufbau, Konstruktion und Berechnung von höherlagigen Multilayern für eine defiinierte

Signalübertragung und eine EMV-belastbare Stromversorgung.

Impedanzdefinierte Leiterbahnführung für DDR3, CAN-Bus und USB 3.0 sowie der Einbau von

Multipowersystemen.

Varianten und Multilayerfamilien auf der Basis von starren und starrflexiblen Multilayern mit

differenzierter Kontaktierungsstrategie.

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Board Level

Dirks Nils

DCC


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N Power Integrität für Hochleistungs-FPGA

Boards

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Board Level

Hans-Jürgen Hartmann

Zitzmann GmbH


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N Signal Integrity Simulation

Signal-Integrity befasst sich mit der Qualität der

Datenübertragung innerhalb oder zwischen elektronischen Baugruppen. In dem Vortrag werden

Grundlagen zur Signal-Integrity vermittelt bspw. warum „High-Speed“ Effekte nicht von den

verwendeten Taktfrequenzen abhängen. Wegen der Programmierbarkeit der I/O Pins von

FPGAs, sind diese Bautiele gute Kandidaten durch

Simulation das optimale Zusammenspiel von I/O Treiber, Impedanz auf der Leiterplatte und

Terminierung am Empfänger zu ermitteln. Es wird präsentiert, welche Planungen und Analysen

vor und nach dem Leiterplatten-Layout getätigt

werden können. Insbesondere welche Planungen sinvoll sind, um zu Design-Regeln für den Layout-

Entwurf zu kommen.

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Board Level

Christian Hinterberger Arrow+SiliconLabs


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N External Timing/Clocking of FPGA - Optimize

high speed clocks in your FPGA designs

In this seminar, we will provide an overview of the timing requirements in Altera FPGA family reference

designs and subsequently demonstrate how the timing solution can be adapted and optimized to match

specific design requirements. Silicon Labs offers a variety of high performance programmable oscillators,

jitter attenuators, clock generators, clock buffers, and

PCIe timing products that can be quickly customized to meet alternative requirements. We will demonstrate

our user-friendly ClockBuilder Pro software tool, showcasing how quick and easy it is to create a clock

generator or jitter attenuator programming file that

matches the timing requirements in your system design. Optimizing the timing in any design using

Silicon Labs timing solutions reduces bill of material cost, number of components used, and PCB area while

maintaining excellent jitter performance within required specifications.

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Board Level

Thomas Zerrer

Smartlogic


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N Einstieg in PCI-Express

Das Hochgeschwindigkeitsdatenprotokoll PCI Express

hat sich in viele FPGA Anwendungsgebiete wie Videodatenverarbeitung, Highspeed Dataquisition oder

Kryptografie verbreitet. Da die meisten der heutigen FPGAs über PCI Express Hardmacros und Gigabit

Transceiver verfügen, stehen dem FPGA-Entwickler zertifizierte Grundelemente zur Anbindung bereit.

Dieser Vortrag bietet Neueinsteigern eine Einführung

in die Welt von PCI-Express und vermittelt erste wertvolle Praxistipps. Insbesondere wird gezeigt,

wieviel Nettodatendurchsatz bei einer gegebenen Link-Ausprägung zu erwarten ist und wie grundlegende

Protokollmechanismen funktionieren. Enthalten ist

auch eine Livedemonstration einer Messung designrelevanter PCI-Express Parameter einschließlich

Diskussion der Ergebnisse. Darüber hinaus wird der Teilnehmer in der Lage sein, die Herausforderungen

des FPGA-Designs mit PCI-Express Schnittstelle hinsichtlich Einarbeitungs- und externem

Schulungsaufwand bewerten und einschätzen zu

können.

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Board Level

Dr. Jürgen Wolde

Ingenieurbüro Dr. Jürgen Wolde


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N

PCIe Virtualization – Principles and Realization

Die effektive Verwendung mehrerer Betriebssysteme auf einer Hardwareplatform erfordert Virtualization.

Dieser Beitrag gibt einen Überblick zu den PCIe

Virtualiserungsoptionen. Dabei wird die SR-IOV Technologie näher beschreiben. Anhand eines

Beispieles wird die Realisierung mit Xilinx FPGAs/SoCs gezeigt.

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Board Level

Dr. Jürgen Wolde Ingenieurbüro Dr. Jürgen Wolde


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N PCIe Physical Layer Debugging

PCIe Gen 3 stellt neue Herausforderungen bezüglich

des physikalischen Layers. Im Designprozess können dabei Probleme auftreten. Dieser Beitrag zeigt

Ansätze, wie das Link Training beim Debugging näher untersucht werden kann und gibt wertvolle Hinweise

wie Fehlerursachen bestimmt werden können.

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Tutorial 1

Jim Lewis

SynthWorks


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Advanced VHDL Verification with OSVVM:

VHDL‘s Alternative to SystemVerilog and UVM

Open Source VHDL Verification Methodology (OSVVM) is a comprehensive, advanced VHDL verification

methodology that simplifies implementation of functional coverage, constrained random, Intelligent

Coverage randomization, transcripting, error reporting, and memory modeling.

Just like UVM, OSVVM is implemented as a library of

free, open-source code (packages). OSVVM rivals SystemVerilog/UVM in both conciseness and capability.

OSVVM also adds simplicity - which is a word that does not apply to SystemVerilog/UVM.

As you are looking to improve your verification

methodology, OSVVM is offered as a VHDL alternative to SystemVerilog. There is no new language to learn.

OSVVM is simple. Finally, each piece is separate and can be used separately. Hence, you can learn and

adopt pieces as you need them. This presentation is an indept introduction to using OSVVM. For short

overview of OSVVM, be sure to come to the tutorial,

"Advanced VHDL Verification with OSVVM: Is it for me?"

For a longer text overview of OSVVM see:

http://www.synthworks.com/blog/osvvm/

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Tutorial 1

Espen Tallaksen

Bitvis


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Advanced VHDL Verification – As simple and

structured as possible. – And here you can try

it…

Most testbenches are more or less chaotic, mainly

because they don’t have a well-structured architecture and an easily understandable way of controlling and

checking DUT interfaces. UVVM VVC Framework provides a methodology and solution that solves this, -

and for the first time ever in VHDL verification, allows

a full overview of any testbench in just a few minutes. UVVM is truly a game changer.

UVVM – ‘Universal VHDL Verification Methodology’ was

released as a free and open source methodology and

solution in 2016 to handle testbench architecture challenges, and to yield unprecedented overview,

readability, maintainability, extendibility and reuse. UVVM can handle direct tests, constrained random and

functional coverage. There are already VVCs (VHDL Verification Components) available for AXI4-lite,

Avalon-MM, UART, I2C, GPIO and SPI, - and any user

may of course make their own VVC.

This is a great opportunity to get the taste of this improved way of writing good testbenches – and to

experience the simplicity and the overview you get

with UVVM.

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Tutorial 1

Hosea Busse

Avnet & Goepel


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Design for Test (DfT)

Design-Änderung

Die immer weiter steigende Integration und höhere

Komplexität heutiger Baugruppen stellt kontinuierlich steigende Anforderungen hinsichtlich des Testens.

Dem tragen moderne FPGAs Rechnung indem sie diverse Testmethoden unterstützten, welche die

Testtiefe erheblich erhöhen können. Das Aufsetzen und die Verwendung dieser Methoden

werden am Beispiel des Xilinx ZYNQ SoC demonstriert.

Dabei wird auch auf typische Fragen die hierbei entstehen eingegangen.

Anschließend werden speziell für Boundary Scan die Erstellung von Tests in einer Übung vorgestellt.

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Tutorial 2

Rolf Richter

ebv Elektronik GmbH & Co. KG


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N ADC Feature of Low Cost MAX 10 FPGA Devices

Setup the internal ADC and controlling system. Display

the input signal using the LEDs. Connect the ADC to the measurement system. Check functionality with

different frequencies.

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Tutorial 2

Rolf Richter ebv Elektronik GmbH & Co. KG


Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

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OT

IZE

N Single-Chip Solution Using Nios II with MAX10

Single-Chip Solution Using Nios II with MAX10 . Setup

a controller with Nios II and some peripherals . Run the software directly from internal FLASH

. Connect the peripherals

. Write a small application to see the LEDs Flashing

. Use BOOT_SEL to switch between two

configurations

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Tutorial 2



Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N Flexible μC on Low Cost FPGA Family

Setup a µC on the HyperMAX board using the low

pincount Hyperbus Memory from ISSI.

. You will setup an µC Design in the Low Cost MAX10

FPGA family from Altera

. Connect the Hyperbus Memory

. Add peripherals like LEDs, Button

. Write a hello world application to see the

memory working . Compare the performance of the

hyperbus memory with the on-chip memory

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Tutorial 2



Rohde & Schwarz




Umsetzung:



Lebenslanges Lernen

Ausblick

IHR

E N

OT

IZE

N Companion Chip Solution with MAX10 using

Qsys and SPI Interface

Setup a design with external ports using schematic entry and Qsys . Controlling of 8 LEDs, RGB LED and

readback of buttons and dip switches

. No VHDL needed

. SPI connection to a STM µC board

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