atps eletrônica digital2.pdf

7/24/2019 ATPS Eletrnica Digital2.pdf

1/22

Av. Antnio Carlos, 4157, So Francisco - Belo Horizonte - MG - CEP: 31270-010

Curso: Engenharia de Controle e Automao

5 Perodo Noturno

Eletrnica Digital

Professor: Wagner Machado

ALUNO RA

Cesar Fabiano da Silva 5824166936

Eden Beiral Alves Pessoa 1299177421

Igor Marques Nunes 5215978898

Luiz Carlos Pires Lira 5824166005

Maurcio Magalhes Assuno 5661129848

Belo Horizonte, julho de 2014


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Av. Antnio Carlos, 4157, So Francisco - Belo Horizonte - MG - CEP: 31270-010

Curso: Engenharia de Controle e Automao

5 Perodo Noturno

Eletrnica Digital

Professor: Wagner Machado

Atividades Praticas Supervisionadasde eletrnica digital, cujo objetivo compreender o funcionamento dossistemas lgicos e sua aplicabilidadena eletrnica.


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Sumrio

1. Introduo............................................................................................................................. 5

2. Portas Lgicas....................................................................................................................... 6

2.1 Porta AND (E)............................................................................................................... 6

Figura 1. Lgica AND........................................................................................................... 6

Figura 2. Simbologia Porta Lgica AND ................................................................................. 6

Tabela 1. Tabela Verdade Porta Lgica AND ......................................................................... 7

2.2 Porta OR (OU).............................................................................................................. 7

Figura 3. Lgica OR.............................................................................................................. 7

Figura 4. Simbologia Porta ! ............................................................................................... 7

Tabela 2. Tabela Verdade Porta Lgica ! ........................................................................... "

2.3 Porta lgica NOT (NO).............................................................................................. "

Figura 5. Lgica NT. ............................................................................................................. "

Figura 6. Simbologia Porta Lgica NT ................................................................................. "

Tabela #. Tabela Verdade Porta Lgica ! ........................................................................... $

Figura 7. Simbologia Porta Lgica %! ................................................................................. $

Tabela 4. Tabela Verdade %! .............................................................................................. $

Figura ". Lgica NAND ......................................................................................................... 1&

Figura $. Simbologia Porta Lgica NAND. ........................................................................... 1&Tabela 5. Tabela Verdade Porta Lgica NAND .................................................................... 11

2.6 Porta lgica NOR........................................................................................................ 11

Figura 1&. Simbologia Porta Lgica N! ............................................................................. 11

Tabela 6. Tabela Verdade Porta Lgica N! ....................................................................... 11

Figura 11. Simbologia Porta Lgica %N!. .......................................................................... 12

Tabela 7. Tabela Verdade Porta Lgica %N! ..................................................................... 12

3. Flip-Flops............................................................................................................................ 12

3.1 Flip Flop JK................................................................................................................. 12

3.1.1 Funcionamento:................................................................................................... 12

Figura 12. Simbologia Fli'(Flo' )*. ...................................................................................... 1#

Tabela ". Tabela Verdade Fli'(Flo' )*. ................................................................................ 1#

Figura 1#. Lgica de Fu+cio+ame+to Fli'(Flo' )*. .............................................................. 1#

Figura 14. ,ircuito i+ter+o -lgica Fli'(Flo' )(* ................................................................. 14

Figura 15. Simbologia ANS/. ................................................................................................ 14

3.2 Flip-Flop D.................................................................................................................. 14


4/22

3.2.1 Funcionamento:................................................................................................... 14

Figura 16. Simbologia Fli'(Flo' D ........................................................................................ 15

Tabela $. Tabela Verdade Fli'(Flo' D .................................................................................. 15

Figura 17. Lgica de Fu+cio+ame+to Fli'(Flo' D ................................................................ 15

Figura 1". ,ircuito /+ter+o -Lgica Fli'(Flo' T. .................................................................. 16

Figura 1$. Simbologia ANS/ ................................................................................................. 16

3.3 Flip-Flop T.................................................................................................................. 16

3.3.1 Funcionamento:................................................................................................... 16

Figura 2&. Fli'(Flo' T ........................................................................................................... 17

Figura 21. ,ircuito i+ter+o -lgica Fli'(Flo' T .................................................................... 17

4.1 Circuitos Geradores de Clock........................................................................................... 17

Figura 22. Pul0o mo+oe0tel ............................................................................................. 1"

Figura 2#. Pul0o A0tel ...................................................................................................... 1"

Figura 24. Pul0o 3ie0tel .................................................................................................... 1$

Figura 25. Pi+agem do ,/ 555. ............................................................................................. 1$

Figura 26. ,ircuito /+ter+o ,/ 555 ....................................................................................... 1$

Figura 27. ,o+igurao gerador de cloc ........................................................................... 2&

4.2 Formulao........................................................................................................................ 2&

4.3 Clculos Gerador de Clock 100 Hz................................................................................... 215. Concluso............................................................................................................................ 22

6. Referncias Bibliogrficas.................................................................................................. 22


5/22

5

1. Introduo

Nosso trabalho apresentar detalhadamente o contedo de portas lgicas, Flip-flops egeradores de clock, atravs de pesquisas em livros e nas aulas ministradas pelo

professor Vagner, abrangendo suas funes simbologia e funcionamento.

Os Circuitos lgicos tm como objetivo a implantao de funes lgicas responsveis

por operaes da lgebra booleana. Essas operaes assumem a condio de verdadeiras

(posio 1) ou falsas (condio 0). Condies essas que sero representadas atravs da

tabela verdade.


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2. Portas Lgicas

2.1Porta AND (E)

Como o prprio nome diz, essa porta assume a condio de verdadeira quando todas asvariveis de entrada assumirem a condio 1. Ela realiza a operao de produto ou

multiplicao no circuito.

Exemplo:

Figura 1. Lgica ANDFonte: Apostila fundamentos de Eletrnica II Senai

Logo dizemos que se a Chave 1 E Chave 2 se fecharem (condio 1),teremos a lmpada

acesa.

Sua simbologia representada da seguinte maneira:

Figura 2. Simbologia Porta Lgica AND.Fo+te8 9tt'8 ca.:ii'edia.org; mai;2&14.

Sua funo lgica pode ser representada como que a sada corresponde ao produto de

suas variveis de entrada.

S = A . B

Para representarmos a tabela verdade dessa funo com 2 variveis teramos da

seguinte forma:


7/22

Tabela 1. Tabela Verdade Porta Lgica AND

A B S

0 0 0

0 1 0

1 0 0

1 1 1

2.2Porta OR (OU)

Essa funo assume a condio de verdadeira quando pelo menos uma das variveis de

entrada assume valor 1. Na prtica pode representada pela ligao em paralelo de

variveis.

Exemplo:

Figura 3. Lgica ORFonte: Apostila fundamentos de Eletrnica II Senai

Logo dizemos que se a Chave A OU a Chave B se fecharem teremos a lmpada acesa.


Figura 4. Simbologia Porta !Fo+te8 9tt'8;;:::.m0'c.e+g.br;de


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Para representarmos a tabela verdade dessa funo com 2 variveis teramos da seguinte

forma:

Tabela 2. Tabela Verdade Porta Lgica !

A B S

0 0 0

0 1 1

1 0 1

1 1 1

2.3Porta lgica NOT (NO)

Essa porta possui a funo de inversora. Se inserirmos a varivel de entrada 1 sua sada

assumir a condio 0 (falsa) e vice-versa.

No exemplo que iremos apresentar ter um resistor representado somente para limitar a

corrente co circuito quando da ocorrncia de fechamento da chave.

Exemplo:

Figura 5. Lgica NT.Fo+te8 A'o0tila u+dame+to0 de =letr>+ica // Se+ai


Figura 6. Simbologia Porta Lgica NOT.Fo+te8 9tt'8;;:::.caalca+ti.'ro.br;0et;2&14


9/22

Sua funo lgica pode ser representada da seguinte forma:

Para representarmos a tabela verdade dessa funo com 1 varivel teramos da seguinteforma:

Tabela #. Tabela Verdade Porta Lgica !

A S

0 1

1 0

2.4Porta lgica XOR

Essa porta s utilizada como comparadora onde seu sinal de sada s ser verdadeiro

em caso das variveis de entrada forem diferentes.

Sua simbologia possui a seguinte representao:

Figura 7. Simbologia Porta Lgica %!.Fo+te8 9tt'8;;:::.caalca+ti.'ro.br;0et;2&14

A representao de sua funo a seguinte:

S = A + B

E quanto sua tabela verdade, ter as seguintes condies:

Tabela 4. Tabela Verdade %!

A B S

0 0 0

0 1 1

1 0 1

1 1 0


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2.5Ponta lgica NAND

Alguns a conhecem como porta universal por sintetizar todas as funes

proporcionando menor custo na produo de circuitos integrados. Sua caracterstica

proporcionar o sinal inverso da porta AND.

Exemplo:

Figura ". Lgica NAND.

Fonte: http://engmecatonico.blogspot.com.br/out/2010

No exemplo apresentado possui um resistor representado que tem a funo de limitar a

corrente co circuito no fechamento da chave.


Figura $. Simbologia Porta Lgica NAND.Fo+te ada'tada8 9tt'8;;ara+9ade'rograma.blog0'ot.com.br;mar;2&11

A sua funo representada da seguinte maneira:

J sua tabela verdade a seguinte:


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Tabela 5. Tabela Verdade Porta Lgica NAND

A B S

0 0 1

0 1 1

1 0 1

1 1 0

2.6Porta lgica NOR

Essa porta funciona como inversora do sinal de sada da porta OR possibilitando assim

a condio de verdadeira quando ambos os sinais de entrada forem 0.

Representamos sua simbologia da seguinte maneira:

Figura 1&. Simbologia Porta Lgica N!.

Fo+te ada'tada8 9tt'8;;:::.m0'c.e+g.br;de


12/22

2.7Porta lgica XNOR

Nessa porta teremos um sinal verdadeiro na sada quando houver igualdade nas

variveis de entrada (para 2 variveis) ou quando tivermos um nmero de variveis de

entrada verdadeiras (1) par.

Sua simbologia representada assim:

Figura 11. Simbologia Porta Lgica %N!.Fo+te ada'tada8 9tt'8;;:::.caalca+ti.'ro.br;0et;2&14

Quanto sua funo, essa representada da seguinte forma:

Representamos a tabela verdade dessa porta lgica assim:

Tabela 7. Tabela Verdade Porta Lgica %N!

A B S

0 0 1

0 1 0

1 0 0

1 1 1

3. Flip-Flops

3.1

Flip Flop JK

3.1.1 Funcionamento:

1 Inicialmente, todas as entradas esto em 0, e consideramos que a sada Q est em 1;

isto Q0=1.

2 Quando a transio positiva do primeiro pulso de clock ocorre no ponto a, temos a

seguinte condio de entrada: J=0 e K=1, portanto o flip-flop ser ressetado, ou seja,Q=0.


13/22

3 O Segundo pulso de clock encontra J=K=1 quando faz a sua transio positiva no

ponto c. Isto faz com que o flip-flop comute para seu estado oposto, Q=1.

4 No ponto e, tanto J como K so iguais a 0, e portanto o flip-flop no muda de

estado durante esta transio.

5 No ponto g, J=1 e K=0. Esta condio faz com que o flip-flop v para o estado

Q=1. Entretanto, Q j igual a 1, e portanto o flip-flop permanece neste estado.

6 No ponto i, J=K=1, e portanto o flip-flop comuta para seu estado oposto. A

mesma coisa ocorre no ponto k.

Figura 12. Simbologia Fli'(Flo' )*.Fo+te8T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.

Tabela ". Tabela Verdade Fli'(Flo' )*.

Figura 1#. Lgica de Fu+cio+ame+to Fli'(Flo' )*.Fo+te Ada'tada 8T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.


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Figura 14. ,ircuito i+ter+o -lgica Fli'(Flo' )(*.Fo+te8 T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.

Simbologia ANSI:

Figura 15. Simbologia ANS/.Fo+te8 T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.

3.2Flip-Flop D


1 Inicialmente a sada Q esta em nvel alto. Quando a primeira transio positiva

ocorre no ponto a, a entrada D est em baixo, logo, Q ir para baixo. Mesmo que o

nvel na entrada D mude entre os pontos a e b, a sada no afetada, pois Q estarmazenando o nvel lgico baixo que estava presente na entrada D no ponto a.

2 Quando a transio positiva ocorre no ponto b, Q vai para alto, uma vez que D

est em alto neste momento. Q armazena este nvel alto at que a transio positiva que

ocorre no ponto c faz com que a sada Q v para baixo, uma vez que D est em baixo

neste momento.

3 De modo semelhante, a sada Q assume os nveis presentes na entrada D quandoocorre a uma transio positiva nos ponto d, e, f e g.


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4 A sada Q permanece em alto, no ponto e porque D ainda est em alto. A sada Q

pode mudar de estado somente quando ocorrer uma transio positiva. Os valores

presentes em D no intervalo entre transies positivas no tm influncia na sada.

5 Um flip-flop D disparado por transio negativa opera do mesmo modo descritoacima, com exceo de que a sada Q receber qualquer valor que estiver em D quando

ocorrer uma transio negativa na entrada de clock.

Figura 16. Simbologia Fli'(Flo' D.Fo+te8 T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.

Tabela $. Tabela Verdade Fli'(Flo' D

Figura 17. Lgica de Fu+cio+ame+to Fli'(Flo' D.Fo+te Ada'tada 8T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.


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Figura 1". ,ircuito /+ter+o -Lgica Fli'(Flo' T.Fo+te8 T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.

Simbologia ANSI:

Figura 1$. Simbologia ANS/.Fo+te8 T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.

3.3Flip-Flop T


1 O flip-flop tipo T, com a entrada T igual a 1, complementar a sada barrada Q A a

cada descida de clock, este ser utilizado como clula principal dos contadores

assncronos.

2 O flip-flop tipo T, no encontrado na srie de circuitos integrados comerciais, na

prtica montado partir de um flip-flop JK mestre-escravo.

3 Portanto, o flip-flop tipo T nada mais que, o flip-flop JK com as entradas curto-

circuitadas.


17/22

Figura 2&. Fli'(Flo' TFo+te8 ,APEAN? F. .@ /D=TA? /. V.@ =leme+to0 de =letr>+ica Digital. SoPaulo8 Grica? 1$"".

Figura 21. ,ircuito i+ter+o -lgica Fli'(Flo' T.Fo+te ada'tada8 T,,/? !. ).@ /DB=!? N.S.@ Si0tema0 Digitai08 Pri+cC'io0 e A'licae0.!io de )a+eiro8 LT,? 2&.

4. Geradores de Clock

4.1 Circuitos Geradores de Clock

Flip-flops possuem dois estados estveis e, portanto, podem ser chamados de

multivibradores biestveis. Monoestveis so chamados assim porque possuem apenasum estado estvel. Um terceiro tipo chamado de multivibrador astvel. A sada deste

tipo de circuito lgico oscila entre dois estados instveis. Ele bastante til para gerar

sinais de clock em sistemas digitais sncronos.

Monoestvel Num circuito monoestvel, a sada produz um pulso quando se aplica

um sinal na entrada no pino 2 Trigger, assim a sada s estvel num estado.


18/22

Figura 22. Pul0o mo+oe0tel.

Fo+te89tt'8;;:::.clubedaeletro+ica.com.br;=letro+ica;PDF;,ircuito0H2&comH2&555.'d

Astvel A sada no permanecer em nenhum dos dois estados possveis, logoproduz um trem de pulsos ou clock com dois nveis de sada distintos, com uma

determinada frequncia.

Figura 2#. Pul0o A0tel.


Biestvel Num circuito Biestvel, a sada fica estvel num dos dois estados

possveis. A mudana de estado ocorre quando se aplica um sinal na entrada de

Trigger pino 2 ou Reset pino 4 .


19/22

Figura 24. Pul0o 3ie0tel.


Utilizao de um circuito integrado 555 para gerao de clock:

Figura 25. Pi+agem do ,/ 555.

Fo+te8 9tt'8;;:::.+e:to+cbraga.com.br;i+deI.'9';como(u+cio+a;5$2(o(circuito(i+tegrado(555(art&11

Analisando o circuito interno do CI 555, podemos observar que o mesmo utiliza flip-

flop em sua concepo.

Figura 26. ,ircuito /+ter+o ,/ 555.Fo+te89tt'8;;:::.+e:to+cbraga.com.br;i+deI.'9';como(u+cio+a;5$2(o(circuito(i+tegrado(555(art&11


20/22

Para aplicao em gerador de clock, utilizaremos a configurao Astvel, onde

podemos montar um circuito gerador de pulsos. Aplicando os resistores RA, RB e o

capacitor C podemos controlar o nvel alto on e o nvel baixo off do gerador de

pulsos, controlando ento a velocidade.

Figura 27. ,o+igurao gerador de cloc


4.2 Formulao

Freqncia (f)

= ,

( . ).

Periodo (T)

=

Tempo alto (TA)

= 0,693. (+).

Tempo baixo (TB)

= 0,693. .


21/22

Ciclo de atividade (CA)

=

( ). =

( . ).

Para obtermos o tempo alto igual ao tempo baixo fazemos RB 100 vezes maior que RA,

podendo colocar um resistor varivel para controlar a velocidade.

4.3 Clculos Gerador de Clock 100 Hz

Para um gerador de clock de 100 Hz utilizando um Capacitor C=100F, temos:

=

= 0,0 T= 0,01 =

,

= 0,00!

Tempo baixo (TB)

= 0,693. . 0,00! = 0,693.. 00"0-9 = #$!0,0# %

Logo, RB = 100xRA:

= &',&

= #$,!%

Clculo Tempo Alto e Tempo Baixo

= 0,693. (+).

= 0,693. (#$,! + #$!0,0#). 00"0-9 = !,0!"0-3 s

= 0,693. .

= 0,693.#$,!.00"0-9 = ,99"0-3 s

Tempo total

= + = !,0!"0-3 + ,99"0-3 = 0,0

=

, = 00*

Ciclo de Atividade


22/22

=

( - + $. ).00

= &',&

( &,' .&',& ). = 0,00!

Taxa de Ciclo =','/1

,. 100% Taxa de Ciclo = 50,5%

5. Concluso

Podemos observar aplicabilidade dos circuitos lgicos para desempenhar diversas

funes, podendo ser utilizado para um simples acionamento de uma lmpada, mas

tambm pode ser usado em sistemas de controles industriais automatizados. O grupo

pode entender como dimensionar um circuito gerador de clock para realizar as diversas

aplicaes que dependem de um circuito pulsante. Entender a base da eletrnica digital

proporcionou ao grupo um entendimento do funcionamento de circuitos mais

complexos, que utilizam a eletrnica digital como base. O grupo encontrou dificuldades

no desenvolvimento dos clculos para dimensionamento do Clock de 100Hz, devido a

falta de bibliografias, abordando sobre o assunto com detalhe de informao, mas

atravs da pesquisa em varias bibliografias, conseguimos chegar a um acordo sobre o

caminho a seguir, na realizao dos clculos.

6. Referncias Bibliogrficas

1 - TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.Rio de Janeiro: LTC, 2003;

2 - MALVINO, A. P.; LEACH, D. P.; Eletrnica Digital: Princpios e Aplicaes.

So Paulo: McGraw-Hill, 1988;

3 - CAPUANO, F. G.; IDOETA, I. V.; Elementos de Eletrnica Digital. SoPaulo: rica, 1988;

4 - , Acessado em, 20 de

Julho/2014;

5 - , Acessado em, 21 de Julho/2014.

atps eletrônica digital2.pdf

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