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外部DDRメモリ PHYインタフェースメガファンクション・ユーザガイド（ALTMEMPHY）

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ソフトウェア・バージョン : 7.2ドキュメント・バージョン : 4.1ドキュメント・デート : 2007 年 12 月

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ii MegaCore バージョン a.b.c variable Altera CorporationALTMEMPHYメガファンクション・ユーザガイドébíËÉTÉ|Å[Ég

UG-01014-4.1

Altera Corporation iii2007年 12月 ALTMEMPHYメガファンクション・ユーザガイド

目次

第１章このメガファンクションについてサポートされるデバイス・ファミリ .................................................................................................. 1–1用語集 ...................................................................................................................................................... 1–2はじめに .................................................................................................................................................. 1–4特長 .......................................................................................................................................................... 1–6サポートおよびパフォーマンス .......................................................................................................... 1–6リソース使用率 ...................................................................................................................................... 1–8

第２章使用法システム条件 .......................................................................................................................................... 2–1MegaWizard Plug-In Managerのカスタマイズ ............................................................................... 2–1MegaWizard Plug-In Managerページの概要 ................................................................................... 2–2

Memory Settings ............................................................................................................................... 2–4DDR/DDR2 SDRAMパラメータ ............................................................................................ 2–6QDRII+/QDRII SRAMパラメータ ........................................................................................ 2–10

PHY Settings ................................................................................................................................... 2–12シミュレーション・モデル ........................................................................................................... 2–15Summaryページ ............................................................................................................................ 2–16

HDLコードからのメガファンクションの推測 .............................................................................. 2–17HDLコードでのメガファンクションのインスタンス化 .............................................................. 2–17Quartus IIソフトウェアでのコンパイル ......................................................................................... 2–17タイミングの解析 ................................................................................................................................ 2–22タイミング制約 ............................................................................................................................... 2–23TimeQuestタイミング・アナライザを使用したタイミング解析 .......................................... 2–23タイミング・パス ........................................................................................................................... 2–24タイミング・クロージャ ............................................................................................................... 2–25

DDR3/DDR2/DDR SDRAMインタフェース ..................................................................... 2–25ALTMEMPHYのシミュレーション ................................................................................................. 2–26ユーザ・ロジックと ALTMEMPHYおよび高性能コントローラの統合 .................................... 2–26

第３章仕様Stratix II、Stratix II GX、および Arria GXのサポート ................................................................... 3–1ハーフ・レート・サポート ............................................................................................................. 3–1リード・データパス ................................................................................................................... 3–1データのキャプチャと再同期化 .......................................................................................... 3–2データの逆多重化 .................................................................................................................. 3–2リード・データ・アラインメント ...................................................................................... 3–3データ・マッピング・ステップ .......................................................................................... 3–3ポストアンブル保護 .............................................................................................................. 3–5

クロックおよびリセット管理 ................................................................................................... 3–6PLL ........................................................................................................................................... 3–7

iv Altera CorporationALTMEMPHYメガファンクション・ユーザガイド 2007年 12月

目次

ALTPLL_RECONFIG .......................................................................................................... 3–10DLL ........................................................................................................................................ 3–10リセット管理 ........................................................................................................................ 3–11

ライト・データパス ................................................................................................................. 3–13概要 ........................................................................................................................................ 3–13データ・マッピング ............................................................................................................ 3–13

アドレスおよびコマンド・データパス ................................................................................. 3–14フル・レート・サポート ............................................................................................................... 3–19リード・データパス ................................................................................................................. 3–20ポストアンブル保護 ............................................................................................................ 3–20

クロックおよびリセット管理 ................................................................................................. 3–20ライト・データパス ................................................................................................................. 3–20アドレスおよびコマンド・データパス ................................................................................. 3–21

HardCopy IIのサポート .................................................................................................................... 3–22Stratix IIIのサポート ........................................................................................................................... 3–23ハーフ・レート・サポート ........................................................................................................... 3–23リード・データパス ................................................................................................................. 3–23データのキャプチャ、再同期化、および逆多重化 ........................................................ 3–24データの再同期化およびリード・データのマッピング ................................................ 3–24ポストアンブル保護 ............................................................................................................ 3–25

クロックおよびリセット管理 ................................................................................................. 3–25PLL ......................................................................................................................................... 3–26DLL ........................................................................................................................................ 3–28リセット管理 ........................................................................................................................ 3–28

ライト・データパス ................................................................................................................. 3–30データ・マッピング ............................................................................................................ 3–31

アドレスおよびコマンド・データパス ................................................................................. 3–31フル・レート・サポート ............................................................................................................... 3–31リード・データパス ................................................................................................................. 3–31ポストアンブル保護 ............................................................................................................ 3–32

クロックおよびリセット管理 ................................................................................................. 3–32ライト・データパス ................................................................................................................. 3–32アドレスおよびコマンド・データパス ................................................................................. 3–32

Cyclone IIIのサポート ........................................................................................................................ 3–32ハーフ・レート・サポート ........................................................................................................... 3–32リード・データパス ................................................................................................................. 3–32キャプチャおよびパイプライン化 .................................................................................... 3–33データの逆多重化 ................................................................................................................ 3–33データ・マッピング ............................................................................................................ 3–34ポストアンブル保護 ............................................................................................................ 3–34

クロックおよびリセット管理 ................................................................................................. 3–34PLL ......................................................................................................................................... 3–34リセット管理 ........................................................................................................................ 3–36

ライト・データパス ................................................................................................................. 3–36アドレスおよびコマンド・データパス ................................................................................. 3–36

フル・レート・サポート ............................................................................................................... 3–37リード・データパス ................................................................................................................. 3–37

Altera Corporation v2007年 12月 ALTMEMPHYメガファンクション・ユーザガイド

目次

ポストアンブル保護 ............................................................................................................ 3–37クロックおよびリセット管理 ................................................................................................. 3–37ライト・データパス ................................................................................................................. 3–37アドレスおよびコマンド・データパス ................................................................................. 3–37

キャリブレーション ............................................................................................................................ 3–37DDR/DDR2 SDRAM ..................................................................................................................... 3–37ステージ 1:外部メモリ・デバイスの初期化 ........................................................................ 3–38ステージ 2:トレーニング・データの書き込み .................................................................... 3–38ステージ 3:キャリブレーション ............................................................................................ 3–39ステージ 4:メモリの機能的用途 ............................................................................................ 3–40

QDRII+/QDRII SRAM .................................................................................................................. 3–40キャリブレーション・プロセス ............................................................................................. 3–41

VTトラッキング ........................................................................................................................................ 3–41

DDR/DDR2 SDRAM ..................................................................................................................... 3–41概要 ............................................................................................................................................. 3–41模擬パス ..................................................................................................................................... 3–41トラッキング・キャリブレーション ..................................................................................... 3–42トラッキング ............................................................................................................................. 3–43

QDRII+/QDRII SRAM .................................................................................................................. 3–43 ALTMEMPHYと独自コントローラの統合 .................................................................................... 3–43準備ステップ ................................................................................................................................... 3–43概要 ............................................................................................................................................. 3–44デザインの検討事項 ................................................................................................................. 3–45ローカル・インタフェース要件 ............................................................................................. 3–45クロックおよびリセット ......................................................................................................... 3–46キャリブレーション・プロセス要件 ..................................................................................... 3–47

リード・コマンドとリード・データ間のハンドシェイク・メカニズム .................................... 3–47ハーフ・レート・コントローラ ................................................................................................... 3–47フル・レート・コントローラ ....................................................................................................... 3–50

ライト・コマンドとライト・データの間のハンドシェイク・メカニズム ................................ 3–51ハーフ・レート・コントローラ ................................................................................................... 3–51フル・レート・コントローラ ....................................................................................................... 3–54

第４章ポートおよびパラメータGUIパラメータ ...................................................................................................................................... 4–1DDR3 SDRAMポート・リスト .......................................................................................................... 4–8

DDR3 SDRAMの AFIポート・リスト ........................................................................................ 4–8DDR2/DDR SDRAMポート・リスト ............................................................................................. 4–12QDRII+/QDRII SRAMポート・リスト .......................................................................................... 4–22

付録 A. レイテンシの値レイテンシ ............................................................................................................................................. A–1レガシー統合スタティック・データパスおよびコントローラ ................................................ A–2高性能コントローラ ........................................................................................................................ A–2

vi Altera CorporationALTMEMPHYメガファンクション・ユーザガイド 2007年 12月

目次

追加情報改訂履歴 ............................................................................................................................................................................................. Info–1アルテラへのお問い合わせ .................................................................................................................................................. Info–1表記規則 ............................................................................................................................................................................................. Info–1

Altera Corporation 1–12007年 12月 ALTMEMPHYメガファンクション・ユーザガイド

1. このメガファンクションについて

サポートされるデバイス・ファミリ

ALTMEMPHY メガファンクションは、以下のターゲットのアルテラ・デバイス・ファミリをサポートしています。

■ Arria™ GX■ Stratix®III■ Stratix II■ Stratix II GX■ Cyclone® III■ HardCopy® II

下記に示すとおり、メガファンクションは、ターゲットのアルテラ・デバイス・ファミリに対し、フル・サポートあるいは暫定サポートを提供しています。

■ フル・サポートとは、メガファンクションがデバイス・ファミリの機能要件およびタイミング要求値をすべて満たしており、生産デザインで使用可能であることを意味します。

■ 暫定サポートとは、メガファンクションがすべての機能要件を満たすが、メガファンクションに対し、デバイス・ファミリについてのタイミング解析がまだ行われていることを意味します。

表 1–1に、ALTMEMPHYメガファンクションによる各アルテラ・デバイス・ファミリへのサポートのレベルを示します。

表 1–1. ALTMEMPHYメモリ・サポートの概要

デバイス・ファミリメモリ・タイプ

DDR3 SDRAM DDR2 SDRAM DDR SDRAM QDRII+/QDRII SRAM

Arria GX – フル・サポートフル・サポート –

Stratix III 暫定サポート暫定サポート暫定サポート暫定サポート

Stratix II/Stratix II GX – フル・サポートフル・サポート –

Cyclone III – 暫定サポート暫定サポート –

HardCopy II – 暫定サポート暫定サポート –

1–2 Altera CorporationALTMEMPHYメガファンクション・ユーザガイド 2007年 12月

用語集

用語集 ALTMEMPHYメガファンクションの機能を理解するには、表 1–2に示す用語集を参照してください。

表 1–2. 用語集（１ /２）

用語説明

シーケンサキャリブレーションおよびトラッキング動作を実行するロジック・ブロック。

キャリブレーション例えば、再同期化クロックなどのクロックとデータ有効ウィンドウ（DVW）間の初期関係を、タイミング・マージンが最大になるようにセットアップするプロセス。このキャリブレーションは、システム・リセット時に 1 回だけ行われます。これは「初期キャリブレーション」ともいいます。

トラッキングこれは、キャリブレーション時に達成された再同期化クロックとデータ有効ウィンドウ間の関係を維持するために、電圧と温度（VT）の変動を追跡するバックグラウンド・プロセスとして実行されます。

フル・レート・クロック・モード

コントローラおよびユーザ・インタフェース・ロジックのクロック周波数は、メモリ・インタフェース・クロックと同じです（図 1-1を参照）。

ハーフ・レート・クロック・モード

コントローラおよびユーザ・インタフェース・ロジックのクロック周波数は、メモリ・インタフェース・クロックの半分です（図 1-1を参照）。

フル・レート・クロック周波数がメモリ・インタフェース・クロックと等しいクロック。

ハーフ・レート・クロック周波数がメモリ・インタフェース・クロックの半分のクロック。

ハーフ・レート・コントローラハーフ・レート・クロックを使用して実装されるメモリ・コントローラ。

フル・レート・コントローラフル・レート・クロックを使用して実装されるメモリ・コントローラ。

DDR（Double-Data Rate）フル・レート・クロック周波数で動作するクロックまたはストローブの両方のエッジで変化するデータ。

SDR（Single-Data Rate）フル・レート・クロックの一方のエッジで変化するデータ（DDRデータの 2倍の幅）。


このメガファンクションについて

図 1-1 に、フル・レート・コントローラとハーフ・レート・コントローラにおいて、データが処理されるデータパス幅および周波数の違いを示します。

図 1-1. フル・レート・コントローラおよびハーフ・レート・コントローラの説明

HDR（Half-Data Rate）ハーフ・レート・クロックの一方のエッジで変化するデータ（SDR データの 2 倍の幅、DDRデータの 4倍の幅）。

レガシー・コアキャリブレーションおよびトラッキングをサポートしていない、レガシー統合スタティック・データパスおよびコントローラ・メガファンクション。レガシー・メモリ・インタフェース・メガファンクションについて詳しくは、「DDRおよび DDR2 SDRAMコントローラ・コンパイラ・ユーザガイド」および「QDRII SRAMコントローラ MegaCore ファンクション・ユーザガイド」を参照してください。

表 1–2. 用語集（２ /２）

用語説明

8 16DDRto SDR User

Logic

FPGA

8 16DDRto SDR User

Logic

FPGA

Full Rate(As used in the legacy core and full-rate ALTMEMPHY)

Half Rate(As used in the half-rate ALTMEMPHY)

SDR to HDR

32

Mem

ory

Mem

ory

DDR SDRDDR200 MHz

SDR200 MHz

200 MHz 100 MHz200 MHzHDR

http://www.altera.co.jp/literature/ug/ug_ddr_sdram_j.pdf



http://www.altera.co.jp/literature/ug/ug_ddr_ddr2_sdram_hp_j.pdf




はじめに

表 1–3に、ALTMEMPHYメガファンクションによる各アルテラ・デバイス・ファミリへの現在のサポート・レベルを示します。

はじめにアルテラの ALTMEMPHYメガファンクションにより、Arria GX、Stratix III、Stratix II/Stratix II GX、Cyclone III、およびHardCopy IIデバイスで物理層インタフェース（PHY）を迅速に作成できます。PHYはメモリとユーザ・ロジック間で安全にデータを転送します。使いやすいALTMEMPHYメガファンクションの GUIにより、高度にコンフィギュレーション可能な PHY を迅速にコンフィギュレーションすることができます。ALTMEMPHY メガファンクションは、ユーザが設計したコントローラまたはアルテラのDDRおよびDDR2 SDRAM高性能コントローラと併用可能です。表 1–3 に示すように、ALTMEMPHY メガファンクションは、フル・レート・コントローラまたはハーフ・レート・コントローラをサポートするようにコンフィギュレーションできます。

新しい ALTMEMPHYメガファンクションの大きな利点は、初期キャリブレーション・シーケンスをサポートして、FPGA およびメモリ・デバイスにおけるプロセス特性による影響を除去することです。動作中、電圧および温度（VT）トラッキング・メカニズムにより、VT 変動のタイミング・マージンへの影響が除去されます。キャリブレーション・プロセスにより、セットアップおよびホールド・マージンが最大になるように、再同期化クロックの位相がデータ有効ウィンドウの中央に集められます。

表 1–3. ALTMEMPHYのハーフ・レート・サポートおよびフル・レート・サポート注 (1)

デバイス・ファミリメモリ・タイプ

DDR3 SDRAM DDR2 SDRAM DDR SDRAM QDRII+/QDRII SRAM

Arria GX – フル・レートおよびハーフ・レート

フル・レートおよびハーフ・レート

–

Stratix III ハーフ・レートフル・レートおよびハーフ・レート


ハーフ・レート

Stratix II/Stratix II GX – フル・レートおよびハーフ・レート


–

Cyclone III – フル・レートおよびハーフ・レート


–

HardCopy II – フル・レートおよびハーフ・レート


–

表 1–3の注 :(1) Quartus II バージョン 7.2 の ALTMEMPHYメガファンクションは RLDRAM IIインタフェースをサポートして

いません。



ALTMEMPHYメガファンクションと共に、レガシーDDR/DDR2SDRAMコントローラまたは DDR/DDR2 SDRAM高性能コントローラのいずれを使用するかといった選択の基準については、www.altera.com/literature/tb/tb-091.pdfをご覧ください。

図 1-2 に、ALTMEMPHY メガファンクションの主要ブロックと、このメガファンクションが外部メモリ・デバイスおよびコントローラとどのようにインタフェースするかを示します。

図 1-2. コントローラおよび外部メモリにインタフェースする ALTMEMPHYメガファンクションの主要ブロック注 (1)

図 1-2の注 :(1) ここでは、400 MHzの DDR2 SDRAMを一例としてのみ示しています。FPGAと外部メモリの組み合わせによっ

て目的のスピードを達成できることを確認する必要があります。

ALTMEMPHY メガファンクションは、メモリに対する読み出しおよび書き込み動作を実行するための、メモリ・コントローラとメモリ・デバイス間のインタフェースとして使用されます。メガファンクションは、スタンドアロン製品または高性能メモリ・コントローラを備えた統合製品として使用できます。スタンドアロン製品の場合は、ALTMEMPHYをカスタム・コントローラまたはサードパーティ・コントローラと共に使用することができます。ALTMEMPHY メガファンクションは、以下の機能ユニットで構成されています。

ExternalMemoryDevice(DDR2SDRAM)

ALTMEMPHY

Write Path

Address and Command Path

Clock & ResetManagement

Auto-CalibrationController

Read Path

MemoryController

UserLogic

400 MHz200 MHz (Half-Rate)400 MHz (Full-Rate)

PLL

FPGA

DLL

http://www.altera.com/literature/tb/tb-091.pdf


特長

■ リード・データパス■ ライト・データパス■ アドレスおよびコマンド・データパス■ DLLおよび PLLを含む、クロックおよびリセット管理■ オート・キャリブレーション・コントローラ

機能ユニットの詳細な説明は、3–1ページの「仕様」に記載されています。

特長スタティック PHYと比較した場合、ALTMEMPHYメガファンクションは以下の特長を備えています。

■ セットアップが簡単。■ キャリブレーションの自動化により、複雑なリード・データ・タイミング計算が不要。

■ VTトラッキングにより、最大限の安定性能を保証。■ クリティカル・タイミング・パスに関係なく、自蔵データパスがアルテラ・コントローラまたはサードパーティ・コントローラへの接続を実行。

■ フル・レート・コントローラまたはハーフ・レート・コントローラと一体化するようにコンフィギュレーション可能。

サポートおよびパフォーマンス

Arria GX、Stratix III、Stratix II、Stratix II GX、Cyclone III、およびHardCopy IIデバイスに対する ALTMEMPHYメガファンクション・サポート・マトリックスは、表 1–6～ 1–5に示してあります。

性能値は以下の最適条件を想定しています。

■ デバイス・ファミリの最高スピード・グレード（FPGAファミリの場合）■ 一般用動作条件範囲（ストラクチャード ASICの場合）■ I/O配置位置を含む、推奨デバイス・リソース使用率（ピン・テーブルの定義済みピンを使用）

以下の表に記載している、サポートされる動作周波数はテクノロジで達成可能な最大値です。各デザインの実際に達成可能な性能は、デザインおよびシステム固有の要因や完成したデザインのスタティック・タイミング解析に基づきます。

表 1–4. Arria GXデバイスに対する ALTMEMPHYメガファンクション・サポート・マトリックス

メモリ・タイプ Arria GXのサポートサポートされる最大周波数

ハーフ・レートフル・レートDDR2 SDRAM フル・サポート 233 MHz 167 MHz

DDR SDRAM フル・サポート 200 MHz 167 MHz



表 1–5. Stratix IIIデバイスに対する ALTMEMPHYメガファンクション・サポート・マトリックス

メモリ・タイプ Stratix IIIのサポートサポートされる最大周波数

ハーフ・レートフル・レートDDR3 SDRAM 暫定サポート 400 MHz サポートなしDDR2 SDRAM 暫定サポート 400 MHz 267 MHz

DDR SDRAM 暫定サポート 200 MHz 200 MHz

QDRII+/QDRII SRAM 暫定サポート 350 MHz サポートなし

表 1–6. Stratix IIおよび Stratix II GXデバイスに対する ALTMEMPHYメガファンクション・サポート・マトリックス

メモリ・タイプStratix IIおよび

Stratix II GXのサポートサポートされる最大周波数

ハーフ・レートフル・レートDDR2 SDRAM フル・サポート 333 MHz 267 MHz

DDR SDRAM フル・サポート 200 MHz 200 MHz

表 1–7. Cyclone IIIデバイスに対する ALTMEMPHYメガファンクション・サポート・マトリックス

メモリ・タイプ Cyclone IIIのサポートサポートされる最大周波数

ハーフ・レートフル・レートDDR2 SDRAM 暫定サポート 200 MHz 167 MHz


表 1–8. Quartus IIによる HardCopy IIデバイスのサポート

メモリ・タイプHardCopy IIのサポート

サポートされる最大周波数

ハーフ・レートフル・レートDDR2 SDRAM 暫定サポート 267 MHz 267 MHz



リソース使用率


表 1–9～ 1–11に、Stratix II、Stratix II GX、Arria GX、Cyclone III、および Stratix III デバイスにおける ALTMEMPHY メガファンクションの標準的なサイズ（ハーフ・レートおよびフル・レート）を示します。

表 1–9. Stratix IIIデバイスのリソース使用率注 (1)、(2)

メモリ・タイプPHYレート

幅（ビット）組み合わせALUT数

専用ロジック・レジスタ数

M9Kブロック数

メモリALUT数メモリローカル

DDR2/DDR SDRAM ハーフ 64 256 2,071 1,814 13 32

DDR2/DDR SDRAM フル・サポート

64 128 1,510 1,521 3 144

DDR2/DDR SDRAM ハーフ 72 288 2,276 1,974 14 36


72 144 1,585 1,622 2 162

QDRII SRAM ハーフ 36 144 232 808 0 144

QDRII SRAM ハーフ 72 288 328 1441 0 288

表 1–9の注 :(1) 記載しているリソース利用率は、ALTMEMPHYによって使用されるリソースのみを指しています。メモリ・コ

ントローラのオーバヘッドが追加されます。(2) Quartus IIバージョン 7.2に基づいています。

表 1–10. Stratix II/Stratix II GX/Arria GXデバイスのリソース使用率注 (1)、(2)


幅（ビット）組み合わせLUT数


M512Kブロック数

M4Kブロック数メモリローカル

DDR2/DDR SDRAM ハーフ 64 256 1,052 1,869 4 12


64 128 794 1,075 3 7

DDR2/DDR SDRAM ハーフ 72 288 1,123 2,030 3 13


72 144 864 1,144 3 7





表 1–11. Cyclone IIIのリソース使用率注 (1)、(2)


幅（ビット）組み合わせLUT数


M9Kブロック数メモリローカル

DDR2/DDR SDRAM ハーフ 64 256 2,683 1,921 18


64 128 1,664 1,123 7

DDR2/DDR SDRAM ハーフ 72 288 2,892 2,087 18


72 144 1,782 1,209 7




2. 使用法

システム条件この項の説明では、以下のハードウェアとソフトウェアが要求されます。

■ Quartus® IIソフトウェア・バージョン 7.2以降

オペレーション・システム（OS）サポート情報は、以下を参照してください。

www.altera.co.jp/support/software/os_support/oss-index.html

MegaWizard Plug-In Managerのカスタマイズ

後にデザイン・ファイルでインスタンス化されるカスタム・メガファンクション・バリエーションを含むデザイン・ファイルを作成または変更するには、MegaWizard® Plug-In Managerを使用します。MegaWizardPlug-In Manager は、デザインで ALTMEMPHY メガファンクション機能のオプションを指定できるウィザードを提供します。

MegaWizard Plug-In Managerは、以下のいずれかの方法で開始します。

■ ToolsメニューのMegaWizard Plug-In Managerをクリックします。■ Block Editorを実行しているときに、Editメニューの Insert Symbol

as Blockをクリック、または Block Editorを右クリックして、Insertをポイントし、Symbol as Blockをクリックします。SymbolウィンドウのMegaWizard Plug-In Managerをクリックします。

■ コマンド・プロンプトで次のコマンドを入力して、MegaWizardPlug-In Managerのスタンドアロン・バージョンを起動する : qmegawiz ↵

ALTMEMPHY メガファンクションは、MegaWizard Plug-InManagerを使用して高性能コントローラを生成するときにもインスタンス化されます。ALTMEMPHY MegaWizard Plug-InManagerを別に起動する必要はありません。詳細は、2–17ページの「Quartus II ソフトウェアでのコンパイル」を参照してください。

MegaWizard Plug-In Manager の使用方法について詳しくは、Quartus II Helpを参照してください。


MegaWizard Plug-In Managerページの概要


この項では、ALTMEMPHY MegaWizard Plug-In Manager のページで提供されているオプションについて説明します。

MegaWizard Plug-In Managerのページ 1で、図 2-1に示す 3つの提供されているオプションから Create a new custom megafunction variationを選択し、Nextをクリックします。

図 2-1. MegaWizard Plug-In Manager [page 1]

MegaWizard Plug-In Managerのページ 2aで、MegafunctionリストのI/O セクションを展開して、ALTMEMPHY を選択します。該当するデバイス・ファミリ、出力ファイルの種類、および出力ファイルの名前を選択します。

図 2-2 に、phy.v という名前の ALTMEMPHY メガファンクションの例を示します。

<variation name> は、プロジェクト名およびトップ・レベルのデザイン・エンティティ名と異なる名前でなければなりません。


使用法

図 2-2. MegaWizard Plug-In Manager [page 2a]

Nextをクリックして、ALTMEMPHY Parameter Settings ページを表示します（図 2-3）。このページでは、該当するタブをクリックして、以下をパラメータ化することができます。

■ メモリ設定■ PHY設定



図 2-3. ALTMEMPHY Parameter Settingsページ

Memory Settings

表 2–1は、ALTMEMPHY MegaWizardのMemory Settingsページで提供されている General Settingsを説明しています。

表 2–1. General Settings （１ /２）

パラメータ名説明Device family デバイス・ファミリ名（例 : Stratix® II）Speed grade デバイスのスピード・グレード（例 : 3、4、または 5）PLL reference clock frequency

外部入力クロックから PLLへのクロック周波数


使用法

表 2–2 は、表示される Memory Presets をフィルタするのに使用できるオプションを説明しています。

Modify Parametersボタンをクリックして、以下をパラメータ化します（図 2-4）。

■ Memory Attributes（メモリ属性）■ Memory Initialization Options（メモリ初期化オプション）■ Memory Timing Parameters（メモリ・タイミング・パラメータ）

Memory clock frequency

メモリ・インタフェース・クロック周波数

Local interface clock frequency

メモリ・インタフェース周波数（フル・レート）またはメモリ・インタフェース周波数の 1/2（ハーフ・レート）に等しい周波数を設定します。

表 2–2. Memory Presets List

パラメータ名説明Memory type 表示するメモリの種類をフィルタすることができ

ます（例 : DDR2 SDRAM）。Memory vendor ベンダ別にメモリの種類をフィルタすることがで

きます。JEDEC もオプションの 1 つで、JEDEC 規格を選択できます。

Memory format フォーマット別にメモリの種類をフィルタすることができます（例 : ディスクリート・デバイスまたはデュアル・インライン・メモリ・モジュール[DIMM]パッケージ）。

Maximum frequency 最大動作周波数別にメモリの種類をフィルタすることができます。

表 2–1. General Settings （２ /２）

パラメータ名説明



DDR/DDR2 SDRAMパラメータ

表 2–3～ 2–5は、上記の 3つの各オプションに使用できる DDR2/DDRSDRAMパラメータを説明しています。

図 2-4. ALTMEMPHYメモリ・パラメータ注 (1)

図 2-4の注 :(1) 背景が白いパラメータは、変更することができます。背景がグレーのパラメータは選択されたメモリ・デバイス

の特性であり、これらを変更すると新しいカスタム・メモリ・プリセットが作成されます。


使用法

表 2–3. DDR2/DDR SDRAM Memory Initialization Options

パラメータ名範囲単位説明Memory burst length 4 ビートハーフ・レート・メガファンクションの場合、

ローカル・インタフェース上で 1ビートのバースト・サイズ（メモリ・インタフェース上での 4ビートに相当）のみサポートされます。フル・レート・メガファンクションの場合、ローカル・サイドで 1 ビートと 2 ビートの両方のバースト・サイズ（メモリ・インタフェース上での 2 ビートと 4 ビート）がサポートされます。

Memory burst ordering SequentialまたはInterleaved

— このオプションは、リード・トランザクション時にメモリと FPGA 間でデータが転送される順序を制御します。

Enable the DLL in the memory devices

Onまたは Off — オンにすると、メモリ・デバイス内の DLLがイネーブルされます。デフォルト・オプションは Yesです。

Memory drive strength setting

NormalまたはReduced

— メモリ・デバイスの出力バッファのドライブ強度を制御します。低減ドライブ強度は、すべてのメモリ・デバイスでサポートされるとは限りません。デフォルト・オプションはNormalです。

Memory CAS latency setting

2.0、2.5、3.0、4.0、5.0、6.0、7.0

サイクルリード・コマンドから、メモリからの最初の出力データまでのクロック・サイクルの遅延。

Memory on-die termination (ODT) setting

Disabled、50、75、150

オームメモリの ODT値を設定します。

表 2–4. DDR2/DDR SDRAM Memory Attributes設定（１ /２）

パラメータ名範囲 (1) 単位説明Memory vendor — — メモリ・ベンダの名称。Maximum frequency supported by memory

メモリ・デバイス・データシートを参照

MHz メモリでサポートされる最大周波数。

Column address width 8–13 ビットメモリのカラム・アドレス・ビット数。Row address width 10–14 ビットメモリのロウ・アドレス・ビット数。Bank address width 2または 3 ビットメモリのバンク・アドレス・ビット数。



Output clock pairs from FPGA

1–6 整数 FPGA からメモリにドライブされる差動クロック・ペアの数。クロック・ペア数が多くなるほど、各出力の負荷が減少します。

Chip selects per DIMM 1–8 — メモリ・システムの各 DIMMにおけるチップ・セレクト数。

DQ bits per DQS bit 4または 8 ビットデータ・ストローブ（DQS）ピンあたりのデータ (DQ)ビット数。

Precharge all address bit 8または 10 — Precharge 「all」アドレス・ビットとして使用するアドレス・バスのビット。

Memory chip selects 1、2、4、または 8 — メモリ・インタフェースでのチップ・セレクト数。これはチップ数の点ではメモリの深さです。

Memory DQ width ≥ 4 ビットメモリ・インタフェースのDQピンの総数。表 2–4の注 :(1) 範囲の値は使用されるメモリによって異なります。

表 2–5. DDR2/DDR SDRAM Memory Timing Parameter設定注 (1)（１ /２）

パラメータ名範囲単位説明

tINT 0.001–1000 µs 最小メモリ初期化時間。リセット後、コントローラはこの期間中メモリに対していかなるコマンドも発行しません。

tMRD 2–39 ns 最小ロード・モード・レジスタ・コマンド周期。コントローラは、ロード・モード・レジスタ・コマンドを発行してから他の任意のコマンドを発行するまでの、この期間中待機します。

tRAS 8–200 ns 最小アクティブ -プリチャージ時間。コントローラは、アクティブ・コマンドを発行してから同じバンクに対してプリチャージ・コマンドを発行するまでのこの期間中待機します。

tRCD 4–65 ns 最小アクティブ - リード /ライト時間。コントローラは、アクティブ・コマンドを発行した後、この期間中バンクに対してリードまたはライト・コマンドを発行しません。

tRP 4–65 ns 最小プリチャージ・コマンド周期。コントローラは、プリチャージ・コマンドを発行した後、この期間中バンクにアクセスしません。

tREFI 1–65534 µs リフレッシュ・コマンド間の最大時間間隔。コントローラは、ユーザ制御リフレッシュがオンになっていない限り、この時間間隔で通常のリフレッシュを実行します。

tRFC 14–1651 ns 最小オート・リフレッシュ・コマンド周期。コントローラがオート・リフレッシュ・コマンドを発行した後、何か他の動作を実行するまで待機する時間の長さ。

表 2–4. DDR2/DDR SDRAM Memory Attributes設定（２ /２）

パラメータ名範囲 (1) 単位説明


使用法

tWR 4–65 ns 最小ライト・リカバリ時間。コントローラは、ライト・トランザクションが終了してからプリチャージ・コマンドを発行するまでのこの期間中待機します。

tWTR 2–39 tCK 最小ライト - リード・コマンド遅延。コントローラは、ライト・コマンドが終了してから、同じバンクに対して次のリード・コマンドを発行するまでのこの期間中待機します。このタイミング・パラメータはクロック・サイクル数で指定され、値は整数に丸められます。

tAC 300–750 ps DQ出力アクセス時間。tDHA 10–600 ps DQSを基準にした、DQおよび DM入力のホールド時間。tDQSQ 100–500 ps DQSから DQの最大スキュー:グループごと、アクセスごとの DQS

から最後の有効 DQまで。tDQSS 0–0.3 tCK ポジティブ DQS ラッチング・エッジから関連するクロック・エッ

ジまで（tCK）。

tDSA 10–600 ps DQSを基準にした DQおよび DM入力セットアップ時間（ps）。tDSH 0.1–0.5 tCK DQS 立ち下がりエッジから CK 立ち上がりまでのホールド時間

（tCK）。

tDSS 0.1–0.5 tCK DQS立ち下がりエッジからCK立ち上がりまでのセットアップ時間（tCK）。

tIHA 100–1000 ps アドレスおよびコントロール入力のホールド時間 (ps)。tISA 100–1000 ps アドレスおよびコントロール入力のセットアップ時間 (ps)。tQHS 100–700 ps 最大データ・ホールド・スキュー係数。表 2–5の注 :(1) パラメータの範囲については、メモリ・デバイス・データシートを参照してください。パラメータによっては、

クロック・サイクル（tCK）単位で記載されている場合があります。MegaWizardで値を時間単位（psまたは ns）で入力する必要がある場合は、インタフェースのクロック周期を掛けて、数値を変換してください（メモリ・データシートに記載されている最大クロック周期ではありません）。

表 2–5. DDR2/DDR SDRAM Memory Timing Parameter設定注 (1)（２ /２）

パラメータ名範囲単位説明



QDRII+/QDRII SRAMパラメータ

表 2–6～2–8は、以下の3つの各オプションに使用できるQDRII+/QDRIISRAMパラメータを説明しています。

■ Memory Initialization Options（メモリ初期化オプション）■ Memory Attribute（メモリ属性）設定■ Memory Timing Parameter（メモリ・タイミング・パラメータ）設定

表 2–6. QDRII+/QDRII SRAM Memory Initialization Options

パラメータ名範囲単位説明Memory burst length 4 ビートメガファンクションは、ローカル・インタ

フェース上でバースト・サイズ 1のみをサポートします。このサイズはメモリ・インタフェース上での 4に相当します。

Memory latency setting 1.5 サイクル QDRII+ SRAM: 2.5;QDRII SRAM: 1.5

表 2–7. QDRII+/QDRII SRAM Memory Attribute設定（１ /２）

パラメータ名範囲 (1) 単位説明Memory vendor — — メモリ・ベンダの名称。Maximum memory frequency

メモリ・デバイス・データシートを参照

MHz メモリでサポートされる最大周波数。

Output clock pairs from FPGA

1–16 整数 FPGA からメモリにドライブされる差動クロック・ペアの数。クロック・ペア数が多くなるほど、各出力の負荷が減少します。

Memory depth expansion

1–2 チップサポートされるメモリのチップ・セレクト数。このオプションはメモリの深さの拡張に使用されます。

Drive BWS_N/NWS_N from FPGA

No、Yes — ロジックがメモリ・デバイスのWrite Select入力をドライブする必要がある場合は、Yesに設定します。

DQ bits per chip 8、9、18、36 ビット各 QDRII SRAMチップの Dおよび Qデータ・バス幅。

Memory DQ data bits 8–288 ビット外部メモリのリードおよびライト・データ・バス幅。

Address width 15–25 ビットアドレス・ビット数。


使用法

I/O規格 QDRII+ SRAM:1.5 V HSTL;QDRII SRAM:1.8 V HSTLまたは 1.5 V HSTL

— メモリ・インタフェース・ピンに適用されるI/O規格。

表 2–7の注 :(1) 範囲の値は使用されるメモリによって異なります。

表 2–7. QDRII+/QDRII SRAM Memory Attribute設定（２ /２）

パラメータ名範囲 (1) 単位説明

表 2–8. QDRII+/QDRII SRAM Memory Timing Parameter設定

パラメータ名範囲単位説明tSA 200-500 ps Kクロックの立ち上がりまでのアドレス・セッ

トアップ時間tSC 200-500 ps K クロックの立ち上がりまでのコントロール・

セットアップ時間tHA 200-500 ps Kクロックの立ち上がりまでのアドレス・ホー

ルド時間tHC 200-500 ps K クロックの立ち上がり後のコントロール・

ホールド時間tSD 200-500 ps Kクロックの立ち上がりまでのDセットアップ

時間tHD 200-500 ps Kクロックの立ち上がりまでのDホールド時間tCOHQV 200-500 ps エコー・クロック Highからデータ有効。tCOHOX 200-500 ps エコー・クロック Highからデータ無効。



PHY Settings

PHY Settingsタブ（図 2-5）をクリックして、表 2–9で説明されているオプションを設定します。

図 2-5. ALTMEMPHY Parameter Settingsページ注 (1)

図 2-5の注 :(1) ALTMEMPHY メガファンクションは、Arria GX、Stratix III、Stratix II、および Stratix II GX デバイスでは最小

16位相ステップを、Cyclone IIIデバイスでは 48ステップを必要とします。


使用法

表 2–9. ALTMEMPHY PHY Settings（１ /２）

パラメータ名説明Use dedicated PLL outputs to drive memory clocks

専用の PLL出力を使用してクロックを生成する場合はオンにします。HardCopy IIストラクチャードASICおよびその Stratix II FPGAプロトタイプではこれが必須です。オフにすると、ALTDDIOメガファンクション出力はクロック出力を生成します。

Use differential DQS この機能をイネーブルして、シグナル・インテグリティを改善します。これはStratix IIIデバイスにのみ適用されます。333 MHz以上の動作で推奨されます。

Enable external access to reconfigure PLL prior to calibration

このオプションをイネーブルすると、ALTPLL_RECONFIGメガファンクションの入力はトップ・レベルになります。このオプションは、HardCopy IIデバイスおよびその Stratix II FPGAプロトタイプでのみ必要です。 (1)

Instantiate DLL externally このオプションにより、複数の PHYインスタンス間で DLLの共有が可能になります。このオプションをイネーブルすると、DLLを外部から接続ALTMEMPHYメガファンクションにすることができます。 (2)

Enable dynamic parallel on-chip termination

このオプションは I/Oインピーダンス・マッチングおよび終端機能を提供します。これは Stratix IIIデバイスに適用され、DQや DQSなどの双方向信号に使用されます。

Clock phase アドレスおよびコマンド・フェーズを調整することで、メモリ・デバイスにおけるアドレスおよびコマンドのセットアップおよびホールド・マージンを改善して、負荷によって変動する伝播遅延を補正することができます。 (3)

Dedicated clock phase Stratix IIIデバイスにのみ適用でき、アドレス信号とコマンド信号のセットアップおよびホールド・マージンを改善するために調整できます。

Board skew すべての種類の信号（データ、ストローブ、クロック、アドレス、コマンドの各信号）を含む、インタフェース全体に対する任意の 2 つのメモリ・インタフェース信号間の最大スキュー。DQS/DQ グループ内、全グループ、またはアドレス /コマンドおよびクロック信号間のワースト・ケースのスキューを入力する必要があります。このパラメータは .sdcファイルでタイミング制約を生成するために使用されます。

Calibrate using a single DQpin only to reduce simulationtime (recommended)

1本の DQピンを通じて読み出されたデータを使用して、再同期化クロックのキャリブレーションが行われます。これによりシミュレーション時間が短縮されます。 (4)

Calibrate using all DQ pins tomatch the hardware behaviorexactly (will result in muchlonger simulation time)

DQピンを通じて次々に読み出されたデータを使用して、再同期化クロックのキャリブレーションが行われます。これによりシミュレーション時間が長くなります。 (4)



Nextまたは Simulation Modelタブ（図 2-6）をクリックして、SimulationModel設定を設定します。

図 2-6. ALTMEMPHY Simulation Model Generationページ

Dynamic Deskew この機能は Quartus IIバージョン 7.2ではサポートされていません。このボックスをオンにしてもデータパスには影響しません。

表 2–9の注 :(1) このオプションについて詳しくは、3–10ページの「ALTPLL_RECONFIG」を参照してください。(2) Arria GX、Stratix II、Stratix II GX、および HardCopy IIデバイス・ファミリにのみ使用可能です。(3) Stratix IIIおよび Cyclone IIIデバイス・ファミリにのみ使用可能です。(4) このオプションは、RTLシミュレーションにのみ影響を及ぼし、実際のハードウェアまたはゲート・レベ

ルのシミュレーションには影響を及ぼしません。RTL シミュレーションまたはゲート・レベルのシミュレーションのいずれでも、キャリブレーション・プロセスをバイパスすることはできません。

表 2–9. ALTMEMPHY PHY Settings（２ /２）

パラメータ名説明


使用法

このページのGenerate netlistオプションをオンにして、サードパーティEDA合成ツール用に、タイミングおよびリソース使用率見積りネットリストを作成することもできます。

シミュレーション・モデル

IP機能シミュレーション・モデルは、Quartus IIソフトウェアで生成するサイクル単位の正確な VHDL または Verilog HDL モデルです。このモデルにより、業界標準の VHDL および Verilog HDL シミュレータを使用した IPの高速機能シミュレーションが可能になります。

VHDL シミュレーション・モデルをターゲットにする場合も、ALTMEMPHY MegaWizard は Quartus II 合成用に <variationname>_alt_mem_phy_sii.vファイルを生成します。そのファイルをシミュレーションに使用する必要はありません。シミュレーションには、代わりに <variation name>_alt_mem_phy_sii.vhoファイルを使用します。

メガファンクション・バリエーションを生成するのに使用する言語と同じ言語でシミュレーション・モデルを生成する必要があります。生成されるシミュレーション・モデルは、<project_dir>\<variation>_alt_mem_phy_sequencer_wrapper.vo/.vhoであり、RTL NativeLinkシミュレーション中に使用されます。詳細は、2–26ページの「ALTMEMPHYのシミュレーション」を参照してください。

これらのシミュレーション・モデル出力ファイルは、シミュレーションにのみ使用します。これらのファイルを合成に使用すると、機能しないデザインが作成されます。

ALTMEMPHY をシミュレーションするときは、キャリブレーション・プロセスもシミュレーションする必要があります。RTLシミュレーション時間を短縮するには、PHY SettingsページのCalibrate using a single DQ pin only to reduce simulationtime (recommended) オプションをイネーブルにすることができます。

Next をクリックして Summary ページに進むか、Summary タブをクリックします。



Summaryページ

MegaWizard Plug-In Managerの Summaryページ（図 2-7）で、カスタム・メガファンクションのために生成させたいファイルを指定します。グレーのチェック・マークは、ファイルが常に生成されることを示します。その他のファイルは、オプションであり、選択された場合にのみ生成されます（黒のチェック・マークで表示）。以下のファイルから選択します。

■ HDLラッパー・ファイル（<variation_name>.v/<variation_name>.vhd）■ ブロック・シンボル・ファイル（.bsf）■ VHDLコンポーネント宣言ファイル（<variation_name>.cmp）■ Verilogブラック・ボックス宣言ファイル（<variation_name>_bb.v）■ メガファンクション・レポート・ファイル（<variation_name>.html）

図 2-7. ALTMEMPHY Summaryページ


使用法

HDLコードからのメガファンクションの推測

ALTMEMPHY メガファンクションは HDL コードからは推測できません。

HDLコードでのメガファンクションのインスタンス化

MegaWizard Plug-In Manager を使用してメガファンクションをセットアップおよびパラメータ化する場合、メガファンクションをインスタンス化する VHDL または Verilog HDL ラッパー・ファイルが作成されます（ブラック・ボックス手法）。デザインでメガファンクションをインスタンス化する方法について詳しくは、以下の資料を参照してください。

■ 「Quartus IIハンドブック Volume 1」の「Recommended HDL CodingStyles」の章

■ 「Quartus IIハンドブック Volume 1」の「Quartus II Integrated Synthesis」の章

■ 「Quartus II ハンドブック Volume 1」の「Synplicity Synplify andSynplify Pro Support」の章

■ 「Quartus IIハンドブック Volume 1」の「Mentor Graphics PrecisionRTL Synthesis Support」の章

Quartus IIソフトウェアでのコンパイル

ALTMEMPHY は、スタンドアロンのトップ・レベル・デザインとしてコンパイルできます。これを行う利点は、ALTMEMPHY が要求されるターゲット周波数を満たすこと確認するために、完全なデザインを作成する必要がないことです。ただし、これは指針にすぎず、より正確な結果が求められる場合は、現実的なデザインを使用しなければなりません。ALTMEMPHYをコンパイルする標準的なシナリオは、ALTMEMPHYを独自のコントローラに統合する場合、またはアルテラの DDR/DDR2SDRAM高性能コントローラ（図 2-8）に統合する場合です。

アルテラの DDRおよび DDR2 SDRAM高性能コントローラを使用する場合、コントローラのMegaWizard Plug-In Managerは ALTMEMPHYおよび高性能メモリ・コントローラの両方、ならびに PLLインスタンスおよび DLL インスタンスを生成します。ALTMEMPHY MegaWizardPlug-In Manager を別々に起動する必要はありません。コントローラのMegaWizard Plug-In Manager は、以下で構成されるサンプル・デザインも生成します。

■ ALTMEMPHY■ 高性能メモリ・コントローラ■ サンプル・ドライバ

各サンプル・デザインは合成およびシミュレーションできます。

http://www.altera.co.jp/literature/hb/qts/qts_qii51007_j.pdf









図 2-8. DDR SDRAMコントローラのシステム・レベルのブロック図

デザインをコンパイルする前に、以下のステップを実行します。

1. 以下を実行して、TimeQuestタイミング・アナライザをイネーブルにし（図 2-9）、SDCファイルを追加します。

a. Assignmentsメニューで、Settingsをクリックし、TimingAnalysis Settingsを展開し、Use TimeQuest Timing Analyzerduring compilationを選択して、OKをクリックします。

DDR SDRAM

DDR SDRAMInterface

ControlLogic(Encrypted)

DDR SDRAMHigh-PerformanceController

LocalInterface

Example DriverPass or Fail

Example Design

ALTMEMPHY Megafunction

ALTMEMPHY Sequencer (Encrypted)


使用法

図 2-9. TimeQuestタイミング・アナライザのイネーブル

b. Timing Analysis Settingsを展開し、TimeQuest Timing Analyzerを選択します。

c. Editボックスで、SDCファイル（<variation name>_phy_ddr_timing.sdc）を入力するか選択し、Addをクリックしてファイルをリストに追加します。

SDCファイルは処理した順に追加されます。

I/O規格ピン・アサインメント・スクリプトは、自動的には実行されません。その結果、すべてのピンに間違った I/O規格が割り当てられ、Quartus II フィッタが動作しなくなる可能性があります。したがって、Quartus II フィッタの実行前に、I/O規格アサインメント・スクリプトを手動で実行しなければなりません。

2. 以下のいずれかの方法で、ピンの I/O 規格アサインメントを追加します。



Tcl スクリプトを実行する前に Tcl ファイルのピン名を変更して、それらがトップ・レベル・デザインに反映されるようにします。

MegaWizardで生成したピン名をトップ・レベル・ピン名として使用する場合、<variation_name>_pin_assignments.tclを実行してピン・アサインメントを Quartus IIプロジェクトに追加します。

または、メモリ・インタフェース名にプリフィックスを追加する場合は、以下のステップに従います。

• Assignmentsメニューの Pinsをクリックします。ウィンドウ内で右クリックし、Create/Import Megafunction をクリックします。Import an existing custom megafunctionを選択し、<variation name>.ppfにアクセスします。

• トップ・レベルのDDR2またはDDR信号名に追加したプリフィックスを Instance name ボックスに入力し（例えば、core1）、OKをクリックします。

3. サンプル・プロジェクトに、トップ・レベル・エンティティを設定します。

a. FileメニューのOpenをクリックします。

b. DDR2/DDR 高性能コントローラ MegaWizard で作成された<variation name>_example_top.v/.vhdまたはトップ・デザイン・ファイルに移動し、Openをクリックします。

c. Projectメニューの Set as top-level entityをクリックします。

4. Processingメニューで、Startをポイントして Start Analysis andSynthesisをクリックします。

このステップはオプションですが、ステップ 5～ 7で必要なピン名を見つけるのに役立ちます。

5. ピン位置を割り当てます。

a. すべての DQ および DQS ピンを手動で指定して、プロジェクトと PCB要件を整合させます。

または

b. プロジェクトのその他すべてのピン位置を手動で指定して、プロジェクトと PCB要件を整合させます。


使用法

ピンを割り当てる場合、I/O規格をメモリ・デバイスに適合する規格、および I/Oバンクを共有する他のピンに適合する規格に設定してください。例えば、クロック・ソースの場合は、リセット信号、そしてアドレスおよびコマンド信号です。また、QuartusII ソフトウェアでピンを配置したいデバイスのバンクまたはサイドを選択します。

6. すべてのメモリ・インタフェース・ピンに対する出力ピンの負荷を設定します。

7. I/Oドライブ強度をシステムのニーズ（デバイス、PCB、およびシステム環境の IBIS または SPICE シミュレーションから得られたもの）に合わせて調整して、各信号が正しくドライブされオーバシュートやアンダシュートが生じないようにします。

8. Processing メニューで Start Compilation をクリックして、デザインをコンパイルします。

9. （Tools メニューから）TimeQuest Timing Analyzer を開き、IndividualReportの下のReport DDRタスクをダブル・クリックします（図 2-10を参照）。このタスクは自動的に以下を実行します。

a. タイミング・ネットリストを作成します。

b. SDCファイルを読み出します。

c. タイミング・ネットリストを更新します。

d. メモリ・インタフェースのタイミング・マージンをレポートします。


タイミングの解析

図 2-10. Report DDRタスク

SignalTap II エンベデッド・ロジック・アナライザをデザインに接続するには、「AN 380: Test DDR or DDR2 SDRAM Interfaces on HardwareUsing the Example Driver」を参照してください。


ALTMEMPHY メガファンクションのタイミング解析は重要です。ALTMEMPHY と共に生成されるタイミング解析スクリプトにより、表 2–10 に示すように、コアおよび I/O 両方のタイミング・パスの詳細なタイミング解析を実行することができます。

ALTMEMPHYのタイミング解析は、以下の理由により、TimeQuestタイミング・アナライザでのみサポートされます。

http://www.altera.co.jp/literature/an/an380_j.pdf



使用法

■ ALTMEMPHYメガファンクションと一緒に生成されるタイミング制約スクリプトは、TimeQuestタイミング・アナライザしかサポートしない。

■ クラシック・タイミング・アナライザ（TAN）は、例えば書き込みデータやアドレスおよびコマンド出力などのソース同期出力の解析を提供しない。また、クラシック・タイミング・アナライザは詳細な立ち上がり /立ち下がり遅延解析をサポートしていない。

Cyclone III FPGA または Stratix III FPGA のタイミング解析について詳しくは、「AN 438: Constraining and Analyzing Timing for ExternalMemory Interfaces in Stratix III and Cyclone III Devices」を参照してください。

タイミング制約

プロジェクト・ディレクトリにあるMegaWizard Plug-In Managerで生成された SDC スクリプト・ファイル <variation_name>_ddr_timing.sdcは、ALTMEMPHYメガファンクションに以下の制約を設定します。

■ 必要なすべてのクロックを正しいクロック周期で作成する。■ すべてのボードおよびメモリ・パラメータ設定を設定する。■ 書き込み解析のために、DQSピンの出力遅延を設定する。■ 読み出し解析のために、DQSピンの入力遅延を設定する。■ DQS ピン対 CK ピンのタイミング解析のために、クロックの不確実性を設定する。

■ アドレス・ピンおよびコマンド・ピンの出力遅延を設定する。■ 必要なマルチサイクル・パス・アサインメントを設定する。

TimeQuestタイミング・アナライザを使用したタイミング解析

この項では、ALTMEMPHY メガファンクションのタイミング解析の実行に必要なステップについて説明します。TimeQuestタイミング・アナライザを使用するには、次のステップを実行します。

1. 2–1 ページの「MegaWizard Plug-In Manager のカスタマイズ」で説明したとおり、希望のパラメータ設定で ALTMEMPHYメガファンクションを生成します。

2. 2–17 ページの「Quartus II ソフトウェアでのコンパイル」で説明した、暫定ステップを実行します。

3. デザインをコンパイルします。

http://www.altera.com/literature/an/an438.pdf




4. タイミング解析を実行します。以下のいずれかの方法で、タイミング・レポートを確認できます。

a. Toolsメニューから TimeQuestタイミング・アナライザを開きます。

b. Report DDRをダブル・クリックします。

ALTMEMPHY のタイミング解析は、ALTMEMPHY メガファンクションが希望の周波数で動作可能なことを確認します。トップ・レベル・デザインが ALTMEMPHY だけか、またはALTMEMPHY がコントローラおよびユーザ・ロジックと併用される場合は、<project_dir>/<variation_name>_ddr_timing.sdcスクリプトを使用できます。

タイミング・パス

表 2–10に、TimeQuestタイミング・アナライザの Report DDRによって解析されるタイミング・パスを示します。

表 2–10. ALTMEMPHYタイミング・パス（１ /２）

タイミング・パスクロック説明

ライト・データパス dqs (<variation>_phy_ddr_dqsout_mem_dqs)

メモリにおける DQピンの DQSストローブに対するセットアップおよびホールド要件。

アドレスおよびコマンド

mem_clk (<variation>_phy_ddr_ck_mem_clk)

メモリにおけるチップ・セレクト（cs_n）信号ピンの mem_clk クロックに対するセットアップおよびホールド要件。

ハーフ・レート・アドレスおよびコマンド

mem_clk (<variation>_phy_ddr_ck_mem_clk)

メモリにおけるアドレスおよびコマンド（cs_nを除く）信号ピンのmem_clkクロックに対するセットアップおよびホールド要件。

リード・キャプチャ dqs (<variation>_phy_ddr_dqsin_mem_dqs[])

FPGAキャプチャ・レジスタにおける DQピンの DQSストローブに対するセットアップおよびホールド要件。

再同期化およびポストアンブル

再同期化クロック（<variation>_phy_ddr_resync）

再同期化 /ポストアンブル・レジスタにおけるDQデータの再同期化/ポストアンブル・クロックに対するセットアップおよびホールド要件。

コア内部クロックコントローラおよびALTMEMPHYの内部タイミング


使用法

解析されるタイミング・パスについて詳しくは、「AN 438: Constrainingand Analyzing Timing for External Memory Interfaces in Stratix III andCyclone III Devices」を参照してください。

タイミング・クロージャ

この項では、ALTMEMPHY 使用時に発生する可能性のある潜在的なタイミング・クロージャ問題について説明します。

DDR3/DDR2/DDR SDRAMインタフェース

postamble_calibrated_detectedは、ALTMEMPHYのキャリブレーション・ブロック内の実際の信号であり、PHY のシーケンサ・ブロックがキャリブレーションを完了し、システムはユーザによる読み出し / 書き込み動作の準備ができていることを通知します。この信号はctl_usr_mode_rdy信号に名前が変更され、<variation_name>_phy_alt_mem_phy_sii.v(hd)ファイル内にあります。

ctl_usr_mode_rdy信号は、<variation_name>_alt_mem_phy_mux.v(hd)モジュールの入力であり、コントローラおよびローカル・インタフェースとの間のアクセスを多重化するために使用されます。したがって、ctl_usr_mode_rdy 信号が 0 の場合、シーケンサはキャリブレーション・プロセスを実行中です。シーケンサの出力（アドレス、リード要求、ライト要求など）がコントローラに渡され、ローカル・インタフェースはアイドルです（local_ready信号が設定されます）。

シーケンサがポストアンブル・キャリブレーションを終了している場合、postamble_calibrated_detected信号がHighになり（Highを維持する）、それによって ctl_usr_mode_rdy信号が Highになります。次に、ローカル・インタフェース信号がコントローラに渡され、コントローラの出力がローカル・インタフェースに戻されます。

ポストアンブル・イネーブル

dqs (<variation>_phy_ddr_dqsin_mem_dqs[])

ポストアンブル・イネーブル・レジスタの DQSクロックに対するセットアップおよびホールド要件。

模擬パスメジャー・クロック（<variation>_phy_ddr_mimic）

模擬パス・レジスタの mem_clk出力ピンに対する配置配線で、再同期化パスにマッチングする。

表 2–10. ALTMEMPHYタイミング・パス（２ /２）

タイミング・パスクロック説明





ALTMEMPHYのシミュレーション

この多重化は組み合わせ論理によって行われます。つまり、ALTMEMPHYの出力信号 local_rdata と local_rdata_valid は、レジスタされません。この組み合わせ論理パスは、複数コントローラ・デザインではタイミングをクローズしないことがあります。そのようなデザインでは、マルチプレクサ /ALTMEMPHYの出力をレジスタ出力にしてください。

Stratix II デバイスにおける DDR2 および SDRAM インタフェースのクローズ・タイミングについて詳しくは、「AN 328: Stratix II、Stratix II GX、および Arria GX デバイスによる DDR2 SDRAM インタフェース」を参照してください。

ALTMEMPHYのシミュレーション

ALTMEMPHY メガファンクションをそのままシミュレーションすることはできません。ALTMEMPHY メガファンクションをシミュレーションするには、以下のものが必要です。

■ メモリ・コントローラ■ サンプル・ドライバ（リードおよびライト・トランザクションの開始用）■ テストベンチおよび適切なメモリ・モデル

アルテラでは、ユーザが RTLシミュレーションによってデザインの機能動作を検証し、TimeQuestタイミング解析を使用してデザインのタイミングを検証することを推奨しています。

MegaWizard Plug-In Manager を使用して高性能コントローラを生成する場合、アルテラがサポートするサードパーティ・シミュレータを使用してシミュレーションできるテストベンチも生成されます。

ALTMEMPHY メガファンクションのシミュレーションは、アルテラのサンプル・デザインまたは独自のデザインのいずれでも、NativeLinkを介してサポートされます。

ALTMEMPHY メガファンクションをインスタンス化するサンプル・デザインのシミュレーションについて詳しくは、「DDR および DDR2SDRAM高性能コントローラ・ユーザガイド」を参照してください。

ユーザ・ロジックとALTMEMPHYおよび高性能コントローラの統合

ALTMEMPHY メガファンクションは、アルテラの高性能 DDR2/DDRSDRAMメモリ・コントローラでサポートされる唯一の PHYです。ユーザ・ロジックとアルテラの高性能コントローラおよび ALTMEMPHYメガファンクションを統合するには、以下のステップを実行します。






使用法

1. 図 2-11 に示すように、MegaWizard Plug-In Manager を使用してDDRまたは DDR2 SDRAM高性能コントローラを選択して、高性能コントローラを生成します。MegaWizard Plug-In Manager は、コントローラ用およびALTMEMPHYメガファンクション用のファイルを生成します。

生成されるファイルについて詳しくは、「DDRおよび DDR2 SDRAM高性能コントローラ・ユーザガイド」を参照してください。

詳細は、3–43ページの「ALTMEMPHYと独自コントローラの統合」を参照してください。

図 2-11. SDRAM高性能コントローラの生成




ユーザ・ロジックと ALTMEMPHYおよび高性能コントローラの統合

図 2-12に、MegaWizard Plug-In Managerで生成されるトップ・レベル・デザインの階層を示します。

図 2-12. トップ・レベル・デザインの階層

図 2-12 に示すように、トップ・レベル・デザインは、ddr2_top_controller_phyインスタンスをインスタンス化し、このインスタンスは次に ALTMEMPHY とコントローラをインスタンス化して統合します。

2. ユーザ・ドライバ・ロジックとコントローラおよび ALTMEMPHYを統合します。

MegaWizard Plug-In Manager で生成されるトップ・レベル・デザインには、サンプル・ドライバがあります。そのドライバを削除して、ユーザ・ドライバ・ロジックを統合します。

3. 合成およびシミュレーションを完了します。

ステップ 2および 3について詳しくは、「DDRおよび DDR2 SDRAM高性能コントローラ・ユーザガイド」を参照してください。

Top level of DDR2interface

ddr2_top_example_top.v/.vhd

Driver/user logic issuesreads/writes

ddr2_top_example_driver.v/.vhd

Instantiates PHY andcontroller

ddr2_top_controller_phy.v/.vhd

Controller coreddr2_top_auk_ddr_hp_controller_

wrapper.v/.vhd

PHY top levelddr2_top_phy.v/.vhd




3. 仕様

この章では、サポートされる FPGA ファミリに基づき、ALTMEMPHYメガファンクションの各種ブロックの動作について説明します。

Stratix II、Stratix II GX、およびArria GXのサポート

以下の項では、ALTMEMPHYメガファンクションによる Stratix® II、Stratix II GX、および Arria™ GX の DDR/DDR2 SDRAM のサポートについて説明します。

それぞれのデバイス・ファミリにおける ALTMEMPHYの説明については、「HardCopy II のサポート」、「Stratix III のサポート」、および「Cyclone IIIのサポート」の各項を参照してください。

ハーフ・レート・サポート

以下の項では、ハーフ・レート・サポートについて説明します。

リード・データパス

リード・データパス・ロジックは、メモリ・デバイスから送られたデータをキャプチャし、データをアラインメントしてシステム・クロック・ドメインに戻します。リード・データパスでは以下の機能が実行されます。

1. データのキャプチャと再同期化

2. データの逆多重化

3. データ・アラインメント

図 3-1 に、リード・データパスで実行される機能の順序とリード・データ処理時の周波数を示します。


Stratix II、Stratix II GX、および Arria GXのサポート

図 3-1. リード・データパス

データのキャプチャと再同期化

データのキャプチャおよび再同期化は、DQSストローブでリード・データ（DQ）をキャプチャし、キャプチャしたデータを enhanced PLL（Phase-Locked Loop）から供給される内部フリーランニング・フル・レート・クロックに再同期化するプロセスです。

再同期化クロックとは、位相シフトがキャリブレーションの段階で決まる中間クロックのことです。

タイミング制約は、データ再同期化レジスタを DQピンの近くに配置して、最大性能を達成するのに使用されます。また、DQ ピンのスキューをさらに制限するためにも使用されます。図 3-1 に示すように、キャプチャしたデータ（rdata2x_pおよび rdata_2x_n）は、再同期化クロック（resync_clk_2x）に同期化されます。

データの逆多重化

データの逆多重化とは SDRデータをHDRデータに変換するプロセスのことです。データの逆多重化は、再同期化されたデータの周波数をシステム・クロックの周波数に低減し、外部メモリ・デバイスからのデータを最終的にコントローラ・クロック・ドメインに入力するために必要となります。データ・キャプチャ前、データは DDR で n ビット幅です。データ・キャプチャ後、データは SDRで 2n ビット幅です。データ分離後、データは 4nビット幅の HDRです。システム・クロック周波数は、メモリ・クロック周波数の半分です。

SDR SDR/HDRDDR

D Q D Q

Data CaptureIOE

D Q D Q

D Q

Data Resynchronization Data Demux and Alignment

rdata_1x[4n]wr_data[2n] rd_data[4n]

wr_clk rd_clk

FIFO

phy_clk_1x

rdata_2x_p[n]

rdata_2x_n[n]

resync_clk_2x

DQ[n]

DQS


仕様

逆多重化は、再同期化クロック（SDR）で動作する 2n ビット幅のライト・ポートおよび PHYクロック（HDR）で動作する 4nビット幅のリード・ポートを持つデュアル・ポート・メモリを使用して達成されます。動作の基本原理は、データは SDRレートでメモリに書き込まれ、メモリからは HDR レートで読み出され、そのときリード・アドレス・ポインタおよびライト・アドレス・ポインタがインクリメントされるというものです。SDRおよびHDRクロックが生成されると、同じ PLLによってリード・ポインタとライト・ポインタが継続的にインクリメントされ、4n ビット幅のリード・データが、一定のレイテンシを持つ 2n ビットの幅のライト・データに続きます。

リード・データ・アラインメント

データ・アラインメントとは、キャプチャした正しいリード・データが同じハーフ・レート・クロック・サイクルでリード・データ・デュアル・ポート RAM の出力に存在することを保証するための、シーケンサで制御されるプロセスです。これは、M4KまたはM512メモリ・ブロックを使用して実装されます。図 3-2 の最後の部分に、リード・データを有効なHDRデータに連結する様子を示します。

データ・マッピング・ステップ

この例（図 3-2）では、メモリ・インタフェースは 2 つの 8 ビット幅のメモリ・デバイスで構成され、メモリ・インタフェースは 16ビット幅になります。



図 3-2. リード・データのオーダリング

mem_dq[15:8]

DDR Device 1

A B C D

mem_dqs[1]

E F G H

DDR Device 0

mem_dq[7:0]

mem_dqs[0]

Resynchronized ReadDatardata_resynched_2x[31:0]

B D

A C

F H

E G

Read Data RAM Output(DEMUXed data)ram_rdata_1x[63:0]

D

C

B

A

H

G

F

E

DDR Device 1Read Data

DDR Device 0Read Data

D

H

C

G

B

F

A

E

Read Datapath Outputctl_mem_rdata[63:0]

Data captured by rising edge of DQS

Data captured by fallingedge of DQS


仕様

1. 8ビット幅のデータ Bおよび Fは、DQSの最初の立ち下りエッジでキャプチャされ、同じく 8ビット幅のデータ Aおよび Eは DQSの最初の立ち上がりエッジでキャプチャされます。図 3-2を参照して、データ Dおよび Hを rdata_2x_n（16ビット）、データ CおよびGを rdata_2x_p（16ビット）として扱うことができます。

2. ここで、再同期化レジスタは、rdata_2x_n（16ビット）とrdata_2x_p（16ビット）を、再同期化クロック（resync_clk_2x）に 32ビット幅の rdata_resynched_2x（図 3-2）として再同期化します。最初のクロック時に BAFE が取得され、2 番目のサイクル時に DCHGが取得されます。、また、データは再同期化クロックのクロック・サイクルごとに変化します。

3. FIFO はライト側で 32 ビット幅、リード側で 64 ビット幅のため、2組（DCHGおよび BAFE）の 32ビット・データはリード側で 1つの 64 ビット幅データを形成します。FIFO からのデータ（ram_rdata_1x）は、DCBAHGFEの順序で編成される 64ビット幅のデータです。

4. 64 ビット幅のデータ（ram_rdata_1x）は、DHCGBFAE の形式でローカル・インタフェースに提供されます。ALTMEMPHYメガファンクションのリード・ポートへのユーザ・データ・インタフェースは、それぞれが DQS のエッジを表す 4 ワードに分割されると考えることができます。図 3-2は、LSBが時間内に最初に DQピンに現れることを示しています。

ポストアンブル保護

ALTMEMPHYメガファンクションは、DQSポストアンブル・ロジックを提供します。ポストアンブル・クロックは、再同期化クロックから派生する、再同期化クロックの負エッジです。ALTMEMPHY メガファンクションは、再同期化クロックがデータ有効ウィンドウの中央にくるようにキャリブレーションします。これは、ポストアンブル・ロジックの制御に使用されるクロック、すなわちポストアンブル・クロックが再同期化クロックの負エッジであることを意味します。追加クロックは必要ありません。図 3-3 に、ポストアンブル・クロックと再同期化クロックの関係を示します。



図 3-3. ポストアンブル・クロックと再同期化クロックの関係注 (1)

図 3-3の注 :(1) resync_clk_2xをさらに遅延させて、I/Oエレメント（IOE）からコアの遷移時間を許容

ポスト・アンブル回路について詳しくは、「Stratix II デバイス・ハンドブック」の「外部メモリ・インタフェース」の章を参照してください。

クロックおよびリセット管理

クロッキングおよびリセット・ブロックは、クロック生成、リセット管理、クロックの位相シフト、およびクロックの配線に使用されるクロック・ネットワーク・タイプの制御を実行します。

キャリブレーション中の最適な再同期化クロック位相を判断し、システム電圧および温度（VT）変動を追跡する ALTMEMPHY メガファンクションの能力は、クロックが互いを基準にする位相シフトに依存します。

クロック管理回路は、以下のデバイス・リソースを使用して実装されます。

■ PLL■ PLLリコンフィギュレーション■ DLL

resync_clk_2x

postamble_clk

H1 H2 L2L1

dqs (90˚ shifted)

dq

Data input to resync reg's

ARST at postamble reg's

H1L1 H2L2

http://www.altera.co.jp/literature/hb/stx2/stx2_sii52003_j.pdf


仕様

PLL

ALTMEMPHY MegaWizard® Plug-In Managerは、ALTPLLメガファンクション・インスタンスを自動的に生成します。ALTPLLメガファンクションは、ALTMEMPHY メガファンクション内で使用される各種クロック周波数および関連する位相を生成します。

デバイス・ファミリはさまざまな PLL 機能を備えています。PHY の最小要件は、最高周波数クロックに 16 の位相があることです。PLL は、No Compensationモードを使用してジッタを低減します。

VCO 周波数範囲および使用可能な位相シフトについて詳しくは、「Stratix IIハンドブック」の「Stratix IIおよび Stratix II GXデバイスの PLL」の章を参照してください。





図 3-4に、Stratix II PLLを使用した ALTMEMPHYメガファンクションの各種ブロックのクロッキングを示します。

図 3-4. Stratix IIにおける ALTPLLクロックを使用した ALTMEMPHYブロックのクロッキング

Sequencer

core clock

phy_clk_1xC0

C1

Write data path(DQ & DMgeneration)

dq & dmC2write_clk_2x

resync_clk_2x Resynchronizationregisters

Mimic path

C3

C4

pll_ref_clk

C5measure_clk_2x

mem_clk_ext_2x Memoryclock generationfor dedicated outputs

mem_clk_2x

mem_clk_n_2x

Address/command

ac_clk_2x

seq_clk

Memory clockgenerationusing DDIOs

mem_clk_2x

mem_clk_n_2x

DQS strobegeneration

dqs

Ripple divide by two

scan_clk


仕様

表 3–1に、Stratix IIの PLLクロック出力を示します。

表 3–1. Stratix IIの PLLクロック出力（１ /２）

クロック名 (1)ポストスケール・カウンタ

位相（度）

ハーフ・レート /フル・レート

クロック・ネットワーク・タイプ

説明

phy_clk_1x C0 0° ハーフ・レートグローバルまたは

リージョナル

これはALTMEMPHYメガファンクションのユーザ・インタフェースで使用可能な唯一のクロックです。

mem_clk_2x C1 0° フル・レートグローバルまたは

リージョナル

このクロックは、DQS を駆動するため、およびメモリ・デバイスの基準クロックとして使用されます。

write_clk_2x C2 -90° フル・レートグローバルまたは

リージョナル

このクロックは、DQS ストローブ（または同等信号）の前にダブル・データ・レート入力 /出力（DDIO）ピンからデータをクロックするのに使用されます。その結果、このクロックの位相は mem_clk_2xの位相よりも 90°進みます。

mem_clk_ext_2x C3 > 0° フル・レート専用このクロックは、メモリ・クロック生成に専用出力ピンを使用する場合にのみ使用されます。

resync_clk_2x C4 キャリブレーション済み

フル・レートリージョナルこのクロックは、キャプチャ・レジスタの後で再同期化レジスタをクロックするのに使用されます。このクロックの位相は、DQSでクロックされるすべての DDIO グループにおいて、データ有効ウィンドウの中央に調整されます。



ALTPLL_RECONFIG

ALTMEMPHY MegaWizard Plug-In Manager は、生成された ALTPLLメガファンクション・インスタンスに一致する ALTPLL_RECONFIGインスタンスを自動的に生成します。ALTPLL_RECONFIG は、再同期化クロック位相および測定クロック位相を変更するのに使用されます。

DLL

Cyclone IIIデバイス・ファミリを除いて、DLLインスタンスは生成された ALTMEMPHYバリエーションに含まれます（Cyclone III FPGAにはDLL は含まれません）。DQS を使用して DQ リード・データをキャプチャするときは、DLLにより DQSストローブが DQデータの中央に揃えられます。

measure_clk_2x C5 キャリブレーション済み

フル・レートリージョナル (2) このクロックは VT のトラッキングに使用されます。このフリー・ランニング・クロックは、内部クロックと模擬パスを通じてフィードバックされるクロック間の相対位相シフトを測定するのに使用されます。この結果、ALTMEMPHYメガファンクションは、FPGAへのVT変動を追跡して補正することができます。

ac_clk_2x — 0°、90°、180°、270°

フル・レートグローバルまたはリージョナル

ac_clk_2x クロックは、mem_clk_2x（0° または180° の位相シフトを選択する場合）またはwrite_clk_2x（90°または 270° の位相シフトを選択する場合）から派生します。

表 3–1の注 :(1) _1xクロックの周波数はメモリ・クロック周波数の半分、_2xクロックは、メモリ・クロック周波数を表します。(2) このクロックは、resync_clk_2xクロックと同じクロック・ネットワーク・クロックでなければなりません。

表 3–1. Stratix IIの PLLクロック出力（２ /２）


位相（度）



説明


仕様

詳細については、ターゲット・デバイス・ファミリのデバイス・ハンドブックの「外部メモリ・インタフェース」の章を参照してください。

リセット管理

リセット管理ブロックは、以下を実行します。

■ ALTMEMPHY メガファンクションのデータパスおよび機能モジュールに、適切なタイミングでリセットを供給

■ 各種クロック・ドメインに必要なリセット・シーケンスを実行■ PLLおよび PLLリコンフィギュレーション機能のリセット管理を実行■ 回路固有のリセット・シーケンスの管理

各リセットは、適切なクロック・ドメインの非同期アサートおよび同期ディアサートです。リセット管理デザインは、標準的な 2つのレジスタ・シンクロナイザを使用してメタステーブル状態を回避します。




図3-

5に、

Stra

tix

IIデバイスの

ALT

ME

MP

HYリセット管理ブロックを示します。

図3-

5. S

trat

ix IIデバイス用の

ALT

MEM

PHYリセット管理ブロック

PLL

QQS

ET

CLR

D

QQS

ET

CLR

D

QQS

ET

CLR

D

QQS

ET

CLR

D

QQS

ET

CLR

D

PLL

reco

nfig

QQS

ET

CLR

D

soft_

rese

t_n

glob

al_re

set_

n

pll_

ref_

clk

phy_

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ut

rese

t_re

ques

t_n

phy_

inte

rnal

_res

et_n

ares

et (a

ctive

HIG

H)

Flop

nam

e:

pll_r

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eset

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Flop

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et_a

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lk

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lock

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Flop

nam

e:

rese

t_m

aste

r_am

s

scan

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rese

t

Flop

nam

e:

glob

al_p

re_c

lear Res

et

pipe

s

PHY

rese

ts

pll_

rese

t

pll_l

ocke

d

If pll

_rec

onfig

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set_

en is

he

ld lo

w,th

e PL

L re

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ll not

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t dur

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soft

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t,wh

ich a

llows

HCI

I des

igns t

o ho

ld th

e PH

Y in

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e st

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cess

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e PL

L re

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The

refc

lk no

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PLL

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us n

o G

CLK

rout

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NB. S

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Opt

iona

l re

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requ

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This

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refc

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GCLK

reso

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PLL

perfo

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clk_d

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Uniqu

e re

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rote

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for c

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divide

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ction

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Flo

p na

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clk_

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rese

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s_n

Flop

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k_di

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pll_r

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rese

t_en

It is

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HIGH

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L re

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Soft_

rese

t_n in

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ed fo

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C bu

ilder

use,

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set lo

gic.

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pll_

reco

nfig

_res

et_n

glob

al_o

r_so

ft_re

set_

n


仕様

ライト・データパス

ライト・データパス・ロジックは、HDRメモリ・コントローラから DDRSDRAM ベースのメモリにデータを効率的に転送します。ライト・データパス・ロジックは、以下で構成されています。

■ DQおよび DQ出力イネーブル・ロジック■ DQSおよび DQS出力イネーブル・ロジック■ データ・マスク（DM）ロジック

概要

メモリ・コントローラ・インタフェースは、4nビット幅のデータ（t_mem_wdata[4n]）をハーフ・レート周波数で出力します。図 3-6は、HDRライト・データ（ctl_mem_wdata[4n]）がハーフ・レート・クロックphy_clk_1xでクロックされ、wdp_wdata_hおよびwdp_wdata_lで表される SDRに変換されることを示しています。

DQ IOEは、2 n SDRビットを n DDRビットに変換します。

図 3-6. Stratix IIライト・データパス

データ・マッピング

コントローラの 4nビット幅のライト・データは、メモリ・インタフェースで nビットに変換されます。図 3-7に、一例として 64ビットctl_mem_wdataを使用したctl_mem_wdataのmem_dqへのマッピングを示します。

Write DatapathStratix II IOE

wdp_wdata_l

phy_clk_1x

DQ

DQ

OE

DQ[n]

write_clk_2x

ctl_mem_wdata[4n]

write_clk_2x

DataMultiplexing

wdp_wdata_h



これは読み出しに必要なステップの逆です。詳細は、3–3 ページの「リード・データ・アラインメント」を参照してください。

図 3-7. ライト・データパスでのデータ・マッピング

アドレスおよびコマンド・データパス

アドレスおよびコマンド・データパスは、コントローラからアドレスおよびコマンド出力を取得してハーフ・レート・クロックからフル・レート・クロックに変換します。次の2つの種類のアドレッシングが可能です。

■ 1T—アドレスおよびコマンドの持続時間はシングル・メモリ・クロック・サイクル（mem_clk_2x、図 3-8）です。

D

H

C

G

B

F

A

E

mem_dq[15:8]

DDR Device 1

A B C D

mem_dqs[1]

E F G H

DDR Device 0

mem_dq[7:0]

mem_dqs[0]

ctl_mem_wdata[63:0]

Data captured by rising edge of DQS

Data captured by fallingedge of DQS


仕様

■ 2T—アドレスおよびコマンドの持続時間は 2メモリ・クロック・サイクルです。ハーフ・レート・コントローラの場合、ALTMEMPHYメガファンクションはバースト・サイズ 4 のみをサポートします。これは、ローカル・インタフェースのバースト・サイズは常に 1に設定されることを意味します。データのサイズは、ローカル・サイドで 4n ビット幅、メモリ・サイドで n ビット幅です。すべての4n ビットをダブル・データ・レートで転送するには、2メモリ・クロック・サイクルが必要です。これは、新しいアドレスおよびコマンドを 2クロック・サイクルごとにメモリに発行できることを意味します。

mem_clk_2x と他のクロックとの周波数関係については、3–7ページの「PLL」の表 3–1を参照してください。

図 3-8に、アクティブ Lowでメモリ・デバイスのコマンドをディセーブルする 1Tチップ・セレクト信号（mem_cs_n）を示します。チップ・セレクト信号が非アクティブのとき、すべてのコマンドがマスクされます。mem_cs_n信号はコマンド・コードの一部と見なされます。

図 3-8. Stratix IIのアドレスおよびコマンド・データパス

コマンド・インタフェースは、mem_ras_n、mem_cas_n、mem_we_n、mem_cs_n、mem_cke、および mem_odtの各信号で構成されています。

図 3-8の波形は、NOPコマンドと 5つの連続ライト・コマンドを示しています。

Command

ac_clk_2x

mem_addr

mem_ba

mem_cs_n

mem_ras_n

mem_cas_n

mem_we_n

mem_dq

1

2 4 4 4

NOP NOP

3 3 3

mem-dqs

PHY Command Outputs

1

NOP NOPPCH ACT WR

0000

00

0001 0000 0004 0008 000C 0010 0000



1. コマンドは、ac_clk_2x の立ち上がりエッジでアサートされます。ac_clk_2xは mem_clk_2x（0°）、write_clk_2x（270°）、またはこれらの 2つのクロックの（180°および 90°）位相シフトの反転したバリエーションから派生しています。これは、図 3-10～ 3-14に示すように、アドレスおよびコマンド・クロックの設定によって決まります。

（mem_cs_n 信号を除く）すべてのアドレスおよびコマンド信号は、2クロック・サイクルの間バス上にアサートされたままで、信号が確定するのに十分な時間が確保されます。

2. チップ・セレクト信号 mem_cs_n は、アドレス / コマンド・フェーズの 2番目のサイクル時にアサートされます。

3. チップ・セレクト信号を 1サイクルおきにアサートして、連続リードまたはライト・コマンドを発行することができます。

4. アドレスは、ac_clk_2xサイクル1つおきにインクリメントされます。

図 3-9 に示すように、メモリへのアドレスおよびコマンド出力は、PHY 設定ページのアドレスおよびコマンド・クロック（ac_clk_2x）の設定に応じて生成されます。アドレスおよびコマンド・クロックの位相は、メモリ・クロックに対するアドレスおよびコマンド信号のセットアップ時間およびホールド時間の要件を満たすように選択されます。


仕様

図 3-9. アドレス /コマンド・クロックに対する適切な位相の選択

図 3-10 ～ 3-13 に、各 ac_clk_2x 位相設定に対するコマンド信号のアサーションを示します。

ac_clk_2x クロックは、Arria GX、Stratix II/Stratix II GX、Cyclone III、および Hardcopy IIデバイスで write_clk_2xまたはmem_clk_2xクロックと共用されることに注意してください。



図 3-10. アドレスおよびコマンド・クロック（0°位相）注 (1)

図 3-10の注 :(1) 0°位相のアドレスおよびコマンド・クロックの場合、ac_clk_2x信号は mem_clk_2x信号とアラインメントさ

れます。


図 3-11の注 :(1) 90°位相のアドレスおよびコマンド・クロックの場合、ac_clk_2x信号は write_clk_2x信号の反転バージョン

です。

Command

ac_clk_2x

mem_cs_n

PHY Command Outputs

mem_clk_2x

write_clk_2x

cmd cmd cmd cmd cmd

Command

ac_clk_2x

mem_cs_n

PHY Command Outputs

mem_clk

write_clk_2x

cmd cmd cmd cmd


仕様


図 3-12の注 :(1) 180°位相のアドレスおよびコマンド・クロックの場合、ac_clk_2x信号は mem_clk_2x信号の反転バージョン

です。


図 3-13の注 :(1) 270°位相のアドレスおよびコマンド・クロックの場合、ac_clk_2x信号は write_clk_2x信号とアラインメン

トされます。

アドレスおよびコマンド信号に対する I/O ピンの選択方法については、「Stratix IIデバイス・ハンドブック」の「外部メモリ・インタフェース」の章または「Stratix II GXデバイス・ハンドブック」を参照してください。

フル・レート・サポート

以下の項では、フル・レート・サポートについて説明します。

Command

ac_clk_2x

mem_cs_n

PHY Command Outputs

mem_clk_2x

write_clk_2x

cmd cmd cmd cmd

ac_clk_2x

mem_cs_n

PHY Command Outputs

mem_clk_2x

write_clk_2

Command cmd cmd cmd cmd





フル・レート・データパスは、ハーフ・レート・データパスに類似していますが、フル・レート・データパスの機能はデータ・キャプチャと再同期化のみです。また、フル・レート・データパスはデータ入力と同じ幅（ハーフ・レートの幅と同じ）を持つ RAM で構成されていますが、RAMのデータ出力の幅はハーフ・レート PHYのデータ出力幅の半分です。RAMの機能は、再同期化クロック・ドメインからシステム・クロック・ドメインにリード・データを転送することです。


ポストアンブル保護はハーフ・レート・サポートと同じです（詳細については 3–1ページの「ハーフ・レート・サポート」を参照）。


クロックおよびリセット管理は、表 3–1 で定義される phy_clk_1x クロックがフル・レート・クロックで、mem_clk_2xから派生する点を除いて、ハーフ・レート・サポートに類似しています（詳細については 3–1ページの「ハーフ・レート・サポート」を参照）。

phy_clk_1xは、「1x」と表記されていますがフル・レートです。


ライト・データパスはハーフ・レート PHY に類似しています。I/O エレメント（IOE）ブロックは、ハーフ・レート PHYと同じです。フル・レート PHY は、ハーフ・レートからフル・レートへの変換ロジックとは無関係なため、フル・レート PHY のライト・データパスのレイテンシはハーフ・レート PHYより小さくなります。

レイテンシの値について詳しくは、A–1ページの「レイテンシの値」を参照してください。


仕様


アドレスおよびコマンド・データパスは、1Tアドレッシングに基づきます。フル・レート PHYの場合、ALTMEMPHYはメモリ・インタフェース上でバースト・サイズ 4のみサポートしますが、これはローカル・インタフェース上ではバースト・サイズ 2に相当します。図 3-14に示すように、メモリ・インタフェースでバースト・サイズは 4に固定されているため、ローカル・インタフェースで要求されるデータを読み出すか書き込むには、2 メモリ・クロック・サイクルが必要です。アドレスおよびコマンドは 1T なので、コントローラはすべてのリード・コマンドとライト・コマンドの間に NOPコマンドを挿入します。

図 3-14. Stratix IIフル・レート・アドレスおよびコマンド注 (1)

図 3-14の注 :(1) この図では、アドレス /コマンド信号を write_clk_2xまたは mem_clkを基準にして 270°の立ち上がりエッジ

でクロックします。

Command

ac_clk_2x

mem_cs_n

PHY Command Outputs

clk_to_ram

a_delayed

mem_dq

0000 0004 0000 0008 0000 000c 0000 0010

00000000 946... ab9... 35c... 4b3... 6a9... 967... d42f... 31e... b55... 62d... 77b... c4b... ee6... 597...

write_clk_2x

cmd cmd cmd cmd cmd cmd cmd cmd cmd cmd


HardCopy IIのサポート

HardCopy IIのサポート

HardCopy® IIストラクチャード ASICデバイスのサポートは、Stratix IIFPGA ファミリのサポートに類似しています。ただし、HardCopy II デバイス・ファミリに固有のデザイン検討事項もあります。

HardCopy IIストラクチャード ASICでの ALTMEMPHYメガファンクションの使用については、3–1 ページの「Stratix II、Stratix II GX、および Arria GXのサポート」、および「AN 463:Using the ALTMEMPHY Megafunction with HardCopy IIStructured ASICs」を参照してください。

図 3-15に、Enable external access to reconfigure PLL prior to calibrationオプションの設定ページを示します。

図 3-15. Enable External Access to Reconfigure PLLの設定

http://www.altera.co.jp/literature/an/AN463_j.pdf




仕様

Enable external access to configure PLL prior to calibrationオプションをイネーブルすると、ALTPLL_RECONFIG のポートがトップ・レベルに設定されます。キャリブレーションの前に PLLをリコンフィギュレーションし、必要に応じてリード側で再同期化クロックのキャリブレーションを開始する前に、メモリ・クロック（mem_clk_2x）の位相を調整する必要があります。リード側の再同期化クロックのキャリブレーションは、ライト側のメモリ・クロックの位相に依存します。

アルテラでは、HardCopy II デバイスに対してこのオプションをイネーブルすることを推奨しています。ALTDDIO をメモリ・クロックに使用すると、メモリ・クロックと DQS 信号の両方が十分にアラインメントされます。専用クロック出力をメモリ・クロックに使用すると、メモリ・クロックとDQS信号が適切にアラインメントされず、正の位相オフセットが必要になります。

Stratix IIIのサポート



Stratix III FPGAは、1.5サイクル・リード・レイテンシの QDRIISRAM デバイスおよび 2.5 サイクル・リード・レイテンシのQDRII+ SRAM デバイスをサポートしています。Stratix III は2.0 サイクル・リード・レイテンシの QDRII+ SRAM デバイスをサポートしていません。

Quartus® IIソフトウェア・バージョン 7.2には、ALTMEMPHYメガファンクションを使用するDDR3 SDRAMインタフェースに対するデザイン・プランニングおよびシミュレーション・サポートが含まれています。デバイス・コンフィギュレーションのサポートは、将来の Quartus IIソフトウェア・リリースに含まれます。


Stratix III のリード・データパス（図 3-16）は、次の 2 つのメイン・ブロックで構成されています。

■ データのキャプチャ、再同期化、および逆多重化■ リード・データパス・ロジック（リード・データパス）



図 3-16. Stratix IIIにおけるデータのキャプチャおよびリード・データのマッピング

データのキャプチャ、再同期化、および逆多重化

Stratix IIIデバイスでは、IOEのスマート・インタフェース・モジュールは以下のタスクを実行します。

■ データのキャプチャ■ キャプチャしたデータの DQSドメインから再同期化クロック（resync_clk_2x）ドメインへの再同期化

■ 再同期化されたデータのハーフ・データ・レート（HDR）データへの変換。これは、再同期化されたデータを、再同期化クロックのハーフ・レートで駆動される IOE内の HDR変換ブロックに供給することによって実行されます。

IOE レジスタについて詳しくは、「Stratix III デバイス・ハンドブック」の「Stratix IIIデバイスの外部メモリ・インタフェース」の章を参照してください。

データの再同期化およびリード・データのマッピング

リード・データパス・ブロックは、以下の 2つのタスクを実行します。

1. デュアル・ポート RAM を使用して、キャプチャしたリード・データ（rdata[n]_1x）をハーフ・レート再同期化クロック（resync_clk_1x）ドメインからハーフ・レート・システム・クロック（phy_clk_1x）ドメインに転送。FIFOからの再同期化されたデータは、ram_data_1xと表記されます。

FIFO

Read DatapathData Capture, Resynchronization,and Data Demultiplexing

mem_dq

rdata3_1x

seq_dq_dm_add_delay

IOE

mem_dqs

mem_dqs_n

rdata2_1x

rdata1_1x

rdata0_1x

resync_clk_1x

resync_clk_2x

4n bitswr_data

wr_clk

rd_data

rd_clk

ctl_mem_rdata[4n]

ram_rdata_1x[4n]

phy_clk_1x

Data MappingLogic

http://www.altera.co.jp/literature/hb/stx3/stx3_siii51008_j.pdf


仕様

2. 再同期化されたデータ（ram_rdata_1x）を ctl_mem_rdataにリオーダします。

DDR/DDR2 SDRAM とは異なり、QDRII+/QDRII SRAM のデータ・バスは単方向です。QDRII+および QDRII SRAMを実装するためのリード・データ・バスは mem_dq、ライト・データ・バスは mem_dです。


Stratix III デバイスは専用ポストアンブル・レジスタを搭載しています。このレジスタは、リード動作の終了時に DQ入力レジスタをクロックするために使用される、シフトされた DQS 信号をゲートするために制御できます。これによって、リード・ポストアンブル時間の終了時に DQS入力信号上にあるグリッチでポストアンブル・グリッチが発生して、不正なデータがキャプチャされないようにしています。

ポストアンブル保護回路について詳しくは、「Stratix III デバイス・ハンドブック」の「Stratix IIIデバイスの外部メモリ・インタフェース」の章を参照してください。

QDRII+/QDRII SRAMでは、メモリからのデータはフリー・ランニング・リード（cq）クロックでキャプチャされるため、ポストアンブル保護回路は必要ありません。


クロッキングおよびリセット・ブロックは、クロック生成、リセット管理、クロックの位相シフト、およびクロックの配線に使用されるクロック・ネットワーク・タイプの制御を実行します。

キャリブレーション中の最適な位相を判断し、電圧および温度変動を追跡する ALTMEMPHYメガファンクションの能力は、クロックが互いを基準にする位相シフトに依存します。いくつかのクロックはALTMEMPHY メガファンクションの動作中に位相シフトする必要があることに注意してください。

クロック管理回路は、以下を使用して実装されます。

■ PLL■ DLL




PLL

ALTMEMPHY MegaWizard Plug-In Manager は、ALTPLL メガファンクション・インスタンスを自動的に生成します。ALTPLLメガファンクションは、ALTMEMPHY メガファンクション内で使用される各種クロック周波数および関連する位相を生成します。

デバイス・ファミリはさまざまな PLL 機能を備えています。PHY の最小要件は、最高周波数クロックに 16 の位相があることです。PLL は、No Compensationモードを使用してジッタを低減します。

VCO 周波数範囲および使用可能な位相シフトについて詳しくは、「Stratix III デバイス・ハンドブック」の「Stratix III デバイスのクロック・ネットワークおよび PLL」の章を参照してください。

図 3-17に、Stratix III PLLを使用した ALTMEMPHYメガファンクションの各種ブロックのクロッキングを示します。

図 3-17. Stratix III PLL出力

図 3-17の注 :(1) C2出力タップは、専用メモリ・クロック出力を生成するためにのみ必要です。

Sequencerphy_clk_1x


dqs

mem_clk_2x


mem_clk_n_2x

C0

C1

Write data path(DQ & DMgeneration)

mem_dq & mem_dm

C2

write_clk_2x

resync_clk_2x

ac_clk_1x

Resynchronizationregisters

Mimic path

ac_clk_2xAddress/command

C3

C4

pll_ref_clk

mem_clk_1x (1)

C5measure_clk_1x

C6

phy_clk_1x

seq_clk


scan_clk




仕様

表 3–2に、Stratix IIIデバイスの PLL出力およびその用途を示します。

表 3–2. Stratix III PLL出力（１ /２）


位相（度）

ハーフ・レート /

フル・レート


説明

phy_clk_1x C0 0° ハーフ・レート

グローバルまたはリージョナル

これはALTMEMPHYメガファンクションのユーザ・インタフェースで使用可能な唯一のクロックです。

mem_clk_2x C1 0° フル・レートリージョナル DQS 生成ブロックのクロック駆動に使用されます。また、DLL の基準クロックとしても使用されます。

mem_clk_1x C2 — フル・レート — 専用クロック出力ピンからメモリ・クロックを生成する場合にのみ使用されます。

write_clk_2x C3 -90° フル・レートリージョナルこのクロックは、DQS ストローブの前にDDIOピンから出力されるデータをクロック駆動するのに使用されます。その結果、このクロックの位相はmem_clk の位相よりも90°進みます。

resync_clk_2x C4 0° フル・レートリージョナルこのクロックは、DDIOピンからデータを読み出すのに使用されます。このクロックの位相は、DQS-クロックで駆動されるすべてのDDIOグループにおいて、データ有効ウィンドウの中央に調整されます。



Stratix IIIデバイスの場合、PLLのリコンフィギュレーションはPLLの位相シフト入力を使用して行われます。PLLリコンフィグレーション・メガファンクションは必要ありません。

DLL

Stratix IIIデバイスの DLLは、Stratix IIデバイスと同じ方法でインスタンス化されます。

詳細については、「Stratix IIIデバイス・ハンドブック」の「Stratix IIIデバイスの外部メモリ・インタフェース」の章を参照してください。

リセット管理

Stratix III デバイスのリセット管理ブロックは、Stratix II デバイスのリセット管理ブロックに類似していますが、PLLリコンフィギュレーション・ロジックが簡略化されています。3–11ページの「リセット管理」を参照してください。

measure_clk_1x C5 0° フル・レートリージョナル (2) このクロックは VT のトラッキングに使用されます。このフリー・ランニング・クロックは、内部クロックと模擬パスを通じてフィードバックされるクロック間の相対位相シフトを測定するのに使用されます。この結果、FPGAへのVT効果を追跡して補正することができます。

ac_clk_1x C6 タイミング解析を使用して決定

ハーフ・レート

リージョナルアドレスおよびコマンド・クロック

表 3–2の注 :(1) _1xはメモリ・クロック周波数の半分、_2xはメモリ・クロック周波数を表します。(2) このクロックは、resync_clk_2xクロックと同じクロック・ネットワーク・クロックでなければなりません。

表 3–2. Stratix III PLL出力（２ /２）


位相（度）

ハーフ・レート /

フル・レート


説明



Altera Corporation 3–292007年 12月 Preliminary ALTMEMPHYメガファンクション・ユーザガイ


図3-

18に、S

trat

ixII

Iデバイスおよび

Cyc

lone

IIIデバイスの

ALT

MEM

PHYリセット管理ブロックを示し

ます。

図3-

18. S

trat

ix II

Iデバイスおよび

Cyc

lone

IIIデバイスの

ALT

MEM

PHYリセット管理ブロック

PLL

QQS

ET

CLR

D

QQS

ET

CLR

D

QQS

ET

CLR

D

QQS

ET

CLR

D

QQS

ET

CLR

D

QQS

ET

CLR

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soft_

rese

t_n

glob

al_re

set_

n

pll_

ref_

clk

phy_

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ut

rese

t_re

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t_n

phy_

inte

rnal

_res

et_n

are

set

(act

ive H

IGH)

Flop

nam

e:

pll_r

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fig_r

eset

_am

s_n Fl

op n

ame:

pll_

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_res

et_a

ms_

n_r

refc

lk

c0

lock

ed

Flop

nam

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s

Flop

nam

e:

glob

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re_c

lear Re

set

pipe

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PHY

rese

ts

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rese

t

pll_l

ocke

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Inte

rnal

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t sig

nal

signa

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PLL

clock

-dom

ain

cros

sing

regi

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s

The

refcl

k now

goe

s dir

ectly

to th

e PL

L wi

th n

ofu

rther

fan-

out,

thus

no

GCL

Kro

utin

g re

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ce is

requ

ired.

NB. S

ynch

roni

zer f

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Optio

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This

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the

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glob

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set_

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メモリ・コントローラ・インタフェースは、4n ビット幅のデータ（ctl_mem_wdata ）を phy_clk_1x 周波数で出力します。ライト・データは、ハーフ・データ・レート（HDR）のシステム・クロックphy_clk_1x でクロックされ、図 3-19 において wdp_wdata3_1x、wdp_wdata2_1x、wdp_wdata1_1xおよびwdp_wdata0_1xで表記される 4 nビット幅の HDRにリオーダされます。

図 3-19に示すように、リオーダまたはリオーダおよび遅延された HDRデータは、ハーフ・レート・クロックおよびフル・レート・クロックを使用して、IOEエレメント内で DDRデータに変換されます。

図 3-19. Stratix IIIデバイスのライト・データパス

Stratix II ライト・データパスと Stratix III ライト・データパスの主な違いは、Stratix III デバイスのすべてのライト・データパス・レジスタはハーフ・レート・クロック phy_clk_1xでクロックされる点です。

Stratix III の I/O 構造について詳しくは、「Stratix III デバイス・ハンドブック」の「Stratix IIIデバイスの外部メモリ・インタフェース」の章を参照してください。

DataOrdering

mem_dq Stratix IIIIOE

write_clk_2x

phy_clk_1

seq_dq_dm_add_delay

ctl_mem_wdata[4n]

phy_clk_1x

wdp_wdata3_1x

wdp_wdata2_1xwdp_wdata1_1x

wdp_wdata0_1x



仕様


Stratix IIIデバイスのライト・データ・マッピングは、Stratix IIデバイスに対して定義されるマッピングと同じです。3–13 ページの「データ・マッピング」を参照してください。

DDR/DDR2 SDRAM とは異なり、QDRII+/QDRII SRAM のデータ・バスは単方向です。QDRII+および QDRII SRAMを実装するためのリード・データ・バスは mem_dq、ライト・データ・バスは mem_dです。


Stratix III デバイスでは、アドレスおよびコマンド・クロックは、メモリ・クロックのセットアップおよびホールド要件を満たすよう位相を調整可能な PLL専用出力クロック出力の 1つです。Stratix IIIのアドレス /コマンド・クロック ac_clk_1xはハーフ・レートです。コマンド /アドレス・ピンは、DDIO 出力回路を使用してクロックの立ち上がりエッジまたは立ち下がりエッジのいずれかでコマンドを起動します。チップ・セレクト（cs_n）ピンおよび odtは、1メモリ・クロック・サイクルの間のみイネーブルされ、ac_clk_1x 信号の立ち上がりエッジまたは立ち下がりエッジのいずれかで起動できます。他方、アドレスおよびその他のコマンド・ピンは 2 メモリ・クロック・サイクルの間イネーブルされ、ac_clk_1x 信号の立ち上がりエッジまたは立ち下がりエッジのいずれかで起動できます。


以下の項では、フル・レート・サポートについて説明します。

Stratix IIIでのALTMEMPHYのフル・レート動作は、DDR/DDR2SDRAM に対してのみサポートされます。Stratix III のALTMEMPHYは、DDR3 SDRAMおよびQDRII+/QDRII SRAMをハーフ・レート・モードでのみサポートします。


Stratix IIIのフル・レート・データパスは、再同期化 FIFOがフル・レート再同期化クロック・ドメイン（resync_clk_2x）からフル・レートPHYクロック・ドメインに変換する点を除いて、ハーフ・レート・データパスに類似しています。


Cyclone IIIのサポート


フル・レートのポストアンブル保護はハーフ・レート・サポートと同じです。詳細は、3–23ページの「ハーフ・レート・サポート」を参照してください。


クロックおよびリセット管理は、表 3–2 で定義される phy_clk_1x クロックがフル・レート・クロックで、mem_clk_2x から派生する点を除いて、ハーフ・レート・サポートに類似しています（詳細については3–23ページの「ハーフ・レート・サポート」を参照）。



ライト・データパスはハーフ・レート PHY に類似しています。I/O エレメント（IOE）ブロックは、ハーフ・レート PHYと同じです。フル・レート PHY は、ハーフ・レートからフル・レートへの変換ロジックが必要ないため、フル・レート PHY のライト・データパスのレイテンシはハーフ・レート PHYより小さくなります。

レイテンシの値について詳しくは、A–1ページの「レイテンシの値」を参照してください。


アドレスおよびコマンド・データパスは、Stratix IIIハーフ・レート・アドレスおよびコマンド・データパスと同じです。Stratix III ではアドレス /コマンド・クロック ac_clk_1xは常にハーフ・レートです。





図 3-20に、シングル DQピンの Cyclone® IIIリード・データパスを示します。この図は、各 DQピンに対して 4つのデータ・ビットが生成されるハーフ・レート・リード・パスを示しています。Stratix IIや Stratix IIIデバイスとは異なり、IOEには DDIOキャプチャ・レジスタがないため、データ・キャプチャはすべてコア・ロジックで実行されます。


仕様

図 3-20. Cyclone IIIのリード・データパス

キャプチャおよびパイプライン化

DDRおよび DDR2 SDRAMのリード・データは、Cyclone III FPGAコアのレジスタを使用してキャプチャされます。これらのキャプチャ・レジスタは、キャプチャ・クロック（resynch_clk_2x、図 3-20参照）でクロックされます。キャプチャしたリード・データは、DQ ピンごとに2つのデータ・ビットを生成します。1つはキャプチャ・クロックの立ち上がりエッジでキャプチャしたリード・データ用のデータ・ビット、もう1つはキャプチャ・クロックの立ち下がりエッジでキャプチャしたリード・データ用のデータ・ビットです。

リード・データをキャプチャした後、タイミングを満たすためにキャプチャ・レジスタとリード・データ FIFO 間のリード・データパスにレジスタを挿入する必要があります。これらのレジスタはパイプライン・レジスタと呼ばれ、キャプチャ・レジスタが使用するクロックと同じキャプチャ・クロック（resync_clk_2x）でクロックされます。

データの逆多重化

Cyclone IIIデバイスのデータ逆多重化は、Stratix IIデバイスの場合と同じ方法でインスタンス化されます。詳細は、3–2 ページの「データの逆多重化」を参照してください。

DQ

resync_clk_2x

FIFO

wr_data rd_data4-bits/DQ

phy_clk

read_data

Data Capture Data Pipeline Registers Data Demux & Alignment

D Q D Q

D Q D Q D Q




Cyclone IIIデバイスのデータ・アラインメントは、Stratix IIデバイスの場合と同じ方法でインスタンス化されます。詳細は、3–3ページの「データ・マッピング・ステップ」を参照してください。


DQデータの DQSモード・キャプチャはサポートされないため、Cyclone IIIデバイスを実装するのにポストアンブル保護回路は必要ありません。データ・キャプチャは、ALTPLLメガファンクションで生成されるクロック（resync_clk_2x）を使用して実行されます。


クロック管理回路は、ALTPLLメガファンクションを使用して実装されます。

PLL

ALTPLL メガファンクションは、ALTMEMPHY メガファンクション内でインスタンス化され、ALTMEMPHY メガファンクションおよびメモリ・コントローラで使用されるすべてのクロックを生成します。表 3–3に、ALTPLLメガファンクションで生成されるクロックを示します。

表 3–3. ALTPLLクロック（１ /２）

クロック名ポスト・スケール・カウンタ

位相（度）



説明

phy_clk_1x C0 0° ハーフ・レート

グローバルこれは、ALTMEMPHYメガファンクションのユーザ・インタフェースで使用可能な唯一のクロックで、コントローラで使用されます。

mem_clk_2x C1 0° フル・レートグローバルこのクロックは、DQS信号およびメモリ・クロックを生成するのに使用されます。


仕様

write_clk_2x C2 -90° フル・レートグローバルこのクロックは、メモリへの書き込みを実行するとき、データ（DQ）をクロックするのに使用されます。その結果、このクロックの位相は mem_clk_2xの位相よりも 90°進みます。

resynch_clk_2x C3 キャリブレーション済み

フル・レートグローバルこれは、キャプチャしたリード・データのキャプチャおよび再同期化に使用されるフル・レート・クロックです。キャプチャおよび再同期化クロックには、コントロール・シーケンサ・ブロックにより PLLリコンフィギュレーション・ロジックを通じて制御される可変位相があります。

measure_clk_2x C4 0° フル・レートグローバルこのクロックは VTのトラッキングに使用されます。このフリー・ランニング・クロックは、内部クロックと模擬パスを通じてフィードバックされるクロック間の相対位相シフトを測定するのに使用されます。この結果、FPGAへの VT効果を追跡して補正することができます。

ac_clk_2x — 0°, 90°, 180°, 270°

フル・レートグローバルこのクロックは mem_clk_2x（0°または 180°の位相シフトを選択する場合）またはwrite_clk_2x（90° または270°の位相シフトを選択する場合）から派生します。

表 3–3. ALTPLLクロック（２ /２）

クロック名ポスト・スケール・カウンタ

位相（度）



説明



図 3-21. Cyclone III ALTPLLクロック出力

リセット管理

Cyclone IIIデバイスのリセット管理は、Stratix IIデバイスの場合と同じ方法でインスタンス化されます。詳細は、3–11ページの「リセット管理」を参照してください。


Cyclone IIIデバイスのライト・データパスは、Stratix IIデバイスの場合と同じ方法でインスタンス化されます。詳細は、3–13 ページの「ライト・データパス」を参照してください。


Cyclone IIIデバイスのアドレスおよびコマンド・データパスは、Stratix IIデバイスに類似しています。詳細は、3–14ページの「アドレスおよびコマンド・データパス」を参照してください。

Sequencer

phy_clk_1x

phy_clk_1x


dqsmem_clk_2x


mem_clk_2x

mem_clk_n_2x

C0

C1

Write data path(DQ & DMgeneration) dq & dm

C2write_clk_2x

resync_clk_2x

measure_clk_2x

Capture/recaptureregisters

Mimic path

ac_clk_2x Address/command

C3

C4

pll_ref_clk

seq_clk


scan_clk


仕様



Cyclone IIIデバイスのフル・レート・リード・データパスは、データがハーフ・レート・クロックではなくフル・レート・クロックで FIFO から読み出される点を除いて、ハーフ・レート Cyclone IIIの実装に類似しています。Cyclone IIIサポートについて詳しくは、3–32ページの「ハーフ・レート・サポート」を参照してください。


ポストアンブル保護回路はありません。


Cyclone IIIデバイスのクロックおよびリセット管理は、表 3–3で定義される phy_clk_1xクロックがフル・レート・クロックで、mem_clk_2xから派生する点を除いて、Stratix IIデバイスのハーフ・レート・サポートに類似しています。



ライト・データパスはハーフ・レート PHY に類似しています。I/O エレメント（IOE）ブロックは、ハーフ・レート PHYと同じです。


アドレスおよびコマンド・データパスは、Stratix IIフル・レート・アドレスおよびコマンド・データパスに類似しています。

キャリブレーション

DDR/DDR2 SDRAM

パワーアップ時、ALTMEMPHY メガファンクションは DDR/DDR2SDRAM デバイスおよび外部メモリ・デバイスのプロセスのバラツキをキャリブレーションし、最大のタイミング・マージンを提供する再同期化クロック位相を確立します。これにより、リード・データパス遅延の多くの不確実性が除去され、プロセス、電圧、および温度（PVT）の全範囲において高周波動作が可能になります。



シーケンサは、ALTMEMPHYメガファンクションのエレメントであり、再同期化クロックおよびデータ・アラインメント設定をセットアップするためのパス遅延解析を実行するよう設計されています。

図 3-22は、ALTMEMPHYメガファンクションの動作シーケンスの各種ステージが、シーケンサで実行される一連のタスクに分割されることを示しています。Modelsim simulationを実行して、システムの最初のキャリブレーションの時間を知ることができます。

この項に記載されている情報は、FPGA デバイスの Stratix IIファミリにのみ適用されます。

図 3-22. キャリブレーション・シーケンスの各種ステージ

ステージ 1:外部メモリ・デバイスの初期化

外部メモリ・デバイスを初期化するプロセスで、メモリ・コントローラにより実行されます。

ステージ 2:トレーニング・データの書き込み

このステージでは、キャリブレーション・プロセスの前段階として特定のトレーニング・データ・パターンが外部メモリ・デバイスに書き込まれます。シーケンサは、トレーニング・パターンを外部メモリ・デバイスに書き込むメモリ・コントローラに対しコマンドを発行します。

トレーニング・パターンがメモリ・デバイスに書き込まれます。各データ・ピンに関連する 32ビットのトレーニング・データ（00111111_00000000_11111111_01010101）があります。トレーニング・データの目的は、リード・データがリード・パスから出力されるタイミングをキャリブレーションおよび識別するだけでなく、ISI（IntersymbolInterference）および /または同時スイッチング・ノイズ（SSN）による悪影響に対処することです。

Stage 1 Stage 2 Stage 3 Stage 4

External MemoryDevice Initialization(performed by thememory controller)

Write training data CalibrationFunctional use of the memory


仕様

ステージ 3:キャリブレーション

トレーニング・パターンの書き込みが完了すると、シーケンサは PLLクロックの各種位相シフト設定で外部メモリ・デバイスに書き込まれたトレーニング・パターンを読み出します。シーケンサは、これらの結果を使用してデータの有効アイを計算し、リード・データの再同期化クロックに最適な位相設定を選択して、アイの中央に配置します。

キャリブレーション中、逆多重化されたリード・データはパワーアップ後にメモリに書き込まれたトレーニング・パターンと比較されます。逆多重化されたリード・データがトレーニング・パターンと完全に一致する場合、比較ロジック・ブロックはコントロール・シーケンサに「pass」を通知します。逆多重化されたリード・データがトレーニング・パターンと完全に一致しない場合、比較ロジック・ブロックはコントロール・シーケンサに「fail」を通知します。

トレーニング・パターンの読み出しおよび比較動作が完了し、pass/failの結果が格納されると、コントロール・シーケンサは PLL リコンフィギュレーション・ロジックを使用して、キャプチャおよび再同期化クロック位相を 1VCO 位相ステップだけシフトします。PLL リコンフィギュレーションの完了後、コントロール・シーケンサは別のトレーニング・パターンの読み出しおよび比較動作を実行します。このシーケンスは、すべてのPLL VCO位相タップがテストされるまで継続されます。トレーニング・パターンの読み出し比較は、ロジックを最小化するためにピン単位で行われます。したがって、シングル・リード・データ・デマルチプレクス位相を使用した 64 ビットの DDR2 SDRAM インタフェースの場合、コントロール・シーケンサは、メモリ・インタフェース・ピンにすべての pass/fail結果が格納される前に、トレーニング・パターンの読み出しおよび比較を 64回実行します。

すべてのピンがテストされた後、シーケンサは再同期化クロック位相を1ステップだけインクリメントします。次に、新しい再同期化クロック位相に対して、上記のリード /パターン・マッチング手順を繰り返します。

さらに、リード・データ RAMからのリード・データ出力に対して 2つのデマルチプレクス位相があります。シーケンサは、再同期化クロックをハーフ・レート・コントローラの場合は 720°、フル・レート・コントローラの場合は 360°シフトします。これにより、正しいデマルチプレクス位相の提供が保証されます。

すべての pass/fail結果が格納されると、コントロール・シーケンサは、再同期化クロックがデータ有効ウィンドウの中央に配置されるように、最適な再同期化クロック位相を算出します。この最適位相が算出されたら、コントロール・シーケンサは PLL リコンフィギュレーション・ロジックを使用して、計算された最適位相に対して再同期化クロックの位



相をセットアップします。これでオート・キャリブレーションは完了です。これは user_mode_readyのアサーションで示されます。また、このクロック位相設定に対して正しいリード・レイテンシ値を使用し、read_data_valid信号をアサートして、local_rdataバスに有効なリード・データがあるタイミングを示します。

ステージ 4:メモリの機能的用途

これはメモリの通常のユーザ・モードです。このステージでは、メモリ・インタフェースはユーザ・インタフェースによって完全に制御されます。これは user_mode_ready信号のアサーションで示されます。メモリ・コントローラはシーケンサまたはユーザ・ロジックでドライブされます。

QDRII+/QDRII SRAM

QDRII+/QDRII SRAM デバイスのキャリブレーション・プロセスは、DDR/DDR2 SDRAM デバイスよりもはるかに単純です。キャリブレーション・プロセスには、リード・データをハーフ・レートでキャプチャするための再同期化クロックの正しい位相の選択が含まれます。図 3-23に、再同期化クロックの生成を示します。

図 3-23. 再同期化クロック

CQ

Input from Sequencer

D Q D Q

Scan Chain

1/2-90

D Q

Q

QQ

DQ

D Q

Q

D Q

Q

D Q

Q

D Q

Q

D Q

Q

D Q

Q

Half-Rate Data


仕様

QDRII SRAMから出力されるクロック CQは、90°遅延してから 2分周され、データ（DQ）をハーフ・レートでキャプチャするために使用されるハーフ・レート・クロックを生成します。図 3-23 に示すように、ハーフ・レート・データのキャプチャには、ハーフ・レート・クロックまたは反転ハーフ・レート・クロックが使用されます。

キャリブレーション・プロセス

パワーアップ時には、キャリブレーション・プロセスの前段階として特定のトレーニング・データ・パターンが外部メモリ・デバイスに書き込まれます。シーケンサは、トレーニング・パターンを外部メモリ・デバイスに書き込むメモリ・コントローラに対しコマンドを発行します。また、シーケンサはスキャン・チェインをロードします。この出力は÷ 2クロックの特定の位相を選択するのに使用されます。トレーニング・パターンがリード・バックされて、書き込まれたデータと比較されます。リード・データが正しい場合、キャリブレーション・プロセスは完了します。リード・データが正しくない場合、シーケンサは÷ 2クロックの位相反転を選択して、ハーフ・レート・データを読み出します。この位相を訂正し、データをキャプチャするための再同期化クロックの正しい位相として選択する必要があります。

VTトラッキング

DDR/DDR2 SDRAM

VTトラッキングは、キャリブレーション時に達成された再同期化クロックとデータ有効ウィンドウ間の関係を維持するために、電圧および温度変動を追跡するバックグラウンド・プロセスです。トラッキングとも呼ばれます。

概要

再同期化クロックとデータ有効ウィンドウの関係は、VT の変動による模擬パスの変動を測定し、同じ変動を再同期化クロックに適用することによって維持されます。

模擬パス

模擬パスは、往復遅延の要素のFPGA部分を模擬するのに使用されます。これによって、キャリブレーション・シーケンスは、ALTMEMPHY メガファンクションの動作を中断させずに、メモリのリードおよびライト・トランザクション時の VTの変化に起因する遅延変動を追跡できます。

図 3-24に、クロック出力からメモリ、FPGAのパッドまでの遅延、および入力 DQS パッドから FPGA コアのレジスタまでの遅延を模擬する模擬パスを示します。キャリブレーション・シーケンサは、トラッキング


VT トラッキング

動作中に測定クロックの位相を変化させることによって模擬パスの遅延を測定します。模擬パスで遅延が変化すると、往復遅延に対応する変化が生じ、それに応じて再同期化クロックの位相が調整されます。

模擬パスに関する仮定は、FPGA 外部の往復遅延パスにおける VT の変動は、MegaWizard Plug-In Manager に入力されるボード・スキューおよびメモリ・パラメータで考慮されるということです。書き込み方向の場合、メモリ・デバイスの VTの変動はタイミング解析で考慮されます。

図 3-24. 模擬パス

トラッキング・キャリブレーション

トラッキング・キャリブレーションは、データ・キャリブレーション位相の完了時に発生します。模擬パスは、最初のキャリブレーション時に測定クロック（measure_clkはターゲットの FPGAデバイスに応じてサフィックスが _1xまたは _2x）を使用してサンプリングされます。サンプリングされた値はシーケンサで格納されます。サンプル値が格納されると、シーケンサは PLLリコンフィギュレーション・ロジックを使用して測定クロックの位相を 1VCO位相タップだけシフトします。次にコントロール・シーケンサは、新しい模擬パスのクロック位相のサンプリングした値を格納します。このシーケンスは、すべての模擬パス・クロック位相のステップがスィープされるまで継続されます。コントロール・シーケンサは、すべての模擬パスのサンプル値を格納すると、模擬パス

padio

datain 1

ddiodatain 0

outclk

ALTPLL

mem_clk_2x

measure_clk

mimic_data_in

measure_clkalt_mem_phy_mimic

combout


仕様

波形の High 期間の中央に対応する位相を計算します。これがリファレンス模擬パスのサンプリング位相です。この最適なサンプリング位相は、VTトラッキング位相時に使用されます。

トラッキング

トラッキングは、ユーザからは見えない連続的プロセスで、VT の変動に対してほぼ最適な再同期化クロック位相を維持するのに使用されます。ユーザ・モードでは、コントロール・シーケンサはトラッキング・キャリブレーションの説明で定義されるように、周期的にトラッキングを実行します。コントロール・シーケンサは、トラッキング・キャリブレーション動作の終了時に最新の最適なトラッキング位相と基準サンプリング位相を比較します。サンプリング位相が一致しない場合、模擬パス遅延は電圧および温度変動に伴って変化しています。

シーケンサが模擬パスの基準サンプリング位相および最新サンプリング位相が一致しないことを検出すると、シーケンサは PLLリコンフィギュレーション・ロジックを使用して、再同期化クロックの位相を VCOタップだけ同じ方向に変化させます。これにより、トラッキング・プロセスは、電圧および温度が経時変化してもデータ・トラッキング・キャリブレーション中にほぼ最適なキャプチャ・クロック位相設定を維持することができます。

QDRII+/QDRII SRAM

QDRII SRAMメモリからのリード・ストローブは連続的であるため、VTトラッキングは必要ありません。これは、I/Oのすべてのレジスタからのリード RAMパスは、QDRII SRAMリード・ストローブから派生するクロックで駆動されることを意味します。

ALTMEMPHYと独自コントローラの統合

ALTMEMPHY メガファンクションをユーザ独自のコントローラと統合することができます。この項では、インタフェース要件および効率的なリードおよびライト・トランザクションのためのハンドシェイク・メカニズムについて説明します。

準備ステップ

ALTMEMPHY メガファンクションを生成するには、以下のステップを実行します。

1. 必要なパラメータを選択し、2–1ページの「使用法」での説明に従って ALTMEMPHYメガファンクションを生成します。



2. タイミングをコンパイルおよび検証します。このステップはオプションです。詳しくは、2–17ページの「Quartus IIソフトウェアでのコンパイル」および 2–22ページの「タイミングの解析」を参照してください。

3. トップ・レベル ALTMEMPHY デザインをユーザのコントローラと統合します。ユーザのコントローラとアルテラの ALTMEMPHYメガファンクションの統合について詳しくは、以下の項で説明しています。

概要

ALTMEMPHY メガファンクションでのオート・キャリブレーション・ロジックは、メモリ・コントローラのサービスに依存してキャリブレーション・ライトおよびリードを実行するため、最初のキャリブレーション・ステージにおいてコントローラのローカル・インタフェースを制御できなければなりません。これは、ALTMEMPHY メガファンクションに 4つのインタフェースがあり、それらすべてが適切に接続される必要があることを意味します。図 3-25に 4つのインタフェースを示します。

図 3-25. 4つの ALTMEMPHYメガファンクション・インタフェース

左から右に 4つの ALTMEMPHYインタフェースを示します。

1. ローカル・インタフェースとは、ユーザ・ロジックとメモリ・コントローラ間のインタフェースのことです。ユーザ・ロジックとコントローラ間の信号は、ALTMEMPHY メガファンクションを通過します。ローカル・インタフェースは、Avalonメモリ・マップド・スレーブ・インタフェースまたはネイティブ・インタフェースのいずれかです。このインタフェースのポート名には、すべて先頭にlocal_が付加されます（例 : local_init_done）。オート・キャ

User logic(or example driver)

Auto-calibration

MemoryController

Clock & resetmanagement

ALTMEMPHY

Addr &Cmd Path

Write path

Read path

Por

ts n

amed

loca

l_*

Por

ts n

amed

ctl_

*

Por

ts n

amed

ctl_

mem

_*

Por

ts n

amed

mem

_*External Memory


仕様

リブレーション・ロジックは、最初のキャリブレーション期間にこのインタフェースを制御し、メモリ・コントローラに対して必要なライトおよびリード要求を発行します。キャリブレーション・プロセスが完了すると、ユーザ・ロジックに制御が返され、通常の動作が実行されます。ALTMEMPHYメガファンクションのオート・キャリブレーション・ロジックは、最初のオート・キャリブレーションが完了した後は、それ以上メモリ・コントローラにアクセスする必要はありません。

2. ALTMEMPHY-コントローラ・ローカル・インタフェースは、ALTMEMPHY メガファンクションとコントローラ・ローカル・インタフェース間のインタフェースです。このインタフェースのポート名には、すべて先頭にctl_が付加されます（例: ctl_init_done）。このインタフェースは ALTMEMPHY メガファンションをコントローラのローカル・インタフェースに接続するもので、ローカル・インタフェースと同じタイプの Avalon メモリ・マップド・インタフェースまたはネイティブ・インタフェースのいずれかです。キャリブレーション・プロセスが完了すると、このインタフェースはストレート接続となり、メモリ・コントローラを完全に制御できます。

3. ALTMEMPHY-コントローラ・コマンド・インタフェースは、コントローラと ALTMEMPHY 間のインタフェースです。このインタフェースのポート名には、すべて先頭に ctl_mem_が付加され（例 :ctl_mem_rdata）、phy_clkでクロックされます。このインタフェースには、コントローラからメモリへのメモリ制御信号およびアドレス信号が含まれます。また、コントローラはこのインタフェースを通じて外部メモリにライト・データを送信し、外部メモリからリード・データを受信します。このインタフェースのすべての信号はphy_clkレートでクロックされ、ALTMEMPHYメガファンクションはこのクロックとメモリ・インタフェース・クロック間の変換を実行します。

4. 4番目のインタフェースは、ALTMEMPHYメガファンクションと外部メモリ・デバイス間にあり、メモリ・アドレス、コマンド、およびデータ・ピンで構成されます。これらはアルテラ FPGAの外部ピンに直接接続しなければなりません。

デザインの検討事項

ユーザ独自のコントローラをALTMEMPHYメガファンクションで実装するには、重要な検討事項がいくつかあります。

ローカル・インタフェース要件

オート・キャリブレーション・ロジックはコントローラを活用してキャリブレーションを実行するため、ユーザのコントローラには、以下の事項を考慮する必要があります。



「DDR SDRAM High-Performance User Guide」で定義されるように、コントローラは、最初のキャリブレーション・プロセス時に ALTMEMPHYメガファンクションで制御可能な 1つ以上の Avalonメモリ・マップド・スレーブ・インタフェースまたはネイティブ・インタフェースを搭載している必要があります。キャリブレーションが完了すると、それ以上ALTMEMPHY からこのインタフェースにアクセスする必要はありません。

アルテラの高性能コントローラを使用する場合、DDR SDRAM またはDDR2 SDRAMデバイスではメモリ・バースト長は 4に固定されています。ローカル・インタフェースに供給されるクロックの 2 倍の速度でメモリ・クロックが動作するハーフ・レート・コントローラの場合、これはローカル・インタフェースのデータ・バス幅はメモリ・データ・バスの 4 倍になることを意味します。フル・レート・コントローラの場合、メモリ・クロックはローカル・インタフェースに供給されるクロックと同じ速度で動作します。これはローカル・インタフェースのデータ・バス幅はメモリ・データ・バスの 2倍になることを意味します。また、ローカル・インタフェース上の各リードまたはライト要求がメモリ・インタフェース上の単独のメモリ・リードまたはライト・コマンドに適合し、コントローラのデザインが簡略化されます。

ALTMEMPHY は、8 のバースト・レングスをサポートしていません。

クロックおよびリセット

ALTMEMPHYメガファンクションは、PLLインスタンスを自動的に生成しますが、それでも基準クロック入力（pll_ref_clk）にMegaWizardPlug-In Manager で指定した周波数のクロックを供給する必要があります。また、非同期でディアサートできるアクティブ Lowのグローバル・リセット入力も供給されます。クロックおよびリセット管理ロジックは、これを ALTMEMPHYメガファンクション内の適切なクロック・ドメインに同期させます。ハーフ・レート・コントローラの場合はメモリ・クロック周波数の半分、フル・レート・コントローラの場合はメモリ・クロックと周波数が同じクロック出力（phy_clk）が供給され、ALTMEMPHY メガファンクションのすべての入力および出力がこのクロックに同期します。また、アクティブ Lowの同期リセット（reset_phy_clk_n）も供給されます。このreset_phy_clk_n信号はphy_clkクロック・ドメインに非同期でディアサートされ、そのクロック・ドメインの追加のユーザ・ロジックをリセットするために使用できます。



仕様

キャリブレーション・プロセス要件

オート・キャリブレーション・ロジックは、コントローラを使用してキャリブレーションを実行するため、パワーアップ時には以下のガイドラインに従う必要があります。グローバル・リセット（global_reset_n）が解放されると、クロック管理ロジックは PLLがロックし、続いてコントローラを含む残りのロジックへのリセットを解放するのを待ちます。PLLのロックされた出力は、PLL基準クロックの最初の約 10,000サイクルの間（この間に PLLのロックされた出力が安定します）PLL内でゲートされるため、この期間にアクティビティはありません。コントローラ（reset_phy_clk_n）へのリセットが解放されると、コントローラは通常のメモリ初期化シーケンスを開始します。これが完了すると、コントローラはctl_init_doneおよびctl_ready信号をアサートして、キャリブレーション・ライトおよびリードを受け入れ可能な状態であることを ALTMEMPHYメガファンクションに示します。次に、オート・キャリブレーション・ロジックは外部メモリへの一連のライトおよびリードを発行します。この期間に、メモリ・コントローラにアクセスしてはなりません。オート・キャリブレーション・ロジックがキャリブレーションを完了すると、ALTMEMPHYは local_init_doneおよび local_readyをアサートし、メモリ・コントローラを完全に制御できるようになります。

オート・キャリブレーション・ロジックは、リード・データパスをキャリブレーションするために、コントローラに対して 9つの連続リード要求ブロックを繰り返し要求します。コントローラは、システムに戻るリード・データが 9クロック・サイクルの連続データ・ストリームになるように、これら 9つのリード要求を発行できなければなりません。キャリブレーション・ロジックは、読み出しが連続しておらず中断されたストリームを処理できるかどうか、例えばコントローラが周期リフレッシュを発行しなければならないかどうかを検出することができます。オート・キャリブレーション・ロジックは、データが連続していなかったことを検出した場合、読み出しブロックを繰り返します。

リード・コマンドとリード・データ間のハンドシェイク・メカニズム

ハーフ・レート・コントローラ

コントローラは、リード・コマンドを発行するたびに１ phy_clk サイクル間アサートされ、ALTMEMPHYに送られる信号（ctl_doing_rd）を生成します。2つのリード・コマンドがある場合、信号 ctl_doing_rdは、2 phy_clk サイクルの間アサートされます。この信号は、キャプチャ・レジスタのイネーブルおよび ctl_mem_rdata_valid 信号の生成にも使用されます。この信号は、リード・コマンドが ALTMEMPHYメガファンクションに送られるのと同時に発行する必要があります。図 3-26を参照してください。



図 3-26. リード・コマンドおよびリード・データ（ハーフ・レート・コントローラ）

図 3-26の注 :(1) DDRコマンドとは、ALTMEMPHY入力のコマンド信号（ctl_mem_ras_n、 ctl_mem_cas_n、および ctl_mem_

we_n）で構成されるコマンドです。(2) DDRコマンドとは、メモリ・インタフェースに送られるコマンド信号（mem_ras_n、mem_cas_n および mem_

we_n）で構成されるコマンドです。

PHY Command Input ラベルの信号は、コントローラからALTMEMPHY メガファンクションに送られる信号です。PHYCommand Outputラベルの信号は、ALTMEMPHYメガファンクションから出力され、メモリ・デバイスに入力される信号です。

phy_clk

ctl_mem_addr_h

ctl_mem_cs_n

ctl_mem_odt_h

DDR Command (Note 1)

mem_clk

mem_addr

mem_odt

mem_dqs

mem_dq

ctl_mem_rdata

control_doing_rd

ctl_mem_rdata_valid


mem_cs_n

2818967... 503031e...

1 2 45

PHY Command Input

PHY Read Data Input

PHY Command Output

Memory Interface

PHY Read Data Output

2 34

NOP NOP NOP NOPRD RDPCH ACT NOP

0000 0004 0008 000C 0010 0000

PCH NOP NOP NOP NOP ACTPCHRDACT

0000 0000 000C 000000100004 00080002

23eaf1c823eaf1c8 46c9ff8d...8c8fe30...

0503db0...

0a06ab1...

140c4b3...140c4b38140c4b38


仕様

1. 以下に、コントローラで生成されるアドレスおよびコマンド信号の一部を示します。

■ ctl_mem_addr_h■ ctl_mem_cas_h■ ctl_mem_cs_n_h■ ctl_mem_ras_n_h■ ctl_mem_we_n_h■ ctl_mem_odt_h

図 3-26 に、No Operation（NOP）コマンドおよび連続する 5 つのリード・コマンドを示します。

2. コントローラは、開始アドレス 0 × 0 で増分値 4 の 5 つの連続する（0000、0004、0008、000c、0010）リード・コマンドを発行します。これは図 3-26 の最上部にある PHY Command Input ラベルの下に示されています。

3. ALTMEMPHYメガファンクションは、5～ 7メモリ・クロック（mem_clk）サイクル後に、メモリ・インタフェースでリード・コマンドを生成します。アドレスおよびコマンドは、メモリ・クロックの負エッジを使用して生成されます。これは図 3-26で、PHY CommandOutputラベルの下に示されています。

4. アドレスとコマンドは2T周期、チップ・セレクトは 1T周期（mem_clk）です。

5. メモリ・インタフェースのデータ（mem_dq）は、リード・レイテンシの 3メモリ・クロック・サイクル後に現れます。リード・レイテンシは CAS レイテンシと同じです。この例では、CAS レイテンシは 3です。

デフォルトにより、メモリからのリード・データはコントローラをバイパスしてユーザ・ロジックに直接送られます。コントローラが、キャプチャされた後ユーザ・インタフェースに送信される前にリード・データにアクセスする必要がある場合（例 :エラー検出および訂正を実行するために）、ALTMEMPHYからの ctl_mem_rdataおよび ctl_mem_rdata_valid 出力をコントローラに接続します。コントローラは、ctl_mem_rdataおよび ctl_mem_rdata_validの両方の信号を同じ量だけ遅延させる必要があります。コントローラからのリード・データおよび有効出力を ALTMEMPHYメガファンクションの ctl_rdataおよび ctl_rdata_valid 入力に接続すると、local_rdata およびlocal_rdata_valid信号に直接引き継がれます。



フル・レート・コントローラ

図 3-27に、フル・レート・コントローラのリード動作を示します。ハンドシェイク・メカニズムは、ハーフ・レート・コントローラのハンドシェイク・メカニズムに類似していますが、以下の相違点があります。

1. 1Tアドレッシング対 2Tアドレッシング

バースト・サイズはメモリ・インタフェース上で 4に固定されており、かつアドレスおよびコマンド・データパスは 1T アドレッシングに基づいているため、図 3-27に示すように、各リード・コマンドでメモリからデータを取り出すには、2 メモリ・クロック・サイクルが必要です。最初のメモリ・サイクルはリード・コマンド、2 番目のメモリ・サイクルは NOP コマンドです。このため、リード・コマンドとリード・コマンドの間に NOP コマンドが存在する形になります。

2. チップ・セレクト信号のアサーション

チップ・セレクト信号は、1Tアドレッシングのためにリード・コマンドと一緒にアサートされます。


仕様

図 3-27. リード・コマンドおよびリード・データ（フル・レート・コントローラ）

ライト・コマンドとライト・データの間のハンドシェイク・メカニズム

ハーフ・レート・コントローラ

コントローラは、ALTMEMPHYメガファンクションに信号（ctl_wdata_valid）を供給して、mem_dqおよび mem_dqs出力イネーブルをイネーブルするタイミングを通知します。コントローラはメモリ・コマンド信号（例 : mem_cas_nや mem_we_n）および ctl_doing_wr信号の相対的なタイミングを制御して、必要なメモリ・ライト・レイテンシを満たさなければなりません。したがって、この正確な関係が非常に重要です。ctl_wdata_valid信号は、ctl_doing_wrと同じ信号でドライブする必要があります。ctl_mem_dqs_burst信号は、不完全なライト・バーストを管理するのに使用され、フル・レート・バージョンの

phy_clk

ctl_mem_cs_n_h

ctl_mem_addr_h

ctl_mem_odt_h

Command_ctl

mem_clk

mem_addr

mem_odt

mem_dqs

mem_dq

ctl_mem_rdata

local_read_req

ctl_mem_rdata_valid

Command

mem_cs_n

PHY Command Input

PHY Read Data Input

PHY Command Output

Memory Interface

PHY Read Data Output

NOP RD NOP

control_doing_rd

count_wr

local_ready

RD NOP RD NOP RD NOP RD NOP

0000 0004 0000 0008 0000 000c 0000 0010 0000

0000

NOP RD NOP RD NOP RD NOP RD NOP

00040000 0000 0008 0000 000c 0000

NOP RD

0010 0000

e... 8... 000000 1... 4... 3... 7... 0... f... 0... 0... c... 0... 1... 3... 2... 7... e... 8...

00000... 0000 1... 0... 1... 1... 0... 1... 0... 0... 1... 0... 0... 1... 0... 1... 1... 0...

808bdae4ec55833a 473d 8



ALTMEMPHY メガファンクションにのみ必要です。これは、ハーフ・レート DDR/DDR2 SDRAM高性能コントローラは、不完全なバースト・トランザクションをサポートしないためです。

図 3-28. ライト・コマンドおよびライト・データ（ハーフ・レート・コントローラ）

図 3-28の注 :(1) DDRコマンドとは、ALTMEMPHY入力のコマンド信号（ctl_mem_ras_n、ctl_mem_cas_n、および ctl_mem_

we_n）で構成されるコマンドです。(2) DDR コマンドとは、メモリ・インタフェースのコマンド信号（mem_ras_n、mem_cas_n、および mem_we_n）

で構成されるコマンドです。

図 3-28は、ライト・トランザクション中に発生する動作の順序を示しています。書き込み動作を以下でステップごとに説明します。コントローラから ALTMEMPHYメガファンクションへのすべての入力は、phy_clkを使用して生成しなければなりません。


phy_clk

ctl_mem_addr_h

ctl_mem_cs_n_h

ctl_mem_odt_h

mem_addr

mem_cs_n

mem_odt

mem_dq

ctl_mem_wdata_valid

ctl_mem_wdata

0000 0003 0000 0004 0008 000C 0010 0000

mem_dqs[1]

PHY Command Input

PHY Write Data Input

PHY Command Output

PHY Write Data Output

12

33

46 7

DDR Command (Note 2) NOP PCH NOP ACT NOP WR ACT NOP

5 5

mem_clk

ACT ACTNOP NOPWR WR

0003 0000 0004 0008 000C 0010 0000 0004 0008

cdb042d1cc72ad13

877d84bf...

13a1563...

26e92ac...

4ccf5491...

9883a83fb8e6045a

2d1b4d7...

5a369af...


仕様

PHY コマンド入力ラベルの下の信号は、コントローラからALTMEMPHY メガファンクションに入力される信号であり、PHY コマンド出力ラベルの下の信号は、ALTMEMPHY メガファンクションから出力されてメモリ・デバイスに入力される信号です。

1. 以下に、コントローラで生成されるアドレスおよびコマンド信号の一部を示します。

■ ctl_mem_addr_h■ ctl_mem_cas_n_h■ ctl_mem_cs_n_h■ ctl_mem_ras_n_h■ ctl_mem_we_n_h■ ctl_mem_odt_h

波形（図 3-28）から分かるように、コマンドのシーケンスはPreCharge（PCH）、Active（ACT）、および No Operation（NOP）、および一連のライト・コマンドです。

2. コントローラは、開始アドレス 0 × で増分値 4 の 5 つの連続する（0000、0004、0008、000c、0010）ライト・コマンドを発行します。これは図 3-28 の最上部にある PHY Command Input ラベルの下に示されています。

3. コントローラはライト・コマンドの 2クロック・サイクル後に、以下の信号を生成します。control_doing_wr およびctl_mem_wdata_validを生成し、ctl_mem_wdataデータをこれら 2つの信号と一緒に供給する必要があります。図 3-28で PHYライト・データ入力ラベルの下を参照してください。

4. ALTMEMPHYメガファンクションは、5～ 7メモリ・クロック（mem_clk）サイクル後に、メモリ・インタフェースでライト・コマンドを生成します（書き込み遅延に対応するため）。アドレスおよびコマンドは、メモリ・クロックの負エッジを使用して生成されます。これは図 3-26で、PHY Command Outputラベルの下に示されています。

5. アドレスとコマンドは 2T周期、チップ・セレクトは 1T周期です。

6. メモリ・インタフェースのデータ（mem_dq）は、ライト・レイテンシの 2メモリ・クロック・サイクル後に現れます。ライト・レイテンシは、DDR2 SDRAM の場合にのみ CASレイテンシ -1と同じです（DDR SDRAMの場合は常に 1）。この例では、CASレイテンシは 3です。



7. DQS信号の生成は control_doing_wr信号で制御されます。DQS信号の生成は CASレイテンシ・パラメータにも依存しているため、これは非常に重要です。

図 3-28は、コントローラ・ステート・マシンがライト・トランザクションを実行するために ctl_mem_wdata_valid 信号をアサートすることを示しています。ライト・データ（ctl_mem_wdata）は、ctl_mem_wdtata_valid信号と ctl_mem_doing_wr信号がHighにアサートされるのと同時に利用できなければなりません。ctl_mem_wdata_valid信号は、5回データ転送を行うためには、5クロック・サイクル（phy_clk）または 10 クロック・サイクル（mem_clk）の間アサートされます。ライト・データは ctl_mem_wdata_valid が High にアサートされるときにのみ有効であり、書き込みが発生するまで wdataレジスタに保持されます。図 3-28では、ライト・データ・バス（ctl_mem_wdata）の幅は 64、各バースト転送の長さは 4です。mem_dqで示すように、64ビット幅のデータは、4つの 16ビット幅のデータとしてメモリに転送されます。DQSクロックは、ctl_mem_wdataを駆動するクロックの 2倍の周波数で動作し、DQデータは DQSの両方のエッジで転送されます。

フル・レート・コントローラ

図 3-29にフル・レート・コントローラの書き込み動作を示します。ハンドシェイク・メカニズムは、ハーフ・レート・コントローラに類似していますが、以下の相違点があります。

1. 1Tアドレッシング対 2Tアドレッシング

バースト・サイズはメモリ・インタフェース上で 4に固定されており、かつアドレスおよびコマンド・データパスは 1T アドレッシングに基づいているため、図 3-29に示すように、各ライト・コマンドでデータをメモリに書き込むには、2 メモリ・クロック・サイクルが必要です。最初のメモリ・サイクルはライト・コマンド、2 番目のメモリ・サイクルは NOP コマンドです。このため、ライト・コマンドとライト・コマンドの間に NOP コマンドが存在する形になります。

2. チップ・セレクト信号のアサーション

チップ・セレクト信号は 1T アドレッシングのために、ライト・コマンドと一緒にアサートされます。


仕様

3. フル・レートをサポートするために、ALTMEMPHYメガファンクションにはコントローラが ctl_mem_doing_wr に加えて供給する、追加のコントロール信号（ctl_mem_dqs_burst）があります。フル・レート・モードでは、PHYにより不完全なバーストをサポートするために、DQおよび DQS出力イネーブルを個別に制御できます。例えば、メモリ・バーストの長さが 4、ローカル・サイド・バーストの長さが 2の場合、長さ 1の書き込みを要求することができます。これをサポートするために、コントローラはユーザが要求したサイクル数の間（1クロック・サイクル、2ビート・データ）DQ出力をイネーブルしながら、DQS 出力をフル・メモリ・バースト長（2クロック・サイクル、4DQSエッジ）の間イネーブルできなければなりません。

ctl_mem_dqs_burst信号は、control_doing_wr信号がアサートされた 1サイクル後にアサートされます。



図 3-29. ライト・コマンドおよびライト・データ（フル・レート・コントローラ）

DDR SDRAMの場合、ライト・レイテンシは 1メモリ・クロック・サイクルに固定されていますが、DDR2 SDRAM の場合、この値はリードCASレイテンシによって変化します。コントローラはメモリ・クロックの半分のレートで動作するため、1 コントローラ・クロック・サイクルのレイテンシの変化は実際には 2 メモリ・クロック・サイクルです。ALTMEMPHY メガファンクションにより、追加の遅延メモリ・クロックをアドレスおよびコマンド・パスにダイナミックに挿入することによってこれを補正することができます。遅延の挿入は、ADDR_CMD_ADD_1Tパラメータおよびctl_add_1t_ac_lat信号によって制御されます。ADDR_CMD_ADD_1T が文字列 EXT_SELECT に設定されている場合、ctl_add_1t_ac_lat入力をアサートすることによって、追加レイテンシのサイクルをアドレスおよびコマンド出力にダイナミックに挿入する

phy_clk

ctl_mem_cs_n_h

ctl_mem_addr_h

ctl_mem_odt_h

Command_ctl

mem_clk

mem_addr

mem_odt

mem_dqs

mem_dq

ctl_mem_wdata_valid

Command

mem_cs_n

PHY Command Input

PHY Write Data Input

PHY Command Output

NOP WR NOP

local_write_req

ctl_mem_dqs_burst

WR NOP WR NOP WR NOP

0000 0008 0000 000c 0000 0010 0000

NOP WR NOP WR NOP WR NOP WR NOP

00040000 0000 0008 0000 000c 0000

NOP WR

0010 0000

000000 1... 4... 3... 7... 0... f... 0... 0... c... 0... 1... 3... 2... 7... e... 8... 000000

0000 0... 0... 1... 0... 1... 1... 0... 1... 1... 0... 1... 0... 0... 1... 0000

PHY Write Data Output

mem_dqs

ctl_mem_wdata

WR NOP

0004 0000

0000 0... 0... 0... 1... 1... 1... 0... 1... 0... 1... 0... 0... 000000

808bdae4ec55833a 8e7a

1... 0... 0...

473d 02f501f4 08f304f7 20eb10fb 8e7a40cb 808bdae4ec55833a

0... 0...


仕様

ことができます。これにより、アドレスおよびコマンド・レイテンシの実行時の制御が可能になります。ADDR_CMD_ADD_1T が文字列値「TRUE」に設定されている場合、追加レイテンシのクロック・サイクルが常に存在し、「FALSE」に設定されている場合、余分なレイテンシは追加されません。

ADDR_CMD_ADD_1Tパラメータは、ファイル <project_dir>\<variation_name>_alt_mem_phy<family>.v/.vhd で設定されます。 ctl_add_lt_ac_lat 信号は、<variation>_phy モジュールの入力ポートで、ALTMEMPHY メガファンクションをインスタンス化するときに、適切な値をドライブすることができます。

バッファなし DIMMまたはディスクリート・デバイスを使用する DDR2SDRAM インタフェースの場合、ADDR_CMD_ADD_1T の値は CAS レイテンシが奇数（CL3または CL5）の場合は TRUE、CASレイテンシが偶数（CL4）の場合 FALSEです。レジスタ付き DIMMの場合、表 3–4に示すように ADDR_CMD_ADD_1Tの値は CASレイテンシが奇数（CL3または CL5）の場合は FALSE、CAS レイテンシが偶数（CL4）の場合はTRUEです。

DDR SDRAMインタフェースの場合、ライト・レイテンシは 1サイクルに固定されています。表 3–4 に示す CAS レイテンシの設定を使用しなければなりません。

表 3–4に、CASレイテンシのさまざまな値および DIMM設定に対するADDR_CMD_ADD_1Tの設定を示します。

表 3–4. ADDR_CMS_ADD_1Tの設定

メモリおよび CL DIMMタイプ ADDR_CMD_ADD_1T

DDR2 SDRAM、CL3バッファなし TRUE

レジスタ付き FALSE

DDR2 SDRAM、CL4バッファなし FALSE

レジスタ付き TRUE

DDR2 SDRAM、CL5バッファなし TRUE

レジスタ付き FALSE

DDR SDRAMバッファなし FALSE

レジスタ付き TRUE



ODT信号のタイミングは、同じ方法で制御することができますが、アドレスおよびコマンド・レイテンシからは独立しています。ODT_ADD_1TパラメータがEXT_SELECTに設定されている場合、ctl_add_1t_odt_lat 入力をアサートすることによって、追加レイテンシのサイクルをODTコマンド出力にダイナミックに挿入することができます。これにより、ODT 信号のレイテンシの独立した実行時制御が可能になります。ODT_ADD_1T が TRUE に設定されている場合は、追加レイテンシのクロック・サイクルが常に存在します。ODT_ADD_1T が FALSE に設定されている場合は、余分なレイテンシは追加されません。


4. ポートおよびパラメータ

GUIパラメータ

表 4–1～ 4–3に、以下の GUIパラメータを示します。

■ すべてのメモリ・タイプに共通■ DDR/DDR2 SDRAM固有■ QDRII SRAM固有

表 4–1. すべてのメモリ・タイプに共通のパラメータ（１ /４）

パラメータ名タイプ有効範囲説明GUIパネル

PLL_REF_CLK_MHZ 整数 ALTPLL PLL 基準クロックの周波数（MHz）。

General Settings

FAMILY 文字列 Stratix II、Cyclone III、Stratix III、Stratix II GX

新しい PHYのターゲットFPGAファミリ。

General Settings

MEM_IF_CLK_MHZ ダブル 50–500 MHz メモリ・クロックの周波数（MHz）。

General Settings

LOCAL_IF_CLK_MHZ ダブル 25–500 MHz ローカル・インタフェース・クロックの周波数（MHz）。

General Settings

LOCAL_IF_DRATE 文字列 FULL、HALF データパスがフル・レートかハーフ・レートかを指定します。

General Settings

MEM_IF_MEMTYPE 文字列 DDR SDRAM、DDR2 SDRAM、QDRII SRAM、

RLDRAMII

これはほとんどの場合、他の多数のデフォルトをセットアップする GUI コントロールです。生成されるラッパー・ファイル用のデフォルトのピン名の設定に使用できます。

General Settings

SPEED_GRADE 整数 Stratix II/Stratix II GX: 3, 4, 5;HardCopy II: 4;

Arria GX: 6;Cyclone III: 6, 7, 8;

Stratix III: 2, 3, 4, 4L

選択されたデバイスのスピード・グレード。PLL設定をチェックする必要があります。

General Settings


GUIパラメータ

MEM_BL 整数 QDRII+/QDRII SRAM: 4;DDR/DDR2 SDRAMハーフ・レート : 4;

DDR/DDR2 SDRAMフル・レート : 2, 4;DDR3 SDRAM: 4, 8

メモリのバースト・レングス設定。

Memory Init

MEM_TCL 文字列 DDR2 SDRAM = 3.0, 4.0, 5.0, 6.0, 7.0;

DDR SDRAM = 2.0, 2.5, 3.0;QDRII+ SRAM: 2.5;QDRII SRAM: 1.5

メモリ CASレイテンシを設定します。

Memory Init

MEM_IF_CLK_PAIR_COUNT 整数 1–6 FPGA をメモリにドライブ・オフするための出力クロック・バス（差動ペアにおける）の幅を指定します。

Memory Settings

MEM_IF_CS_WIDTH 文字列 DDR3/DDR2/DDR SDRAM: 1, 2, 4, 8;

QDRII+/QDRII SRAM: 1, 2

メモリのチップ・セレクト数（深さ）。

Memory Settings

MEM_IF_DM_PINS_EN ブール数 TRUE、FALSE DMピンおよびDMロジックが必要な場合は、TRUEに設定します。

Memory Settings

MEM_IF_DQSN_EN ブール数 TRUE、FALSE DQSN ピンが必要な場合は TRUEに設定します。

Memory Settings

MEM_IF_DQ_PER_DQS 整数 DDR3/DDR2/DDR SDRAM: 4, 8;

QDRII+/QDRII SRAM: 8, 9, 18, 36

DQS 出力ピンあたりのDQまたは Dビット数。

Memory Settings

MEM_IF_DWIDTH 整数 4から MEM_IF_DQ_PER_DQSの

増分値で 288まで

外部メモリのリードおよびライト・データ・バス幅。

Memory Settings

MEM_IF_PRESET 文字列メモリ・エディタからメモリ・エディタのプリセット名。メモリ・エディタ・ウィンドウでの新しいプリセット・セットの選択、編集、削除、および追加を行うことができます。

Memory Settings

MEM_IF_ROWADDR_WIDTH 整数 DDR3/DDR2/DDR SDRAM:8、10、12、13など

QDRII+/QDRII SRAM: 15–23

アドレス・ビット数。 Memory Settings

表 4–1. すべてのメモリ・タイプに共通のパラメータ（２ /４）



ポートおよびパラメータ

AC_CLK_SELECT 文字列 0、90、180、270 dedicated アドレスおよびコマンド信号の起動に使用するクロックを選択するために使用されます。

PHY Settings

AC_PHASE 整数 0–359 ac_clk_select がdedicatedに設定されている場合、これによってPLL がアドレスおよびコマンド・クロックの生成に使用する位相シフトが設定されます。その他の場合は、選択されたac_clk_select値に対応する位相値が GUI に表示されます。

PHY Settings

DLL_EXTERNAL ブール数 TRUE、FALSE TRUE の場合、DLL インスタンスは PHYの外部に存在し、必要なすべての信号が PHY 入力からインポートされます。FALSEの場合、DLLインスタンスは PHYの内部に存在し、どの DLL信号もエクスポートされません。

PHY Settings

BOARD_SKEW_PS 整数 0–200 タイミング関係のある信号間のワースト・ケースのボード遅延スキュー（ps）。タイミング関係の例には以下のものがあります。DQ vs. DQSおよびアドレス / コマンド /DQS vs.mem_clk/mem_clk_n。

PHY Settings

DEDICATED_MEMORY_CLK_EN

ブール数 FALSE TRUEの場合、メモリ・クロックは専用の PLL 出力を使用します。FALSE の場合、メモリ・クロックはDDIO出力を使用します。

PHY Settings

表 4–1. すべてのメモリ・タイプに共通のパラメータ（３ /４）



GUIパラメータ

FAST_SIMULATION_EN ブール数 TRUE、FALSE 1本のDQピンだけを使用してキャリブレートすることができます。これにより、キャリブレーション・シーケンスのシミュレーションを高速化することができます。

PHY Settings

DLL_EXTERNAL ブール数 TRUE、FALSE TRUE の場合、DLL はPHYの内部でインスタンス化されず、外部で接続する必要があります。次に、dqs_delay_ctrl_import および dll_reference_clk信号をDLLインスタンスに接続しなければなりません。

PHY Settings

PLL_RECONFIG_PORTS_EN ブール数 TRUE、FALSE TRUEの場合、PLLリコンフィギュレーション・ブロックのマルチプレクサを pll_reconfig_enable入力に応じて切り替えます。

PHY Settings

表 4–2. DDR/DDR2 SDRAM固有のパラメータ（１ /３）


ENABLE_ECC ブール数 TRUE、FALSE ECC機能をイネーブルします。 Local Interface

LOCAL_IF_TYPE_AVALON 文字列 TRUE、FALSE インタフェースが Avalon かどうかを指定するブール・フラグ。

Local Interface

LOCAL_IF_BURST_LENGTH 整数 1、2、4 Avalon インタフェースのバースト・レングス。

Memory Init

MEM_BTYPE 文字列 SequentialまたはInterleaved

メモリのメモリ・バースト・オーダを設定します。

Memory Init

MEM_DLL_EN 文字列 Yesまたは No メモリ・デバイスの DLL をイネーブルします。

Memory Init

MEM_DRV_STR 文字列 NormalまたはReduced

メモリのドライブ強度を設定します。

Memory Init

表 4–1. すべてのメモリ・タイプに共通のパラメータ（４ /４）




MEM_ODT 文字列 Disabled、50、75、150

メモリの ODT値を設定します。 Memory Init

MEM_IF_COLADDR_WIDTH 整数 8–13 カラム・アドレス・ビット数。 Memory Settings

MEM_IF_PCHADDR_BIT 整数 8または 10 アドレス・バスのどのビットをプリチャージ・アドレス・ビットとして使用するか。

Memory Settings

MEM_IF_BANKADDR_WIDTH 整数 2, 3 バンク・アドレス・ビット数。 Memory Settings

MEM_IF_CS_PER_DIMM 整数 1, 2 各DIMMのチップ・セレクト数。 Memory Settings

MEM_IF_TINIT_US ダブルメモリ・デバイス・データシートを

参照

メモリ初期化時間（µs）。 Memory Timing

MEM_IF_TMRD_NS ダブルメモリ・デバイス・データシートを

参照

メモリ・モード・レジスタのロード周期（ns）。

Memory Timing

MEM_IF_TRAS_NS ダブルメモリ・デバイス・データシートを

参照

メモリRAS-to-RAS間遅延（ns）。 Memory Timing

MEM_IF_TRCD_NS ダブルメモリ・デバイス・データシートを

参照

メモリ RAS-CAS間遅延（ns）。 Memory Timing

MEM_IF_TREFI_US ダブルメモリ・デバイス・データシートを

参照

メモリ・リフレッシュ間隔（µs）。 Memory Timing

MEM_IF_TRFC_NS ダブルメモリ・デバイス・データシートを

参照

メモリ・リフレッシュ周期（µs）。 Memory Timing

MEM_TAC_PS 整数 400–600 CK/CK#からのDQ出力アクセス時間（ps）。

Memory Timing

USER_REFRESH_EN ブール数 TRUE、FALSE リフレッシュ時のユーザによるコントロールを可能にします。

Local Interface

MEM_TDHA_PS 整数 200–500 DQSを基準にした、DQおよびDM入力のホールド時間（ps）。

Memory Timing

MEM_TDQSCK_PS 整数 300–600 CK/CK# からの DQS 出力アクセス時間（ps）。

Memory Timing

表 4–2. DDR/DDR2 SDRAM固有のパラメータ（２ /３）



GUIパラメータ

MEM_TDQSQ_PS 整数 200–400 DQS-DQスキュー、DQSから最後の DQ 有効まで、グループごと、アクセスごと（ps）。

Memory Timing

MEM_TDQSS_CK ダブル 0.25 ポジティブ DQS ラッチング・エッジから関連するクロック・エッジまで（tCK）。

Memory Timing

MEM_TDSA_PS 整数 200–500 DQS を基準にした DQ およびDM 入力のセットアップ時間（ps）。

Memory Timing

MEM_TDSH_CK ダブル 0.2 DQS 立ち下がりエッジから CK立ち上がりまでのホールド時間（tCK）。

Memory Timing

MEM_TDSS_CK ダブル 0.2 DQS 立ち下がりエッジから CK立ち上がりまでのセットアップ時間（tCK）。

Memory Timing

MEM_TIHA_PS 整数 300–700 アドレスおよびコントロール入力のホールド時間 (ps)。

Memory Timing

MEM_TISA_PS 整数 300–700 アドレスおよびコントロール入力のセットアップ時間 (ps)。

Memory Timing

MEM_TQHS_PS 整数 300–500 DQ ホールド・スキュー係数（ps）。

Memory Timing

MEM_IF_TRP_NS ダブルメモリ・デバイス・データシートを参

照

メモリ・ロウのプリチャージ周期（ns）。

Memory Timing

MEM_IF_TWR_NS ダブルメモリ・デバイス・データシートを

参照

メモリ・ライト・リカバリ時間（ns）。

Memory Timing

MEM_IF_TWR_CK 整数メモリ・デバイス・データシートを

参照

メモリ・ライト・リカバリ時間（tCK）。

Memory Timing

MEM_IF_TWTR_CK 整数メモリ・デバイス・データシートを

参照

メモリ・ライトからリード周期（tCK）。

Memory Timing

表 4–2. DDR/DDR2 SDRAM固有のパラメータ（３ /３）




表 4–3. DDR3 SDRAM固有のパラメータ


MEM_TQH_CK 実数 0.1–0.6 DQ 出力ホールド時間（tQH）。

Memory Timing

MEM_BL 文字列 4、8、オンザフライ Memory burst length Memory Init

MEM_BTYPE 文字列 — — Memory Init

MEM_DLL_PCH 文字列 Fast exit、Slow exit DLL プリチャージのパワーダウン。

Memory Init

MEM_DLL_EN 文字列 — — Memory Init

MEM_RTT_NOM 文字列 ODT Disabled、RZQ/4、RZQ/2、RZQ/6

ODT Rtt公称値。 Memory Init

MEM_RTT_WR 文字列 Dynamic ODT off、RZQ/4、RZQ/2 Dynamic ODT（Rtt_WR）値。

Memory Init

MEM_DRV_IMPEDANCE 文字列 RZQ/6（予約）、RZQ/7 出力ドライバ・インピーダンス。

Memory Init

MEM_TCL 文字列 5.0、6.0、7.0、8.0、9.0、10.0 Memory CAS latency setting

Memory Init

MEM_ATCL 文字列 Disabled、CL - 1、CL - 2 Memory Additive CASlatency setting

Memory Init

MEM_WTCL 文字列 5.0、6.0、7.0、8.0 Memory Write CAS latency setting（CWL）

Memory Init

MEM_PASR 文字列 Full Array、Half array{BA[2:0]=000,001,010,011},Quarter Array {BA[2:0]=000,001},Eighth array {BA[2:0]=000},Three Quarters Array {BA[2:0]=010,011,100,101,110,111},Half Array {BA[2:0]=100,101,110,111},Quarter Array {BA[2:0]=110,111}, Eighth Array {BA[2:0]=111}

メモリ・パーシャル・アレイ・セルフ・リフレッシュ。

Memory Init

MEM_ASRM 文字列 Manual SR Reference（SRT）、ASRenable（オプション）

メモリ・オート・セルフ・リフレッシュ・メソッド。

Memory Init

MEM_SRTR 文字列 Normal、Extended メモリ・セルフ・リフレッシュ・レンジ。

Memory Init


DDR3 SDRAMポート・リスト


DDR3 SDRAMの AFIポート・リスト

表4–5～4–10に、DDR3 SDRAMサポートを実装するためにALTMEMPHYで使用されるアルテラ PHY インタフェース（AFI）ポート・リスト・パラメータを示します。AFIはDDR PHYインタフェースのスーパセットに基づいています。

ポート・リストは、以下の信号グループで構成されます。

■ グローバル信号■ ライト・データ・インタフェース■ リード・データ・インタフェース■ アドレスおよびコマンド・インタフェース■ キャリブレーション・コントロールおよびステータス・インタフェース■ デバッグ・インタフェース

表 4–4. QDRII SRAM固有のパラメータ

パラメータ名タイプ有効範囲説明 GUIパネル

MEM_TSA_PS 整数 200–500 Kクロック立ち上がりまでのアドレス・セットアップ時間（tSA）。

Memory Timing

MEM_TSC_PS 整数 200–500 Kクロック立ち上がりまでのコントロール・セットアップ時間（tSC）。

Memory Timing

MEM_THA_PS 整数 200–500 Kクロック立ち上がり後のアドレス・ホールド時間（tCH）。

Memory Timing

MEM_THC_PS 整数 200–500 Kクロック立ち上がり後のコントロール・ホールド時間（tHC）。

Memory Timing

MEM_TSD_PS 整数 200–500 Kクロック立ち上がりまでのDセットアップ時間（tSD）。

Memory Timing

MEM_THD_PS 整数 200–500 Kクロック立ち上がりまでのDホールド時間（tHD）。

Memory Timing

MEM_TCQHQV_PS 整数 200–500 エコー・クロック Highからデータ有効（tCQHQV）。

Memory Timing

MEM_TCQHQX_PS 整数 200–500 エコー・クロック Highからデータ有効（tCQHQX）。

Memory Timing



表 4–5. AFIポート・リスト（グローバル信号）

信号名タイプ幅説明pll_ref_clk 入力 1 PLL基準クロック入力

global_reset_n 入力 1 PLLおよびPHYのすべてのロジックのアクティブ Lowグローバル・リセット。これによりシステム全体が完全にリセットされます。（注 : pllは何らかの状態情報を維持する場合があります。）

注 :これはレベル設定のリセット信号です。

soft_reset_n 入力 1 PLLのソフト・リセット入力。これによりシステム全体が完全にリセットされます。

注:soft_reset_nは、エッジで検出されます。reset_request_n 出力 1 PLLがロックされているときは、reset_

request_nがアサートされます。PLLがロックされていないときは、reset_request_nはディアサートされます。

ctl_clk 出力 1 コントローラおよびシステム・ロジックに供給されるハーフ・レート・クロック。

ctl_reset_n 出力 1 ctl_clkクロック・ドメインのリセット出力。

oct_ctl_rs_value 入力 14 ALT_OCTと共に使用するためのOCT Rs値ポート。

oct_ctl_rt_value 入力 14 ALT_OCTと共に使用するためのOCT Rt値ポート。

表 4–6. AFIポート・リスト（ライト・データ・インタフェース）（１ /２）

信号名タイプ幅説明ctl_dqs_burst 入力 (MEM_IF_DQS_WIDTH *

DWIDTH_RATIO) / 2アサートされると、mem_dqs がドライブされます。Ctl_dqs_burstは、ctl_wdata_validの前にアサートされ、正しいタイミングのmem_dqs 信号を生成するために、正確な期間ドライブされなければなりません。

ctl_wdata_valid 入力 (MEM_IF_DQS_WIDTH * DWIDTH_RATIO) / 2

ライト・データ有効。ctl_wdata およびctl_dm出力イネーブルを生成するために使用されます。



ctl_wdata 入力 MEM_IF_DWIDTH * DWIDTH_RATIO

データ書き込み入力。

ctl_dm 入力 MEM_IF_DM_WIDTH * DWIDTH_RATIO

データ・マスク入力。

ctl_wlat 出力 5 ALTMEMPHY/コントローラ・ローカル・インタフェースに発行される、アドレス /コマンドとライト・データ間に必要なライト・レイテンシ。

表 4–6. AFIポート・リスト（ライト・データ・インタフェース）（２ /２）

信号名タイプ幅説明

表 4–7. AFIポート・リスト（リード・データ・インタフェース）

信号名タイプ幅説明ctl_doing_read 入力 (MEM_IF_DQS_WIDTH *

DWIDTH_RATIO) / 2読み出し実行中入力。DDR3 SDRAMメモリ・コントローラが読み出し動作を実行中であることを示します。

ctl_rdata 出力 DWIDTH_RATIO * MEM_IF_DWIDTH

データの読み出し

ctl_rdata_valid 出力 DWIDTH_RATIO/2 ctl_rdataのリード・データが有効であることを示すリード・データ有効。

ctl_rlat 出力 5 リード・レイテンシ

表 4–8. AFIポート・リスト（アドレスおよびコマンド・インタフェース）（１ /２）

信号名タイプ幅説明ctl_addr 入力 (MEM_IF_ROWADDR_WIDTH *

DWIDTH_RATIO) / 2ロウ・アドレス

ctl_ba 入力 (MEM_IF_BANKADDR_WIDTH * DWIDTH_RATIO) / 2

バンク・アドレス

ctl_cke 入力 (MEM_IF_CS_WIDTH * DWIDTH_RATIO) / 2

クロック・イネーブル

ctl_cs_n 入力 (MEM_IF_CS_WIDTH * DWIDTH_RATIO) / 2

チップ・セレクト

ctl_odt 入力 (MEM_IF_CS_WIDTH * DWIDTH_RATIO) / 2

On-Die-Terminationコントロール



ctl_ras_n 入力 DWIDTH_RATIO / 2 RAS

ctl_we_n 入力 DWIDTH_RATIO / 2 ライト・イネーブルctl_cas_n 入力 DWIDTH_RATIO / 2 CAS

ctl_rst_n 入力 DWIDTH_RATIO / 2 リセット

表 4–8. AFIポート・リスト（アドレスおよびコマンド・インタフェース）（２ /２）


表 4–9. AFIポート・リスト（キャリブレーション・コントロールおよびステータス・インタフェース）

信号名タイプ幅説明ctl_mem_clk_disable 入力 MEM_IF_CLK_PAIR_COUNT アサートされると、mem_clkおよび

mem_clk_n がディセーブルされます。

ctl_cal_success 出力 1 「1」はキャリブレーションが完了したことを示します。

ctl_cal_fail 出力 1 「1」はキャリブレーションが完了したことを示します。

ctl_cal_req 出力 1 アサートされると、新しいキャリブレーション・シーケンスが開始します。

ctl_cal_byte_lane_sel_n

入力 MEM_IF_DQS_WIDTH * MEM_CS_WIDTH

どの DQS グループをキャリブレーションするかを示します。

表 4–10. AFIポート・リスト（デバッグ・インタフェース）注 (1)（１ /２）

信号名タイプ幅説明dbg_clk 入力 1 デバッグ・インタフェース・クロックdbg_reset_n 入力 1 デバッグ・インタフェース・クロックdbg_addr 入力 AV_IF_ADDR_WIDTH アドレス入力dgb_wr 入力 1 ライト要求dbg_rd 入力 1 リード要求dbg_cs 入力 1 チップ・セレクトdbg_wr_data 入力 32 デバッグ・インタフェース・ライト・データ


DDR2/DDR SDRAMポート・リスト


表 4–11～ 4–19に、以下に使用される DDR2/DDR SDRAMポート・リスト・パラメータを示します。

■ クロック■ PLLリコンフィギュレーション・インタフェース（オプション —

Stratix IIシリーズのみを対象）■ 外部DLLインタフェース（オプション—Stratix IIシリーズのみを対象）■ メモリ・コントローラへのインタフェース■ コントローラのユーザ・インタフェース■ コントローラのデータパス・インタフェース■ 外部メモリ・デバイスへの I/Oインタフェース■ ALTMEMPHYキャリブレーション・ステータス・インタフェース

dbg_rd_data 出力 32 デバッグ・インタフェース・リード・データdbg_waitrequest 出力 1 ウェイト信号表 4–10の注 :(1) デバッグ・インタフェースはシンプルな Avalonインタフェース・プロトコルを使用します。(2) DFIデバッグ・インタフェースは、Quartus IIソフトウェア・バージョン 7.2では利用できません。

表 4–10. AFIポート・リスト（デバッグ・インタフェース）注 (1)（２ /２）


表 4–11. ポート・リスト（クロック駆動）（１ /２）

信号名タイプ幅説明global_reset_n 入力 1 コントローラへの非同期リセット入力。その他

のリセット信号はすべて、再同期化されたこの信号から派生したものです。この信号は Lowの間、PLL を含む完全な ALTMEMPHY をリセット状態に保持します。

soft_reset_n 入力 1 コントローラをリセットするための非同期リセット入力。このリセットにより、PHYは立ち下がりエッジを検出するとPLLにリセット信号をパルスし、信号が Lowの間ALTMEMPHYがリセット状態の場合は残りの部分を保持します。

phy_clk 出力 1 ユーザに供給される ALTMEMPHY クロック。ALTMEMPHYに対するすべてのユーザ入力および出力は、このクロックに同期します。

pll_ref_clk 入力 1 PLLへの基準クロック入力。



reset_phy_clk_n 出力 1 非同期リセット—関連クロック・ドメインに対して非同期でアサートされ、同期的にディアサートされます。

reset_request_n 出力 1 PLL 出力がロックされていないことを示すリセット要求出力。任意のシステム・レベル・リセット・コントローラへのリセット要求入力としてこれを使用します。PLLがロックしている間、この信号は常に Low であることに注意してください。したがって、この信号を使用するどのリセット・ロジックにも、レベル検出ではなく、立ち下がりエッジでリセット要求を検出すべきです。

表 4–11. ポート・リスト（クロック駆動）（２ /２）


表 4–12.ポート・リスト（PLLリコンフィギュレーション・インタフェース— オプション、Stratix IIシリーズのみを対象）（１ /２）

信号名タイプ幅説明pll_reconfig_enable 入力 1 PLL リコンフィギュレーション・ブロックへ

のアクセスを可能にします。通常動作時は、この信号を Low に保持します。ALTMEMPHYがリセット状態に保持され（soft_reset_n信号を介して）、かつ reset_request_n信号が 1 の間は、PLL は安全にリコンフィギュレーションできます。PLL をリコンフィギュレーションするには、この信号を 1に設定し、他の pll_reconfig信号を使用して PLLにアクセスします。リコンフィギュレーションが終了したら、この信号を 0 に設定し、次にsoft_reset_n 信号を 1に設定して、ALTMEMPHY のリセット状態から解放します。この信号が動作するには、PLL_RECONFIG_PORTS_EN GUIパラメータをtrueに設定しなければなりません。

pll_reconfig_write_param

入力 9 詳しくは、「ALTPLL_RECONFIG User Guide」を参照してください。

pll_reconfig_read_param


pll_reconfig 入力 1 詳しくは、「ALTPLL_RECONFIG User Guide」を参照してください。

http://www.altera.com/literature/ug/ug_altpll_reconfig.pdf





pll_reconfig_counter_type


pll_reconfig_counter_param


pll_reconfig_data_in 入力 9 詳しくは、「ALTPLL_RECONFIG User Guide」を参照してください。

pll_reconfig_busy 出力 1 詳しくは、「ALTPLL_RECONFIG User Guide」を参照してください。

pll_reconfig_data_out

出力 9 詳しくは、「ALTPLL_RECONFIG User Guide」を参照してください。

pll_reconfig_clk 出力 1 pll_reconfig インタフェースにアクセスする任意のロジック用に使用される同期クロック

pll_reconfig_reset 出力 1 pll_reconfig インタフェースにアクセスする任意のロジック用に使用される再同期化リセット。

表 4–12.ポート・リスト（PLLリコンフィギュレーション・インタフェース— オプション、Stratix IIシリーズのみを対象）（２ /２）


表 4–13.ポート・リスト（外部 DLLインタフェース— オプション、Stratix IIシリーズのみを対象）

信号名タイプ幅説明dqs_delay_ctrl_export

出力 6 この ALTMEMPHYインスタンスの DLLを別のALTMEMPHYインスタンスと共有できるようにします。DLL を備えた ALTMEMPHY インスタンスのエクスポート・ポートを他のALTMEMPHY インスタンスのインポート・ポートに接続します。

dqs_delay_ctrl_import

入力 6 この ALTMEMPHYインスタンスで別のALTMEMPHYインスタンスのDLLを使用できるようにします。DLLを備えた ALTMEMPHYインスタンスのエクスポート・ポートを他のALTMEMPHY インスタンスのインポート・ポートに接続します。

dll_reference_clk 出力 1 外部でインスタンス化された DLL に供給される基準クロック。








表 4–14.ポート・リスト（OCTコントロール – オプション、Stratix IIIシリーズのみを対象）注 (1)、(2)

信号名タイプ幅説明oct_ctl_rs_value 入力 14 直列終端を指定します。ALT_OCT出力

「Seriesterminationcontrol」に接続します。

oct_ctl_rt_value 入力 14 ALT_OCT出力「Parallelterminationcontrol」に接続します。

表 4–14の注 :(1) これらのポートは、OCTが使用されない場合、非接続のままのことがあります。それ以外の場合は、関連する

ALT_OCT出力に接続しなければなりません。(2) OCTについて詳しくは、「ALT_OCT Megafunction User Guide」を参照してください。

表 4–15.ポート・リスト（メモリ・コントローラへのインタフェース）注 (1)（１ /３）

信号名タイプ幅説明ctl_add_1t_ac_lat 入力 1 ADDR_CMD_ADD_1Tが EXT_SELECTに設定

されている場合、アサートされると、レイテンシの 1つの追加アドレスおよびコマンド・クロック・サイクル（1T）がアドレスおよびコマンド・パスに挿入されます。

ctl_add_intermediate_regs

入力 1 ADDR_CMD_ADD_INTERMEDIATE_REGS がEXT_SELECTに設定されている場合、アサートされると、1個または複数の追加中間レジスタがアドレスおよびコマンド・パスに組み込まれます。GUI で ALTMEMPHY が生成されると、この信号は使用されている AC_PHASEに応じて、コアのタイミング要求に適合するように自動的に設定されます。

ctl_address 出力 LOCAL_IF_AWIDTH

ライトまたはリード要求に対応するアドレス。

ctl_be 出力 LOCAL_IF_DWIDTH/8

バイト・イネーブル・フラグを示すコントローラへの出力。

ctl_doing_rd 入力 1 外部 RAMにリード・コマンドが発行されたことを示すコントローラからのアクティブHigh信号。

ctl_init_done 入力 1 コントローラがメモリを初期化し、キャリブレーション・プロセスを開始する必要があることを示すアクティブHigh信号。

http://www.altera.com/literature/ug/ALT_OCT.pdf



ctl_negedge_en 入力 1 この信号は、ADDR_CMD_NEGEDGE_EN がEXT_SELECTに設定されている場合に使用されます。その場合、アドレスおよびコマンド信号はアドレスおよびコマンド・クロックac_clk_2x の立ち下がりエッジで出力されます。そうでない場合、アドレスおよびコマンド信号はアドレスおよびコマンド・クロックの立ち上がりエッジで出力されます。EXT_SELECTに設定されている場合、ctl_negedge_enトップ・レベル入力はエッジが使用されるかどうかを決定します。

ctl_read_req 出力 1 ctl_address バス上のアドレスへのリード・コマンドを要求するアクティブHigh信号。

ctl_ready 入力 1 現在アサートされているリードまたはライト要求が受け付けられたことを示すコントローラ・レディ信号。要求のアドレスは、レディ信号および要求信号の両方がHighのときにサンプリングされます。

ctl_size 出力 LOCAL_BURST_LEN_

BITS

バースト転送のサイズ（長さ）（このバージョンでは 1 に固定）を示すコントローラへの出力。

ctl_usr_mode_rdy 出力 1 ALTMEMPHY がキャリブレーションを終了し、ユーザのリードまたはライト要求を受け付ける準備が整ったことを示すアクティブHigh信号。

ctl_wdata 出力 MEM_IF_DWIDTH * DWIDTH_RATIO

ALTMEMPHYからコントローラへのライト・データ。

ctl_wdata_req 入力 1 コントローラからのライト・データ要求。コントローラがAvalonインタフェースを備えている場合は不要です。

ctl_write_req 出力 1 ctl_address 信号上のアドレスにライト・コマンドを発行する必要があることを示すアクティブHigh信号。

ctl_refresh_ack 入力 1 リフレッシュ要求を認識するコントローラからのアクティブHigh有効信号。

ctl_refresh_req 出力 1 リフレッシュを要求するコントローラへの出力。

ctl_burstbegin 出力 1 バーストの開始を示すコントローラへの出力。

表 4–15.ポート・リスト（メモリ・コントローラへのインタフェース）注 (1)（２ /３）




ctl_rdata 入力 MEM_IF_DWIDTH * DWIDTH_RATIO

コントローラからのリード・データ。

ctl_rdata_valid 入力 1 コントローラのリード・データに対するアクティブ Highの有効信号。

ctl_add_1t_odt_lat 入力 1 ODT_ADD_1Tが EXT_SELECTに設定されている場合、アサートされると、レイテンシの 1つの追加のアドレスおよびコマンド・クロック・サイクル（1T）がアドレスおよびコマンド ODTパスに挿入されます。

表 4–15の注 :(1) シーケンサまたはユーザ・インタフェースを経由したコントローラへのインタフェース信号。

表 4–15.ポート・リスト（メモリ・コントローラへのインタフェース）注 (1)（３ /３）


表 4–16.ポート・リスト（コントローラ用ユーザ・インタフェース）注 (1)（１ /２）

信号名タイプ幅説明local_address 入力 LOCAL_IF_

AWIDTHライトまたはリード要求に対応するアドレス。

local_be 入力 LOCAL_IF_DWIDTH / 8

バイト・イネーブル・フラグを示すALTMEMPHYへの入力。

local_read_req 入力 1 ctl_addressバス上のアドレスへのリード・コマンドを要求するアクティブHigh信号。

local_ready 出力 1 現在アサートされているリードまたはライト要求が受け付けられたことを示すコントローラ・レディ信号。要求のアドレスは、レディ信号および要求信号の両方がHighのときにサンプリングされます。

local_size 入力 LOCAL_BURST_LEN_

BITS

バースト転送のサイズ（長さ）（このバージョンでは1に固定）を示すコントローラへの出力。

local_wdata 入力 LOCAL_IF_DWIDTH

ユーザから ALTMEMPHY メガファンクション、または ALTMEMPHYメガファンクションからユーザへのライト・データ。

local_wdata_req 出力 1 コントローラからのライト・データ要求。コントローラがAvalonインタフェースを備えている場合は不要です。



local_write_req 入力 1 ctl_address信号上のアドレスにライト・コマンドを発行する必要があることを示すアクティブ High信号。

local_refresh_req 入力 1 ALTMEMPHYは、ユーザ・モード（ctl_usr_mode 出力が High）のとき、ローカル・インタフェースからリフレッシュ要求を受け取り、ctl_refresh_reqを介してそれらをコントローラに渡します。

local_burstbegin 入力 1 ALTMEMPHYは、ユーザ・モード（ctl_usr_mode 出力が High）のとき、ローカル・インタフェースから burstbegin 信号を受け取り、ctl_burstbegin としてそれをコントローラに渡します。

local_rdata 出力 LOCAL_IF_DWIDTH

ctl_usr_modeが Highのとき、この出力はリード・データとしてコントローラからローカル・インタフェースに入ります。そうでない場合、この出力は Lowに接続されます。

local_rdata_valid 出力 1 ctl_usr_modeが Highのとき、この出力はリード・データ有効信号（ctl_rdata_valid）として、コントローラからローカル・インタフェースに入ります。そうでない場合、この出力は Lowに接続されます。

local_init_done 出力 1 ctl_usr_modeが Highのとき、この出力はコントローラの初期化完了信号（ctl_init_done）として、コントローラからローカル・インタフェースに入ります。そうでない場合、この出力は Lowに接続されます。

local_refresh_ack 出力 1 ctl_usr_modeが Highのとき、この出力はコントローラのリフレッシュ確認信号（ctl_refresh_ack）として、コントローラからローカル・インタフェースに入ります。そうでない場合、この出力は Low に接続されます。

表 4–16の注 :(1) PHYを通過してコントローラに入ります。

表 4–16.ポート・リスト（コントローラ用ユーザ・インタフェース）注 (1)（２ /２）




表 4–17.ポート・リスト（コントローラ用データパス・インタフェース—アドレス /cmdおよび wdata/rdata）注 (1)、(2)（１ /２）

信号名タイプ幅説明ctl_mem_addr_h 入力 MEM_IF_ROWA

DDR_WIDTH外部メモリに送られるロウ・アドレスまたはカラム・アドレス。

ctl_mem_addr_l 入力 MEM_IF_ROWADDR_WIDTH

外部メモリに送られるロウ・アドレスまたはカラム・アドレス。

ctl_mem_ba_h 入力 MEM_IF_BANKADDR_

WIDTH

外部メモリに送られるバンク・アドレス。

ctl_mem_ba_l 入力 MEM_IF_BANKADDR_

WIDTH

外部メモリに送られるバンク・アドレス。

ctl_mem_be 入力 MEM_IF_DM_WIDTH / 8

外部メモリへのライト・データ用バイト・イネーブル信号（オプション）。ALTMEMPHYメガファンクションは、バイト・イネーブルをmem_dmメモリ信号に変換します。mem_dmピンが不要（mem_dm_pinsが FALSEに設定されている）の場合、mem_dm ロジックは生成されず、mem_dm ピンはインスタンス化されません。

ctl_mem_cas_n_h 入力 1 コントローラからメモリへのカラム・アドレス・ストローブ信号。

ctl_mem_cas_n_l 入力 1 コントローラからメモリへのカラム・アドレス・ストローブ信号。

ctl_mem_cke_h 入力 MEM_IF_CS_WIDTH

コントローラからメモリへのクロック・イネーブル信号。

ctl_mem_cke_l 入力 MEM_IF_CS_WIDTH

コントローラからメモリへのクロック・イネーブル信号。

ctl_mem_cs_n_h 入力 MEM_IF_CS_WIDTH

コントローラからメモリへのチップ・セレクト信号。

ctl_mem_cs_n_l 入力 MEM_IF_CS_WIDTH

コントローラからメモリへのチップ・セレクト信号。

ctl_mem_dqs_burst 入力 1 DQS ピンの DQS 出力イネーブルを制御します。この信号のタイミングについて詳しくは、3–51 ページの「ライト・コマンドとライト・データの間のハンドシェイク・メカニズム」を参照してください。

ctl_mem_odt_h 入力 MEM_IF_CS_WIDTH

コントローラからメモリへの On-Die Termination信号。



ctl_mem_odt_l 入力 MEM_IF_CS_WIDTH

コントローラからメモリへの On-Die Termination信号。

ctl_mem_ras_n_h 入力 1 コントローラからメモリへのロウ・アドレス・ストローブ信号。

ctl_mem_ras_n_l 入力 1 コントローラからメモリへのロウ・アドレス・ストローブ信号。

ctl_mem_rdata 出力 LOCAL_IF_DWIDTH

キャプチャ、再同期化、および逆多重化された ALTMEMPHY からコントローラへのリード・データ。

ctl_mem_rdata_valid 出力 1 ctl_mem_rdataが有効であることを示します。

ctl_mem_wdata 入力 LOCAL_IF_DWIDTH * DWIDTH_RATIO

control_wdata_valid がアサートされるのと同じクロック・サイクルで有効データを持つライト・データ・バス。

ctl_mem_wdata_valid 入力 1 mem_dq 出力イネーブルの生成に使用されます。第 3 章仕様の「ライト・コマンドとライト・データの間のハンドシェイク・メカニズム」を参照してください。

ctl_mem_we_n_h 入力 1 コントローラからメモリへのライト・イネーブル信号。

ctl_mem_we_n_l 入力 1 コントローラからメモリへのライト・イネーブル信号。

表 4–17の注 :(1) アドレス /cmdおよび wdata/rdata(2) 「_h」および「_l」は High と Low を意味します。これらはクロック・サイクルのどちらの半サイクル

でデータが出力されるかを示します。_hデータは、ac_clk_2xなど、対応するクロックが Highのときに出力されます。_lデータは、ac_clk_2xクロックが Lowのときに出力されます。

表 4–17.ポート・リスト（コントローラ用データパス・インタフェース—アドレス /cmdおよび wdata/rdata）注 (1)、(2)（２ /２）


表 4–18.ポート・リスト（外部メモリ・デバイスへの I/Oインタフェース）注 (1)（１ /２）

信号名タイプ幅説明mem_addr 出力 MEM_IF_ROWADDR_WIDTH メモリ・ロウおよびカラム・アドレス・バス。mem_ba 出力 MEM_IF_BANKADDR_WIDTH メモリ・バンク・アドレス・バス。mem_cas_n 出力 1 メモリ・カラム・アドレス・ストローブ。mem_cke 出力 MEM_IF_CS_WIDTH メモリ・クロック・イネーブル



mem_clk 双方向 MEM_IF_CLK_PAIR_COUNT メモリ・クロック、ポジティブ・エッジ・クロック。 (2)

mem_clk_n 双方向 MEM_IF_CLK_PAIR_COUNT メモリ・クロック、ネガティブ・エッジ・クロック。 (2)

mem_cs_n 出力 MEM_IF_CS_WIDTH メモリ・チップ・セレクト信号mem_dm 出力 MEM_IF_DM_WIDTH メモリ・データ・マスク・バス（オプション）。mem_dq 双方向 MEM_IF_DWIDTH メモリ双方向データ・バス。mem_dqs 双方向 MEM_IF_DWIDTH /

MEM_IF_DQ_PER_DQSメモリ双方向データ・ストローブ・バス。

mem_dqsn 双方向 MEM_IF_DWIDTH / MEM_IF_DQ_PER_DQS

メモリ双方向データ・ストローブ・バス。

mem_odt 出力 MEM_IF_CS_WIDTH メモリ On-Die Terminationコントロール信号。

mem_ras_n 出力 1 メモリ・ロウ・アドレス・ストローブ。mem_reset_n 出力 1 メモリ・リセット信号。mem_we_n 出力 1 メモリ・ライト・イネーブル信号。表 4–18の注 :(1) WYSIWYGS/パッド・アトムに接続されます。(2) 出力はメモリ・デバイスに使用され、入力パスは VTトラッキング用に ALTMEMPHYにフィードバックされます。

表 4–18.ポート・リスト（外部メモリ・デバイスへの I/Oインタフェース）注 (1)（２ /２）


表 4–19.ポート・リスト（ALTMEMPHYキャリブレーション・ステータス・インタフェース）（１ /２）

信号名タイプ幅説明resynchronisation_successful

出力 1 リード・データ再同期化クロック位相のキャリブレーションが完了したことを示すように設定されたアクティブHigh信号。

postamble_successful

出力 1 リード・ポストアンブル・キャリブレーションが完了したことを示すように設定されたアクティブ High信号。

tracking_successful 出力 1 模擬パス VT 変動トラッキング動作の成功を示すように設定されたアクティブHigh信号。


QDRII+/QDRII SRAMポート・リスト


表 4–20～ 4–24に、以下に使用される QDRII SRAMポート・リスト・パラメータを示します。

■ クロック■ メモリ・コントローラへのインタフェース■ コントローラのデータパス・インタフェース■ 外部メモリ・デバイスへの I/Oインタフェース■ PHYキャリブレーション・ステータス・インタフェース

tracking_adjustment_up

出力 1 模擬パス・トラッキングで、再同期化クロック位相合わせが上方に調整されたことを示すためにパルス出力されるアクティブHigh信号。

tracking_adjustment_down

出力 1 模擬パス・トラッキングで、再同期化クロック位相合わせが下方に調整されたことを示すためにパルス出力されるアクティブHigh信号。

表 4–19.ポート・リスト（ALTMEMPHYキャリブレーション・ステータス・インタフェース）（２ /２）


表 4–20. QDRII SRAMポート・リスト（クロック駆動）

信号名タイプ幅説明global_reset_n 入力 1 コントローラをリセットするための非同期リ

セット入力。その他のリセット信号はすべて、再同期化されたこの信号から派生したものです。この信号は Lowの間、PLLを含む完全なPHYをリセット状態に保持します。

reset_request_n 出力 1 PLL 出力がロックされていないことを示すリセット要求出力。任意のシステム・レベル・リセット・コントローラへのリセット要求入力としてこれを使用します。

soft_reset_n 入力 1 コントローラをリセットするための非同期リセット入力。このリセットにより、PHY は立ち下がりエッジを検出すると PLL にリセット信号をパルスし、信号が Low の間 PHY がリセット状態の場合は残りの部分を保持します。

phy_clk 出力 1 ユーザに提供される PHY クロック。すべてのユーザ入力およびユーザ出力は、このクロックに同期します。

pll_ref_clk 入力 1 PLLへの基準クロック入力。

reset_phy_clk_n 出力 1 非同期リセット—関連クロック・ドメインに対して非同期でアサートされ、同期的にディアサートされます。



表 4–21. QDRII SRAMポート・リスト（メモリ・コントローラへのインタフェース）注 (1)

信号名タイプ幅説明ctl_usr_mode_rdy 出力 1 PHY がキャリブレーションを終了し、ユーザ

のリードまたはライト要求を受け付ける準備が整ったことを示すアクティブ High信号。

resynchronization_successful

出力 1 リード・データ再同期化クロック位相のキャリブレーションが完了したことを示すように設定するアクティブ High信号。

表 4–21の注 :(1) ユーザ・インタフェースからのキャリブレーションのコントロールまたは通過

表 4–22. QDRII SRAMポート・リスト（コントローラ用データパス・インタフェース）注 (1)（１ /２）

信号名タイプ幅説明ctl_mem_addr_h 入力 MEM_IF_ROW

ADDR_WIDTHコントローラから外部メモリへのライト・アドレス。

ctl_mem_addr_l 入力 MEM_IF_ROWADDR_WIDTH

コントローラから外部メモリへのリード・アドレス。

ctl_mem_be 入力 LOCAL_IF_DWIDTH / 8

外部メモリへのライト・データ用バイト・イネーブル信号（オプション）。PHYはバイト・イネーブルをメモリ DM 信号に変換します。DMピンが不要（MEM_DM_PINSが falseに設定されている）の場合、DM ロジックは生成されず、DM ピンはインスタンス化されません。

ctl_mem_rdata 出力 LOCAL_IF_DWIDTH

キャプチャ、再同期化、および逆多重化されたPHYからコントローラへのリード・データ。

ctl_mem_rdata_valid 出力 1 ctl_mem_rdataが有効であることを示します。

ctl_mem_wdata 入力 MEM_IF_DWIDTH *

DWIDTH_RATIO

control_wdata_valid がアサートされるのと同じクロック・サイクルで有効データを持つライト・データ・バス。



ctl_mem_wdata_valid 入力 1 DQ出力イネーブルの生成に使用されます。第 3章仕様の「ライト・コマンドとライト・データの間のハンドシェイク・メカニズム」を参照してください。

ctl_mem_wps_n 入力 1 コントローラからメモリ（QDRII SRAM）へのライト・イネーブル信号。この信号がアサートされると、ctl_mem_addr_h ポートに存在するアドレスにライト要求が発行されます。

ctl_mem_rps_n 入力 1 コントローラからメモリ（QDRII SRAM）へのリード・イネーブル信号。この信号がアサートされると、ctl_mem_addr_l ポートに存在するアドレスにリード要求が発行されます。

表 4–22の注 :(1) アドレスおよびコマンド、wdata/rdata

表 4–22. QDRII SRAMポート・リスト（コントローラ用データパス・インタフェース）注 (1)（２ /２）


表 4–23. QDRII SRAMポート・リスト（外部メモリ・デバイスへの I/Oインタフェース）注 (1)（１ /２）

信号名タイプ幅説明mem_addr 出力 MEM_IF_ROWADDR_WI

DTHメモリ・アドレス・バス。

mem_clk 双方向 MEM_IF_CLK_PAIR_COUNT

メモリ・クロック、ポジティブ・エッジ・クロック（K）。(2)

mem_clk_n 双方向 MEM_IF_CLK_PAIR_COUNT

メモリ・クロック、mem_clkから 180°オフセットしたポジティブ・エッジ・クロック（K#）。(2)

mem_d 出力 MEM_IF_DQWIDTH メモリ・データ・バス。QDRII SRAMデバイスへの D入力。

mem_dm 出力 MEM_IF_DM_WIDTH メモリ・ライト・セレクト。QDRII SRAMデバイスへの BWS#入力。

mem_dq 入力 MEM_IF_DWIDTH メモリ・データ・バス。QDRII SRAMデバイスからの Q出力。

mem_dqs 入力 MEM_IF_DWIDTH / MEM_IF_DQ_PER_DQS

メモリ・リード・クロック（CQ）。



mem_dqsn 入力 MEM_IF_DWIDTH / MEM_IF_DQ_PER_DQS

メモリ・リード・クロック（CQ#）。

mem_doff_n 出力 1 メモリ DLLディセーブル制御。

mem_rps_n 出力 MEM_IF_CS_WIDTH メモリ・リード・イネーブル信号。mem_wps_n 出力 MEM_IF_CS_WIDTH メモリ・ライト・イネーブル信号。表 4–23の注 :(1) WYSIWYGS/パッド・アトムに接続されます。(2) 出力はメモリ・デバイス用に使用され、入力パスは VTトラッキング用に ALTMEMPHYにフィードバックされます。

表 4–23. QDRII SRAMポート・リスト（外部メモリ・デバイスへの I/Oインタフェース）注 (1)（２ /２）


表 4–24. QDRII SRAMポート・リスト（OCTコントロール—オプション）注 (1)、(2)

信号名タイプ幅説明oct_ctl_rs_value 入力 14 直列終端を指定します。ALT_OCT出力

「Seriesterminationcontrol」に接続します。

oct_ctl_rt_value 入力 14 ALT_OCT出力「Parallelterminationcontrol」に接続します。

表 4–24の注 :(1) これらのポートは、OCTが使用されない場合、非接続のままのことがあります。それ以外の場合は、関連する

ALT_OCT出力に接続されなければなりません。(2) OCTについて詳しくは、「ALT_OCT Megafunction User Guide」を参照してください。

http://www.altera.co.jp/literature/ug/ALT_OCT_j.pdf

Altera Corporation A–12007年 12月 ALTMEMPHYメガファンクション・ユーザガイド

付録 A. レイテンシの値

レイテンシメモリ・コントローラを設計するときには、リード・レイテンシとライト・レイテンシの 2種類のレイテンシが存在します。アルテラによるリード・レイテンシとライト・レイテンシの定義は、以下のとおりです。

■ リード・レイテンシ — リード要求を開始した後、リード・データがユーザ /ローカル・インタフェースに現れるのに要する時間。

■ ライト・レイテンシ—ライト要求を開始した後、ライト・データがメモリ・インタフェースに現れるのに要する時間。

レイテンシは以下の基本的な仮定に基づいて計算されています。

■ 読み出しと書き込みは既に開いているロウに対して行う。■ local_ready信号がHighにアサートされている（ウェイト・ステー

トなし）■ レイテンシはユーザ（ローカル）サイドの周波数と絶対時間（ns）を使用して定義されている。

ハーフ・レート・コントローラの場合、ユーザ（ローカル）サイドの周波数はメモリ・インタフェース周波数の半分です。フル・レート・コントローラの場合、ユーザ（ローカル）サイドの周波数はメモリ・インタフェース周波数と等しくなります。

アルテラでは、リード・レイテンシとライト・レイテンシをメモリ・コントローラに対するローカル・インタフェース・クロック周波数と絶対時間で定義しています。これはArria™ GX、Stratix® III、Stratix II/Stratix II GX、および Cyclone® IIIデバイス・ファミリと以下のメモリ・コントローラに適用されます。

■ レガシー DDR/DDR2 SDRAMコントローラ■ 高性能ハーフ・レート・コントローラ■ 高性能フル・レート・コントローラ

この項で定義するレイテンシは、以下の仮定に基づいています。

■ ロウは既に開いている（必要な追加のバンク管理はない）。■ コントローラはアイドルである（キューに保留中のトランザクションはない）。

■ トランザクションの前にリフレッシュ・サイクルは発生しない。

A–2 Altera CorporationALTMEMPHYメガファンクション・ユーザガイド 2007年 12月

レイテンシ

レガシー統合スタティック・データパスおよびコントローラ

表 A–1 に、Stratix II および Cyclone II デバイス・ファミリの DDR2SDRAMレガシー・コントローラのレイテンシを示します。

高性能コントローラ

高性能コントローラのレイテンシは、メモリ・インタフェースの多数の異なるステージで構成されます。図 A-1に、メモリ・インタフェースの標準的なリード・レイテンシ・パスを示します。コントローラでlocal_read_req アサーションが検出される時点から、データをDRAMモジュールから読み出すまでのリード・レイテンシが示されています。

図 A-1. 標準的なリード・レイテンシ・パス

表 A–1. DDR2 SDRAMレガシー統合スタティック PHYおよびコントローラのレイテンシ

フル・レート周波数（MHZ）

レイテンシ（サイクル）レイテンシ時間（ns）

読み出し書き込み読み出し書き込みStratix II/

HardCopy II267 13 9 49 34

Cyclone II 167 13 9 78 54

Shifted DQS Clk

High- Performance

Controller

PLLphy_clk

local_rdata

local_read_req

control_doing_rd

PLL 0˚ or 180˚

PHY

FPGA Device Memory Device

Latency T3 (includes CAS

latency)

Latency T1

local_addrmem_cs_n

mem_dq [ ]

mem_dqs [ ]

Latency T2Address/Command Generation

Core I/O

Alignment and Synchronization

Capture

Shifted DQS Clock

Resynchronization Clock

Half- rate

DPRAM

Read DatapathLatency T4

mem_clk [ ]

mem_clk_n [ ]


表 A–2に、図 A-1に示すリード・レイテンシ全体を構成するさまざまなステージを示します。

図 A-1から、高性能コントローラのリード・レイテンシは、以下の 4つの要素で構成されています。

リード・レイテンシ = コントローラ・レイテンシ + コマンド出力レイテンシ + CASレイテンシ + PHYリード・データ入力レイテンシ

= T1 + T2 + T3 + T4

同様に、高性能コントローラのライト・レイテンシは、以下の 3つの要素で構成されています。

ライト・レイテンシ = コントローラ・レイテンシ + ライト・データ・レイテンシ

= T1 + T2 + T3

コントローラ・レイテンシと PHY リード・データ入力レイテンシは、IOEで発生したレイテンシと FPGAファブリックで発生したレイテンシに分けることができます。

表 A–3および A–4に、Arria GX、Stratix III、Stratix II/Stratix II GX、および Cyclone IIIデバイスで達成できる標準的なレイテンシを示します。メモリ・コントローラの正確なレイテンシは、厳密なコンフィギュレーションに依存します。シミュレーションによって正確なレイテンシを求める必要がありますが、自動キャリブレーション・プロセスのために、この値はハードウェアでは多少異なる場合があります。

表 A–2. 高性能コントローラのレイテンシ・ステージおよび説明

レイテンシ番号レイテンシ・ステージ説明T1 コントローラ local_read_req または local_write_req 信号のア

サーションから ddr_cs_n信号のアサーションまで。

T2 コマンド出力 ddr_cs_n 信号のアサーションから mem_cs_n 信号のアサーションまで。

T3 CASまたはWL リード・コマンドから、メモリからの DQデータまたは、ライト・コマンドから、メモリへの DQデータ。

T4 ALTMEMPHY リード・データ入力

リード・データがローカル・インタフェースに現れるまで。

T2 + T3 ライト・データ・レイテンシライト・データがメモリ・インタフェースに現れるまで。


レイテンシ

表 A–3. Arria GX高性能コントローラでの標準的なリード・レイテンシ注 (1)、(2)

メモリ規格周波数（MHZ）

インタフェース・モード

コントローラ・レイテンシ

(3)

アドレスおよびコマンド・レイテンシ

CASレイテンシ

(4)

リード・データ・レイテンシ

合計リード・

レイテンシ (5)

FPGA IO FPGA IO サイクル時間（ns）

DDR2/DDRSDRAM 233

ハーフ・レート 6 2 1 2 5.5 1 17.5 150.22

DDR2/DDRSDRAM 233

フル・レート 5 1 1 4 8 1 20 85.84

表 A–3の注 :(1) これらは、この項の最初に記載した仮定に基づく標準的なレイテンシ値です。実際のレイテンシは、示されてい

るレイテンシとは異なる場合があります。独自のシミュレーションを実行して、実際のレイテンシを求める必要があります。

(2) 示されている値は、最も近い整数に切り上げられている場合があります。(3) コントローラ・レイテンシ値はアルテラの高性能コントローラのものです。(4) CASレイテンシはメモリ・デバイス仕様に従い、MegaWizardでプログラムすることができます。(5) 合計リード・レイテンシは、コントローラ・レイテンシ、アドレスおよびコマンド・レイテンシ、CASレイテン

シ、およびリード・データ・レイテンシの和です。

表 A–4. Arria GX高性能コントローラでの標準的なライト・レイテンシ注 (1)、(2)（１ /２）




(3)


メモリ・ライト・レイテンシ

(4)

合計ライト・レイテンシ (5)

FPGA IO サイクル時間（ns）

DDR2/DDRSDRAM 233

ハーフ・レート 6 2 1 1.5 10.5 90.13


DDR2/DDRSDRAM 233

フル・レート 5 1 1 3 10 42.92



(2) 示されている値は、最も近い整数に切り上げられている場合があります。(3) コントローラ・レイテンシ値はアルテラの高性能コントローラのものです。(4) メモリ・ライト・レイテンシはメモリ・デバイス仕様に従います。これは書き込むためのコマンドを供給した時

点から、メモリ・デバイスでデータを供給する時点までのレイテンシです。(5) 合計ライト・レイテンシは、コントローラ・レイテンシ、アドレスおよびコマンド・レイテンシ、およびメモリ・

ライト・レイテンシの和です。

表 A–4. Arria GX高性能コントローラでの標準的なライト・レイテンシ注 (1)、(2)（２ /２）




(3)



(4)



表 A–5. Stratix III高性能コントローラでの標準的なリード・レイテンシ注 (1)、(2)（１ /２）

メモリ規格

周波数（MHZ）



(3)


CASレイテンシ

(4)


合計リード・レイテンシ (5)


DDR3 SDRAM 400

ハーフ・レート 6 4 1 3 7 2 23 115

DDR2 SDRAM 400

ハーフ・レート 6 4 1 2.5 7.125 1.5 22.125 110.63

DDR2 SDRAM 267

フル・レート 5 2 1.5 4 9 1 22.5 84.38

QDRII+SRAM 350

ハーフ・レート 6 2 0.66 1.25 8 1.2 19.11 109.2


レイテンシ

QDRIISRAM 350

ハーフ・レート 6 2 0.66 0.75 8 1.2 18.61 106.35



(2) 示されている値は、最も近い整数に切り上げられている場合があります。(3) コントローラ・レイテンシ値はアルテラの高性能コントローラのものです。(4) CAS レイテンシはメモリ・デバイス仕様に従い、DDR3/DDR2/DDR SDRAM デバイス用に MegaWizard でプロ

グラムできます。Stratix IIIはレイテンシ 2.5の QDRII+ SRAMおよびレイテンシ 2の QDRII SRAMのみサポートしています。

(5) 合計リード・レイテンシは、コントローラ・レイテンシ、アドレスおよびコマンド・レイテンシ、CASレイテンシ、およびリード・データ・レイテンシの和です。

表 A–5. Stratix III高性能コントローラでの標準的なリード・レイテンシ注 (1)、(2)（２ /２）

メモリ規格

周波数（MHZ）



(3)


CASレイテンシ

(4)




表 A–6. Stratix III高性能コントローラでの標準的なライト・レイテンシ注 (1)、(2)（１ /２）




(3)



(4)



DDR3SDRAM 400

ハーフ・レート 6 4 1 2.5 13.5 67.5

DDR2SDRAM 400

ハーフ・レート 6 4 1 2 13 65

DDR2SDRAM 267

フル・レート 5 2 1.5 3 11.5 43.13

QDRII+SRAM350

ハーフ・レート 6 2 0.66 0.5 9.16 52.35


QDRIISRAM 350

ハーフ・レート 6 2 0.66 0.5 9.16 52.35






表 A–6. Stratix III高性能コントローラでの標準的なライト・レイテンシ注 (1)、(2)（２ /２）




(3)



(4)



表 A–7. Stratix II/ Stratix II GX高性能コントローラでの標準的なリード・レイテンシ注 (1)、(2)（１ /２）




(3)


CASレイテンシ

(4)




DDR2 SDRAM 333

ハーフ・レート 6 2 1 2 5.5 1 17.5 105

DDR SDRAM 267

ハーフ・レート 6 2 1 2 5.5 1 17.5 131.25


レイテンシ

DDR2/DDRSDRAM 200

フル・レート 5 1 1 4 8 1 20 100

表 A–7の注 :(1) これらは、この項の最初に記載した仮定に基づく標準的なレイテンシ値です。実際のレイテンシは、示されている

レイテンシとは異なる場合があります。独自のシミュレーションを実行して、実際のレイテンシを求める必要があります。



表 A–8. Stratix II/Stratix II GX高性能コントローラでの標準的なライト・レイテンシ注 (1)、(2)（１ /２）




(3)



(4)



DDR2SDRAM 333

ハーフ・レート 6 2 1 1.5 10.5 63

DDR SDRAM 267

ハーフ・レート 6 2 1 1.5 10.5 78.75

表 A–7. Stratix II/ Stratix II GX高性能コントローラでの標準的なリード・レイテンシ注 (1)、(2)（２ /２）




(3)


CASレイテンシ

(4)





DDR2/DDRSDRAM 200

フル・レート 5 1 1 3 10 50






表 A–8. Stratix II/Stratix II GX高性能コントローラでの標準的なライト・レイテンシ注 (1)、(2)（２ /２）




(3)



(4)



表 A–9. Cyclone III高性能コントローラでの標準的なリード・レイテンシ注 (1)、(2)

メモリ規格

周波数（MHZ）



(3)


CASレイテンシ

(4)


合計リード・レイテンシ

(5)


DDR2/DDRSDRAM 200

ハーフ・レート 6 2 1 2 5.5 1 17.5 175

DDR2/DDRSDRAM 167

フル・レート 5 1 1 4 8 1 20 120

表 A–9の注 :(1) これらは、この項の最初に記載した仮定に基づく標準的なレイテンシ値です。実際のレイテンシは、示されている

レイテンシとは異なる場合があります。独自のシミュレーションを実行して、実際のレイテンシを求める必要があります。




レイテンシ

表 A–10.Cyclone III高性能コントローラでの標準的なライト・レイテンシ注 (1)、(2)




(3)



(4)



DDR2/DDRSDRAM 200 ハーフ・

レート6 2 1 1.5 10.5 105

DDR2/DDRSDRAM 167 フル・レー

ト5 1 1 3 10 60







図 A-2および A-3に、表 A–4のリードおよびライト・レイテンシ値を与える Stratix IIデバイスのフル・レート DDR2 SDRAMシミュレーション例を示します。

図 A-2. Stratix III デバイスでの DDR2 SDRAM のリード・データ・レイテンシを示すシミュレーション例


レイテンシ

図 A-3. Stratix III デバイスでの DDR2 SDRAM のライト・データ・レイテンシを示すシミュレーション例

参考までに、図 A-4および A-5に、Stratix IIIの入力および出力 IOEレジスタを示します。IOEで発生するレイテンシをリード・パスとライト・パスの両方で確認することができます。

Altera Corporation A–132007年 12月 Preliminary ALTMEMPHYメガファンクション・ユーザガイ

レイテンシ

図A

-4. S

trat

ix II

IのIO

E入力レジスタ

注(1

)

図A-

4の注

:(1

)このパスの各レジスタ・ブロックはバイパスできます。

(2)これは（リード・レベリング遅延チェインから供給される）

0位相の再同期化クロックです。

(3)入力クロックは、D

QSロジック・ブロック（ポストアンブル回路をバイパスするかしないかに関係なく）またはグローバル・クロック・ラインから供給できます。

(4)この入力クロックは、

CQ

nロジック・ブロックから供給されます。

(5)この再同期化クロックは、

PL

Lまたはリード・レベリング遅延チェインのいずれかから供給できます。

(6)

I/O

C

lock

D

ivid

erは、

DQ

Sロジック・ブロックに隣接して配置されています。

PLLおよびリード・レベリング再同期化クロックに加えて、

I/O

C

lock

Div

iderは

DQ

Sバスまたは

CQ

nバスから供給できます。

(7)ハーフ・レート・データおよびクロック信号は、

FPG

Aコアのデュアル・ポート

RA

Mに供給されます。

(8)コンフィギュレーション後に

dataoutbypass信号をダイナミックに変更することができます。

DF

F

I

DF

F

Inpu

t Reg

A

Inpu

t Reg

B

neg_

reg_

out

I

DQ

DQ

0 1

DQ

S (3

)

CQ

n (4

)

DQ

Inpu

t Reg

CI

DF

F

DQ

DF

F

DF

F

DQ

DQ

DF

F

DQ

DF

F

DF

F

DQ

DQ

DF

F

DQ

Res

ynch

roni

zatio

n C

lock

(res

ync_

clk_

2x)

(5)

Alig

nmen

t & S

ynch

roni

zatio

n R

egis

ters

D

oubl

e D

ata

Rat

e In

put R

egis

ters

Hal

f Dat

a R

ate

Reg

iste

rs

To C

ore

(rda

ta0)

(7

)

To C

ore

(rd

ata1

)(7

)

To C

ore

(rda

ta2)

(7)

To C

ore

(rd

ata3

) (7

)

to c

ore

(7)

Hal

f-R

ate

Res

ynch

roni

zatio

n C

lock

(re

sync

_clk

_1x)

0 01 1

data

outb

ypas

s(8

)

I/O C

lock

D

ivid

er (

6)

(2)

DF

F

DQ

DF

F

DQ

DF

F

DQ

DF

F

DQ

DF

F

DQ

DF

F

DQ


レイテンシ

図A

-5. S

trat

ix II

I IO

Eの出力および出力イネーブル・パス・レジスタ

注

(1)

図A-

5の注

: (1

)出力および出力イネーブル・パスの各レジスタ・ブロックはバイパスできます。

(2)

FPG

Aコアから送られるデータのレートはメモリ・インタフェースの半分です。

(3)ハーフ・レートおよびアラインメント・クロックは

PLLから供給されます。

(4)これらのレジスタは

DD

R3

SDR

AMインタフェースでのみ使用されます。

(5)ライト・クロックは、

PLLまたはライト・レベリング遅延チェインのいずれかから供給できます。

DQライト・クロックと

DQ

Sライト・クロックの間

には、

90°のオフセットがあります。

Alig

nmen

t Reg

iste

rs (4

)

DF

F

DF

F

DQ

DQ

DF

F

DQ

DF

F

DF

F

DQ

DQ

DF

F

DQ

Hal

f Dat

a R

ate

to S

ingl

e D

ata

Rat

e O

utpu

t Reg

iste

rs

DF

F

DF

F

DQ

DQ

DF

F

DQ

Hal

f Dat

a R

ate

to S

ingl

e D

ata

Rat

e O

utpu

t-E

nabl

e R

egis

ters

Alig

nmen

t Reg

iste

rs (4

)

Alig

nmen

tC

lock

(3)

0 1 0 1 0 1

From

Cor

e (2

)

From

Cor

e (2

)

From

Cor

e (w

data

0) (2

)

From

Cor

e (w

data

1) (2

)

From

Cor

e (w

data

2) (2

)

From

Cor

e (w

data

3) (2

)

DQ

DF

F

DQ

DF

F

01

Out

put R

eg A

o

Out

put R

eg B

o

DQ

DF

F

DQ

DF

F

OR

2

TR

I

OE

Reg

BO

E

OE

Reg

AO

E

01

Dou

ble

Dat

a R

ate

Out

put-

Ena

ble

Reg

iste

rs

Dou

ble

Dat

a R

ate

Out

put R

egis

ters

DQ

or

DQ

S

Writ

eC

lock

(5)

Hal

f-R

ate

Clo

ck (3

)

DF

F

DQ

DF

F

DQ

DF

F

DQ

DF

F

DQ

DF

F

DQ

DF

F

DQ

Altera Corporation Info–12007年 12月 ALTMEMPHYメガファンクション・ユーザガイド

追加情報

改訂履歴以下の表にこのユーザガイドの章の改訂履歴を示します。

アルテラへのお問い合わせ

アルテラ製品に関する最新情報は、アルテラのウェブサイト、www.altera.co.jp をご覧ください。テクニカル・サポートについては、www.altera.co.jp/mysupportにアクセスしてください。また、アルテラの販売代理店にもお問い合わせいただけます。

表記規則本書では、以下の表記規則を使用しています。

日付 & ドキュメント・バージョン

変更内容概要

December 2007 v 4.1 図 A-4を更新。 —

2007年 12月 v 4.0 Quartus IIソフトウェア・バージョン 7.2の変更を追加。

—

June 2007 v3.0 Arria™ GX、および Quartus® IIソフトウェア・バージョン 7.1の変更を追加。

—

March 2007 v 2.0 Cyclone III情報を追加。 —

February 2007 v 1.0 初版 —

書体意味太字かつ文頭が大文字コマンド名、ダイアログ・ボックス・タイトル、チェックボックス・オプショ

ン、およびダイアログ・ボックス・オプションは、太字かつ文頭が大文字で表記されています。例 : Save Asダイアログ・ボックス

太字外部タイミング・パラメータ、ディレクトリ名、プロジェクト名、ディスク・ドライブ名、ファイル名、ファイルの拡張子、およびソフトウェア・ユーティリティ名は、太字で表記されています。例 : fMAX, \qdesignsディレクトリ、d: ドライブ、chiptrip.gdfファイル

斜体かつ文頭が大文字資料のタイトルは、斜体かつ文頭が大文字で表記されています。例 : AN 75: High-Speed Board Design

斜体内部タイミング・パラメータおよび変数は、斜体で表記されています。例 : tPIA, n + 1

変数は、山括弧（< >）で囲み、斜体で表記されています。例 : <ファイル名 >、<プロジェクト名 >.pofファイル

http://www.altera.co.jp

http://www.altera.co.jp

http://www.altera.co.jp/mysupport










Info-2 Altera CorporationALTMEMPHYメガファンクション・ユーザガイド 2007年 12月

表記規則

文頭が大文字キーボード・キーおよびメニュー名は、文頭が大文字で表記されています。例 : Deleteキー、Optionsメニュー

「小見出しタイトル」資料内の小見出しおよびオンライン・ヘルプ・トピックのタイトルは、鉤括弧で囲んでいます。例 : 「表記規則」

Courier フォント信号およびポート名は、Courierフォントで表記されています。例 : data1、tdi、input。アクティブ Low信号は、サフィックス nで表示されています（例 : resetn）。

表示されているとおりに入力する必要があるものは、Courierフォントで表記されています（例 : c:\qdesigns\tutorial\chiptrip.gdf）。また、Reportファイルのような実際のファイル、ファイルの構成要素（例 : AHDLキーワードの SUBDESIGN）、ロジック・ファンクション名（例 : TRI）もCourierフォントで表記されています。

1.、2.、3.およびa.、b.、c.など

手順など項目の順序が重要なものは、番号が付けられリスト形式で表記されています。

■ ● • 箇条書きの黒点などは、項目の順序が重要ではないものに付いています。チェックマークは、1ステップしかない手順を表します。

指差しマークは、要注意箇所を表しています。CAUTIONマークは、特別な配慮および理解が必要であり、手順またはプロセスを始める前、または続ける際に確認すべき情報を示しています。

注意マークは、手順またはプロセスを始める前、または続ける際に確認すべき情報を示しています。矢印は、Enterキーを押すことを示しています。

足跡マークは、詳細情報の参照先を示しています。

書体意味

外部ddrメモリphyインタフェース メガファンクション・ …...101 innovation drive...

Documents

外部ddrメモリphyインタフェースメガファンクション・ …...101 innovation drive...