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MAX 10外部メモリ・インタフェース・ユーザーガイド
Quartus Prime Design Suiteのための更新 16.1
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UG-M10EMI2017.02.21
101 Innovation DriveSan Jose, CA 95134www.altera.com
目次
MAX® 10外部メモリ・インタフェースの概要.............................................. 1-1MAX 10外部メモリ・インタフェースのサポートと性能............................................................ 1-2
MAX 10外部メモリ・インタフェースのアーキテクチャと機能.................2-1MAX 10外部メモリー・インターフェイスの I/Oバンク.............................................................2-2MAX 10 DQ/DQSグループ..................................................................................................................... 2-4MAX 10 外部メモリ・インタフェースの最大幅..............................................................................2-5MAX 10メモリ・コントローラ............................................................................................................ 2-6MAX 10外部メモリ・リード・データパス...................................................................................... 2-8
DDR入力レジスタ........................................................................................................................2-8MAX 10 外部メモリ・ライト・データパス.................................................................................... 2-10
DDR出力レジスタ......................................................................................................................2-10MAX 10アドレス/コマンド・パス.................................................................................................... 2-12MAX 10PHYクロック（PHYCLK）ネットワーク........................................................................ 2-13VTトラッキングの位相検出器...........................................................................................................2-15オンチップ直列終端...............................................................................................................................2-15フェーズ・ロック・ループ..................................................................................................................2-16MAX 10の低消費電力機能................................................................................................................... 2-16
MAX 10外部メモリ·インタフェースの設計上の考慮事項........................... 3-1MAX 10のクロッキングおよび PLLデザイン検討事項................................................................3-1
DDR2/DDR3外部メモリ・インタフェース・ピン............................................................. 3-1MAX 10デバイスで推奨される DDR2/DDR3の終端方法................................................ 3-3
LPDDR2デザインの検討事項................................................................................................................3-4LPDDR2外部メモリ・インタフェース・ピン..................................................................... 3-5LPPDDR2電源変動の制約.......................................................................................................... 3-6MAX 10デバイスで推奨される LPDDR2の終端方法........................................................ 3-6
ガイドライン： MAX 10 DDR3、DDR2、および LPDDR2における外部メモリ・インタフェース I/Oの制限............................................................................................................................3-7
ガイドライン： MAX 10DDR2、DDR3、および LPDDR2のボード・デザイン要件...........3-8ガイドライン： MAX 10のピン配置ファイルの読み方について.............................................. 3-9
MAX 10外部メモリ・インタフェース実装ガイド........................................ 4-1UniPHY IPコア.......................................................................................................................................... 4-1LPDDR2外部メモリ・インタフェースの実装................................................................................. 4-3
サポートされている LPDDR2トポロジー.............................................................................4-3
目次-2
Altera Corporation
DDR2および DDR3外部メモリ・インタフェースの実装........................................................... 4-4MAX 10でサポートされている DDR2および DDR3のトポロジー.............................. 4-5
MAX 10の UniPHY IPコア・リファレンス................................................... 5-1MAX 10の UniPHYパラメータ設定方法........................................................................................... 5-1
UniPHYパラメータ—PHY設定................................................................................................5-1UniPHYパラメータ—メモリのパラメータ...........................................................................5-3UniPHYパラメータ—メモリのタイミング...........................................................................5-8UniPHYパラメータ－ボード設定..........................................................................................5-10UniPHYパラメータ－コントローラの設定........................................................................ 5-16UniPHYパラメータ－診断.......................................................................................................5-19
MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ.... A-1
MAX 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報.... B-1MAX 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴................................. B-1
目次-3
Altera Corporation
MAX® 10外部メモリ・インタフェースの概要 12017.02.21
UG-M10EMI 更新情報 フィードバック
MAX® 10デバイスは、多くの種類の外部メモリ規格に対応することが可能であるため、画像処理、保管、通信、および一般的な組み込みシステムといった広範囲の使用用途を持ちます。MAX 10デバイスの外部メモリ・インタフェース・ソリューションは、以下から構成されています。• 外部メモリ・インタフェースをサポートする I/Oエレメント• 異なる外部メモリ・インタフェース規格をサポートするようメモリ・インタフェースのコンフィギュレーションが可能な UniPHYIPコア
注意: Intelは、UniPHY IPコアを使用してすべての DDR2、DDR3、および LPDDR2 SDRAM外部メモリインターフェイスを構築することを推奨しています。(1)
関連情報• 2-1ページの MAX 10外部メモリ・インタフェースのアーキテクチャと機能• 3-1ページの MAX 10外部メモリ·インタフェースの設計上の考慮事項• 4-1ページの MAX 10外部メモリ・インタフェース実装ガイド• 5-1ページの MAX 10の UniPHY IPコア・リファレンス• Documentation: External Memory Interfaces外部メモリ・システムの性能仕様、ボード・デザイン・ガイドライン、タイミング解析、シミュレーション、およびデバッグに関する詳細情報を提供します。
• External Memory Interface Handbook Volume 1: Intel FPGA Memory Solution Overview andDesign FlowIntel FPGAデバイスを Intel FPGAメモリ・ソリューションやデザイン・フローなどの外部メモリ・インタフェースに使用する方法について詳しく説明しています。
• External Memory Interface Handbook Volume 2: Design Guidelinesメモリ選択、ボード・デザイン、メモリ IPコアの実装、タイミング、最適化、およびデバッグを含む、外部メモリ・インタフェース用の Intel FPGAデバイスの使用に関する詳細情報を提供しています。
• Functional Description—MAX 10 EMIFMAX 10デバイスのメモリ IPコアの実装に関する詳細情報を提供します。
(1) UniPHYIPコアのライセンス条件およびコストが適用されます。
Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.
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• MAX 10 DDR3 Reference DesignProvides DDR3 UniPHY IP core reference design for MAX 10 devices. MAX 10デバイス用の DDR3UniPHY IPコアリファレンス・デザインを提供します。
• 6-1ページの MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ以前のバージョンの UniPHY IPコアのユーザーガイドのリストを提供します。
MAX 10外部メモリ・インタフェースのサポートと性能MAX 10デバイスは、複数の外部メモリ・インタフェース規格をサポートする回路が含まれています。
表 1-1: MAX 10デバイスのソフト・メモリ・コントローラでサポートされるメモリ規格Quartus Primeソフトウェアの-I6および-A6スピード・グレードのデバイスにアクセスするには、日本アルテラまたは販売代理店までお問い合わせください。
外部メモリ・インタフェースの規格
レート・サポート スピード･グレード
電圧（V） 最大周波数（MHz）
DDR3 SDRAM ハーフ -I6 1.5 303DDR3L SDRAM ハーフ -I6 1.35 303
DDR2 SDRAM ハーフ-I6
1.8200
-I7および-C7 167
LPDDR2 (2) ハーフ -I6 1.2 200 (3)
関連情報• External Memory Interface Spec Estimator
Intel FPGAデバイスでサポートされている外部メモリ・インタフェースのパフォーマンスを検索および比較できるパラメトリック・ツールを提供します。
• Planning Pin and FPGA Resources chapter, External Memory Interface Handbookさまざまな外部メモリインタフェース実装例のピン数、クロック、アドレス/コマンド、データ、データストローブ、DM、およびオプションの ECC信号に関する情報を提供します。
• MAX 10 Device Datasheet
(2) MAX 10デバイスは、シングル・ダイの LPDDR2のみをサポートします。(3) 指定の性能を達成するには、メモリ・デバイス I/Oとコアの電源変動の共有を±3%に制約します。周波数はデフォルトで 167MHzです。
1-2 MAX 10外部メモリ・インタフェースのサポートと性能UG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースの概要
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MAX 10外部メモリ・インタフェースのアーキテクチャと機能 2
2017.02.21
UG-M10EMI 更新情報 フィードバック
MAX 10デバイスの外部メモリ・インタフェース・アーキテクチャは、ソフトとハード IPで構成されています。
図 2-1: MAX 10外部メモリ・インタフェース・システムの上位レベルの概要
この図は、 MAX 10デバイスにおける外部メモリ・インタフェース・システムの主要なビルディング・ブロックの上位レベルの概要を示しています。
UserDesign
MemoryController
PhysicalLayer (PHY)
ExternalMemory SDRAM
• フル・レート・データ・キャプチャおよびライト・レジスタは、I/Oエレメント内の DDIOレジスタを使用します。
• PHYロジックはコア・ファブリックのソフト・ロジックとして実装されています。• メモリ・コントローラは、ユーザー・ロジックと他の外部メモリ・インタフェース・システムとの間の中間です。 メモリ・コントローラ IPは、ハーフ・レートで動作するソフト・メモリ・コントローラです。 また、Intelのサード・パーティの FPGAパートナーから独自のソフト・メモリ・コントローラまたはソフト・メモリ・コントローラ IPを使用することもできます。
• 物理層（PHY）は、メモリ・コントローラと外部メモリ DRAMデバイス間のブリッジとして機能します。
関連情報• 1-1ページの MAX 10外部メモリ・インタフェースの概要• Documentation: External Memory Interfaces外部メモリ・システムの性能仕様、ボード・デザイン・ガイドライン、タイミング解析、シミュレーション、およびデバッグに関する詳細情報を提供します。
• Intellectual Properties: Memories & ControllersIntelおよびパートナーからのメモリコントローラ IPソリューションのリストを提供します。
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MAX 10外部メモリー・インターフェイスの I/OバンクMAX 10デバイスの外部メモリー・インターフェイスは、デバイス右側の I/Oバンクだけでサポートされています。そのため、外部メモリー I/Oピンはすべて、デバイス右側の I/Oバンクに配置する必要があります。
2-2 MAX 10外部メモリー・インターフェイスの I/OバンクUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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図 2-2: 外部メモリ・インタフェースの I/Oバンク次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。
1B
1A
2
3 4
8 7
外部メモリ・インタフェースのサポートはデバイスの右側のI/Oバンクでのみ可能です。
右上のPLLのみ外部メモリ・インタフェースに使用可能です。
PHY
CL
K
PLLPLL
PLL PLL
OCT
5
6
UG-M10EMI2017.02.21 MAX 10外部メモリー・インターフェイスの I/Oバンク 2-3
MAX 10外部メモリ・インタフェースのアーキテクチャと機能 Altera Corporation
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外部メモリー・インターフェイスのサポートは 10M16、10M25、10M40、および 10M50デバイスでのみ利用可能です。
MAX 10 DQ/DQSグループMAX 10デバイスやパッケージが異なれば、外部メモリ・インタフェースでサポートするDQ/DQSグループの数も異なります。
表 2-1: MAX 10デバイスとパッケージでサポートされる DQ/DQSグループのサイズ
この表は、それぞれの MAX 10デバイスとパッケージでサポートされる DQ/DQSグループの数を表示します。デバイス右側にある I/Oバンクだけが外部メモリ・インタフェースをサポートします。
デバイス パッケージI/Oバンク
（右側）
DQS/DQグループの数
×8
10M16 F256、U324、および F484
B5 1
B6 1
10M25
F256B5 1
B6 1
F484B5 1
B6 2
10M40
F256B5 1
B6 1
F484B5 1
B6 2
F672B5 2
B6 2
10M50
F256B5 1
B6 1
F484B5 1
B6 2
F672B5 2
B6 2
2-4 MAX 10 DQ/DQSグループUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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関連情報Planning Pin and FPGA Resources chapter, External Memory Interface Handbookさまざまな外部メモリインタフェース実装例のピン数、クロック、アドレス/コマンド、データ、データストローブ、DM、およびオプションの ECC信号に関する情報を提供します。
MAX 10 外部メモリ・インタフェースの最大幅MAX 10デバイス・パッケージが異なれば、外部メモリ・インタフェースでサポートする最大幅も異なります。
表 2-2: MAX 10デバイス・パッケージでサポートされる外部メモリ・インタフェースの最大幅
製品ラインパッケージ
F256 U324 F484 F672
10M16 • x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 LPDDR2（ECC無）
• x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 DDR2、および DDR3/3L（ECC有または無）
• x16 LPDDR2（ECC無）
• x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 DDR2、および DDR3/3L（ECC有または無）
• x16 LPDDR2（ECC無）
—
10M25 • x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 LPDDR2（ECC無）
— • x8 DDR2、DDR3/3L および LPDDR2（ECC無）
• x16 DDR2、および DDR3/3L（ECC有または無）
• x24 DDR2、および DDR3/3L（ECC有）
• x16 LPDDR2（ECC無）
• x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 DDR2、およびDDR3/3L（ECC有または無）
• x24 DDR2、およびDDR3/3L（ECC有）
• x16 LPDDR2（ECC無）
UG-M10EMI2017.02.21 MAX 10 外部メモリ・インタフェースの最大幅 2-5
MAX 10外部メモリ・インタフェースのアーキテクチャと機能 Altera Corporation
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製品ラインパッケージ
F256 U324 F484 F672
10M40 • x8 DDR2、DDR3/3L および LPDDR2（ECC無）
• x16 LPDDR2（ECC無）
— • x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 DDR2、および DDR3/3L（ECC有または無）
• x24 DDR2、および DDR3/3L（ECC有）
• x16 LPDDR2（ECC無）
• x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 DDR2、およびDDR3/3L（ECC有または無）
• x24 DDR2、およびDDR3/3L（ECC有）
• x16 LPDDR2（ECC無）
10M50 • x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 LPDDR2（ECC無）
— • x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 DDR2、および DDR3/3L（ECC有または無）
• x24 DDR2、および DDR3/3L（ECC有）
• x16 LPDDR2（ECC無）
• x8 DDR2、DDR3/3L、および LPDDR2（ECC無）
• x16 DDR2、およびDDR3/3L（ECC有または無）
• x24 DDR2、およびDDR3/3L（ECC有）
• x16 LPDDR2（ECC無）
MAX 10メモリ・コントローラMAX 10デバイスでは、HPC II外部メモリ・コントローラが使用されます。
表 2-3: MAX 10メモリ・コントローラの特徴
機能 説明
Half-Rate Operation コントローラとユーザー・ロジックは、メモリ・クロックの半分のレートで動作することが可能です。
2-6 MAX 10メモリ・コントローラUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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機能 説明
Controller Latency コントローラは、ローカル・インタフェースのリード・リクエストまたはライト・リクエストと AFIインタフェースに送信されているメモリ・コマンドの間で低いベスト・ケース・タイムを有します。
Data Reordering メモリ・コントローラは、データの最も効率的なスループットを達成するために必要に応じてリード・リクエストとライト・リクエストの順序を変更します。
Starvation Control コントローラは、コマンドが処理されずにいられる時間の長さを制限するスターベーション・カウンタを実装しています。このカウンタは、データ・リオーダリングにより優先順位の低いリクエストが見落とされたままでいることがないことを保証します。スターベーション・カウンタが指定の制限に達した際、すぐに待機中のコマンドが処理されるようにスターベーション制限を設定することができます。
Priority Bypass メモリ・コントローラは、データ・リオーダリングで確立された優先順位をバイパスするためにユーザ・リクエストを受け入れます。コントローラが優先度の高いリクエストを検出すると、コントローラは現在のキューをバイパスするリクエストを許可します。これにより、優先度の高いリクエストは即座に処理され、遅延が低減されます。
Standard Interface メモリ・コントローラは、Avalon-STをネイティブ・インタフェースとして使用するので、Avalon-MM、AXI、またはアダプタを使用する独特のプロトコルにまで拡張が可能な柔軟性を提供しています。
Avalon-MM Data Slave LocalInterface
コントローラは、Intel Avalonメモリ・マップ・プロトコルをサポートしています。
Bank Management メモリ・コントローラは、受信するデータを基にページが開いた状態をインテリジェントに維持するため、特にランダム・トラフィックの効率を向上します。
Streaming Reads and Writes バンクが開いている状態であれば、メモリ・コントローラは各クロック・サイクルでシーケンシャル・アドレスに継続的にリードやライトを発行することが可能です。この機能により、大量のデータを効率よく通過させることができます。
Bank Interleaving メモリ・コントローラは、ランダム・アドレスにリードやライトを継続的に発行することが可能です。バンク・アドレスには、ユーザー・ロジックにより正しいサイクルが設定されている必要があります。
UG-M10EMI2017.02.21 MAX 10メモリ・コントローラ 2-7
MAX 10外部メモリ・インタフェースのアーキテクチャと機能 Altera Corporation
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機能 説明
Predictive Bank Management メモリ・コントローラは、早い段階でバンク管理コマンドを発行できるので、リードやライト・リクエストが発行される時点で既に正しいロウが開いています。この機能により、効率を向上させることができます。
Quasi-1T Address/CommandHalf-Rate
1コントローラ・クロック・サイクルは、ハーフ・レート・インタフェースで 2メモリ・クロック・サイクルと等しくなります。コマンド帯域幅を最大にするために、メモリ・コントローラはコントローラ・クロック・サイクルごとに 2つのメモリ・コマンドを許可するオプションを提供します。コントローラは、最初のクロック・フェーズでロウ・コマンドを、そして次のクロック・フェーズでカラム・コマンドを発行、あるいはその逆の順序でそれぞれのコマンドを発行するように制約されています。ロウ・コマンドにはアクティブ・コマンドとプリチャージ・コマンドが含まれ、カラム・コマンドにはリード・コマンドとライト・コマンドが含まれます。
Built-In Burst Adaptor メモリ・コントローラにはローカル・インタフェース上で任意のサイズのバーストを受け入れ、これらのバーストを効率的にメモリ・コマンドにマッピングする機能があります。
Self-Refresh Controls and UserAuto-Refresh Controls
メモリ・コントローラにはセルフリフレッシュ・コマンドを発行し、ユーザがサイドバンド・インタフェースから自動更新ができる機能があります。
Enable Auto Power-Down メモリ・コマンドにはコマンドが受信されない場合、パワーダウンする機能があります。
MAX 10外部メモリ・リード・データパスMAX 10デバイスでは、メモリ・インタフェース・ソリューションは DQSストローブを使用する代わりに内部リード・キャプチャ・クロックを使用し、I/Oエレメントにおいてダブル・データ・レート I/O（DDIO）レジスタでデータを直接キャプチャします。• PLLは DRAMデバイスにメモリ・クロックを供給し、受信データ・ストリームに周波数ロックされるリード・キャプチャ・クロックを生成します。リード・キャプチャ・クロックと受信リード・データ・ストリームは、任意の位相関係にあります。
• 最大のタイミング・マージンに対しては、キャリブレーション・シーケンスを使用し、リード・データ・アイの最適なサンプリング位置にリード・キャプチャ・クロックを配置します。
• データは、I/Oペリフェラルに実装された DDIOレジスタに直接キャプチャされます。
DDR入力レジスタMAX 10デバイスの DDR入力キャプチャ・レジスタは、I/Oペリフェラルに実装されています。
2-8 MAX 10外部メモリ・リード・データパスUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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図 2-3: 外部メモリ・インタフェースのリード・データパス
DQ
Latency Shifter
D Q
FPGA Core FPGA Periphery
PLL
clkin[0]clkin[1]clkin[2]clkin[3]
clkout[0]clkout[1]clkout[2]clkout[3]
PHYCLKGCLK AFI_CLK (HR)PHYCLK MEM_CLK (FR)PHYCLK DQ_WRITE_CLK (FR)PHYCLK READ_CAPTURE_CLK0TRACKING_CLK
CLKlatency_counter
FIFO Shifter
D QINCRCLK
RDATA_LFIFO
rdreq wrreqQ D
CLK
RDATA_FIFO
Q D
RD CLK WR CLK
Q D
Q
Q D
Q
Q D
Q
Input HR Register
Input HR Register
afi_rdata_enread_increment_vfifo
(from Sequencer)
read_latency_counter(from Sequencer)
afi_rdataafi_rdata_valid Q D
Q
dataout
fr_clkhr_clkinclock
pad
DDIO_IN
From Other DQwithin DQS Group
UG-M10EMI2017.02.21 DDR入力レジスタ 2-9
MAX 10外部メモリ・インタフェースのアーキテクチャと機能 Altera Corporation
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図 2-4: 外部メモリ・インタフェースのリード・データパスのタイミング
a b c d e f g h
dcba hgfe
soft
hard
afi clock
afi_rdata _en
capture clock
ba dc fe hg
ba dc fe hg
ba dc fe hg
capture clock /2
dcba hgfe
read mem _dq
ddio output
first ddio data captured on soft
HR register output(clocked by div /2 clock )
data transferred marked as valid
read _enable for LFIFO
VFIFO pipe
dcba hgfeafi_clk captured data(after rdata _fifo)
2nd flopped data
write _enable for LFIFO(afi_rdata _valid)
dcba hgfedata transferred marked as valid
MAX 10外部メモリ・インタフェースでは、リード・データ・ストローブ信号（DQS）はリード動作中には使用されないので、ポストアンブルを考慮する必要はありません。
MAX 10 外部メモリ・ライト・データパスMAX 10デバイスでサポートされているすべての DDRアプリケーションの場合、DQSストローブは中央揃えからライト DQデータとして外部 DRAMに送信されます。DQ出力の DDIOレジスタをクロックするクロックは、DQSストローブの DDIOレジスタを駆動するクロックから-90º位相シフトされます。これにより、中央揃えから DQデータの DQSストローブが作成されます外部メモリ・ライト・データパスはキャリブレーションされません。
DDR出力レジスタ専用 DDIOライト・ブロックは、DDR出力および出力イネーブル・パスに実装されています。
2-10 MAX 10 外部メモリ・ライト・データパスUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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図 2-5: 外部メモリ・インタフェース・ライト・データパス
DQ
DQS
DDIO OUT
DDIO OUT
Transfer Register
Transfer Register
Transfer Register
Transfer Register
4
4
4
4 2 2
D Q
Q
2 2 D Q
Q
D Q
Q
2 2 D Q
Q
dqs/dqs#
D Q
Q
afi_wdata_valid
fr_cycle_shifterD Qafi_wdata
datain
fr_clk
muxsel
Simple DDIOdatainhr_clkfr_clkmuxsel
dataout
D Q
Q
fr_cycle_shifterD Q D Q
Q
afi_dqs_burst 4 4 2 2Simple DDIO
datainhr_clkfr_clkmuxsel
datain
fr_clk
muxsel
D Q
Q
dataout
fr_cycle_shifterD Q
Full Rate CycleShifter for WLAdjustment Simple DDIO
datainhr_clkfr_clkmuxsel
dataout
FPGA Core FPGA Periphery
Multiplexer Generator
Multiplexer Generator
PLL
clkin[0]clkin[1]clkin[2]clkin[3]
clkout[0]clkout[1]clkout[2]clkout[3]
PHYCLKGCLK AFI_CLK (HR)PHYCLK MEM_CLK (FR)
PHYCLK DQ_WRITE_CLK (FR)PHYCLK READ_CAPTURE_CLK0TRACKING_CLK
UG-M10EMI2017.02.21 DDR出力レジスタ 2-11
MAX 10外部メモリ・インタフェースのアーキテクチャと機能 Altera Corporation
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図 2-6: 外部メモリ・インタフェース・ライト・データパスのタイミング
d c b a h g f e
x c a g e x
x d b h f x
soft
Write Dataabcd efgh
cdxx ghab xxef
Write Data Valid
DQS Enable
hard
afi Clock
afi_wdata
phy_ddio_dq(after fr_cycle_shifter)
Multiplexer Select
WR DATA Hi
WR DATA Lo
afi_wdata_valid[0]
afi_wdata_valid[1]
phy_ddio_wrdata_en[0](after fr_cycle_shifter)
phy_ddio_wrdata_en[1](after fr_cycle_shifter)
afi_dqs_burst[0]
afi_dqs_burst[1]
phy_ddio_dqs_en[0](after fr_cycle_shifter)
phy_ddio_dqs_en[1](after fr_cycle_shifter)
Multiplexer Select
DQS_OE
DQ_OE
Memory Clock
Transferred DQS_OE
Transferred DQ_OE
adc Clock
mem_dq
mem_dqs
mem_dqs_n
MAX 10アドレス/コマンド・パスIntelのソフト・メモリ・コントローラ IPと PHY IPはハーフ・レートで動作し、ハーフ・レートでアドレス/コマンド命令を発行します。
2-12 MAX 10アドレス/コマンド・パスUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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• 外部メモリ・クロック（CK/CK＃）に対し中央に揃えられた外部 DRAMにアドレス/コマンドの命令を送信する必要があります。
• LPDDR2アプリケーションの場合、アドレス/コマンド・パスは、ダブル・データ・レート（DDR）であり、I/Oペリフェラルの専用 DDIO出力レジスタは、外部 DRAMへアドレス/コマンドの命令をクロックします。
• DDR2/3のアプリケーションの場合、アドレス/コマンド・パスは、シングル・データ・レート（SDR）であり、専用 DDIO出力レジスタではなく、I/Oペリフェラル内の単純な出力 I/Oレジスタが外部 DRAMデバイスへのアドレス/コマンドの命令をクロックします。
MAX 10PHYクロック（PHYCLK）ネットワークPHYCLKネットワークは、専用の高速かつ低スキューのバランスの取れたクロック・ツリーであり、外部メモリ・インタフェースのアプリケーションにより良いクロック・スキューを提供します。MAX 10デバイスにおいては、上部右側の PLLのみ PHYCLKツリーに配線されています。このため、PHYCLKツリーは MAX 10 10M16、10M25、10M40、および 10M50デバイスの右側に位置する I/Oバンクでのみ利用可能です。
UG-M10EMI2017.02.21 MAX 10PHYクロック（PHYCLK）ネットワーク 2-13
MAX 10外部メモリ・インタフェースのアーキテクチャと機能 Altera Corporation
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図 2-7: 外部メモリ・インタフェースの I/Oバンク
次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。
1B
1A
2
3 4
8 7
外部メモリ・インタフェースのサポートはデバイスの右側のI/Oバンクでのみ可能です。
右上のPLLのみ外部メモリ・インタフェースに使用可能です。
PHY
CL
K
PLLPLL
PLL PLL
OCT
5
6
2-14 MAX 10PHYクロック（PHYCLK）ネットワークUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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VTトラッキングの位相検出器電圧や温度の変化により、リードおよびライト・パスにバラツキが生じることがあります。位相検出器は、システムのタイミングを最適化するためにミミック・クロックの変動を追跡します。
図 2-8: VTトラッキング・システムの概要
I/O Register
Phase DetectorPhase alignment
MIMIC_CLK_P/N
RESETACKPD_UPPD_DOWN
CK/CK# 2
PLL
Dynamic PhaseShift Control
FPGA Core FPGA Periphery
CK/CK#
Sequencer
DDIOOut
UPDA
TEPH
ASES
TEP
PHAS
EDON
ECO
UNTE
RSEL
ECT
GCLK SYS_CLK (HR)
PHYCLK DQ_WRITE_CLK (FR)PHYCLK MEM_CLK (FR)
PHYCLK READ_CAPTURE_CLK (FR)TRACKING_CLK (FR)
DRAM
MAX 10外部メモリ・インタフェース・ソリューションでは、メモリ・クロックはリードおよびライト・パスを模倣するために使用されます。メモリ・クロック・ピンは、ミミック・クロックとして位相検出器へループ・バックします。位相検出器は、シーケンサへの模倣クロックにバラツキがあればその情報をシーケンサへ提供します。シーケンサは、クロック位相の変化に一致するように、リード・キャプチャ・クロックを調整します。
オンチップ直列終端MAX 10デバイスは、右側の I/Oバンクにあるキャリブレーションされたオンチップ直列終端（RS OCT）をサポートします。
UG-M10EMI2017.02.21 VTトラッキングの位相検出器 2-15
MAX 10外部メモリ・インタフェースのアーキテクチャと機能 Altera Corporation
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• キャリブレーションされた OCTを使用するには、各 RS OCTコントロール・ブロックに対しRUPと RDNピンを使用します。
• 各 OCTキャリブレーション・ブロックを使用して、同じ VCCIOで 1つの種類の終端をキャリブレーションすることができます。
RS OCTの値に応じて、RUPと RDNの抵抗値を設定する必要があります。例えば、RSの OCT値が34Ωであれば、RUPと RDNの両方の値を 34Ωに設定します。
関連情報MAX 10 On-Chip I/O TerminationOCTに関する詳細情報を提供します。
フェーズ・ロック・ループ外部メモリ・インタフェースの場合、PLLはメモリ・クロック、ライト・クロック、キャプチャ・クロック、およびロジック・コア・クロックを生成します。• メモリ・クロックは、DQSライト・ストローブ、およびアドレス信号とコマンド信号へのクロックを提供します。
• メモリ・クロックから-90°シフトされたライト・クロックは、メモリ・ライト中に DQ信号へのクロックを提供します。
PLLリコンフィギュレーション機能を使用して、セットアップおよびホールド・マージンを調整するようにリードキャプチャの位相シフトをキャリブレーションすることが可能です。シーケンサは、起動時にキャプチャ・クロックをキャリブレーションします。MAX 10デバイスの外部メモリ・インタフェースの場合、上部右の PLL（PLL 2）を使用する必要があります。関連情報PLL LocationsさまざまなMAX 10パッケージで PLLの位置と有効性に関する詳細情報を提供します。
MAX 10の低消費電力機能MAX 10低消費電力機能は、セルフ・リフレッシュまたは低パワーダウン・モードをオンにすると自動で有効となります。低消費電力機能は、コントローラによって使用されるクロックを停止する afi_mem_clk_disable信号を送信します。MAX 10 UniPHYIPコアは以下の機能を使用して、消費電力を節約します。• CKEと RESET_N信号を除いて、アドレスおよびコマンド信号をトライステート化します。• DDR入力の入力バッファをディセーブルします。注意: MAX 10低消費電力機能は、 Quartus® Primeソフトウェアのバージョン 15.0より利用可能
です。この機能をイネーブルするには、バージョン 15.0以降の Quartus Primeソフトウェアを使用し MAX 10 UniPHYIPコアを再生成します。
2-16 フェーズ・ロック・ループUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェースのアーキテクチャと機能
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MAX 10外部メモリ·インタフェースの設計上の考慮事項 3
2017.02.21
UG-M10EMI 更新情報 フィードバック
デザインを成功に導くには、何点かの考慮すべき事項があります。特に注記のない限り、これらのデザイン・ガイドラインはこのデバイス・ファミリのすべてのバリアントに適用されます。関連情報• 1-1ページの MAX 10外部メモリ・インタフェースの概要• Planning Pin and FPGA Resources chapter, External Memory Interface Handbook
Intel FPGAデバイスで外部メモリ・インタフェースを実装するためのピンのプランニング・ガイドラインを示します。
MAX 10のクロッキングおよび PLLデザイン検討事項
DDR2/DDR3外部メモリ・インタフェース・ピンDDR2/DDR3インタフェースでは、 MAX 10デバイスは、外部メモリ・デバイスとのインタフェースにデータ（DQ）・ピン、データ・ストローブ（DQS）・ピン、クロック・ピン、アドレス・ピン、コマンド・ピンを使用します。デバイスはまた、データ・マスキングを可能にするためにデータ・マスク（DM）ピンを使用します。
関連情報3-3ページの MAX 10デバイスで推奨される DDR2/DDR3の終端方法
MAX 10データおよびデータ・クロック（ストローブ）ピンMAX 10外部メモリ・インタフェースの場合、DQピンは双方向のリードとライトのデータ・ピンとなり、DQSピンは、ライト動作中にのみ使用されるデータ・ストローブ・ピンとなります。MAX 10デバイスは、双方向のデータ・ストローブをサポートします。双方向の DQデータ信号を同じ MAX 10デバイスの DQピンに接続します。DQSピンはライト・モード中にのみ使用されます。リード・モードでは、 MAX 10PHYは、内部でリード・キャプチャ・クロックを生成し、DQS信号を無視します。ただし、ここでも DQS信号は MAX 10DQSピンに接続する必要があります。関連情報3-9ページの ガイドライン： MAX 10のピン配置ファイルの読み方について
Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.
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DDR2/DDR3用の MAX 10I/Oバンク DQ/DQSのサポートDDR2/DDR3 SDRAMの場合、 MAX 10デバイスの I/Oバンク 5と 6は、8、16、および 24ビットの DQバス幅で DQ信号と DQS信号をサポートすることができます。• DDR2および DDR3 SDRAMインタフェースの場合、インタフェース幅に関係なく、デバイスは×8モードの DQSグループを使用します。
• それより広いインタフェースをサポートする必要がある場合は、複数の×8 DQグループを使用します。
• メモリ・インタフェース信号として使用されていない場合は、未使用の DQピンを通常のユーザ I/Oピンとして使用できます。
• ×24インタフェースは、×16 + ECCを介して実装されます。
関連情報2-4ページの MAX 10 DQ/DQSグループデバイスごとにサポートされている DQ/DQSグループを提供します。
データ・マスク・ピンMAX 10デバイスでは、データ・マスク（DMピンは、デバイスのピン配置に予め割り当てられています。 Quartus Primeフィッタは、配置のために DQSグループで DQピンおよび DMピンを均等に扱いますが、事前に割り当てられる DQピンと DMピンが望ましいピンとなります。DQSおよび DQ信号の各グループは、１本の DMピンを有します。• データ・マスク（DM）ピンは、外部メモリ・デバイスへのライト中にのみ必要となります。• DMピンの Low信号はライトが有効であることを示します。• DMピンを Highでドライブすると、メモリは DQ信号をマスクします。• DQ出力信号と同様に、DM信号は-90ºにシフトされたクロックによってクロックされます。
DDR2/DDR3誤り訂正コード・ピン一部の DDR2および DDR3 SDRAMデバイスは、データ送信時のエラーを検出し、自動的に訂正する方法である誤り訂正コード（ECC）をサポートしています。• 24ビットの DDR2または DDR SDRAMには、8本の ECCピンと 16本のデータ・ピンがあります。
• DDR2および DDR3 SDRAMの ECCピンを MAX 10デバイス内の別々の DQSまたは DQグループに接続します。
• メモリ・コントローラは、ECCデータをエンコードおよびデコードするために追加のロジックを必要とします。
関連情報ALTECC (Error Correction Code: Encoder/Decoder) chapter, Integer Arithmetic Megafunctions UserGuideECC機能を実装する ALTECC_ENCODERおよび ALTECC_DECODER IPコアについて詳しく説明します。
3-2 DDR2/DDR3用の MAX 10I/Oバンク DQ/DQSのサポートUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ·インタフェースの設計上の考慮事項
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DDR2/DDR3のアドレス・ピンおよびコントロール/コマンド・ピンDDR2/DDR3インタフェースの場合、アドレス信号、コントロール信号およびコマンド信号は、シングル・データ・レートで送信されます。MAX 10デバイスのバンク 5および 6に位置する任意のユーザ I/Oピンを使用し、外部メモリ・デバイスへアドレスおよび制御またはコマンド信号を生成することが可能です。
メモリ・クロック・ピン外部メモリ・デバイスにおいて、メモリ・クロック信号（CKおよび CK＃）は、アドレス信号、コントロール信号またはコマンド信号をキャプチャするために使用されます。MAX 10デバイスでは、ダブル・データ・レート I/O（DDIO）レジスタは、CK/CK＃信号を生成するために使用されます。メモリ・クロック・ピンは、あらかじめ定義されており、デバイスのピン配置ファイルにリストされています。メモリ・クロック・ピンの位置を決定するには、関連デバイスのピン配置ファイルを参照してください。関連情報• Pin Connection Guidelines Tables, Planning Pin and FPGA Resources chapter, External Memory
Interface HandbookCK/CK＃ピンの配置に関する詳細情報を提供します。
• MAX 10 Device Pin-Out Files
MAX 10デバイスで推奨される DDR2/DDR3の終端方法アドレス、コマンド、およびメモリ・クロック・ピンが複数の負荷に接続される複数の DDR2および DDR3 SDRAMコンポーネントにインタフェースする場合、次の手順に従います。1. システムのシミュレーションを実行し、DQ/DQS、DM、アドレス、コマンド、およびクロック信号の新しいスルー・レートを取得します。
2. シミュレーション結果に基づいて、DDR2あるいは DDR3 SDRAMデータシートからディレーティング tISと tIHの仕様を使用します。
3. タイミング・ディレーティングにより、インタフェースがタイミング要件を満たさない場合、これらの信号の負荷を低減するために信号を複製することでタイミングを向上させます。
注意: 次の表に示す Class Iおよび Class II終端方法は、ドライブ強度であり物理的終端ではありません。
表 3-1: MAX 10DDR2コンポーネントの終端の推奨事項
信号の種類 SSTL 18 I/O規格
FPGAエンド・ディスクリート終端
メモリ・エンド終端 1 メモリ I/O規格
DQ/DQS Class I 12 mA VTTディスクリートへの 50Ω並列
ODT75(4) HALF(5)
(4) メモリ上の ODT75 vs. ODT50は、オーバーシュート/アンダーシュート上昇を制限するため、アイ開口部を開く効果があります。
(5) HALFは低減されたドライブ強度です。
UG-M10EMI2017.02.21 DDR2/DDR3のアドレス・ピンおよびコントロール/コマンド・ピン 3-3
MAX 10外部メモリ·インタフェースの設計上の考慮事項 Altera Corporation
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信号の種類 SSTL 18 I/O規格
FPGAエンド・ディスクリート終端
メモリ・エンド終端 1 メモリ I/O規格
DM Class I 12 mA —VTTディスクリートへの56Ω並列
—
アドレスおよびコマンド
最大ドライブ強度のClass I
— —
クロック Class I 12 mA — • x1 = 差動 100Ω(6)
• x2 = 差動 200 Ω(7)
—
表 3-2: MAX 10DDR3コンポーネントのボード終端の推奨事項MAX 10デバイスでは、DDR3コンポーネントに対しボード終端が必要となります。
I/O規格 RS OCTオンボード終端
FPGAエンド メモリ・エンド
SSTL 15 Class 1 50Ω（キャリブレーション無） 80 Ωレジスタ 40 Ωレジスタ
表 3-3: DDR3と DDR2でサポートされている外部メモリ・インタフェースの終端方法
メモリ・インタフェース規格
I/O規格 RSOCT RUP、RDN (Ω)
DDR3 SSTL-15
25 2534 3440 4050 50
DDR3L SSTL-13534 3440 40
DDR2 SSTL-1825 2550 50
関連情報Planning Pin and FPGA Resources終端と信号の複製に関する詳細情報を提供します。
LPDDR2デザインの検討事項注意: MAX 10デバイスは、シングル・ダイの LPDDR2のみをサポートします。
(6) x1はシングル・デバイスの負荷です。(7) x2は 2デバイスの負荷です。
3-4 LPDDR2デザインの検討事項UG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ·インタフェースの設計上の考慮事項
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LPDDR2外部メモリ・インタフェース・ピンLPDDR2インタフェースでは、 MAX 10デバイスは、外部メモリ・デバイスとのインタフェースにデータ（DQ）、データストローブ（DQS）、クロック、コマンド、およびアドレス・ピンを使用する。デバイスはまた、データマスキングを可能にするためにデータマスク（DM）ピンを使用しています。
MAX 10データおよびデータ・クロック（ストローブ）ピンMAX 10外部メモリ・インタフェースの場合、DQピンは双方向のリードとライトのデータ・ピンとなり、DQSピンは、ライト動作中にのみ使用されるデータ・ストローブ・ピンとなります。MAX 10デバイスは、双方向のデータ・ストローブをサポートします。双方向の DQデータ信号を同じ MAX 10デバイスの DQピンに接続します。DQSピンはライト・モード中にのみ使用されます。リード・モードでは、 MAX 10PHYは、内部でリード・キャプチャ・クロックを生成し、DQS信号を無視します。ただし、ここでも DQS信号は MAX 10DQSピンに接続する必要があります。関連情報3-9ページの ガイドライン： MAX 10のピン配置ファイルの読み方について
LPDDR2用の I/Oバンクの DQ/DQSサポートLPDDR2 SDRAMの場合、 MAX 10デバイス内の I/Oバンク 5と 6は、8および 16ビットの DQバス幅で、DQ信号と DQS信号をサポートすることができます。• LPDDR2 SDRAMインタフェースの場合は、デバイスに関係なく、インタフェース幅の×8モードの DQSグループを使用します。
• より広いインタフェースをサポートする必要がある場合は、複数の×8 DQグループを使用します。
• メモリ・インタフェース信号として使用されていない場合は、未使用の DQピンを通常のユーザ I/Oピンとして使用できます。
関連情報2-4ページの MAX 10 DQ/DQSグループデバイスごとにサポートされている DQ/DQSグループを提供します。
データ・マスク・ピンMAX 10デバイスでは、データ・マスク（DMピンは、デバイスのピン配置に予め割り当てられています。 Quartus Primeフィッタは、配置のために DQSグループで DQピンおよび DMピンを均等に扱いますが、事前に割り当てられる DQピンと DMピンが望ましいピンとなります。DQSおよび DQ信号の各グループは、１本の DMピンを有します。• データ・マスク（DM）ピンは、外部メモリ・デバイスへのライト中にのみ必要となります。• DMピンの Low信号はライトが有効であることを示します。• DMピンを Highでドライブすると、メモリは DQ信号をマスクします。• DQ出力信号と同様に、DM信号は-90ºにシフトされたクロックによってクロックされます。
UG-M10EMI2017.02.21 LPDDR2外部メモリ・インタフェース・ピン 3-5
MAX 10外部メモリ·インタフェースの設計上の考慮事項 Altera Corporation
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LPDDR2アドレス・ピンおよびコントロール/コマンド・ピンLPDDR2インタフェースの場合、アドレス信号や制御またはコマンド信号は、ダブル・データ・レートで送信されます。MAX 10デバイスのバンク 5および 6に位置する任意のユーザ I/Oピンを使用し、外部メモリ・デバイスへアドレスおよび制御またはコマンド信号を生成することが可能です。
メモリ・クロック・ピン外部メモリ・デバイスにおいて、メモリ・クロック信号（CKおよび CK＃）は、アドレス信号、コントロール信号またはコマンド信号をキャプチャするために使用されます。MAX 10デバイスでは、ダブル・データ・レート I/O（DDIO）レジスタは、CK/CK＃信号を生成するために使用されます。メモリ・クロック・ピンは、あらかじめ定義されており、デバイスのピン配置ファイルにリストされています。メモリ・クロック・ピンの位置を決定するには、関連デバイスのピン配置ファイルを参照してください。関連情報• Pin Connection Guidelines Tables, Planning Pin and FPGA Resources chapter, External Memory
Interface HandbookCK/CK＃ピンの配置に関する詳細情報を提供します。
• MAX 10 Device Pin-Out Files
LPPDDR2電源変動の制約200 MHzをターゲットとする LPDDR2インタフェースに対しては、メモリ・デバイスの I/Oおよびコアへの供給電力の変動を±3%の範囲内抑えます。• メモリ I/Oの電源供給ピンは、VDDQです。• メモリ・コアの電源供給ピンは、VDDです。
関連情報MAX 10 Power Management User Guide
MAX 10デバイスで推奨される LPDDR2の終端方法
表 3-4: LPDDR2でサポートされる外部メモリ・インタフェースの終端方法
メモリ・インタフェース規格
I/O規格 RSOCT RUP、RDN (Ω)
LPDDR2 HSUL-12 34、40、48 34、40、48
3-6 LPDDR2アドレス・ピンおよびコントロール/コマンド・ピンUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ·インタフェースの設計上の考慮事項
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ガイドライン： MAX 10 DDR3、DDR2、および LPDDR2における外部メモリ・インタフェース I/Oの制限
特定の外部メモリ・インタフェース規格の実装に関して、利用可能な I/Oピンの数には制限があります。• DDR2を実装する場合、I/Oバンク 5および 6で使用可能な残りの I/Oピンの 25％を入力ピンとして割り当てることができます。
• DDR3または LPDDR2を実装する場合、以下の表に記載された I/Oピンは使用できません。残りの I/Oピンについては、通常の I/O動作に対して I/Oバンク 5および 6で使用可能な I/Oピンの 75％だけを割り当てることができます。
表 3-5: 特定のデバイス・パッケージにおいて DDR3や LPDDR2外部メモリ・インタフェースの実装に使用できない I/Oピン―暫定仕様
デバイスパッケージ
F256 U324 F484 F672
10M16 N16
P16
R15
P15
R18
P18
E16
D16
U21
U22
M21
L22
F21
F20
E19
F18
—
10M25 N16
P16
— U21
U22
M21
L22
F21
F20
E19
F18
F17
E17
—
UG-M10EMI2017.02.21 ガイドライン： MAX 10 DDR3、DDR2、および LPDDR2における外部メモリ・イン
タフェース I/Oの制限3-7
MAX 10外部メモリ·インタフェースの設計上の考慮事項 Altera Corporation
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デバイスパッケージ
F256 U324 F484 F672
10M40
10M50
N16
P16
— U21
U22
M21
L22
F21
F20
E19
F18
F17
E17
W23
W24
U25
U24
T24
R25
R24
P25
K23
K24
J23
H23
G23
F23
G21
G22
ガイドライン： MAX 10DDR2、DDR3、および LPDDR2のボード・デザイン要件
• DDR2、DDR3、および LPDDR2インタフェースに対しては、ピン間の最大ボード・スキューは 40ps未満でなければいけません。このガイドラインは、すべてのピン（アドレス、コマンド、クロック、およびデータ）に適用されます。
• ボードからの不要なインダクタンスを最小限に抑えるために、Intelは 49.5 mil以下の VCCIOバンクの深さを介して PCBを保持することを推奨しています。
• DDR3インタフェースを実装したデバイスの場合、DQ、DQS、およびアドレス信号にはオンボード終端が必要です。Intelは VTTに 80 Ωの終端抵抗値を使用することを推奨します。
• DQ、アドレス、およびコマンド・ピンに対しては、DDR3への PCBトレース配線の長さを 6インチ未満に抑え、LPDDR2であれば 3インチ未満に抑えます。
3-8 ガイドライン： MAX 10DDR2、DDR3、および LPDDR2のボード・デザイン要件UG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ·インタフェースの設計上の考慮事項
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関連情報• External Memory Interface Handbook Volume 1: Intel FPGA Memory Solution Overview and
Design FlowIntel FPGAデバイスを Intel FPGAメモリ・ソリューションやデザイン・フローなどの外部メモリ・インタフェースに使用する方法について詳しく説明しています。
• External Memory Interface Handbook Volume 2: Design Guidelinesメモリ選択、ボード・デザイン、メモリ IPコアの実装、タイミング、最適化、およびデバッグを含む、外部メモリ・インタフェース用の Intel FPGAデバイスの使用に関する詳細情報を提供しています。
• Functional Description—MAX 10 EMIFMAX 10デバイスのメモリ IPコアの実装に関する詳細情報を提供します。
• MAX 10 FPGA Signal Integrity Design GuidelinesMAX 10デバイスのシグナルイ・ンテグリティに関連するデザイン・ガイドラインを提供します。
ガイドライン： MAX 10のピン配置ファイルの読み方について特定の MAX 10デバイスにおける DQピンの最大数や、グループの正確な数については、 該当するデバイスのピン配置ファイルを参照してください。ピン配置ファイルでは、 DQS および DQSn ピンが差動データ・ストローブ/クロック・ピンのペアを表します。DQS および DQSn ピンは、 MAX 10ピン配置ファイルに DQSXR と DQSnXRとで表されています。• X は、DQ/DQSグループ番号を意味します。• Rはグループの位置を表しますが、これは常にデバイスの右側に位置します。
UG-M10EMI2017.02.21 ガイドライン： MAX 10のピン配置ファイルの読み方について 3-9
MAX 10外部メモリ·インタフェースの設計上の考慮事項 Altera Corporation
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MAX 10外部メモリ・インタフェース実装ガイド 4
2017.02.21
UG-M10EMI 更新情報 フィードバック
Quartus Primeソフトウェアを使用して、外部メモリ・インタフェース・デザインを実装することができます。ソフトウェアにはデザインの作成とコンパイル、およびデバイスのコンフィギュレーションが可能なツールが含まれています。Quartus Primeソフトウェアでは、使用するメモリ・インタフェースの要件に適合するようにUniPHYIPコアのインスタンス化とコンフィギュレーションも実行可能です。
関連情報• 1-1ページの MAX 10外部メモリ・インタフェースの概要• External Memory Interface Handbook Volume 1: Intel FPGA Memory Solution Overview and
Design FlowIntel FPGAデバイスを Intel FPGAメモリ・ソリューションやデザイン・フローなどの外部メモリ・インタフェースに使用する方法について詳しく説明しています。
• External Memory Interface Handbook Volume 2: Design Guidelinesメモリ選択、ボード・デザイン、メモリ IPコアの実装、タイミング、最適化、およびデバッグを含む、外部メモリ・インタフェース用の Intel FPGAデバイスの使用に関する詳細情報を提供しています。
• Functional Description—MAX 10 EMIFMAX 10デバイスのメモリ IPコアの実装に関する詳細情報を提供します。
• MAX 10 DDR3 Reference DesignProvides DDR3 UniPHY IP core reference design for MAX 10 devices. MAX 10デバイス用の DDR3UniPHY IPコアリファレンス・デザインを提供します。
UniPHY IPコアUniPHYIPコアを使用すると、 MAX 10外部メモリ・インタフェース・ソリューションのソフトIPを制御することができます。
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図 4-1: MAX 10 UniPHYPLLコアのブロック図
I/O Structure
Reference Clock
DQ I/O
I/O Block
Write Path
Read Path
Address/CommandPath
CalibrationSequencer
PLL
MemoryController
PHY
ExternalMemoryDevice
External Memory Interface IP
関連情報• Introduction to Intel FPGA IP Coresパラメーター化、アップグレード、IP コアのシミュレーションを含むすべての IntelFPGA IPコアに関する基本的な情報を提供します。
• Creating Version-Independent IP and Qsys Simulation Scriptsソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。
• Project Management Best Practicesプロジェクトと IP ファイルの効果的な管理および移植性のためのガイドラインを提供します。
4-2 UniPHY IPコアUG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェース実装ガイド
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LPDDR2外部メモリ・インタフェースの実装図 4-2: MAX 10デバイスにおける LPDDR2のアーキテクチャのトップレベル・ビュー
DQ x8 group(soft)
DQ x8 group(soft)
DQ x8 group
DQ x8 group
PHYCLK
PLL
External MemoryDevice
Soft MemoryController
clk[0]
clk[1]clk[2]
clk[3]
phy_mem_clk
sys_clk
dq_write_clk
read_capture_clk
dqs_tracking_clk
fr_resync_clk8
hr_resync_clk
fr_resync_clk8
hr_resync_clk
Memory PHY
Off FPGAPeripheryCore
GCLK
関連情報Planning Pin and FPGA Resources chapter, External Memory Interface Handbookさまざまな外部メモリインタフェース実装例のピン数、クロック、アドレス/コマンド、データ、データストローブ、DM、およびオプションの ECC信号に関する情報を提供します。
サポートされている LPDDR2トポロジーLPDDR2に対しては、 MAX 10デバイスの外部メモリ・インタフェース IPは、1つのディスクリート・デバイスを持つトラッキング・クロック 1個とキャプチャ・クロック 1個を使用しています。
UG-M10EMI2017.02.21 LPDDR2外部メモリ・インタフェースの実装 4-3
MAX 10外部メモリ・インタフェース実装ガイド Altera Corporation
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図 4-3: LPDDR2メモリ・インタフェースでサポートされているトポロジー
この図は、サポートされている LPDDR2トポロジーを示しています。1つのディスクリートLPDDR2デバイスだけが 16ビットの最大インタフェース幅でサポートされています。 MAX 10デバイスのメモリ・インタフェース IPは、このコンフィギュレーションのみをターゲットとする LPDDR2の IPを生成します。
FPGA
CS
LPDDR216
DDR2および DDR3外部メモリ・インタフェースの実装図 4-4: MAX 10デバイスにおける DDR2、DDR3、または DDR3Lアーキテクチャのトップレベル・ビュー
DQ x8 group(soft)
DQ x8 group(soft)
DQ x8 group(soft)
DQ x8 group
DQ x8 group
DQ x8 group
PHYCLK
PLL
External MemoryDevice
Soft MemoryController
External MemoryDevice
clk[0]
clk[1]clk[2]
clk[3]
phy_mem_clk
sys_clk
dq_write_clk
read_capture_clk
read_capture_ecc_clk
fr_resync_clk8
hr_resync_clk
fr_resync_clk8
hr_resync_clk
fr_resync_clk8
hr_resync_clk
Memory PHY
Off FPGAPeripheryCore
GCLK
4-4 DDR2および DDR3外部メモリ・インタフェースの実装UG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェース実装ガイド
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関連情報Planning Pin and FPGA Resources chapter, External Memory Interface Handbookさまざまな外部メモリインタフェース実装例のピン数、クロック、アドレス/コマンド、データ、データストローブ、DM、およびオプションの ECC信号に関する情報を提供します。
MAX 10でサポートされている DDR2および DDR3のトポロジーDDR2や DDR3/DDR3Lに対しては、 MAX 10デバイスの外部メモリ・インタフェース IPは、2つのディスクリート・デバイスを持つキャプチャ・クロックを 2個使用しています。
図 4-5: DDR2および DDR3メモリ・インタフェースでサポートされているトポロジー
この図は、サポートされている DDR2/DDR3のトポロジーを示しています。 1クロックはデータの下位 16ビットをキャプチャし、他のクロックはデータの上位 8ビットをキャプチャします。MAX 10デバイスのメモリ・インタフェース IPは、このコンフィギュレーションのみをターゲットとする DDR2および DDR3/DDR3L IPを生成します。
FPGA
CS
DDR3
DDR3
8
16
UG-M10EMI2017.02.21 MAX 10でサポートされている DDR2および DDR3のトポロジー 4-5
MAX 10外部メモリ・インタフェース実装ガイド Altera Corporation
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MAX 10の UniPHY IPコア・リファレンス 52017.02.21
UG-M10EMI 更新情報 フィードバック
MAX 10デバイスには、3種類の UniPHY IPコアがあります。• DDR2 SDRAMコントローラ• DDR3 SDRAMコントローラ• LPDDR2 SDRAMコントローラ
関連情報• 1-1ページの MAX 10外部メモリ・インタフェースの概要• External Memory Interface Handbook Volume 1: Intel FPGA Memory Solution Overview and
Design FlowIntel FPGAデバイスを Intel FPGAメモリ・ソリューションやデザイン・フローなどの外部メモリ・インタフェースに使用する方法について詳しく説明しています。
• External Memory Interface Handbook Volume 2: Design Guidelinesメモリ選択、ボード・デザイン、メモリ IPコアの実装、タイミング、最適化、およびデバッグを含む、外部メモリ・インタフェース用の Intel FPGAデバイスの使用に関する詳細情報を提供しています。
• Functional Description—MAX 10 EMIFMAX 10デバイスのメモリ IPコアの実装に関する詳細情報を提供します。
MAX 10の UniPHYパラメータ設定方法Quartus Primeソフトウェアで UniPHYIPコアの設定が可能です。これには、PHY Settings、Memory Parameters、Memory Timing、Board Settings、Controller Settings、Diagnosticsの 6グループのオプションがあります。注意: MAX 10デバイスは EMIFデバッグ・ツールキットではサポートされていません。
UniPHYパラメータ—PHY設定PHY設定には、General Settings、Clocks、Advanced PHY Settingsの 3グループのオプションがあります。
Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.
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表 5-1: PHY設定－一般的な設定
パラメータ 説明
スピード･グレード 生成されたタイミング制約およびタイミング・レポートに影響を与える、ターゲットとする FPGAデバイスのスピード・グレードを指定します。注意: MAX 10デバイスの場合、DDR3および LPDDR2がス
ピード・グレード –6でのみサポートされており、DDR2はスピード・グレード–6および–7でサポートされています。
Generate PHY only このオプションをオンにすると、メモリ・コントローラを持たない UniPHYIPコアが生成されます。このオプションをオンにすると、AFIインタフェースがエクスポートされるので、独自のメモリ・コントローラが簡単に接続できるようになります。
表 5-2: PHY設定－クロック
パラメータ 説明
Memory clock frequency メモリ・デバイスを駆動するクロックの周波数で、小数点以下 4桁までの精度を使用します。ターゲット・メモリ・コンフィギュレーションのサポートされる最大周波数を取得するには、www.altera.comの「External MemorySpec Estimator」ページを参照してください。
Achieved memory clockfrequency 外部メモリ・インタフェース（メモリ・クロック）をドライブす
るために PLLが生成する実際の周波数です。PLL reference clock frequency PLLを供給する入力クロックの周波数で、小数点以下 4桁までの
精度を使用します。Rate on Avalon-MM interface Avalon-MMインタフェース上のデータ・バスの幅です。
MAX 10は Halfレートのみをサポートするため、4×のメモリ・データ幅となります。
Achieved local clock frequency メモリ・コントローラ（AFIクロック）のローカル・インタフェースをドライブするために PLLが生成する実際の周波数です。
5-2 UniPHYパラメータ—PHY設定UG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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表 5-3: DDR3 SDRAM PHY設定－PHYの高度な設定
パラメータ 説明
Supply voltage メモリの電源電圧とサブファミリ・タイプです。このオプションは、DDR3 SDRAMでのみ使用できます。
I/O standard I/O規格電圧です。デザインのメモリ規格に応じて、I/O規格を設定します。
Reconfigurable PLL location UniPHYIPコア・メモリ・インタフェースで使用される PLLを実行時にリコンフィギュレーションが可能となるように設定する場合、その PLLの位置を指定する必要があります。このアサインメントは、指定された側にのみ配置できる PLLを生成します。
関連情報External Memory Interface Spec EstimatorIntel FPGAデバイスでサポートされている外部メモリ・インタフェースのパフォーマンスを検索および比較できるパラメトリック・ツールを提供します。
UniPHYパラメータ—メモリのパラメータこれには、Memory Parameters、Memory Topology、Memory Initialization Optionsの 3グループのオプションがあります。
表 5-4: メモリのパラメータメモリ・ベンダのデータシートからメモリ・パラメータを適用するには、Memory Parametersのオプション・グループを使用します。パラメータ 説明
Memory vendor メモリ・デバイスのベンダです。使用しているメモリ・ベンダを選択します。使用しているメモリ・ベンダがリスト内にない場合、近い値のメモリ・パラメータを持つ JEDEC設定を選択し、使用のメモリ・ベンダの値に応じてパラメータ値を変更します。ただし、メモリ・プリセットのリストからコンフィギュレーションを選択する場合、そのプリセット・セッティングへのデフォルトのメモリ・ベンダは自動で選択されます。
Memory format メモリ・デバイスのフォーマットです。このパラメータは、自動的に Discrete Deviceに設定されます。
Memory device speedgrade メモリ・デバイスが動作可能な最大周波数です。
Total interface width メモリ・デバイスの DQピンの総数です。8から 24ビットに制限されています。
UG-M10EMI2017.02.21 UniPHYパラメータ—メモリのパラメータ 5-3
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 説明
DQ/DQS group size DQSグループあたりの DQビット数です。Number of DQSgroups DQSグループ数は、 Total interface widthおよび DQ/DQS group sizeパラ
メータから自動的に計算されます。Number of chip selects IPコアが現在のデバイス・コンフィギュレーションに使用するチップ選
択の数です。メモリ・デバイスの数に応じてチップ・セレクトの合計数を指定します。
Number of clocks メモリ・インタフェースのクロック・バスの幅です。Row address width メモリ・インタフェースのロウ・アドレスの幅です。Column address width メモリ・インタフェースのカラム・アドレスの幅です。Bank address width メモリ・インタフェースのバンク・アドレス・バスの幅です。Enable DM pins メモリ・デバイスの DMピンを FPGAでドライブするかどうかを指定し
ます。×4モードのメモリ・デバイスであれば、このオプションをオフにすることで過剰な FPGAデバイス・ピンの使用を避けることができます。×4モードのメモリ・デバイス使用時は、DDR3 SDRAMに対しこのオプションをオフにします。Avalonバイト・イネーブルを使用する場合は、このオプションをオンにする必要があります。
DQS# Enable シグナル・インテグリティおよびシステム性能の改善を図るには、差動DQS信号方式をオンにします。このオプションは、DDR3 SDRAMでのみ使用できます。
表 5-5: メモリ・パラメータ－メモリ初期化オプション（DDR3 SDRAM）この表は、DDR3 SDRAMのメモリ初期化オプションを示しています。
5-4 UniPHYパラメータ—メモリのパラメータUG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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パラメータ 説明
Mode Register 0
Read burst type シーケンシャルまたはインタリーブの順序で所定のバースト内におけるアクセスを指定します。メモリコントローラで使用する順番を指定します。 [PHY設定]タブで Generate PHY onlyパラメーターが有効になっている場合、インターリーブ対応のカスタムコントローラーでのみ使用するインターリーブ順序を指定します。
DLL prechargepower down プリチャージのパワーダウン中に、メモリ・デバイスの
DLLをオフにするかオンにするかを指定します。Memory CASlatency setting 読み出しコマンドとメモリ・デバイスにおける出力データ
の最初のビットの状況、そしてインタフェース周波数の間でのクロック・サイクル数です。詳細については、メモリ・ベンダのデータシート速度ビン表を参照してください。ターゲットのメモリ・スピード・グレードとメモリ・クロック周波数に応じてこのパラメータを設定します。
Mode Register 1
Output drivestrength setting メモリ・デバイスでの設定する出力ドライバー・インピー
ダンスです。最高のシグナル・インテグリティ性能を達成するには、ボード・シミュレーション結果に基づいた最適な設定を選択します。
Memory additiveCAS latency setting メモリ・デバイスのポストされた CAS付加レイテンシで
す。この機能をイネーブルし、コマンドとバスの効率を向上させ、システム帯域幅を増加させます。メモリ・コントローラの最適化の詳細については、関連情報を参照してください。
ODT Rtt公称値 メモリ・デバイスでの On-Die Termination抵抗です。最高のシグナル・インテグリティ性能を達成するには、ボード・シミュレーション結果に基づいた最適な設定を選択します。
UG-M10EMI2017.02.21 UniPHYパラメータ—メモリのパラメータ 5-5
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 説明
Mode Register 2
Auto selfrefreshmethod オート・セルフ・リフレッシュのイネーブル /ディセーブ
ル。Selfrefreshtemperature セルフ・リフレッシュ温度は Normalまたは Extendedと
して指定します。Memory write CASlatency setting メモリ・デバイスとインタフェース周波数における内部ラ
イトのリリースから最初の data inのラッチまでのクロック･サイクル数です。メモリ・ベンダのデータシート・スピード・ビン表を参照し、ターゲット・メモリ・スピードとメモリ・クロック周波数に応じた設定を行います。
Dynamic ODT（Rtt_WR）値。
メモリ・デバイスのダイナミック ODT機能のモードです。これは、マルチランクのコンフィギュレーションに使用されます。DDR2と DDR3 SDRAMのボード・レイアウトの詳細なガイドラインについては、関連情報を参照してください。最高のシグナル・インテグリティ性能を達成するには、ボード・シミュレーション結果に基づいた最適な設定を選択します。
表 5-6: メモリ・パラメータ－メモリ初期化オプション（DDR2 SDRAM）この表は、DDR2 SDRAMのメモリ初期化オプションを示しています。
パラメータ 説明
Mode Register 0
バースト・レングス バースト長を指定します。Read burst type シーケンシャルまたはインタリーブの順序で所定のバー
スト内におけるアクセスを指定します。メモリコントローラで使用する順番を指定します。 [PHY設定]タブで Generate PHY onlyパラメーターが有効になっている場合、インターリーブ対応のカスタムコントローラーでのみ使用するインターリーブ順序を指定します。
DLL prechargepower down プリチャージのパワーダウンの際、メモリ・デバイスの
DLLが Slow Exitモードになるか Fast Exitモードになるかを決定します。詳細については、メモリ・ベンダのデータ・シートを参照してください。
Memory CASlatency setting メモリ・デバイスでの最初の出力データのビットの可用性
とリード・コマンド間のクロック・サイクル数を決定します。詳細については、メモリ・ベンダのデータ・シート・ビン・テーブルを参照してください。ターゲットのメモリ・スピード・グレードとメモリ・クロック周波数に応じてこのパラメータを設定します。
5-6 UniPHYパラメータ—メモリのパラメータUG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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パラメータ 説明
Mode Register 1
Output drivestrength setting メモリ・デバイスでの出力ドライバ・インピーダンス設定
を決定します。最高のシグナル・インテグリティ性能を達成するには、ボード・シミュレーション結果に基づいた最適な設定を選択します。
Memory additiveCAS latency setting メモリ・デバイスのポストされた CASアディティブ・レ
イテンシを決定します。この機能をイネーブルして、コマンドとバス効率の向上、およびシステム帯域幅の増加を図ります。
Memory on-dietermination (ODT)setting
メモリ・デバイスでの ODT抵抗を決定します。最高のシグナル・インテグリティ性能を達成するには、ボード・シミュレーション結果に基づいた最適な設定を選択します。
Mode Register 2 SRT Enable セルフ・リフレッシュ温度（SRT）を決定します。通常の温度(0～85度)には 1x refresh rateを選択し、高温（>85度）では 2x refresh rateを選択します。
表 5-7: メモリ・パラメータ－メモリ初期化オプション（LPDDR2 SDRAM）この表は、LPDDR2 SDRAMのメモリ初期化オプションを示しています。
パラメータ 説明
Mode Register 1
Burst Length バースト長を指定します。Read Burst Type シーケンシャルまたはインタリーブの順序で所定のバー
スト内におけるアクセスを指定します。メモリーコントローラーで使用する順序を指定します。PHY設定タブーで Generate PHY onlyのパラメーターが有効になっている場合、インタリーブ可能なカスタムコントローラでのみ使用するインターリーブ順を指定します。
Mode Register 2 Read latency setting メモリ・デバイスでの最初の出力データのビットの可用性とリード・コマンド間のクロック・サイクル数を決定します。ターゲット・メモリ・インタフェースの周波数に応じて、このパラメータを設定します。メモリのデータ・シートを参照し、メモリ・スピード・グレードをターゲットにしてください。
UG-M10EMI2017.02.21 UniPHYパラメータ—メモリのパラメータ 5-7
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 説明
Mode Register 3 Output drivestrength settings メモリ・デバイスでの出力ドライバ・インピーダンス設定
を決定します。最高のシグナル・インテグリティ性能を達成するには、ボード・シミュレーション結果に基づいた最適な設定を選択します。
関連情報• External Memory Interface Handbook Volume 1: Intel FPGA Memory Solution Overview and
Design FlowIntel FPGAデバイスを Intel FPGAメモリ・ソリューションやデザイン・フローなどの外部メモリ・インタフェースに使用する方法について詳しく説明しています。
• External Memory Interface Handbook Volume 2: Design Guidelinesメモリ選択、ボード・デザイン、メモリ IPコアの実装、タイミング、最適化、およびデバッグを含む、外部メモリ・インタフェース用の Intel FPGAデバイスの使用に関する詳細情報を提供しています。
• Functional Description—MAX 10 EMIFMAX 10デバイスのメモリ IPコアの実装に関する詳細情報を提供します。
UniPHYパラメータ—メモリのタイミングメモリ・ベンダのデータシートからメモリ・タイミングを適用するには、Memory Timingオプションを使用します。
表 5-8: メモリ・タイミング各パラメータについては、メモリ・ベンダのデータ・シートを参照してください。
パラメータ 適用対象 説明 設定基準
tIS (base) DDR2、DDR3、LPDDR2
CKクロック立ち上がりまでのアドレスとコントロールのセットアップです。
メモリのスピード・グレード
tIH (base) DDR2、DDR3、LPDDR2
CKクロック立ち上がり後のアドレスとコントロールのホールドです。
メモリのスピード・グレード
tDS (base) DDR2、DDR3、LPDDR2
クロック（DQS）立ち上がりまでのデータ・セットアップです。
メモリのスピード・グレード
tDH (base) DDR2、DDR3、LPDDR2
クロック（DQS）立ち上がり後のデータ・ホールドです。
メモリのスピード・グレード
tDQSQ DDR2、DDR3、LPDDR2
DQS、DQS#から DQスキューまで、アクセスごと。
メモリのスピード・グレード
tQHS DDR2、LPDDR2
DQS、DQS# （絶対時間値）からの DQ出力ホールド時間です。
メモリのスピード・グレード
5-8 UniPHYパラメータ—メモリのタイミングUG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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パラメータ 適用対象 説明 設定基準
tQH DDR3 DQS、DQS# （tCKの割合）からの DQ出力ホールド時間。
メモリのスピード・グレード
tDQSCK DDR2、DDR3CK/CK#からの DQS出力アクセス時間です。 メモリのスピー
ド・グレードtDQSCK(max)
LPDDR2
tDQSCKDelta Short
LPDDR2 160nsローリング・ウィンドウ内の連続したバースト・シーケンスの範囲内で任意の 2つのtDQSCK測定値（バイト･レーン内）における絶対値の差です。
メモリのスピード・グレード
tDQSCKDeltaMedium
LPDDR2 1.6µsローリング・ウィンドウ内の連続したバースト・シーケンスの範囲内で任意の 2つのtDQSCK測定値（バイト･レーン内）における絶対値の差です。
メモリのスピード・グレード
tDQSCKDelta Long
LPDDR2 32msローリング・ウィンドウ内の連続したバースト・シーケンスの範囲内で任意の 2つのtDQSCK測定値（バイト･レーン内）における絶対値の差です。
メモリのスピード・グレード
tDQSS DDR2、DDR3、LPDDR2
DQSの最初のラッチング・エッジから関連するクロック・エッジまで（tCKの割合）。
メモリのスピード・グレード
tDQSH DDR2、LPDDR2
DQS差動 Highパルス幅（TCKのパーセンテージ）です。メモリによって受信された DQS信号の最小 High時間を指定します。
メモリのスピード・グレードtQSH DDR3
tDSH DDR2、DDR3、LPDDR2
CK（tCKの割合）からの DQS立ち下がりエッジ・ホールド時間。
メモリのスピード・グレード
tDSS DDR2、DDR3、LPDDR2
DCセットアップ時間（tCKのパーセンテージ）への DQS立ち下がりエッジです。
メモリのスピード・グレード
tINIT DDR2、DDR3、LPDDR2
パワーアップ時のメモリ初期化時間です。 メモリのスピード・グレード
tMRD DDR2、DDR3 ロード・モード・レジスタ・コマンド周期です。
メモリのスピード・グレードtMRW LPDDR2
tRAS DDR2、DDR3、LPDDR2
アクティブ-プリチャージ時間です。 メモリのスピード・グレード
tRCD DDR2、DDR3、LPDDR2
アクティブからリードまたはライトへの時間です。
メモリのスピード・グレード
UG-M10EMI2017.02.21 UniPHYパラメータ—メモリのタイミング 5-9
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 適用対象 説明 設定基準
tRP DDR2、DDR3、LPDDR2
プリチャージ・コマンドの持続時間です。 メモリのスピード・グレード
tREFI DDR2、DDR3 リフレッシュ・コマンドの間隔です。 メモリのスピード・グレードと温度範囲
tREFIab LPDDR2 リフレッシュ・コマンドの間隔（全バンク）です。
メモリのスピード・グレード
tRFC DDR2、DDR3 オート・リフレッシュ・コマンドの間隔です。メモリ・デバイスの容量tRFCab LPDDR2 オート・リフレッシュ・コマンドの間隔（全バ
ンク）です。メモリ・デバイスの容量
tWR DDR2、DDR3、LPDDR2
ライト・リカバリ時間です。 メモリのスピード・グレード
tWTR DDR2、DDR3、LPDDR2
ライトからリードへの周期です。メモリ・クロック周波数に基づいて値を計算します。
メモリのスピード・グレードとメモリのクロック周期
tFAW DDR2、DDR3、LPDDR2
4つのアクティブ・ウィンドウ時間です。 メモリのスピード・グレードとページ・サイズ
tRRD DDR2、DDR3、LPDDR2
RASから RAS遅延時間までです。メモリ・クロック周波数に基づいて値を計算します。
メモリのスピード・グレード、ページ・サイズ、メモリ・クロック周波数
tRTP DDR2、DDR3、LPDDR2
リード-プリチャージ時間です。メモリ・クロック周波数に基づいて値を計算します。
メモリのスピード・グレードとメモリのクロック周期
UniPHYパラメータ－ボード設定これには、Setup and Hold Derating、Channel Signal Integrity、Board Skewsの 3グループのオプションがあります。
表 5-9: ボード設定—セットアップとホールド・ディレーティング出力信号のスルー・レートは、メモリ・デバイスのセットアップとホールド時間、そしてライト・マージンに影響します。出力信号のスルー・レートを指定し、アドレス信号とコマンド信号の両方のセットアップとホールド時間、DQ信号への影響を確認することができます。あるいはセットアップとホールド時間を直接指定することも可能です。レイアウト前（ライン）およびレイアウト後（ボード）シミュレーションの PCB開発プロセス中に得られた情報を入力する必要があります。
5-10 UniPHYパラメータ－ボード設定UG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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パラメータ 説明
Derating method ディレーティング方法。 デフォルト設定は、Intel内部ボード・シミュレーション・データに基づいています。 ボードの状態に応じて正確なタイミング解析を行うには、ボード・シミュレーションを実行し、Intelは Quartus Primeソフトウェアでスルーレートを入力してディレイテッド・セットアップとホールド・タイムを自動的に計算するか、ディレイテッド・セットアップとホールド・タイムを直接入力することを推奨します。
CK/CK# slew rate (differential) CK/CK#スルー・レート（差動）です。Address/Command slew rate アドレスおよびコマンドのスルー・レートです。DQS/DQS# slew rate(Differential) DQSおよび DQS#スルー・レート（差動）です。
DQ slew rate DQスルー・レートです。tIS CKへのアドレスおよびコマンドのセットアップ時間です。tIH CKからのアドレスおよびコマンドのホールド時間です。tDS DQSへのデータ・セットアップ時間です。tDH DQSからのデータ・ホールド時間です。
表 5-10: ボード設定ーチャネル・シグナル・インテグリティチャンネル・シグナル・インテグリティとは、符号間干渉（ISI）、クロストークなどが原因で発生するアイの歪みを測る基準のことです。一般的に、シングル・ランクのコンフィギュレーションからマルチ・ランクのコンフィギュレーションになると、複数のスタブにより反射が発生し、通常はチャネル損失が増加します。 Quartus Primeのタイミング・モデルは一定のチャネル不確実性を含んでいますが、独自にチャネル・シグナル・インテグリティのシミュレーションを実行したうえで、パラメータ・エディタにアイに関連するチャネル不確実性を別に入力する必要があります。
パラメータ 説明
Derating method デフォルト Intel設定（特定の Intelボードを使用）を選択するか、特定のボードで得られたボードシミュレーション番号を手動で入力します。
Address and command eyereduction (setup) ISIが存在しないケースと比較した場合の、アドレスおよびコマ
ンド信号上に存在する ISIが原因となるセットアップ側（またはアイの左側）のアイ・ダイアグラムの減少です。（シングル・ランクのデザインであれば、ISIは 0でも問題ありませんが、マルチ・ランクのデザインにおいては正確なタイミング解析には ISIが必要となります。）
UG-M10EMI2017.02.21 UniPHYパラメータ－ボード設定 5-11
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 説明
Address and command eyereduction (hold) ISIが存在しないケースと比較した場合の、アドレスおよびコマ
ンド信号上に存在する ISIが原因となるホールド側（またはアイの右側）のアイ・ダイアグラムの減少です。
Write DQ eye reduction ISIが存在しない場合と比較して、DQ信号上の ISIに起因するアイ・ダイアグラムの全体的な減少です。Intelは ISIが目の左右で対称的に目の幅を縮小すると仮定します。
Read DQ eye reduction
Write Delta DQS arrival time ISIがない場合と比較して、DQSの到着時間の範囲の変動の増加です。 Intelは ISIが DQSを左右左右対称にさらに変化させると仮定します。
Read Delta DQS arrival time
表 5-11: ボード設定ーボード・スキュー
PCBトレース間にはタイミング・マージンを減少することができるスキューを持たせることが可能です。さらには、異なるチップ・セレクト間にスキューを持たせることにより、複数のチップ・セレクト・トポロジーでタイミング・マージンをさらに減少させることが可能です。このセクションでは、これらのバリエーションを補償するためのパラメータの入力方法について解説します。注意: Intelはボードスキューを計算するのに役立つ Board Skew Parameter Toolを使用すること
を推奨します。詳細については、関連情報のセクションを参照してください。パラメータ 説明
Maximum CK delayto DIMM/device FPGAからメモリ・デバイスへの CKトレースの最大遅延は、次の式で表さ
れます。
ここで、nはメモリ・クロック数、rはデバイスのナンバー・ランクです。Maximum DQSdelay to DIMM/device
DIMMまたは FPGAと同じ PCB上のいずれかにある FPGAからメモリ・デバイスへの CKトレースの最大遅延は、次の式で表されます。
nは DQSの数、rは DIMM/デバイスのランクの数です。たとえば、デュアルランク DIMM実装において、各ランクの DIMMに DQSが 2個ある場合、DQSの最大遅延は次の式で表されます。
5-12 UniPHYパラメータ－ボード設定UG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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パラメータ 説明
Minimum delaydifference betweenCK and DQS
すべての DIMM/デバイスの中から同じ DIMM/デバイスに到着する場合のCK信号と任意の DQS信号間における最小スキューあるいは最小の正のスキュー（または最大の負のスキュー）は、次の式で表されます。
nはメモリ・クロックの数、mは DQSの数、rは DIMM/デバイスのランクの数です。たとえば、デュアルランク DIMM実装において、各ランクDIMMに 2組のメモリ・クロックと 4つの DQS信号（各クロックに対し 2つ）がある場合、CKと DQS間の最小遅延の差は次の式で表されます。
このパラメータの値は、マルチランク・コンフィギュレーションでレベリングのある DDR3インタフェースのライト・レベリング・マージンに影響を与えます。また、このパラメータの値は DQSが Timequest Report DDRで正のマージンでなければならない要件のあるいかなるランクの数の非レベリング・コンフィギュレーションにも適用されます。複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、すべての DIMMの中から同じ DIMMに到着する際のCK信号と任意の DQS信号間の最小スキューは、次の式で表されます。
UG-M10EMI2017.02.21 UniPHYパラメータ－ボード設定 5-13
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 説明
Maximum delaydifference betweenCK and DQS
すべての DIMM/デバイスの中から同じ DIMM/デバイスに到着する場合のCK信号と任意の DQS信号間における最大スキューあるいは最小の負のスキュー（または最大の正のスキュー）は、次の式で表されます。
nはメモリ・クロックの数、mは DQSの数、rは DIMM/デバイスのランクの数です。たとえば、デュアルランク DIMM実装において、各ランクDIMMに 2組のメモリ・クロックと 4つの DQS信号（各クロックに対し 2つ）がある場合、CKと DQS間の最大遅延の差は次の式で表されます。
この値は、マルチランク・コンフィギュレーションにおいてレベリングのある DDR3インタフェースのライト・レベリング・マージンに影響を与えます。また、このパラメータの値は DQSが Timequest Report DDRで正のマージンでなければならない要件のあるいかなるランクの数の非レベリング・コンフィギュレーションにも適用されます。複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、すべての DIMMの中から同じ DIMMに到着する際のCK信号と任意の DQS信号間の最大スキュー（最大の正のスキュー）は、次の式で表されます。
Maximum skewwithin DQS group 1つの DQSグループ内の DQ信号と DM信号間における最大のスキューで
す。この値は全てのコンフィギュレーション（単一および複数のチップ・セレクト、DIMMあるいはコンポーネント）で DDR2および DDR3 SDRAMインタフェースのリード・キャプチャとライト・マージンに影響します。複数のボードの場合、1つの DQSグループ内の DQ信号と DM信号間の最大スキューは、次の式で表されます。
5-14 UniPHYパラメータ－ボード設定UG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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パラメータ 説明
Maximum skewbetween DQSgroups
異なる DQSグループにおける DQS信号間の最大のスキューです。この値はレベリングのない DDR2 SDRAMおよびディスクリート・デバイス DDR3SDRAMなどのメモリ・インタフェースで両方の単一または複数のチップ・セレクトのコンフィギュレーションで再同期化マージンに影響します。ボードが複数ある場合、異なるボードに同じデザインを使用するのであれば、異なる DQSグループの DQS信号間の最大のスキューは、次の式で示されます。
Average delaydifference betweenDQ and DQS
各 DQ信号と DQS信号間での平均遅延の差で、最大と最小の DQ信号の遅延を平均した値から DQS遅延をマイナスすることで算出されます。DQとDQS間の平均遅延の差は、次の式で表されます。
nは DQSグループの数です。マルチランクおよび複数の CSコンフィギュレーションであれば、次の式を使用します。
Maximum skewwithin address andcommand bus
単一のボードのアドレスとコマンド信号の間の最大のスキューは、次式で示されます。
複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、アドレスとコマンド信号間の最大スキューは、次の式で表されます。
UG-M10EMI2017.02.21 UniPHYパラメータ－ボード設定 5-15
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 説明
Average delaydifference betweenaddress andcommand and CK
最長と最小のアドレスとコマンド信号遅延値を平均した値から CK信号の遅延をマイナスした値と等しくなります。値は正と負の両方をとることができます。正の値であれば、アドレスとコマンド信号が CK信号より長いことを表し、負であればアドレスとコマンド信号が CK信号より短いことを表します。各 DQ信号と DQS信号間での平均遅延の差で、最大と最小のDQ信号の遅延を平均した値から DQS遅延をマイナスすることで算出されます。アドレスとコマンド信号と CK信号間の平均遅延の差は、次の式で表されます。
nはメモリクロックの個数です。マルチランクまたは複数の CSコンフィギュレーションの場合、次の式を使用します。
Quartus Primeソフトウェアは、DDR2および DDR3 SDRAMインタフェースに対して適切なセットアップおよびホールド・マージンを確保するためにアドレスとコマンド信号の遅延を最適化する際にこのスキューを使用します。この値はボード・シミュレーションから取得します。複数のボードの場合、いくつかの異なるボードに対して同じデザインを使用するのであれば、アドレスおよびコマンドと CK間の平均遅延は次に式で表されます。
関連情報• Analizing Timing of Memory IP chapter, External Memory Interface Handbookディレイティング・メソッドとアイの縮小の測定について詳しく説明します。
• Board Skew Parameter Tool
UniPHYパラメータ－コントローラの設定これには、Avalon Interface、Low Power Mode、Efficiency、および Configuration, Status and ErrorHandlingの 4つのグループのオプションがあります。
5-16 UniPHYパラメータ－コントローラの設定UG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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表 5-12: コントローラの設定－Avalon Interface
パラメータ 説明
Generate power-of-2data bus widths forQsys or SOPC Builder
Avalon-MMサイド・データ・バスを最も近い 2の累乗にします。このオプションは Qsysシステムに向けてイネーブルする必要があります。このオプションをイネーブルにすると、Avalonデータ・バスは 256ビット幅に切り捨てられます。1つの Avalonアバロン read-writeトランザクションは 256ビット幅であり、それぞれが 72ビット（8MSBビットは 0、64LSBは有用なコンテントを運びます）の 4つのメモリ・ビート・トランザクションにマップします。4つのメモリ・ビートは、4つのトランザクションの全バースト長、あるいは 8つのトランザクションの部分的なバースト長を構成することができます。
Generate SOPCBuilder compatibleresets
MegaWizard Plug-in Managerあるいは Qsysを使用する場合は、このオプションは必須ではありません。
Maximum Avalon-MM burst length Avalon-MMバスの最大バースト長を指定します。AVL_SIZE_WIDTHパラメ
ータに影響を与えます。Enable Avalon-MMbyte-enable signal このオプションをオンにすると、Avalon-MMバスがメモリ・インタフェ
ースに送信されるデータ・マスク（mem_dm）ピンを制御するために、コントローラはバイト・イネーブル信号（avl_be）を追加します。このオプションをオンにする場合、Enable DM pinsもオンにする必要があります。このオプションをオフにするとバイト・イネーブル信号（avl_be）はAvalon-MMバスに向けてイネーブルされず、すべてのバイトはデフォルトでイネーブルされます。ただし、このオプションがオフの状態でEnable DM pinsをオンにすると、すべてのライト・ワードが書き込まれます。
Avalon interfaceaddress width Avalon-MMインタフェース上のアドレス幅です。
Avalon interface datawidth Avalon-MMインタフェース上のデータ幅です。
表 5-13: コントローラの設定－低消費電力モード
パラメータ 説明
Enable Self-RefreshControls コントローラ・トップレベル・デザインのセルフ・リフレッシュ信号を
イネーブルします。このコントロールにより、メモリをいつセルフリフレッシュ・モードにするかを制御することができます。
Enable Deep Power-Down Controls コントローラ・トップレベルのDeep-Powerdown信号をイネーブルしま
す。このコントロールにより、メモリをいつ Deep-Powerdownモードにするかを制御することができます。このオプションは、LPDDR2 SDRAMでのみ使用できます。
UG-M10EMI2017.02.21 UniPHYパラメータ－コントローラの設定 5-17
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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パラメータ 説明
Enable Auto Power-Down 指定した数のアイドル・サイクル後に、コントローラがメモリを自動的
にパワーダウン・モードにすることを可能にします。コントローラがAuto Power-Downサイクルのパラメータでメモリをパワーダウンさせるアイドル・サイクルの数を指定します。
Auto Power-DownCycles コントローラが自動でメモリをパワーダウンするアイドル・コントロー
ラ・クロック・サイクルの数です。コントローラ・クロック・サイクルの有効な範囲は 1から 65,535です。
表 5-14: コントローラの設定－効率
パラメータ 説明
Enable User Auto-Refresh Controls コントローラのトップレベルで user auto-refresh control信号をイネーブル
します。このコントローラにより、コントローラがいつメモリ・オートリフレッシュ・コマンドを発行するかを制御することができます。
Enable Auto-Precharge Control コントローラのトップレベルで autoprecharge controlをイネーブルしま
す。リードまたはライト・バーストのリクエスト中に autoprechargecontrol信号をアサートすると、コントローラが現在開かれているページをリードまたはライト・バーストの終了時に閉じる（オート・プリチャージ）かどうかを指定することができます。
Local-to-MemoryAddress Mapping Avalon-MMインタフェース上のアドレス・ビットとメモリ上のチップ、
ロウ、バンク、およびカラム間でのマッピングの制御が可能となります。• Chip-Row-Bank-Col―シーケンシャル・トラフィックを使用し効率を向上させます。
• Chip-Bank-Row-Col―ランダム・トラフィックを使用し効率を向上させます。
• Row-Chip-Bank-Col―複数のチップ・セレクトとシーケンシャル・トラフィックを使用し効率を向上させます。
Command QueueLook-Ahead Depth ルックアヘッド・バンクの管理ロジックが検査するリード要求またはラ
イト要求の個数を制御するルックアヘッドの深度値を選択します。この値が大きければバンク管理の効率は向上しますが、リソース使用率は高くなります。この値が小さいと効率は低下しますが、リソース使用率を抑制できます。この値の有効な範囲は 1から 16です。
Enable Reordering コントローラの効率を向上させるために、バス・ターンアラウンド時間とロウ/バンク・スイッチング時間を短縮するよう、コントローラがコマンドとデータ・リオーダリングを実行することを可能にします。
Starvation limit foreach command 待機中のコマンドが供給される前に提供可能なコマンドの個数を指定し
ます。有効な範囲は 1から 63までです。
5-18 UniPHYパラメータ－コントローラの設定UG-M10EMI2017.02.21
Altera Corporation MAX 10の UniPHY IPコア・リファレンス
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表 5-15: コントローラの設定ーコンフィギュレーション、ステータス、エラー・ハンドリング
パラメータ 説明
Enable Configurationand Status RegisterInterface
メモリ・コントローラへのランタイム・コンフィギュレーションとステータス・インタフェースをイネーブルします。このオプションは、メモリ・コントローラのトップ・レベルに Avalon-MMスレーブ・ポートを追加しますが、これはメモリ・タイミング・パラメータ、メモリ・アドレス・サイズ、モード・レジスタ・セッティングおよびコントローラ・ステータスの変更や読み出しに使用することができます。Error Detectionand Correction Logicをイネーブルすると、その同じスレーブ・ポートでこのロジックのステータスを制御し検出することが可能となります。
CSR port hostinterface CSRポートへの接続の種類を指定します。ポートはエクスポート、内部
JTAG Avalon Masterへの接続、あるいはその両方を実行することが可能です。• Internal (JTAG)―CSRポートを JTAG Avalon Masterへ接続します。• Avalon-MM Slave―CSRポートをエクスポートします。• Shared―CSRポートを JTAG Avalon Masterへエクスポートします。
Enable ErrorDetection andCorrection Logic
シングル・ビット・エラーの訂正およびダブル・ビット・エラー検出を行う ECCをイネーブルします。 MAX 10デバイスは、16ビット + 8ビットの ECCメモリ・コンフィギュレーションに対してのみ ECCをサポートします。
Enable Auto ErrorCorrection ECCロジックによってシングル・ビット・エラーが検出された場合にコ
ントローラが自動訂正を実行することを可能にします。この機能をオンにするには、まずはじめに Enable Error Detection andCorrection Logicをオンにする必要があります。
UniPHYパラメータ－診断MAX 10デバイスには Simulation Optionsという 1つのオプション・グループがサポートされています。
表 5-16: 診断－シミュレーション・オプション
パラメータ 説明
Enable verbose memory model output シミュレーション中に各メモリ・アクセスの更に詳しい情報を表示するには、このオプションをオンにします。
UG-M10EMI2017.02.21 UniPHYパラメータ－診断 5-19
MAX 10の UniPHY IPコア・リファレンス Altera Corporation
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MAX 10 外部メモリ・インタフェース・ユーザーガイドのアーカイブ A
2017.02.21
UG-M10EMI 更新情報 フィードバック
IPコアのバージョンが記載されていない場合には、以前の IPコア・バージョン向けのユーザーガイドが当てはまります。
IPコア・バージョン ユーザーガイド
16.0 MAX 10 外部メモリ・インタフェース・ユーザーガイド15.1 MAX 10 外部メモリ・インタフェース・ユーザーガイド15.0 MAX 10 外部メモリ・インタフェース・ユーザーガイド14.1 MAX 10 外部メモリ・インタフェース・ユーザーガイド
Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.
ISO9001:2015登録済
www.altera.com101 Innovation Drive, San Jose, CA 95134
MAX 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報 B
2017.02.21
UG-M10EMI 更新情報 フィードバック
MAX 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴
日付 バージョン 変更内容
2017年 2月 2017.02.21 • 商標を「Intel」へ変更。
2016年 10月 2016.10.28 • MAX10デバイスのソフト・メモリ・コントローラでサポートされるメモリ規格の表を更新
2016年 5月 2016.05.02 • LPDDR2、DDR2および DDR3用の UniPHYIPコア・パラメータの設定を更新
• MAX 10デバイス・パッケージでサポートされる外部メモリ・インタフェースの最大幅の表を更新
• MAX 10外部メモリ・インタフェース・ユーザーガイドのアーカイブの表を追加
• アドレス、コントロール、コマンド信号を生成するには、DDR2、DDR3、LPDDR2は MAX 10デバイスのバンク 5および 6のユーザー I/Oピンのみが使用可能であることを記載
2015年 11月 2015.11.02 • MAX 10 DDR3 UniPHY IPコア・レファレンス・デザインにリンクを追加
• 異なる MAX 10デバイス・パッケージでサポートされる最大メモリ・インタフェース幅をリストするトピックを追加
• IP Catalogと Parameter Editor、IPコアの生成、IPコアによって生成されるファイルの項を削除し、Introduction to Altera IP Coresへのリンクを追加
• 表記を Quartus IIから Quartus Primeへ変更
Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.
ISO9001:2015登録済
www.altera.com101 Innovation Drive, San Jose, CA 95134
日付 バージョン 変更内容
2015年 5月 2015.05.11 DDR3コンポーネントに向けてのボード終端についての推奨事項を追加
2015年 5月 2015.05.04 • LPDDR2のデフォルトの最大周波数が 167MHzであることを明記する目的で、外部メモリ・インタフェースのサポートと性能についてのトピックの脚注を更新。
• 10M25デバイスから F672パッケージを削除。• DDR3、DDR3L、DDR2、および LPDDR2外部メモリ・インタフェース・サポートについてのアルテラへのお問い合わせの注を削除。これらのインタフェースは、 Quartus Primeソフトウェアのバージョン 15.0からサポートされています。
• PHYCLKネットワークについてのトピックを追加。
• 推奨する LPDDR2終端方法についての情報を推奨される DDR2/DDR3終端方法のトピックから、LPDDR2デザインの考慮事項を解説する項の新しいトピックへ移動。この情報は、以前のユーザ・ガイドでは推奨する DDR2/DDR3終端処理方法のトピックに含まれていました。
• 明瞭を期すため、ボード・デザイン要件のガイドラインを更新。
• 関連情報へのリンクを追加、更新。• Quartus Primeソフトウェアのバージョン 15.0から利用可能となった低消費電力機能についてのトピックを追加。
• 位相検出器についてのトピックを更新し、VTトラッキング・システムの概要を表す図を追加。
B-2 MAX 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴UG-M10EMI2017.02.21
Altera Corporation MAX 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報
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日付 バージョン 変更内容
2014年 12月 2014.12.15 • Altera MAX 10 EMIF IPコアを UniPHY IPコアに変更。
• DDR2コンポーネントの終端に向けた推奨事項の表への注釈から DIMMへの参照を削除。MAX 10用の UniPHY IPコアは DIMMをサポートしていません。
• MAX 10メモリコントローラ機能のリストを追加。
• DDR3あるいは LPDDR2外部メモリ・インタフェースを実装しながらも、一部のMAX 10パッケージで利用不可能な I/Oをリストする表に「暫定仕様」タグを追加。
• 新たにガイドラインを追加しボード・デザイン要件を更新。
• 外部メモリ・インタフェースの実装と IPコアの参照に関する章を含むMAX 10外部メモリ・インタフェース UniPHY IPコアの情報を追加。
• 明瞭を期すため、テキストを編集し関連情報へのリンクを追加。
2014年 9月 2014.09.22 初版。
UG-M10EMI2017.02.21 MAX 10外部メモリ・インタフェース・ユーザー・ガイドの改訂履歴 B-3
MAX 10外部メモリ・インタフェース・ユーザー・ガイドの追加情報 Altera Corporation
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