problematyka wykładu
DESCRIPTION
Problematyka wykładu. Podział rejestrów i liczników. Metody syntezy liczników. Przykłady realizacji scalonych liczników. Układy realizacji równoległego wprowadzania informacji do rejestrów. Podział rejestrów. Ze względu na wprowadzanie i wyprowadzanie danych. Szeregowe. Równoległe. - PowerPoint PPT PresentationTRANSCRIPT
1
Problematyka wykładu
• Podział rejestrów i liczników
• Metody syntezy liczników
• Przykłady realizacji scalonych liczników
• Układy realizacji równoległego wprowadzania informacji do rejestrów
2
Podział rejestrów
Szeregowe
Ze względu na wprowadzanie i wyprowadzanie danych
Równoległe Szeregowo-równoległe Równoległo-szeregowe
3
Podział liczników
Modulo S Do S
Licznikiem nazywamy sekwencyjny układ cyfrowy służący do zliczania
i pamiętania liczby impulsów podawanych w określonym przedziale
czasu na jego wejście zliczające.
Symbol licznika
Pod względem powtarzania cyklu
Układ sekwencyjny
S - stanowy
Wyjścia
Impuls zerujący(ustawiający)
Impulsy zliczane
Wejścia
4
Podział liczników
Jednokierunkowe
Pod względem kierunku zliczania
Dwukierunkowe (rewersyjne)
Zliczające w przód Zliczające wstecz
O stałej długości cyklu
Pod względem długości cyklu
O zmiennej długości cyklu
5
Pojemność licznika dwójkowego można zmieniać za pomocą układu odpowiednich
sprzężeń logicznych.
Wejście
A
B
C
0 3 6 2 5 0
0 0 01 1 00 1 10 1 01 0 10 0 0J
K
Q
Q
C
J
K
Q
Q
C
J
K
Q
Q
C
Wejście
”1”
A
”1”
B C
Wyjście
”1”
Metody syntezy liczników
1 1 0
3
6
Metody syntezy liczników
Pojemność licznika dwójkowego można zmieniać poprzez zdekodowanie stanu
licznika odpowiadającego współczynnikowi podziału i wyzerowanie tym
stanem licznika.
Wejście
A
B
C
1
J
K
Q
Q
C
J
K
Q
Q
C
J
K
Q
Q
CWejście
”1”
A B C
”1” ”1”
R R R
0 0 0
0 1 42 3 0
1 0 00 1 01 1 00 0 11 0 10 0 01 0 0
1
01
7
Metody syntezy liczników
J
K
Q
Q
C
J
K
Q
Q
C
J
K
Q
Q
CWejście
”1”
A B C
”1” ”1”
R R R
0 0 1
Wejście
A
B
C
0 1 42 3 0 1
S 1
1
1R
1 0 1
0
0
0 0 0
1
0
1
1 0 0
8
Metody syntezy liczników
Pojemność licznika rozkładamy na czynniki i łączymy człony wynikające z tego
rozkładu.
J
K Q
C
J
K Q
C1:n
”1””1”
Wejście
Wyjście
Podział pojemności licznika w stosunku: (2 1)n
Dzielnik częstotliwości1
2 1wy wef fn
9
Metody syntezy liczników – licznik mod 6
A B C
0 0 0
Wejście
A
B
C
0 1 42 3 5 0
”1”
J
K Q
C
Q J
K Q
C
”1”
Q J
K Q
C
”1”
Q
3:1
Wejście
1 0 00 1 01 1 00 0 11 0 10 0 0
10
Metody syntezy liczników – licznik mod 7
0 3 1310 2 4 1 0 3
Wejście
A
B
C
D
A B CJ
K Q
C
Q J
K Q
C
”1”
Q J
K Q
C
”1”
Q
3:1
Wejście
DJ
K Q
C
Q
”1””1”
Wyjście
0 0 0 01 1 0 00 1 0 10 1 0 01 0 1 10 0 1 01 0 0 00 0 0 01 1 0 0
11
Przykłady licznikówLicznik zliczający w przód na D
Licznik zliczający wstecz na D
12
Przykłady licznikówLicznik zliczający w przód na JK
Licznik zliczający wstecz na JK
13
Realizacje scalone liczników asynchronicznychLicznik 7490 – dekada licząca
A B C
R0(1)
Awe
D
R
S Q
C
QJ
K Q
C
QJ
K Q
C
QJ
K Q
C
Q
R0(2)R9(1)
R9(2)
BDwe
Symbol
R0(1) R0(2) R9(1) R9(2)
A B C DDBwe
Awe
7490
14
Realizacje scalone liczników asynchronicznychMożliwe tryby pracy
:2 :5Awe
A B C D
7490
:2:5Awe
AB C D
7490
BDwe
A B C D
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 0
0 0 0 1
1 0 0 1
B C D A
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
0 0 0 1
1 0 0 1
0 1 0 1
1 1 0 1
0 0 1 1
15
Realizacje scalone liczników asynchronicznychProgramowalny dzielnik częstotliwości
R0(1) R0(2) R9(1) R9(2)
A B C DBDwe
Awe
7490
”0”
We
x4 x3 x2 x1
X4 X3 X2 X1 Podział przez
O O O O ----
O O O Z 1
O O Z O 2
O O Z Z 3
O Z O O 4
O Z O Z 5
O Z Z O 6
O Z Z Z 7
Z O O O 8
Z O O Z 9
O – otwarte; Z - zamknięte
Tablice programowania
Przykład: Licz_90.msm; Dzielnik_czestotliwosci.msm
16
Realizacje scalone liczników asynchronicznychLicznik 7493
Symbol
R0(1) R0(2)
A B C DBwe
Awe
7493
A B C
R0(1)
Awe
D
J
K Q
C
QJ
K Q
C
QJ
K Q
C
QJ
K Q
C
Q
R0(2)
Bwe
17
Realizacje scalone liczników asynchronicznychMożliwe tryby pracy
:2 :8Awe
A B C D
7493
:2:8Awe
AB C D
7493
Bwe
A B C D
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 0
0 0 0 1
1 0 0 1
0 1 0 1
1 1 0 1
0 0 1 11 0 1 10 1 1 11 1 1 1
B C D A
0 0 0 01 0 0 0
0 1 0 0
1 1 0 00 0 1 01 0 1 0
0 1 1 0
1 1 1 00 0 0 11 0 0 1
0 1 0 1
1 1 0 10 0 1 1
1 0 1 1
0 1 1 1
1 1 1 1
18
Realizacje scalone liczników asynchronicznychProgramowalny dzielnik częstotliwości
R0(1) R0(2)
A B C DBwe
Awe
7493
We
x4 x3 x2 x1
X4 X3 X2 X1 Podział przez
O O O O ----
O O O Z 1
O O Z O 2
O O Z Z 3
O Z O O 4
O Z O Z 5
O Z Z O 6
O Z Z Z 7
Z O O O 8
Z O O Z 9
Z O Z O 10
Z O Z Z 11
Z Z O O 12
Z Z O Z 13
Z Z Z O 14
Z Z Z Z 15
O – otwarte; Z - zamknięte
Tablice programowania
Przykład: Dzielnik_czestotliwosci_93.msm
19
Licznik synchroniczny mod 5
A B C
Wejście
J1
K Q
C
QJ
K Q
C
QJ
K Q
C
Q
R R R
Zerowanie
J2
Wejście
A
B
C
0 0 0
0 1 2 3 4 0
1 0 00 1 01 1 00 0 10 0 0
20
Synteza licznika synchronicznego
Qn Qn+1S R J K D
0 0
0 1
1 0
1 1
0 ---
1 0
0 1
--- 0
0 ---
1 ---
--- 1
--- 0
0
1
0
1
Zaprojektować licznik synchroniczny zliczający w kodzie Gray’a
21
Układy równoległego wprowadzania informacji do rejestrów
A0
X
Zerowanie
An. . .
. . .
Q
QS
R Q
QS
R
0
1 1
x x
1
Wada:
Konieczność wyzerowania rejestru przed wprowadzeniem informacji z wejść równoległych.
1 0
1
1 1X
1 0
0 1
22
Układy równoległego wprowadzania informacji do rejestrów
•Wyzerowanie rejestru realizowane poprzez równoległe wprowadzenie wartości 0.
A0
X
An. . .
. . .
Q
QS
R Q
QS
R
0A nA
0
1 0
1 1
X XX X
1 1
1
0 0
1 00 1
1 1
0 1
•Konieczność podawania wartości wprowadzanych równolegle w postaci prostej i zanegowanej.
Wada:
23
Układy równoległego wprowadzania informacji do rejestrów
•Wyzerowanie rejestru realizowane poprzez równoległe wprowadzenie wartości 0.
Wada:
A0
X
An. . .
. . .
Q
QS
R Q
QS
R
0
1
1
X X
1
1
1
0
0
0 1
1
1
1 00 1
24
Układy równoległego wprowadzania informacji do rejestrów
A0
X
An. . .
. . .
Q
QS
R Q
QS
R
Zerowanie
0
0
1 1
1
0
X X
0
1
0 0
1 1
1
1 1
0 0
0 0
0
0 0
1 1
1
1
0
0 1
1
0
0 0
0 1
0 1
25
Układy równoległego wprowadzania informacji z kilku źródeł
X4
. . .
. . .Q
Q0S
R Q
Q1S
R
Zerowanie
X3
X2
X1
A0 B0 C0 D0 An Bn Cn Dn
Wyj 0 Wyj n
Zer. X1 X2 X3 X4 Q0 … Qn
0
0
0
0
1
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
0 0 0 0
A0 … An
B0 … Bn
C0 … Cn
D0 … Dn
0 … 0
26
Przykład
Zbudować, wykorzystując przerzutnik typu JK, 3-bitowy rejestr szeregowo-
równoległy z możliwością wyprowadzania informacji do dwóch odbiorników.
J
K Q
C
Q J
K Q
C
Q J
K Q
C
Q
Wej. danych
A B C
Wej. zegarowe
TrybDANE
TRYB
STER
WY1 WY2
Wyb. wyjścia
DANE
TRYB
STER
WY1 WY2
DANE
TRYB
STER
WY1 WY2
27
Przykład
Zbudować, wykorzystując przerzutnik typu JK, 3-bitowy rejestr szeregowo-
równoległy z możliwością wyprowadzania informacji do dwóch odbiorników.
DANE
TRYB
STER
WY1 WY2
TRYB(T) STER(S) DANE(D) WY1 WY2
0 1 0 0 0
0 0 1 1 0
0 0 0 0 0
1 X X 0 0
0 1 1 0 1
S D
T00 01 11 10
1 0 0 0 0
0 0 1 0 0
S D
T00 01 11 10
1 0 0 0 0
0 0 0 1 0
1WY T S D
2WY T S D
28
Realizacja przykładowego układu sekwencyjnego
x1
x2
y
t
t
t
S1 S2 S1 S3 S4 S5 S6 S2 S4 S3 S1
Równoważność stanów
1 1( ( ) ( )) (( ( , ) ( , )) ( ( , ) ( , )))i j i j i j i js s s s x s x s x s x s x Moore’a
2 2( ( , ) ( , )) (( ( , ) ( , )) ( ( , ) ( , )))i j i j i j i js s x s x s x s x s x s x s x Mealy’ego
29
Realizacja przykładowego układu sekwencyjnego
x1
x2
y
t
t
t
S1 S2 S1 S3 S4 S5 S6 S2 S4 S3 S1
X1X2
S00 01 10 11 Y
S1 --- S3 S2 --- 0
S2 S1 --- --- S4 0
S3 S1 --- --- S4 0
S4 --- S3 S5 --- 0
S5 S6 --- --- --- 1
S6 --- --- S2 --- 1
X1X2
S00 01 10 11
S1 --- S3/0 S2/0 ---
S2 S1/0 --- --- S4/0
S3 S1/0 --- --- S4/0
S4 --- S3/0 S5/1 ---
S5 S6/1 --- --- ---
S6 --- --- S2/0 ---
Automat Moore’a Automat Mealy’ego
30
Realizacja przykładowego układu sekwencyjnego
X1X2
S00 01 10 11 Y
S1 --- S3 S2 --- 0
S2 S1 --- --- S4 0
S3 S1 --- --- S4 0
S4 --- S3 S5 --- 0
S5 S6 --- --- --- 1
S6 --- --- S2 --- 1
Automat Moore’a
Minimalizacja liczby stanów
2
3
4
5
6
1 2 3 4 5
Tablica trójkątna
S2S5
S1S2S3 Sa
S5S6 Sb
31
Realizacja przykładowego układu sekwencyjnego
X1X2
S00 01 10 11 Y
S1 --- S3 S2 --- 0
S2 S1 --- --- S4 0
S3 S1 --- --- S4 0
S4 --- S3 S5 --- 0
S5 S6 --- --- --- 1
S6 --- --- S2 --- 1
Automat Moore’a
Automat zminimalizowany
S1S2S3 Sa
S5S6 Sb
X1X2
S00 01 10 11 Y
Sa Sa Sa Sa S4 0
S4 --- Sa Sb --- 0
Sb Sb --- Sa --- 1
Tablica przejść i wyjść automatu zminimalizowanego