Study of impact of process variations on digital designs

Thse

Prsente pour obtenir le grade de Docteur du Tlcom ParisTech

Spcialit: lectronique et Communications

Tarun CHAWLA

Titre: Etude de limpact des variations du procd de fabrication sur les circuits numriques

Soutenue le 30 Septembre 2010 devant le jury compos de:

Prof.Lirida NAVINERPrsident de Jury

Dr. Marc BELLEVILLERapporteurs

Dr.Nadine AZEMARDRapporteurs

Prof.Amara AMARADirecteur de thse

Prof.Andrei VLADIMIRESCUCo-directeur de thse

M. SebastienMARCHALTuteur industriel

Abstract

Designing digital circuits for sub-100nm bulk CMOS technology faces many challenges in terms of Process, Voltage, and Temperature variations. The focus has been on inter-die variations that form the bulk of process variations. Much work has been done to study their effects and to make circuits more robust by improvements in technology or design. In this work, we have focused on two particular kinds of variations- Inter-die NMOS to PMOS mismatch and Intra-die local random mismatch. Neither had a noticeable effect in industrial designs and has become a cause of worry only recently. The source of these variations lies in the basic process and is random in nature. Thus, their effect cannot be ameliorated without overhauling the complete process. The work in academia has mostly focused on process changes or architectural improvements. Our work is geared towards design improvements at gate and path level.

We looked at the basic phenomena behind these variations and using simulations observed how they affect the different parameters in a digital design. The focus was on synchronous systems, i.e. clock distribution system that is highly impacted by these variations. We proposed some design methods and optimization strategies to make the circuits more robust. Most of these methods are exploitable within existing design flows that minimizes the cost and allows for quick adoption in the industry. We included the effect of voltage and temperature changes on these two variations to put together a comprehensive understanding. We also proposed methods to verify the basis of our work by comparing against silicon test results. The results of this work have helped to shape the policy of how to handle local mismatch in industrial designs.

Acknowledgement

I would like extend my sincere gratitude to my thesis advisors Dr. Amara AMARA and Dr. Andrei VLADIMIRESCU, for their continuous guidance during this research. I am also greatly indebted to Sebastien MARCHAL, my industrial advisor, whose guidance and support made this thesis possible.

I wish to thank all my colleagues who helped to solve my queries and problems. I am thankful to all my friends in France who made my stay here a very pleasant one. I am especially grateful to my colleague and friend Nirmal PREGASSAME who has translated many a things for me as well as helped to improve my French.

Any endeavor in my life is incomplete without mentioning my family, especially my mother, who has taken great pains to help me become what I am today.

Finally, I would like to thank STMicroelectronics, Crolles that provided me an opportunity to pursue my dream and enabled me to work along and learn from some of the best people in the field.

Table of Contents

Thse1

Abstract3

Acknowledgement5

Table of Contents7

Rsum (en Franais)11

List of Symbols37

1Introduction to Variations in Digital Design39

1.1Process variations41

1.1.1Nature41

1.1.2Predictability42

1.2Voltage variations43

1.3Temperature variations44

1.4PVT variations in digital circuits45

1.4.1Variations in digital clock networks45

1.4.2Variations vs. defects48

1.4.3Analog behavior of digital networks48

1.5Objectives48

1.5.1Identification of process variations and their mechanisms48

1.5.2Estimation of variation impact on performance of digital circuits49

1.5.3Evaluation of design methods and techniques to limit variation impact49

2State of the Art in ASIC Design51

2.1Variation taxonomy52

2.1.1Temporal52

2.1.2Spatial53

2.2Manufacturing steps causing variations56

2.2.1Photolithography56

2.2.2Etching57

2.2.3Doping57

2.2.4Deposition57

2.2.5Chemical Mechanical Polishing (CMP)57

2.2.6Annealing, Oxidation, Resist development58

2.3Design Parameters at Different Levels of Abstraction58

2.3.1Manufacturing level58

2.3.2Transistor level63

2.3.3Logic gate level69

2.3.4Path level72

2.3.5Circuit level77

2.4Dynamic variations79

2.4.1Supply voltage79

2.4.2Temperature79

2.4.3Activity80

2.5Power80

2.5.1Power mechanisms80

2.5.2Power management81

2.6Integrated Circuit Design84

2.6.1Modeling84

2.6.2Timing analysis86

2.7Interconnects88

2.7.1Range88

2.7.2Type of signal89

2.8Yield and Design for Manufacturability90

2.8.1Yield90

2.8.2Design for manufacturability92

2.9Reliability93

2.9.1Negative Bias Temperature Instability (NBTI)93

2.9.2Electromigration93

2.9.3Hot Carrier93

2.9.4Time dependent dielectric breakdown94

2.9.5Stress Migration94

2.10Different approaches to counter variations94

2.10.1Manufacturing and Test94

2.10.2Modeling and Characterization96

2.10.3Library97

2.10.4Design99

3Comprehensive Overview of Clock Networks in Digital Synchronous System101

3.1Synchronous system102

3.1.1Clock path102

3.1.2Data path102

3.2Clock parameters103

3.2.1Insertion delay103

3.2.2Clock period103

3.2.3Clock skew104

3.2.4Setup and Hold time104

3.2.5Slack104

3.2.6Jitter105

3.3Clock distribution105

3.3.1H-Tree105

3.3.2Tree105

3.3.3Mesh106

3.3.4Balanced and Unbalanced network106

3.4Clock network components106

3.4.1PLL and DLL106

3.4.2Primary and Secondary clocks107

3.4.3Clock domains107

3.5Pipeline vs. Logic depth107

3.6FMAX vs. Number of critical paths108

3.7Synchronous system in a microprocessor core108

3.7.1Distribution of cells109

3.7.2Distribution of nets111

3.8Multi-voltage systems116

3.9Unbalanced clock configuration120

4Experimental Framework used in the Research123

4.1Spice model124

4.1.1Global NMOS-to-PMOS mismatch model124

4.1.2Local random mismatch model125

4.2Standard cells125

4.3Monte Carlo simulations126

4.3.1Variation calculation126

4.3.2Local random mismatch characterization126

4.4Computational systems127

4.5Wave model127

4.6Slew degradation in RC network128

4.7Automation scripts131

4.8Metrology132

4.9Setup for die-to-die NMOS-to-PMOS mismatch133

4.10Setup for within-die local random mismatch134

4.10.1Cell level analysis134

4.10.2Path level analysis135

5Impact of and Design Solutions for Die-to-Die NMOS-to-PMOS Mismatch139

5.1Origin140

5.2Effect on design140

5.3Clock cells vs. logic cells142

5.4Analysis & Inferences143

5.4.1Clock buffer143

5.4.2Clock inverter147

5.4.3Clock gate148

5.4.4Stacked logic gates149

5.4.5Delay buffer149

5.5Design impact of global mismatch150

5.6Optimization solutions151

5.6.1Application specific unbalanced cells151

5.6.2Design optimization in presence of global mismatch153

5.7Approach: Silicon vs. Simulations155

5.7.1Silicon test156

5.7.2Simulation156

5.7.3Matching silicon to simulation157

6Impact of and Design Solutions for Within-Die Local Random Mismatch159

6.1Origin161

6.2Effect on design161

6.2.1Effect at cell level162

6.2.2Effect at path level163

6.3Cell level analysis165

6.4Path level analysis167

6.5Local mismatch aware STA174

6.5.1Range based design vs. SSTA174

6.5.2Methodology175

6.5.3Analytical prediction of mismatch to reduce characterization effort176

6.5.4Prediction vs. Monte Carlo method178

6.6Hold fix analysis181

6.7Optimization solutions182

6.7.1Frequency optimization183

6.7.2Power optimization185

6.7.3Clock network optimization186

6.7.4Data path optimization188

6.8Approach: Silicon vs. Simulations189

6.8.1Silicon test190

6.8.2Simulation190

6.8.3Matching silicon to simulation190

7Conclusions and Future Work193

7.1Conclusions194

7.2Future work195

8Bibliography197

9Publications207

Rsum (en Franais)

Lindustrie microlectronique travaille actuellement sur la technologie 45 nm.Cette technologie est caractrise par une taille de gravure plus petite que la rsolution thorique de l'quipement lithographique.Il est de ce fait prvisible que les marges de variations absolues sur les paramtres caractristiques du transistor ne vont pas s'amliorer de faon significative par rapport technologies prcdentes.Par consquent, le transistor va subir une variation, par rapport sa taille, plus importante que dans les technologies prcdentes.La tendance des nuds technologiques venir n'est pas niront pas en samliorant.Les mthodes traditionnelles de mise en uvre de la conception de circuits numriques utiliss dans l'industrie sont directement impliques par ces variations.Pour des plus grands circuits, cela entraine une consommation d'nergie plus lev ou alors une baisse de performance qui n'est pas souhaitable pour le march semiconducteur. Il est donc impratif de trouver des techniques innovantes de conception de circuits intgrs pour rduire l'effet de ces variations.

Un exemple de un circuit synchronis est mont dans la Figure I. La synchronisation de cet circuit dpend sur plusieurs paramtres comme dlais dinsertion de horloge, dlais de donne, setup time, hold time, skew entr deux chemin dhorloge, etc. Les paramtres sont montrs dans la Figure II. La synchronisation pour les circuits digitaux est affecte par de nombreux types de variations, comme le procd de fabrication, la tension d'alimentation, la temprature, le vieillissement, ou lexactitude des outils CAD, etc. Toutefois, la partie principale vient essentiellement de la varaition de ce que nous appelons PVT (procd de fabrication, tension d'alimentation et la temprature).Celle-ci tente de paramtrer les effets des fluctuations de procd de fabrication ainsi que celles provenant de sources externes comme la temprature ambiante ou la tension.Les variations PVT marquent la diffrence entre les circuits conus et ceux qui sont fabriqus: Cette diffrence peuvent au meilleur cas, rduire l'efficacit d'un produit ou mme au pire cas, le rendre compltement inutilisable.En gnral, les outils d'analyse temporelle calculent l'impact de ces diffrents types de variations et permettent dtablir les cas idaux et les cas pessimistes.En jugeant ces cas, on peut vrifier si le dessin se situe dans des limites acceptables.

Dans le cadre de cette tude, nous avons examin l'effet des variations prsentes ci-dessus sur des circuits numriques, notamment pour les rseaux d'horloge, de manire minimiser les marges derreur et de rduire les configurations sensibles.Parmi les diffrents blocks d'un modle synchrone, les rseaux d'horloge sont plus sensibles aux variations de mismatch en raison de leur nature diffrentielle.La prsence de ce mismatch (local et global) dans un rseau d'horloge peut affecter tous les registres et donc limiter les performances ralisables et aussi la complexit de la conception.Dans ce travail, nous avons concentr nos efforts sur les rseaux d'horloge afin de caractriser l'effet des mismatchs pour la technologie CMOS 45nm en envisageant les diffrents scnarios possibles, comme le changement de la tension, les conditions de corners diffrents, l'impact sur la longueur de la priode et le retard, le compromis entre dlai, la taille des cellules et la consommation d'nergie, etc.

Nous avons travaill principalement sur des variations alatoires. La philosophie de la conception rgulire ont grandement rduit l'impact des variations systmatiques et peu derreur est possible dans le niveau de conception.Dans les variations alatoires, nous avons dcid de travailler sur deux types de variations particulires, les variations alatoires intra-die et les variations alatoires inter-die dsquilibre.Ces deux variations sont trs importantes en fonction des diffrences de paramtres relatifs aux priodes d'horloge ou la longueur de larbre dhorloge ou du skew.

Lesvariations alatoires locales ou Intra-Die/Within-Die n'ont cess d'augmenter en se mettant l'chelle des dimensions du transistor.Jusqu' prsent, ses effets dans la conception pouvaient tre ngligs en toute scurit en raison de l'impact global caus en moyenne par les petits effets des variations alatoires.Toutefois, pour des dessins plus grands et pour des frquences plus leves, ces effets se font de plus en plus importants et son impact peut tre vrifi.

Comme son nom l'indique, le mismatch cre une diffrence de proprits lectriques des transistors voisins, grce laquelle deux chemins similaires sur une mme puce peuvent prsenter un retard et des paramtres de puissance diffrents.Il peut provoquer des skew entre les deux chemins d'horloge qui peut limiter la frquence et la complexit de la conception.Plus le skew est grand, plus les marges pou une priode de lhorloge slargissent, et plus la priode dhorloge devient importante.Pour une frquence d'horloge, un skew plus important peut entrainer une limitation la profondeur du chemin dhorloge, rduisant alors la taille de la puce ou la complexit de conception. Pour chaque nud de technologie, la taille relative de la puce et la frquence dhorloge qui y est associe, sont en augmentation et leur mismatch peut affecter leur croissance.

Un grand nombre de travaux universitaires a t publi sur les origines et le comportement de mismatch, mais l'industrie a vu qu'un effet marginal jusqu' tout rcemment.Or, avec les dimensions du transistor atteignant quelques dizaines des nanomtres, l'effet devient beaucoup plus visible aujourd'hui.La plupart des circuits numriques, sauf les microprocesseurs, ne bnficient pas de binning qui rduit le risque d'chec de synchronisation.En tant que tel, les dessins et modles sont valids pour les cas pessimistes des processus ou de limites de coupe.La probabilit d'avoir les cas pessimistes de processus est infrieure 1%, suite la distribution gaussienne.En outre, le processus de fabrication est affin et centr pour chaque produit. De ce fait, arriver la conception des cas limites pessimistes est trs rare.Toutefois, la prsence du mismatch peut dgrader le rendement du processus, si elle n'est pas prise en compte dans le temps de conception.Une marge normale pour grer ce mismatch sans tenir compte de ses caractristiques peut entrainer plus de temps de conception.

Fig. I: Typiques systme synchrone avec les chemins dhorloge et de donne

Fig. II: Une chronogramme qui montre da relation entr horloge, donne, setup, hold, et skew

Objectifs

Identification du processus de variations et de leurs mcanismes

Dans un premier temps, il est ncessaire de comprendre les sources de variations et leurs mcanismes. Il est possible de sparer les sources de variation en deux catgories:

Les variations systmatiques: variations par rapport aux performances simules de l'lment dont la source est systmatique sur tous les dcs en cours de fabrication.

Des variations alatoires: les variations dues aux fluctuations statistiques des performances de l'quipement de fabrication introduisant des variations de performances entre les diffrentes filires ou du centre d'une plaquette.

Un effort existe dj pour simuler certaines variations systmatiques provenant de la lithographie. Un effort existe aussi dans le domaine de l'analyse statique timing statistique qui permet de simuler les performances d'un circuit en tenant compte des variations alatoires.Pendant cette phase, il s'agit de lister des sources de variations sur des transistors et des interconnexions, et de leurs mcanismes thoriques.

valuation de l'impact des variations sur les performances d'un circuit numrique

Il est ncessaire d'tre en mesure d'estimer ou de quantifier les consquences des variations sur les performances des circuits numriques.Les mtriques analyses sont les performances en vitesse, puissance et courant fuites..La valeur absolue de la variation de la performance n'est pas ncessairement important. L'objectif de ces valuations est d'tre en mesure de quantifier la performance relative d'un circuit par rapport l'autre pour choisir le meilleur.C'est plus simple que de simuler compltement l'effet d'une variation sur la cellule.

valuation de la mthode et les techniques de conception pour limiter l'impact des variations de processus

Il est ncessaire d'valuer diverses approches pour obtenir une amlioration quantifiable des performances d'un circuit en utilisant toutes les techniques appropries pour rduire l'effet des variations sur les performances du circuit.

Les variations de procd

Les variations global et de l'environnement ou dans les variations court PVT comprennent le d-to-die (D2D) les variations de processus, N-au-P mismatch de puce l'autre, les variations de la temprature ambiante et des changements dans la tension d'alimentation.D2D variations ont t suffisamment bien explique dans de nombreuses publications.Les corners lente (SS) et rapide (FF) dfini la limite des variations D2D sur le retardement d'insertion. Toutefois, ces corners traditionnels ne sont pas suffisants en cas de largeur d'priode qui est compose de deux bords qui passe par diffrents transistors. Si la monte est plus rapide que la chute de pointe, l'impact sur la largeur de priode est considrable, mme si l'impact sur le dlai d'insertion est moindre que pour le corner SS.Il ya deux possibilits envisager N P globale mismatch: marge supplmentaire (rsultats sur les dlais d'insertion ou moins rduit la frquence d'horloge), de corners (dans les rsultats des efforts accrus, le temps et l'argent).Il ya une grande corrlation entre les transistors N et P d'une cellule en raison de mesures masque commun.Cependant, l'tape de dopage est diffrente pour chacun et cre le n--p mismatch globale. Comme le dopage a un fort impact sur la tension de seuil et la mobilit, mme de faibles variations peuvent entrainer des diffrences importantes entre les transistors N et P.L'impact du mismatch n--p globale est plus importante pour des paramtres comme la largeur d'priode. Son impact sur le courant des transistors de type N et type P est montr dans la Figure III ou la mismatch globale est reprsent par Unbalanced Corners

Fig. III: Courant transistor dans la mode saturation pour NMOS et PMOS

Les changements de tension d'alimentation peut tre intentionnelle, comme dans le cas de la dynamique de tension et de frquence mise l'chelle (DVFS), ou non, comme les variations de rgulateur de tension qui peut atteindre jusqu' 12% autour de la tension d'alimentation nominale selon les spcifications de l'ITRS.Cependant, mise l'chelle de tension intentionnelle peut tre beaucoup plus grande en fonction de l'application et le mode d'alimentation.Les variations de temprature ambiante pour la plupart des applications industrielles varient de -40 C 125 C.

Mismatch ou des variations intrinsques n'ont pas de corrlation entre les dispositifs et proviennent principalement de la limite naturelle l'largissement.Il peut causer des diffrences dans les caractristiques lectriques de deux dispositifs identiques autrement mme gomtrie, l'amnagement, et le voisinage. Variations mismatch provient de l'incertitude inhrente lie des atomes et des rsultats dans les variations statistiques dans la structure d'un transistor et d'un cadre.Il existe trois principales sources de dsquilibre- Random Dopant Fluctuations, Line Edge Roughness, et Oxide Thickness Variations, montr dans la Figure IV. Leffet des variations locales et les variations globales peuvent voir dans la Figure V.

Random Dopant Fluctuations (RDF)

RDF est le plus gros contributeur l'ampleur du mismatch entre 45nm et 65nm transistors.Avec quelques centaines de dopants intrieur de l'appareil, les variations statistiques dans leur nombre et les rsultats de localisation dans un potentiel non homogne dans le canal permettant dbut tournez-le dans les parties et affecter la barrire de fuite induite par abaissement de tension.L'incertitude sur la source et le drain bords des rpercussions sur leur rsistance et la capacit et conscutivement le transistor actuel.L'impact est principalement dans la rgion sous le seuil et augmente la variation de la tension de seuil ainsi que provoque un dplacement net de la valeur moyenne du courant de drain la courbe de tension de grille vers l'axe ngatif.

Line Edge Roughness (LER)

LER provient de la rugosit inhrente des portes bords oxyde l'chelle atomique.Elle influe sur la longueur de grille effective le long de la largeur du canal, ce qui affecte tensions de seuil local l'intrieur d'un transistor.LER dcoule de la statistique des variations dans le nombre de photons incidents lors de l'exposition litho, le taux d'absorption, la ractivit chimique, et de rsine photosensible composition molculaire et joue un rle dominant dans la dtermination de la marge du champ lectrique et l'accouchement charge l'interface.L'impact de la LER est plus prononc pour les appareils proximit de poinonnement.L'ampleur des variations LER est mineur par rapport RDF en technologie 65 nm, mais est cens devenir comparables dans les ganglions plus tard.

Oxide Thickness Variations (OTV)

OTV se rfre la variation molculaire dans la porte de l'oxyde de surface et d'affecter l'paisseur porte sur toute la surface.La porte-oxyde paisseur physique est de l'ordre de l'espacement atomique 5-10 et peut varier de 1-2 espacements atomiques.L'impact de l'OTV est ngligeable pour les nuds en cours, mais sera important lorsque la longueur de grille priphrique devient comparable la longueur de corrlation des fluctuations. OTV affecte de manire significative l'oxyde tunnel en cours et les causes de variation de la mobilit et le potentiel du canal.

Fig. IV: Composants de mismatch locale

Fig. V: Un histogramme de dlais qui montre leffet des variations globale et locale avec les corners traditionnelles

tude des variations alatoires

Pour tudier l'impact des variations alatoires, nous avons utilis deux cas, l'un des mismatch locales, et l'autre pour mismatch globale.

Cas 1: Mismatch Locales

Les expriences sont bases sur des simulations utilisant des modles spice industrielles qui incluent de silicium caractris mismatch.Les modles utiliss sont de premire gnration monte en puissance des modles de production et de processus en tant que telle pourrait montrer une plus grande ampleur de la variation par rapport au processus aujourd'hui.Toutefois, les tendances gnrales devraient tre les mmes.Nous avons utilis les mmes modles de maintenir la cohrence sur toute la dure du projet comme cela se pratique dans des projets de conception.

Mismatch a t caractrise par des simulations de Monte Carlo dans un simulateur spice industrielle avec 1000 chantillons de chaque srie.Il existe deux approches pour caractriser mismatch.Premire approche est une pleine Monte Carlo (MC), y compris les variations globales et mismatch, o l'effet de mismatch est extrait en diffrenciant les dlais entre les deux voies similaires, l'un le mismatch activ, et l'autre sans.En raison de mme signal et de l'impact des variations globales gales, la diffrence donne directement l'effet de mismatch.Deuxime approche consiste simuler mismatch que sur un corner de synchronisation dans un chemin avec un avantage de simulation en temps plus rapide et moins de ressources.Pour caractriser mismatch on soustrait la valeur nominale d'une quantit de sa valeur mesure dans une course de MC.Les statistiques de distribution rsultant nous donnent la valeur moyenne et l'cart type de l'impact de mismatch.Un modle statistique complte avec globale et variations mismatch peut donner une valeur moindre en raison de l'effet de mismatch de rduire le plus rapide des chantillons, alors que les statistiques sur les corners mismatch donner des valeurs plus leves en raison de limiter les cas de tensions de seuil.

Nous avons utilis pour les bibliothques de cellule standard CMOS 45nm processus de concentration sur les bibliothques d'horloge.La moyenne, , et l'cart type, , de le mismatch des variations nous donnent les limites statistiques, 3, de la distribution. La pratique du design industriel utilise la variation en pourcentage par rapport au dlai d'insertion. Utilisant les numros de pourcentage, nous pouvons analyser l'impact de le mismatch long d'un chemin, qui est plus comprhensible pour un designer. Les valeurs x axe ont t normalises avec l'insertion dlai plus important (60 tapes) prises comme une seule et axe des y valeurs calcules pour l'insertion de dlais normaliss pour prserver la forme de graphique.

Nous avons mesur l'impact de mismatch sur l'insertion de dlais, le skew et la largeur d'priode, en faisant varier la tension d'alimentation, slew, la force d'entrainement, les types de cellules, corner traditionnelles et dsquilibr (SF, FS), et la profondeur de chemin d'accs (jusqu' 60) pour trois cellules d'horloge pour diffrent taille des cellules (BF1 = 1x, 3x = BF2, BF3 = 6x) (Figure VI).Ces paramtres et ces mesures nous donnent une ide du compromis entre la puissance, de retardement, et la rgion, trois importants facteurs les plus la conception.Nous avons utilis une rsistance au ratio capacit tirs du processus de gravure en 45 nm industrielle pour le routage des interconnexions pour modliser l'impact de la dgradation et tua une rfrence comparable de la profondeur de chemin d'accs la conception de taille.

Fig. VI: Setup exprimental pour extraire la valeur de mismatch locale dans un chemin dhorloge sur le dlai dinsertion, skew et largeur d'priode

Cas 2: Mismatch Global

Dans ce travail, nous avons caractris l'impact des variations sur un PVT CMOS 45 nm faible puissance de cellules de bibliothque horloge.La bibliothque est spcialement conue pour les arbres d'horloge et constitue un choix vident pour vrifier l'impact des variations PVT. Arbres des horloges ont des longueurs de parcours grandes, rparties sur l'ensemble de puce en passant par diffrents domaines de puissance qui les rend trs sensibles ces variations.La plupart des tudes sur l'impact des variations PVT se concentrer sur une ou l'autre de skew ou de retardement d'insertion.Toutefois, nous avons restreint l'analyse largeur d'priode dans le but de formuler des consignes d'optimisation.La fermeture de synchronisation dans la prsence de ces variations est assure par les corners et les marges ou sous forme de dclassement et les numros de facteurs d'incertitude.Dans ce travail, nous utilisons les marges terme pour reprsenter tous les types de marges de manire neutraliser les variations PVT.

La bibliothque horloge utilise dans cette exprience est un pouvoir faible bibliothque 45nm avec une large gamme de tension d'alimentation qui lui permet de cibler plusieurs types d'applications.La demande varie de haute performance relativement faible consommation nergtique trs. Une bibliothque d'horloge se compose de divers types de cellules requis pour conduire l'arbre d'horloge, les cellules combinatoires ncessaires la gnration d'horloge, la division et pulse shaping, horloge cellules ouverture de porte, flip-flops, etc. Ces cellules sont trs optimises et quilibre pour atteindre l'quivalent du temps de monte et la chute du temps et des retardements respectifs. Considrant que le mme est vrai pour d'autres cellules, il existe des concurrents objectifs d'optimisation en cause pour eux, comme le temps d'installation et temps de maintien, ce qui peut entrain en moins que parfait caractristiques de largeur d'priode. la tension nominale pour la bibliothque, une cellule entirement quilibr aura un impact minimum sur la largeur d'priode pour les cas le pire corner. Toutefois, globale--p n mismatch peut entrainer la dgradation en largeur d'priode plus leve qui on peux voir dans la Figure VII.

Le travail est bas sur des simulations utilisant des modles industriels spice avec des corners caractris partir des rsultats de silicium pour mesurer l'impact des changements dans le processus, de tension et de temprature.Le processus exprimental a t automatis pour permettre des analyses multiples et de rduire la probabilit d'erreur.Simulations Spice fournir degr lev de prcision ncessaire pour mesurer l'impact des variations sur le retardement au niveau de la porte.

L'installation se compose d'un banc d'cellule dans un chemin d'horloge relie d'autres avec les interconnexions. Le signal d'entre est une forme raliste. Calcul de la diffrence de temps de propagation pour chaque tape entre l'entre et la sortie de la cellule d'essai nous donne l'impact sur la largeur d'priode.Les simulations ont t effectues sur toutes les cellules dans une bibliothque de cellule dhorloge en 45 nm. Nous avons galement mesur l'impact pour tous les lecteurs d'une cellule.La force d'entrainement est une meilleure mesure que la taille des cellules o il peut tre directement peru par le concepteur.Nous avons gard le temps de transition standard 55ps au pire corner, 0.90V, et -40 C.L'interconnexion de calcul et taux de rsistance a t maintenu mme que dans le 45nm industriels pour simuler la propagation des interconnexions raliste.

Fig. VII: Leffet de mismatch globale sur la largeur de priode ou duty-cycle

Rsultats et analyse

L'impact du mismatch sur le retardement, la valeur en pourcentage (ou de l'asymtrie) dcroit exponentiellement avec la profondeur chemin, mais ne supprime pas compltement.tre une variation non corrles, / tait cens devenir ngligeable pour de longs parcours (chemin de la profondeur de 60 pour nous).Toutefois, compte tenu des longueurs de parcours en cours de conception (moins de quelques ns), l'effet n'est pas ngligeable. La valeur absolue de mismatch augmente le long d'un chemin, en ajoutant avec une moyenne quadratique (rms) la fonction chaque tape.Il y a une dcroissance exponentielle de mismatch en pourcentage (Figure VIII).

Il existe deux approches pour caractriser mismatch locales alatoire en utilisant des simulations de Monte Carlo. Le premier est Monte Carlo avec des variations globales et locales, o l'effet de mismatch est extrait par diffrenciation de dlais entre les deux chemins, l'un avec mismatch activ et l'autre sans. Limpact des variations globales est annul comme cest la mme pour les deux chemins. La deuxime approche consiste simuler mismatch sur un corner. Toute variation de dlais entrs deux excutions est le rsultat de variations locales. La valeur de mismatch peux obtenir en soustrayant la valeur nominale par la valeur mesure pour chaque essai. L'avantage est que on garde les fonctionnalits corners et regarde juste les variations locales. Figure VIII montre les rsulta pour les deux type. Le mismatch sur les corners encapsule lon dans le cas raliste, et donc toute les rsulta driv pour un mismatch sur corner est valide pour le cas raliste.

Il existe une relation non linaire entre le retardement et des variations de mismatch qui provoque une valeur moyenne non-zro pour le mismatch.L'effet est plus prononc pour les cellules petites.L'effet est des marges ingales ngatives et positives.En utilisant seulement variations () pour les marges de variation peut entrainer l'chec dans le timing tout en utilisant la plus grande valeur pour les deux peut entrainer en sacrifier les performances ralisables.Au plus tard, la diffrence est plus marque pour les variations positives en raison de valeur non nulle en moyenne.Mismatch tant fonction de la tension de seuil (Vth) et la tension d'alimentation (VDD), Vth faible (LL) transistors ont un impact mismatch rduite que sur transistors standard (LS).

Mismatch est considre comme critique pour setup et hold (dpendent sur skew), o mme pour le non-pire cas des processus, une grande valeur de mismatch peut entrainer un chec de synchronisation.Le facteur le plus critique est la largeur d'priode, o est la diffrence entre les deux bords en passant par les cellules mmes, mais diffrents transistors.En outre, l'impact sur le bord en passant par petits transistors dans une chaine non-inverss est pire et fait donc un type d'priode plus importante que l'autre (par exemple, haute de plus que de basse).

Corners dbalance (ou SF / FS) sont mauvais pour la largeur d'priode en raison de grande diffrence dans les NMOS et PMOS courant qui affecte l'ascension et la chute diffremment.Prsence de mismatch sur les corners peut aggraver cette situation.En outre, les pires conditions pour l'priode peut changer avec la taille de la cellule et de retarder retardement.Donc, le corner SF peut tre le pire des cas un certain dlai et SS sur autre. Une chaine mixte de cellules peut ncessiter des calculs complexes pour prdire l'effet.

Slew est un facteur important dans la construction de l'arbre d'horloge et affecte le retardement et mismatch absolu.Laugmentation de mismatch est corrle retardement de chemin.La mme chose n'est pas vraie pour la largeur d'priode que peut avoir un effet plus important en raison du retardement important d'insertion. Grand cellules peuvent tre utilises pour rduire les dsquilibres, mais plus interconnexions qui leur sont associs peuvent augmenter la dgradation.Ils sont plus adapts aux grands fanout.Une solution de compromis pourrait consister utiliser moyen et faible lecteur cellules un stade proche de la racine qui composent les voies communes pour la plupart des registres relis logique et les cellules de conduite leve pour les stades proximit des nuds de feuilles qui composent le parcours hors du commun.

Tension d'alimentation a un impact important sur mismatch ( 1V justifiant l'importance du mismatch n--p globale.Cependant, basse tension (