ultrascale アーキテクチャ dsp スഊライスユーザーガイド ...ultrascale...

UltraScale アーキテクチャ DSP スライス

ユーザーガイド

UG579 (v1.10) 2020 年 9 月 22 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2020 年 9 月 22 日 1.10 表 1-2 に VU23P と VU57P を追加。表 2-11 で XOR24_48_96 の XOR 入力ビットを更新。

図 4-6 で DSP スライスに遅延の要素を追加。

2019 年 9 月 20 日 1.9 表 1-2 に、 VU19P、 VU45P、および VU47P を追加。

2019 年 5 月 14 日 1.8 「デバイスリソース」で Tcl コマンドを更新し注記を追加。表 1-2 で、 VU11P および VU13P デバイスの列を全体的に更新し、 VU27P、 VU29P、 VU31P、 VU33P、 VU35P、およ

び VU37P デバイスを追加。

2018 年 6 月 4 日 1.7 図 5-3 の後に ALUMODE の説明を追加し、表 5-1 を追加。「加算器/減算器のみ」の ALUMODE の設定を更新。

2018 年 4 月 5 日 1.6 図 2-2 で、 B 入力パス内の INMODE[4] で制御されるマルチプレクサーの上側の入力を、

B2 段の後の構成済み出力セレクションに接続。

2017 年 10 月 18 日 1.5 図 1-1 に P/C マルチプレクサーの出力を追加。図 1-2 の後の段落で、クロック領域を越え

たカスケード接続についての説明を追加。式 2-1 の後のリストで X マルチプレクサーの入

力を更新。

2017 年 6 月 1 日 1.4 6 ページの「UltraScale アーキテクチャの概要」の後の段落の UltraScale アーキテクチャ

に関する資料へのリンクを更新。「パターン検出器」で始まる、箇条書きリストで重複し

ている用語を削除。 8 ページの「旧世代との違い」の後の段落を改訂。表 1-2 を更新し、

KU3P の総数を変更、 KU7P を含む行を削除。式 2-1 の後の 2 番目の箇条書きを更新。

表 2-1 の前置加算器/乗算器機能の欄を更新。表 2-2 の乗算器 A および B ポートの欄を更

新。 34 ページの「エンベデッドファンクション」の初の文を改訂し、エンベデッドファンクション前置加算器を追加。 39 ページの「オーバーフローおよびアンダーフローロジック」の後に新しい段落を追加。表 3-3 に IS_RSTINMODE_INVERTED、

IS_RSTM_INVERTED、および IS_RSTP_INVERTED を追加。このバージョンですべての数

値を差し替え。

2015 日 11 月 24 日 1.3 6 ページの「UltraScale アーキテクチャの概要」に UltraScale+ デバイスの概要を追加。

9 ページの「デバイスリソース」で、第 1 段落を新たに追加して以前の第 1 段落を第 2 段落にし、以前の第 2 段落を削除、第 3 段落を新たに追加。図 1-2 を更新。表 1-1 および

表 1-2 を追加。 69 ページの「MULTSIGNOUT と CARRYCASCOUT」で、第 5 段落にある CARRYINSEL を CARRYINSELREG に変更。 UltraScale+ デバイスへの参照を追加して 72 ページの「参考資料」を再編成および更新。

2015 年 1 月 12 日 1.2 表 1-2 を削除し、 9 ページ目に『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890) への参照を追加。表 2-2 の 3 行目の INMODE[3] の値を 0 から 0/1 に変更。 46 ペー

ジに『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベース

の DSP デザイン』 (UG958) への参照を追加。46 ページと付録 A に、Vivado 高位合成のウェ

ブページへの参照を追加。 47 ページに『UltraScale アーキテクチャライブラリガイド』 (UG974) への参照を追加。 56 ページに UltraScale デバイスデータシートへの参照を追加。

付録 A に、 Vivado 高位合成、 DSP ソリューション、 Vivado ビデオチュートリアル、およ

びザイリンクス DSP トレーニングの各ウェブページへの参照を追加。

UltraScale アーキテクチャ DSP48E2 スライス 2UG579 (v1.10) 2020 年 9 月 22 日 japan.xilinx.com

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=User_Guides&docId=UG579&Title=UltraScale%20%26%2312450%3B%26%2312540%3B%26%2312461%3B%26%2312486%3B%26%2312463%3B%26%2312481%3B%26%2312515%3B%20DSP%20%26%2312473%3B%26%2312521%3B%26%2312452%3B%26%2312473%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.10&docPage=2

2014 年 7 月 15 日 1.1 8 ページの「SSI テクノロジを使用したデバイスとの違い」を削除。表 1-2 を追加。図 2-5 に、各入力を選択するために使用される、マルチプレクサーの INMODE[0] の値を追加。

図 2-6 に、各入力を選択するために使用される、マルチプレクサーの INMODE[4] の値を

追加。表 2-2 に注記 3 を追加。第 2 章の「DSP48E2 の動作モード」を追加。表 3-2 の「CEA1」、「CEA2」、「CEB1」、「CEB2」、および「INMODE」の説明を修正。表 3-3 の「AREG」および「BREG」の説明を修正。「参考資料」に [参照 7] および [参照 8] を追加。

2013 月 12 月 10 日 1.0 初版

日付バージョン内容




目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章: 概要UltraScale アーキテクチャの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6UltraScale アーキテクチャ DSP スライスの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7旧世代との違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8デバイスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9推奨デザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 2 章: DSP48E2 の機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13DSP48E2 の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14DSP48E2 スライスのアーキテクチャの特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17簡略化された DSP48E2 スライス動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19DSP48E2 の動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

第 3 章: DSP48E2 のデザイン入力概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46DSP48E2 スライスのプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

第 4 章: DSP48E2 の使用ガイドライン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56パフォーマンス向上のための設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56電力削減のための設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57加算器ツリーと加算器カスケード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57DSP48E2 スライスのカラム間接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62DSP48E2 スライスの時分割多重化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62備考および推奨 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63前置加算器ブロックの用途 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64メモリマップされた I/O レジスタアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

第 5 章: カスケード接続: CARRYOUT、 CARRYCASCOUT、および MULTSIGNOUT概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65CARRYOUT/CARRYCASCOUT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65MULTSIGNOUT と CARRYCASCOUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69サマリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

付録 A: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72




お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73




第 1 章

概要

UltraScale アーキテクチャの概要

ザイリンクス UltraScale™ アーキテクチャは、チップ上での効率的な配線とデータ処理だけでなく、スマートプロ

セッシングによって数百ギガビット /秒レベルのシステム性能を可能にする業界初の ASIC クラスのアーキテクチャ

です。 UltraScale アーキテクチャデバイスは、次世代配線、 ASIC 方式のクロッキング、 3D-on-3D IC、マルチプロ

セッサ SoC (MPSoC) テクノロジ、新しい消費電力削減機能など、業界先端をいく革新的な技術によって高帯域幅、

高使用率の幅広いシステム要件に対応します。これらのデバイスは多数の構築ブロックが共通となっているため、

異なるプロセスノード間や製品ファミリ間での拡張性に優れ、複数のプラットフォームに渡るシステムレベルでの

投資を可能にします。

Virtex® UltraScale+™ デバイスは、も高いシリアル I/O 帯域幅と信号処理帯域幅、大のオンチップメモリ集積度

など、 FinFET ノードで高の性能と統合性を提供します。業界で高性能を誇る FPGA ファミリの Virtex UltraScale+ デバイスは、 1Tb/s を超えるネットワークやデータセンターから、完全統合型レーダー /早期警告システ

ムにいたるまで、広範なアプリケーションに適です。

Virtex UltraScale デバイスは、シリアル I/O 帯域幅およびロジック容量などにおいて、 20nm で高の性能と統合性を

提供します。 20nm プロセスノードで業界唯一のハイエンド FPGA となるこのデバイスは、 400G ネットワークから

大規模 ASIC のプロトタイピングやエミュレーションなどのアプリケーションに適です。

Kintex® UltraScale+ デバイスは、トランシーバー、メモリインターフェイスラインレート、 100G コネクティビティコアなどのハイエンド機能を備えることでもコスト効率の高いソリューションを可能にし、 FinFET ノードでも

優れた価格/性能/ワットのバランスを提供します。この新のミッドレンジファミリは、パケット処理と DSP を多

用する機能に適であると同時に、ワイヤレス MIMO 技術、 Nx100G ネットワーク、データセンターなど広範なア

プリケーションにも対応します。

Kintex UltraScale は、 20nm で高の価格/性能/ワットのバランスを提供するデバイスで、ミッドレンジデバイスとし

て高の信号処理帯域幅、次世代トランシーバー、適な対コスト性能をもたらす低コストパッケージを提供しま

す。このファミリは、 100G ネットワークやデータセンターアプリケーションでのパケット処理だけでなく、次世代

の医療用画像処理、 8k4k ビデオ、ヘテロジニアスなワイヤレスインフラなどで必要とされる DSP 性能を重視するア

プリケーションにも適です。

Zynq® UltraScale+ MPSoC デバイスは、 64 ビットのプロセッサスケーラビリティを実現しつつ、リアルタイム制御と

ソフトエンジンおよびハードエンジンを兼ね備えており、グラフィックス、ビデオ、波形、およびパケットの処理

に対応します。高度な解析が可能な Arm® ベースのシステムとタスクのアクセラレーションが可能なオンチッププログラマブルロジックが統合されているため、 5G ワイヤレス、次世代 ADAS、インダストリアル IoT など広範なア

プリケーションにおいて無限の可能性を引き出すことができます。

このユーザーガイドでは、UltraScale アーキテクチャの DSP スライスリソースについて説明します。UltraScale アーキ

テクチャに関するその他の資料は、ザイリンクスのウェブサイト (japan.xilinx.com/documentation) から入手可能です。



japan.xilinx.com/documentation


第 1 章: 概要

UltraScale アーキテクチャ DSP スライスの概要

プログラマブルロジックデバイスはカスタマイズされた完全な並列アルゴリズムをインプリメントできるため、デ

ジタル信号処理 (DSP) アプリケーションに有効です。 DSP アプリケーションは、専用の DSP リソースに適に実装

された多数のバイナリ乗算器およびアキュムレータを使用します。 UltraScale デバイスは、いずれも専用の低消費電

力 DSP スライスを数多く装備し、システム設計の柔軟性を維持しながら、高速処理と小型化を同時に実現していま

す。 DSP リソースは、デジタル信号処理のほかにも多くのアプリケーションで速度と効率性を向上させます。この

ようなアプリケーションには、バス幅の広いダイナミックシフター、メモリアドレスジェネレーター、多ビットの

マルチプレクサー、メモリマップされた I/O レジスタが含まれます。 UltraScale アーキテクチャの DSP スライスは DSP48E2 プリミティブによって定義され、ザイリンクスツールでは DSP または DSP48E2 のいずれかの名称で呼ば

れます。図 1-1 に、 DSP48E2 スライスの基本機能を示します。全詳細は、第 2 章「DSP48E2 の機能」を参照してく

ださい。

DSP スライスの主な機能は次のとおりです。

• ダイナミックバイパス機能を備えた 27 x 18 の 2 の補数乗算器

• 低消費電力の 27 ビット前置加算器: 対称フィルターアプリケーションを適化し、 DSP のロジック要件を緩和

します。

• 48 ビットアキュムレータ : カスケード接続することで 96 ビット以上のアキュムレータ、加算器、カウンターを

構築できます。

• SIMD (単一命令複数データ ) 演算ユニット : デュアル 24 ビットまたはクワッド 12 ビットの加算/減算/累算が可能

です。

• 48 ビットの論理ユニット : ビット単位 AND、 OR、 NOT、 NAND、 NOR、 XOR、 XNOR があります。

• パターン検出器: ターミナルカウント、オーバーフロー /アンダーフロー、収束丸め/対称丸めのサポート、論理

ユニットとの組み合わせによって 96 ビット幅の AND/NOR を実現します。

• オプションのパイプラインレジスタと専用バス : シストリック FIR フィルターなどの階層/複合機能向けに複数

の DSP スライスを 1 カラムにカスケード接続する場合に使用します。

X-Ref Target - Figure 1-1

図 1-1: DSP48E2 の基本機能

48-Bit Accumulator/Logic Unit

Pattern Detector

27 x 18Multiplier

Pre-adder

B

A

D

C

P

XOR

PatternDetect=

+

–

X16750-082917




第 1 章: 概要

DSP48E2 スライスはダイナミック OPMODE とカスケード機能によって、シーケンシャル、カスケードの両方の演算

をサポートします。 DSP スライスには次のようなアプリケーションがあります。

• 固定小数点および浮動小数点の高速フーリエ変換 (FFT) 機能

• シストリック FIR フィルター

• マルチレート FIR フィルター

• CIC フィルター

• 多ビットの実数/複素乗算器/アキュムレータ

旧世代との違い

UltraScale アーキテクチャの DSP48E2 スライスは、7 シリーズ FPGA の DSP48E1 スライスに対して下位互換性が保た

れています。 DSP48E2 スライスは実質的に DSP48E1 スライスの上位セットであり、次の変更点があります。

• DSP48E1 ファンクションの幅の拡張

° 乗算器の幅を DSP48E1 の 25 x 18 から DSP48E2 では 27 x 18 に拡張

° 前置加算器を 25 ビットから 27 ビットに拡張

- 前置加算器の D 入力とレジスタを 27 ビットに拡張

- 前置加算器の AD レジスタ結果を 27 ビットに拡張

• 前置加算器の柔軟性向上

° 前置加算器の入力として A または B を選択可能

° 前置加算器の出力を 2 乗する機能

• WMUX による ALU の第 4 オペランド追加

° 乗算器の 2 つの部分積により、さらに 2 つの入力オペランドの追加をサポート (DSP48E1 では 1 つのみ)

° 2 段目で 4 オペランド加算が可能

° メモリセルベースの丸め定数を追加し、 A x B + C + RND ファンクションの C 入力を解放

° WMUX はアキュムレータのフィードバックパスを追加し、複素数積和 (MACC) またはセミパラレル FIR フィルターのサイズを縮小

• X、 Y、 Z マルチプレクサーの多ビット XOR

° 1 段目の 48 個の 3 ビット XOR からオクタル 12 ビット XOR、クワッド 24 ビット XOR、デュアル 48 ビット XOR、シングル 96 ビット XOR を構成する XOR ツリーへの入力

° 多ビット XOR モードで 2 つの DSP48E2 スライスをカスケード接続し、オクタル 24 ビット XOR、クワッド 48 ビット XOR、デュアル 96 ビット XOR、シングル 192 ビット XOR を構成。カスケードの深さは DSP のカラムサイズによって制限される。

° 単一の DSP48E2 で XOR 累算フィードバックを介してより多ビットの XOR を連続して構築し、クロックサイクルごとの XOR 幅を 96 ビットに拡張

• DSP48E2 固有の機能

° リセット入力にプログラム可能な反転を追加して柔軟性を向上

° P レジスタ内のカウンター /アキュムレータの自動リセットよりもクロックイネーブルの優先度を高く設定

可能




第 1 章: 概要

DSP48E2 ブロックは符号付きの演算インプリメンテーションを使用します。 HDL ソースでは、リソースの性能と

適に整合し、通常はも効率的なマッピングを実現するために符合付きの値を使用してコードを記述することを推

奨します。 7 シリーズ FPGA の 25 x 18 乗算器向けに作成されたデザインは、 UltraScale アーキテクチャの 27 x 18 乗算器向けに符号拡張しなければならない場合があります。移行および設計手法の詳細は、『UltraScale アーキテク

チャへの移行設計手法ガイド』 (UG1026) [参照 1] を参照してください。カスケード接続した DSP スライスを多数含

むデザインを移行する場合は、新しいターゲットデバイスにおけるカラムあたりの DSP スライス数に注意してくだ

さい。

デバイスリソース

DSP リソースは UltraScale ポートフォリオで適化されており、異なるリソース量のデバイスがスケーラブルに用意

されています。アーキテクチャは共通のため、インプリメンテーションの効率、 IP インプリメンテーション、デザ

イン移行が改善されます。 UltraScale ファミリ間の移行では、 DSP48E2 スライスに対するデザイン変更は不要です。

DSP の各タイルは、 2 つの DSP48E2 スライスと専用のインターコネクトで構成されています (図 1-2 参照)。DSP タイ

ルは、 DSP48E2 のカラム内で垂直方向に積み重なります。 DSP タイルの高さは、コンフィギャラブルロジックブロック (CLB) 5 個分または 36K ブロック RAM 1 個分の高さと同じです。ブロック RAM は、 2 つの 18K ブロック RAM に分割できます。 DSP48E2 スライスは、 18K ブロック RAM と水平方向に整列して配置されるため、リソース

間の接続が適化されます。

各クロック領域の DSP48E2 カラムの高さは 12 個のタイル分に相当し、各クロックには 24 個の DSP48E2 スライスが

含まれます。各カラムのクロック領域の数は、 Vivado [Device] ビュー、『UltraScale アーキテクチャおよび製品データ

シート : 概要』 (DS890) [参照 2]、または『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイ

ド』 (UG575) [参照 3] に記載のバンク図で確認できます。 DSP48E2 スライスは、複数のクロック領域にまたがってデ

バイスの境界まで、または SSI テクノロジを採用した 3D IC の場合は SLR (Super Logic Region) の境界までカスケード

接続できます。 UltraScale+ 低電圧デバイス (VCCINT = 0.72V) では、クロック領域をまたがるカスケード接続は性能に

影響を与える可能性があります。 1 つのカラムでカスケード接続が可能な DSP48E2 スライスの数は、次の Tcl コマン

ドで確認できます。

llength [get_sites DSP48E2_X3Y* -of_objects [get_slrs SLR0]]

注記: 大数は、 DSP カラム (PS によって DSP カスケードの高さが制限される場合) および SLR (HBM インターフェ

イスがある場合とない場合での SLR) の条件によって減少する場合があります。


図 1-2: DSP タイル

CLB

s \ I

nter

conn

ect

36K Block RAM

18K Block RAM

18K Block RAM

DSP48E2 Slice

DSP48E2 Slice

X16751-042617




第 1 章: 概要

表 1-1 に、 UltraScale FPGA のカラム内で垂直方向に直接カスケード接続可能な DSP48E2 スライスの大数と DSP48E2 スライスの総数を示します。

表 1-2 に、 UltraScale+ FPGA についての同様の情報を示します。

表 1-1: UltraScale FPGA でカスケード接続可能な DSP スライスの最大数

カスケード接続可能な最大数総数

Kintex UltraScale

KU025 72 1,152

KU035 120 1,700

KU040 120 1,920

KU060 120 2,760

KU085 120(1) 4,100

KU095 192 768

KU115 120 5,520

Virtex UltraScale

VU065 120 600

VU080 192 672

VU095 192 768

VU125 120 1,200

VU160 120(2) 1,560

VU190 120 1,800

VU440 120 2,880

注記:1. KU085 の SLR1 でカスケード接続可能なスライスの大数は 96 です。

2. VU160 の SLR0 でカスケード接続可能なスライスの大数は 96 です。

表 1-2: UltraScale+ FPGA でカスケード接続可能な DSP スライスの最大数


Kintex UltraScale+

KU3P 96 1,368

KU5P 96 1,824

KU9P 168 2,520

KU11P 192 2,928

KU13P 168 3,528

KU15P 264 1,968

Virtex UltraScale+

VU3P 120 2,280

VU5P 120 3,474

VU7P 120 4,560

VU9P 120 6,840




第 1 章: 概要

推奨デザインフロー

DSP デザインの多くは UltraScale アーキテクチャデバイスに十分適しています。このアーキテクチャを活用するに

は、その基盤となる機能や性能を理解し、これらのリソースのメリットを大限引き出すデザイン入力コードを作

成する必要があります。 DSP48E2 リソースは、ほとんどの DSP ファンクションと多くの演算ファンクションに自動

的に使用されます。通常、 DSP リソースは推論による実装が適しています。 DSP48E2 スライスが適切に推論される

ように、使用する合成ツールのマニュアルに記載されたガイドラインを参照してください。 DSP48E2 プリミティブ

のインスタンシエーションを使用し、特定の機能に直接アクセスできます。 DSP48E2 スライスを使用する際の推奨

事項は、次のとおりです。

• HDL ソースで符号付きの値を使用する

• 性能向上と消費電力低減のため、 DSP48E2 スライスとプログラマブルロジックの両方でパイプライン化する

• フィルター係数の格納場所には、コンフィギャラブルロジックブロック (CLB) のシフトレジスタ LUT (SRL)、CLB 分散 RAM、ブロック RAM のすべて、またはいずれかを使用する

• 加算器または論理ユニットのみを使用する場合は、消費電力削減のために USE_MULT を NONE に設定する

• 性能の大化および消費電力の小化のため、カスケード接続には汎用インターコネクトではなく専用リソー

スを使用し、使用するカラムは 1 つに留める

• 低速アプリケーションでリソースが限られている場合は時分割多重化を検討する

• 小規模な乗算器、加算器、およびカウンターは CLB キャリーロジックを使用して実装する

設計手法の詳細は、第 4 章「DSP48E2 の使用ガイドライン」を参照してください。

VU11P 96 9,216

VU13P 96 12,288

VU19P 120 3,840

VU23P 264 1,320

VU27P 96 9,216

VU29P 96 12,288

VU31P 90 2,880

VU33P 90 2,880

VU35P 96 5,952

VU37P 96 9,024

VU45P 96 5,952

VU47P 96 9,024

VU57P 96 9,024

表 1-2: UltraScale+ FPGA でカスケード接続可能な DSP スライスの最大数 (続き)





第 1 章: 概要

ピン配置の計画

DSP48E2 スライスはデバイス全体に分散されるため、 DSP の使用法はピン配置にほとんど影響を与えません。イン

プリメンテーションの要件に基づいてツールに DSP48E2 と I/O の配置を決定させるが良の方法です。その結果に

対して、ボードレイアウトの検討時に必要な変更を加えます。ただし、デザイン要件を満たすためにツールが適

の位置に I/O を配置できるように、タイミング制約を設定する必要があります。 DSP を構成する方向に関してただ 1 つ注意すべき点は、 DSP48E2 スライスのカスケード接続はカラム方向に垂直に積み上げるということです。これ

によって I/O を含むほかのロジックに向かって垂直方向に幅の広いバスを駆動できます。 I/O カラムは通常、

DSP48E2 スライスの 6 個分と同じ垂直スペースに 13 本の I/O を提供します。各クロック領域の高さは 52 本の I/O と 12 個の DSP タイル (24 DSP スライス) として定義されます。




第 2 章

DSP48E2 の機能

概要

この章では DSP48E2 エレメントについて技術的に詳しく解説します。 DSP48E2 スライスは、 27 ビットの前置加算

器、 27 x 18 乗算器、後置加算器/減算器、アキュムレータまたは論理ユニットとして機能する柔軟な 48 ビット ALU から構成されます (図 2-1 参照)。


図 2-1: DSP48E2 の機能の詳細

*These signals are dedicated routing paths internal to the DSP48E2 column. They are not accessible via general-purpose routing resources.

X

17-Bit Shift

17-Bit Shift

0

Y

Z

0

0RND

48

48

4

48

BCIN* ACIN*

OPMODE

PCIN*

MULTSIGNIN*

PCOUT*CARRYCASCOUT*

MULTSIGNOUT*

CREG/C Bypass/Mask

CARRYCASCIN*

CARRYIN

CARRYINSEL

A:B

ALUMODE

B

A

C

M

PP

C

MULT27 X 18

W

18

30

3

PATTERNDETECT

PATTERNBDETECT

CARRYOUT

XOR OUT

4

8

9

48

48

30

18

5

D 27

27

INMODE

BCOUT* ACOUT*

18

30

4 2

3018

Dual B Register

Dual A, D,and Pre-adder

180

U

V

1

X16752-042617




第 2 章: DSP48E2 の機能

DSP48E2 は多くの独立した機能をサポートします。次のような機能があります。

• 乗算

• 累積乗算 (MACC)

• 乗算加算

• 4 入力加算

• バレルシフト

• 多ビットマルチプレクサー

• マグニチュードコンパレータ

• ビット単位のロジックファンクション

• 多ビット XOR

• パターン検出

• 多ビットのカウンター

さらに、複数の DSP48E2 スライスをカスケード接続できるアーキテクチャによって、多ビットの数値演算や DSP フィルター、および複素数演算にも、汎用のロジックを使用せずに対応できます。

DSP48E2 の機能

DSP48E2 スライスの機能は次のとおりです。

• D レジスタを持つ 27 ビットの前置加算器で A または B パスの性能を拡張

• 前置加算入力として A または B を選択できるため、より多ビットの乗算係数を使用可能

• 前置加算器の結果を乗算器の両入力に接続できるため、 2 乗計算が可能

• 乗算 (A*B) と加算 (A+B) の動的な切り替え時に、 INMODE 制御によるパイプラインのバランス調整が可能

• 27 x 18 乗算器

• 30 ビット A 入力の下位 27 ビットは乗算器の A 入力へ送信され、全 30 ビット入力は 48 ビット A:B 連結内部バ

スの上位 30 ビットを形成する

• A 入力と B 入力のカスケード接続

° 直接パスおよびカスケードパスにおいてパイプライン化を選択可能

° 2 段構成の A および B 入力レジスタにそれぞれ専用のクロックイネーブルがあり、個別にレジスタを有効

化できる

• 独立型 C 入力および C レジスタ (専用リセットとクロックイネーブル付き )

• 内部カスケード信号の CARRYCASCIN と CARRYCASCOUT を使用し、 2 つの DSP48E2 スライスで 96 ビットの

アキュムレータ /乗算器/減算器、および複数の DSP のカスケード接続をサポート

• OPMODE が設定可能な MULTSIGNIN および MULTSIGNOUT 内部カスケード信号で、 96 ビット MACC への拡

張が可能





• 4 入力加算器/減算器に単一命令複数データ (SIMD) モードを使用し、 1 段目の乗算器の使用を不要にする

° 2 つの独立 CARRYOUT 信号付きデュアル 24 ビット SIMD 加算器/減算器/アキュムレータ

° 4 つの独立 CARRYOUT 信号付きクワッド 12 ビット SIMD 加算器/減算器/アキュムレータ

• 48 ビットの論理ユニット

° ビット単位ロジック動作 - 2 入力 AND、 OR、 NOT、 NAND、 NOR、 XOR、および XNOR

° ALUMODE を使用して動的に選択可能なユニットモード

• 8 個の 12 ビット XOR から 1 個の 96 ビット XOR まで選択可能な 96 ビット幅 XOR ロジック

• パターン検出器

° オーバーフロー /アンダーフロー

° 収束丸め

° ターミナルカウント検出と自動リセット (自動リセットよりもクロックイネーブルを優先する設定が可能)

• 48 ビットの P バスのカスケード接続により、低消費電力の内部加算器カスケードをサポート : 48 ビットの P バスにより、 12 ビットクワッドまたは 24 ビットデュアル SIMD 加算器をサポート可能

• オプションの 17 ビット右方向シフトで、大規模な乗算器を構築可能

• ダイナミックユーザー制御型の動作モード

° 9 ビットの OPMODE 制御バスにより、 W、 X、 Y、および Z マルチプレクサーへ選択信号が送られる

° 5 ビットの INMODE 制御バスにより、 2 段構成の A および B レジスタ、前置加算器の加算/減算制御、前置

加算器のマルチプレクサー機能に使用するマスクゲートの選択が可能

° 4 ビットの ALUMODE 制御バスにより、論理ユニットファンクションとアキュムレータの加算/減算制御を

選択

• 2 段目の加算器へのキャリーイン

° 丸め

° 大規模な加算器/減算器

° 3 ビット CARRYINSEL マルチプレクサー

• 2 段目の加算器へのキャリーアウト

° 大規模な加算器/減算器

° 各 SIMD 加算器で利用可能 ( 大 4)

° CARRYCASCOUT および MULTSIGNOUT のカスケード接続で、 96 ビット MACC への拡張が可能

• 単一クロックで同期動作

• オプションの入力、パイプライン、および出力/累算レジスタ

• 制御信号 (OPMODE、 ALUMODE、 CARRYINSEL) 用のオプションレジスタ

• 独立したクロックイネーブルおよび極性をプログラムできる同期リセットにより柔軟性を強化

• 内部乗算器や XOR ロジックをゲート遮断することで未使用時の消費電力を低減





DSP スライスは 1 つの乗算器と、それに後置する 1 つのアキュムレータで構成されています。乗算と積和のどちら

の演算についても、フルスピードで処理するには 3 つ以上のパイプラインレジスタが必要です。 1 段目の乗算演算

で 2 つの部分積が生成され、 2 段目でその部分積の和を求めます。

乗算器内にレジスタが 1 つまたは 2 つしかない場合は、消費電力削減と性能向上のため、常に M レジスタを使用す

る必要があります。

加算/減算と論理ユニット演算をフルスピードで実行するには、少なくとも 2 つ (入力と出力) のパイプラインレジス

タが必要です。

DSP スライスのカスケード接続によって、加算器ツリーの代わりに加算器カスケード上にパイプライン化した高速

フィルターを、きわめて効率的にインプリメントできます。

マルチプレクサーは OPMODE、 ALUMODE、 CARRYINSEL などの制御信号によって動的に制御されるため、非常

に柔軟な制御が可能になっています。レジスタとダイナミック動作モードを採用したデザインは、乗算器の組み合

わせに比べ、 DSP スライスの機能を活用する上で適しています。

一般的に、 DSP スライスはダイナミック OPMODE とカスケード機能によって、シーケンシャル、カスケードの両方

の演算をサポートします。 DSP スライスの用途としては、高速フーリエ変換 (FFT) や浮動小数点演算、四則演算 (乗算、加算/減算、除算)、カウンター、大きなバスマルチプレクサーなどが挙げられます。

その他には、同期リセット、クロックイネーブル、デュアル A 入力パイプラインレジスタ、パターン検出、論理ユ

ニット機能、 SIMD (単一命令複数データ ) 機能、および MACC と加算器/アキュムレータの 96 ビット拡張などがあり

ます。また、 DSP スライスは収束丸めと対称丸め、ターミナルカウント検出とカウンターの自動リセット、および

シーケンシャルアキュムレータのオーバーフロー /アンダーフロー検出をサポートします。 96 ビット幅の XOR ファ

ンクションは、 8 個の 12 ビット幅 XOR、 4 個の 24 ビット幅 XOR、 2 個の 48 ビット幅 XOR としてインプリメントで

きます。





DSP48E2 スライスのアーキテクチャの特長

DSP48E2 スライス内には、 A および B レジスタの後に 27 ビットの入力ベクターを持つ前置加算器があります。この

入力ベクターは D レジスタと呼ばれ、前置加算器のレジスタとして使用できるほか、乗算器への代替入力としても

使用可能です。図 2-2 に、 DSP48E2 固有の機能を示します。


図 2-2: DSP48E2 スライスの入力レジスタと前置加算器の階層図

CARRYCASCIN*

X

17-Bit Shift

17-Bit Shift

0

Y

Z

0

0RND

48

48

4

48

BCIN* ACIN*

OPMODE

PCIN*

MULTSIGNIN*

PCOUT*CARRYCASCOUT*

MULTSIGNOUT*

CREG/C Bypass/Mask

CARRYIN

CARRYINSEL

A:B

ALUMODE

B

A

C

M

PP

C

MULT27 X 18

W

18

30

3

PATTERNDETECT

PATTERNBDETECT

CARRYOUT

XOR OUT

4

8

9

48

48

30

18

27

27

BCOUT* ACOUT*

18

30

3018

5

D

INMODE

4 2

180

U

V

1

+–

A

D

30A1ACIN

27

27

ACOUT

X MUX30

30

2727 INMODE[2]

INMODE[3]

INMODE[0]

INMODE[1]A

D

A2

AD

CEA1 RSTA

CED RSTD

CEA2 RSTA

CEAD RSTD

PREADDINSEL

B2B1

AMULTSEL18

A2A1

PREADD_AB

AD_DATA

B18

B1BCIN

BCOUT

X MUX18

18

18

INMODE[4]

B MULTB2 INMODE[1]B

AD_DATA

BMULTSEL

B2B1

CEB1 RSTB CEB2 RSTB


Dual B Register

X16753-030618





各 DSP48E2 スライスには、 2 入力乗算器、マルチプレクサー、および 4 入力の加算器/減算器/アキュムレータが、こ

の順番に配置されています。 DSP48E2 乗算器は非対称入力があり、 18 ビットおよび 27 ビットの 2 の補数オペランド

を受信します。この乗算器では、 2 つの部分積で構成される 45 ビットの 2 の補数を出力します。これらの部分積は X および Y マルチプレクサーでそれぞれ 48 ビットへ符号拡張され、 4 入力加算器へ送信されて終的に合算されま

す。この結果は、 45 ビットの乗算出力となり、 48 ビットに符号拡張されます。つまり、乗算器が使用される場合、

加算器は事実上 3 入力加算器となります。

USE_MULT 属性を NONE に設定し、 OPMODE を適切に設定することで乗算器をバイパスすると、 2 段目の加算器/減算器には 48 ビットの 2 の補数値が 4 つ入力され、 48 ビットの 2 の補数結果が 1 つ出力されます。 SIMD モードの

場合、 48 ビット加算器/減算器は CARRYOUT ビットを使用して、デュアル 24 ビットまたはクワッド 12 ビット SIMD 演算が可能です。このコンフィギュレーションは、ダイナミック制御信号の ALUMODE により、 2 つの 48 ビット 2 進数 (特殊な XOR3 の場合は 3 つの 48 ビット 2 進数) に対するビット単位の論理演算もサポートします。

DSP48E2 カラム内で DSP48E2 スライスをカスケード接続すると、より高いレベルの DSP 機能が可能になります。

2 つのデータパス (ACOUT、 BCOUT)、および DSP48E2 スライス出力 (PCOUT、 MULTSIGNOUT、CARRYCASCOUT) がカスケード接続可能です。データパスのカスケード接続は、フィルターデザインで活用されま

す。たとえば、有限インパルス応答 (FIR) フィルターデザインは、カスケード入力を使用して一連の入力データサンプルを包括し、カスケード出力を使用して部分的な出力結果をまとめあげます。カスケード接続は FPGA ファブ

リックの一般配線を使用しないため、高性能かつ低消費電力な DSP フィルター機能が構築されます。

C 入力により、 3 入力加算器や加算器付き 2 入力乗算器などの多くの 3 入力演算機能を構築できます。このファンク

ションのサブセットは、 0 または無限大の方向への対称丸め乗算をサポートします。 C 入力にパターン検出機能を組

み合わせると、収束丸めもサポートされます。

高精度演算の場合、 DSP48E2 スライスは 17 ビット分右方向へシフトします。これにより、 1 つの DSP48E2 スライス

から出力される部分積は右揃いになり、隣接する DSP48E2 スライスで算出された部分積へ加算されます。この手法

が使用できるため、大規模な乗算器を構築する場合は、 DSP48E2 スライスが使用されます。

入力オペランド、中間積、およびアキュムレータ出力のプログラム可能なパイプラインは、スループットを向上し

ます。 48 ビット内部パス (PCOUT/PCIN) により、単一カラム内に DSP スライスを集合させることが可能です。複数

カラムにまたがる場合は、 CLB ロジックが必要になります。

DSP48E2 スライスの出力にあるパターン検出器は、収束丸め、オーバーフロー /アンダーフロー、ブロック浮動小数

点、およびアキュムレータターミナルカウント (カウンター自動リセット ) をサポートします。パターン検出器は、

マスク制限されたパターンと DSP48E2 スライス出力が一致しているか検出します。





簡略化された DSP48E2 スライス動作

DSP48E2 スライスの演算部分は、 27 ビットの前置加算器、 27 x 18 ビットの 2 の補数乗算器があり、その後に 4 つの 48 ビットデータパスマルチプレクサー (W、 X、 Y、および Z 出力) があります。さらに、 4 入力の加算器/減算器ま

たは 2 入力論理ユニットが配置されています (図 2-4 参照)。 2 入力論理ユニットを使用する場合、乗算器は使用でき

ません。

DSP48E2 スライスのデータおよび制御入力は、演算およびロジック段へと送信されます。 A および B データ入力は、

オプションで 1 つまたは 2 つのレジスタを使用できるため、パイプライン段数の多い DSP アプリケーションソリューションに有効です。 D パスと AD パスはそれぞれ 1 回レジスタに保持できます。その他のデータ入力および制

御入力は、オプションとして 1 つのレジスタを使用できます。『UltraScale および UltraScale+ デバイスデータシート』 [参照 2] に記載された大周波数で動作させるには、パイプラインレジスタを使用します。

基本的に、加算器/減算器/論理ユニットの出力は、その入力のファンクションです。入力は、上位マルチプレク

サー、キャリーセレクトロジック、および乗算アレイで駆動されます。

式 2-1 に、加算器/減算器による W、 X、 Y、 Z と CIN の組み合わせを示します。 CIN、 W マルチプレクサー出力、 X マルチプレクサー出力、および Y マルチプレクサー出力は常に合算されます。この結果を、 Z マルチプレクサー出

力と加算または減算できます。減算に使用するには、 ALUMODE を 0001 に設定します。

加算器/減算器出力 = (Z ± (W + X + Y + CIN)) または (-Z + (W + X + Y + CIN) – 1) 式 2-1

A および B 入力が乗算されて結果が C レジスタへ加算される、または結果が C レジスタから減算されるというファ

ンクション構築にこのスライスが使用されています。制御およびデータ入力に関する詳細は、このセクションの後

半で説明します。乗算器ファンクションを選択すると、 X および Y マルチプレクサー出力の両方を使用して加算器

へ送信されます。乗算器から出力された 2 つの 45 ビット部分積は、加算器/減算器へ送信される前に 48 ビットへ符

号拡張されます。

1 段目の乗算器を使用しない場合、 48 ビットのデュアル入力ビット単位のロジックファンクションは、 AND、 OR、NOT、 NAND、 NOR、 XOR、および XNOR を実行します。これらのファンクションへの入力は次のとおりです。

• W マルチプレクサーにはすべて 0

• X マルチプレクサーには A:B または P

• Y マルチプレクサーには論理演算に応じてすべて 1 またはすべて 0

• Z マルチプレクサーには C、 P、 PCIN のいずれか

PCIN は下位 DSP スライスからのカスケード入力であるため、このカスケードパスを使用してさらに多ビットの論

理演算も作成可能です。 Y マルチプレクサーで C 入力を選択し、 ALUMODE[3:0] = 0100 とした場合、 48 ビット、

3 入力のビット単位 XOR3 論理演算がサポートされます。

加算器/減算器または論理ユニットの出力は、パターン検出ロジックへ送信されます。 DSP48E2 スライスは、このパ

ターン検出器によって、カウントが大値に達したときの収束丸めやカウンター自動リセット、およびアキュム

レータでのオーバーフロー /アンダーフロー /飽和をサポートします。パターン検出器と論理ユニットを組み合わせ

ると、 2 つの 48 ビットフィールドの 48 ビットのダイナミック比較が実行可能になります。これにより、「A:B NAND C = = 0」または「A:B (ビット単位ロジック ) C = = インプリメントされるパターン」というファンクションが

有効になります。





図 2-3 に、 DSP48E2 スライスの簡略図を示します。 9 ビットの OPMODE が W、 X、 Y、および Z マルチプレクサー

の選択を制御し、加算器/減算器または論理ユニットへの入力へ接続します。乗算器から X、 Y、および Z マルチプ

レクサーへ渡される 45 ビットの部分積データは符号拡張され、 48 ビット入力データパスを形成して加算器/減算器

へ送信されます。 45 ビットオペランドおよび 48 ビットアキュムレータ出力に基づき、「ガードビット」 (オーバーフ

ローから保護するビット ) は 3 になります。 MACC 動作数を拡張させるには、 MACC_EXTEND を使用する必要があ

ります。これにより、 2 つの DSP48E2 スライスを使用する 96 ビットの MACC へ拡張できます。 A が 18 ビットに制

限されている (符号拡張後は 27 ビット ) 場合、 MACC 用のガードビットは 12 ビットになります。 CARRYOUT ビッ

トは、乗算動作中は無効です。 OPMODE、 ALUMODE、 CARRYINSEL、および CARRYIN の組み合わせによって、

加算器/減算器または論理ユニットのファンクションを制御します。


図 2-3: DSP スライス動作の簡略図

OPMODE, CARRYINSEL,and ALUMODE ControlBehavior

PA:B

A

B

C

PCINAll 0s

Shifters

P

Z

D+

OPMODE Controls Behavior

All 1s

WRND

X

Y

X16754-042617





入力ポート

このセクションでは、 DSP48E2 スライスの入力ポートについて詳しく説明します。図 2-4 に、 DSP48E2 スライスの

入力ポートを示します。

A、 B、 C、および D ポート

DSP48E2 スライスの入力データポートは、一般的な DSP および演算アルゴリズムを多数サポートしています。

DSP48E2 スライスには、 4 つの直接入力データポート (A、 B、 C、 D) があります。 A データポートは 30 ビット幅、

B データポートは 18 ビット幅、 C データポートは 48 ビット幅、前置加算器 D データポートは 27 ビット幅です。

27 ビット A (A[26:0]) および 18 ビット B ポートは、 27 x 18 ビットの 2 の補数乗算器へ入力データを送信します。独立

型 C ポートを使用すると、各 DSP48E2 スライスで乗算/加算、乗算/減算、および乗算/丸め演算が可能になります。

連結された A ポートと B ポート (A:B) は、乗算器をバイパスして X マルチプレクサー入力へ接続します。30 ビットの A 入力ポートは、A:B 連結データパスの上位 30 ビットを形成し、18 ビットの B 入力ポートは、A:B データパスの下位 18 ビットを形成します。 A:B データパスと C 入力ポートを使用すると、各 DSP48E2 スライスに 48 ビットの加算器/減算器をインプリメントできます (USE_MULT を NONE または DYNAMIC に設定して乗算器を使用しない場合)。


図 2-4: DSP48E2 スライスの入力ポート

*These signals are dedicated routing paths internal to the DSP48E2 column. They are not accessible via general-purpose routing resources

X

17-Bit Shift

17-Bit Shift

0

Y

Z

0

0RND

48

48

4

48

BCIN* ACIN*

OPMODE

PCIN*

MULTSIGNIN*

PCOUT*CARRYCASCOUT*

MULTSIGNOUT*

CREG/C Bypass/Mask

CARRYCASCIN*

CARRYIN

CARRYINSEL

A:B

ALUMODE

B

A

C

M

PP

C

MULT27 X 18

W

18

30

3

PATTERNDETECT

PATTERNBDETECT

CARRYOUT

XOR OUT

4

8

9

48

48

30

18

5

D 27

27

INMODE

BCOUT* ACOUT*

18

30

4 2

3018

180

U

V

1

Dual B Register


X16783-042617





また、各 DSP48E2 スライスには 2 本のカスケード入力データパス (ACIN および BCIN) があり、隣接する DSP48E2 スライスとの入力をカスケード接続します。A 入力のカスケードパスは 30 ビット幅で、B 入力のカスケードパスは 18 ビット幅です。これらの使用は、 FIR フィルター、複素数乗算、高精度乗算、および複素数 MACC などのアプリ

ケーションで有効です。

A および B 入力ポートと ACIN および BCIN カスケードポートは、データパス上のパイプライン段数を 0、 1、また

は 2 として設定できます。図 2-5 に、デュアル A、 D、および前置加算器のポートロジックを示します。図 2-6 はデュアル B レジスタのポートロジックを示しています。属性を使用して異なるパイプライン段数にも設定できます。

ALU への X マルチプレクサーの A および B 直接入力用のパイプライン段数を選択する場合は、AREG および BREG 属性を使用します。また、乗算器のパイプライン段数は INMODE[0] で動的に変更できます。 ACOUT および BCOUT カスケードデータパス上のパイプライン段数を選択する場合は、 ACASCREG および BCASCREG 属性を使

用します。 50 ページの表 3-3 に、使用可能な属性値を示します。コンフィギュレーションビットで制御されるマル

チプレクサーは、パス、オプションのレジスタ、またはカスケード接続された入力を使用してフローを選択します。

データポートレジスタにより、クロック周波数を増加 (パフォーマンス向上) させることが可能になりますが、デー

タレイテンシというトレードオフが生じます。


図 2-5: デュアル A、 D、および前置加算器のロジック

+–

A

D

30A1ACIN

27

27

ACOUT

X MUX30

30

2727 INMODE[2]

INMODE[3]

INMODE[0]

INMODE[1]A

D

A2

AD

CEA1 RSTA

CED RSTD

CEA2 RSTA

CEAD RSTD

PREADDINSEL

B2B1

AMULTSEL18

A2A1

PREADD_AB

AD_DATAA MULT

X16758-042617


図 2-6: デュアル B レジスタのロジック

B18

B1BCIN

BCOUT

X MUX18

18

18

INMODE[4]

B MULTB2 INMODE[1]B

AD_DATA

BMULTSEL

B2B1

CEB1 RSTB CEB2 RSTB

0

1

X16759-042617





表 2-1 と表 2-2 に、ダイナミック制御ビットの INMODE[4:0] およびスタティック制御ビットの AMULTSEL、BMULTSEL、 PREADDINSEL のエンコードを示します。前置加算器の機能が増えたため、 DSP48E1 の属性 USE_DPORT が DSP48E2 では属性 AMULTSEL に置き換えられていることに注意してください。

これらのビットにより、前置加算器、 A、 B および D 入力レジスタの機能が決定されます。表 2-1 と表 2-2 に示す前

置加算器機能を有効にするには、 AMULTSEL 属性を AD に設定する必要があります。

つまり、ダイナミック制御信号の INMODE とスタティック属性の AMULTSEL、 BMULTSEL、 PREADDINSEL が、

前置加算器の機能と乗算器の前に置かれた A、 B、 D レジスタのバスマルチプレクサーを制御します。 DSP48E2 は 2 段構成の A または B に接続する前置加算器、並びに前置加算器の 2 乗機能をサポートします。

表 2-1: INMODE[4:0] の機能 (レガシオプションを含む。 AREG/BREG が 1 または 2 の場合)

INMODE[4] INMODE[3] INMODE[2] INMODE[1] INMODE[0] BMULTSEL AMULTSEL(USE_DPORT)

乗算器 Aポート

乗算器 Bポート

前置加算器/乗算器

ファンクション

0/1 0 0 0 0 B A (FALSE) A2 B2/B1 A2 * B

0/1 0 0 0 1 B A (FALSE) A1 B2/B1 A1 * B

0/1 0 0 1 0 B A (FALSE) Zero B2/B1 B * Zero

0/1 0 0 1 1 B A (FALSE) Zero B2/B1 B * Zero

0/1 0 0 0 0 B AD (TRUE) A2 B2/B1 A2 * B

0/1 0 0 0 1 B AD (TRUE) A1 B2/B1 A1 * B

0/1 0 0 1 0 B AD (TRUE) Zero B2/B1 B * Zero


0/1 0 1 0 0 B AD (TRUE) D + A2(1) B2/B1 (D + A2) * B

0/1 0 1 0 1 B AD (TRUE) D + A1(1) B2/B1 (D + A1) * B

0/1 0 1 1 0 B AD (TRUE) D B2/B1 D * B

0/1 0 1 1 1 B AD (TRUE) D B2/B1 D * B

0/1 1 0 0 0 B AD (TRUE) –A2 B2/B1 –(A2 * B)

0/1 1 0 0 1 B AD (TRUE) –A1 B2/B1 –(A1 * B)



0/1 1 1 0 0 B AD (TRUE) D – A2(1) B2/B1 (D – A2) * B

0/1 1 1 0 1 B AD (TRUE) D – A1(1) B2/B1 (D – A1) * B

0/1 1 1 1 0 B AD (TRUE) D B2/B1 D * B

0/1 1 1 1 1 B AD (TRUE) D B2/B1 D * B

注記:1. 前置加算器は飽和をサポートしていないため、前置加算器がオーバーフローもしくはアンダーフローしないよう、 D および A ポートに

データを入力します。 34 ページの「前置加算器」を参照してください。





表 2-2: INMODE[4:0] の機能 (前置加算器の新規オプションを含む)

INMODE[4]

INMODE[3]

INMODE[2]

INMODE[1]

INMODE[1]A

(1)

INMODE[1]B

(1)

INMODE[0]

PREADDINSEL

BMULTSEL

AMULTSEL

(USE_DPORT)

乗算器

A ポー

ト

乗算器

B ポー

ト(3)

前置

加算器

/乗算器

ファン

クシ

ョン

0/1 0 0 0 0 0 0/1 A B A (FALSE) A2/A1 B2/B1 A * B

0/1 0 0 0 0 0 0/1 B B A (FALSE) A2/A1 B2/B1 A * B

0/1 0/1 1 0 0 0 0/1 A B AD (TRUE) D ± A2/A1(2) B2/B1 (D ± A) * B

0/1 0 0 1 1 0 X A B A (FALSE) Zero B2/B1 B * Zero

0/1 0 0 1 0 1 X B B A (FALSE) A2/A1 Zero A * Zero

X 0/1 1 0 0 0 0/1 A AD AD (TRUE) D ± A2/A1(2) D ± A2/A1(2) (D ± A)2

X 0 1 1 1 0 X A AD AD (TRUE) D D D2

X 0/1 0 0 0 0 0/1 A AD AD (TRUE) ± A2/A1 ± A2/A1 A2

X 0/1 0 0 0 0 0/1 A AD A (FALSE) A2/A1 ± A2/A1 ± (A2)

X 0/1 1 0 0 0 0/1 A AD A (FALSE) A2/A1 D ± A2/A1(2) (D ± A) * A

0/1 0/1 1 0 0 0 0/1 B AD A (FALSE) A2/A1 D ± B2/B1(2) (D ± B) * A

X 0 1 1 0 1 0/1 B AD A (FALSE) A2/A1 D D * A

0/1 0/1 0 0 0 0 0/1 B AD A (FALSE) A2/A1 ± B2/B1 (± B) * A

0/1 0/1 1 0 0 0 0/1 B AD AD (TRUE) D ± B2/B1(2) D ± B2/B1(2) (D ± B)2

0/1 0/1 0 0 0 0 0/1 B AD AD (TRUE) ± B2/B1 ± B2/B1 B2

0/1 0/1 0 0 0 0 0/1 B B AD (TRUE) ± B2/B1 B2/B1 ± (B2)

0/1 0/1 1 0 0 0 0/1 B B AD (TRUE) D ± B2/B1(2) B2/B1 (D ± B) * B

注記:1. INMODE[1]A および INMODE[1]B は、 PREADDINSEL および INMODE[1] のユーザー設定で定義される内部信号です。 PREADDINSEL =

A の場合、 INMODE[1]A (22 ページの図 2-5 参照) は INMODE[1]、 INMODE[1]B (22 ページの図 2-6 参照) は 0 です。 PREADDINSEL = B の場合、 INMODE[1]B は INMODE[1]、 INMODE[1]A は 0 です。

2. 前置加算器は飽和をサポートしていないため、前置加算器がオーバーフローもしくはアンダーフローしないよう、 D および A または B ポートにデータを入力します。 34 ページの「前置加算器」を参照してください。

3. A または D は、 B ポートを通る場合は 18 ビットに制限され、前置加算器を使用する場合は 17 ビットの符号拡張された 2 の補数に制限さ

れます。





INMODE[0] は、A1 (INMODE[0] = 1)、または AREG で制御される A2 マルチプレクサー (INMODE[0] = 0) のいずれか

を指定します。

INMODE [1] を使用して A または B データパスをゲート制御することで、INMODE[2] 制御信号と前置加算器で 2:1 バスマルチプレクサーを構成できます。

INMODE[2] = 0 の場合、前置加算器への D 入力は 0 です。 INMODE[1] および INMODE[2] を使用すれば、 D レジスタ

と A または B レジスタを、リセットによって強制的に 0 に設定することなく多重化できます。

INMODE[3] = 1 は減算を意味し、 INMODE[3] = 0 は A または B の D への加算を意味します。 D をゲート遮断すると、

この動的な反転によって A または B の絶対値を求めることができます。

INMODE[4] は、 B1 (INMODE[4] = 1)、または BREG で制御される B2 マルチプレクサー (INMODE[4] = 0) のいずれか

を指定します。

48 ビットの C ポートは、 W、 Y および Z マルチプレクサー共通の入力として使用され、加算、減算、 4 入力加算/減算、およびロジックファンクションを実行します。また、 C 入力をパターン検出器に接続すると、丸め機能もイン

プリメント可能です。図 2-7 に、 C ポートロジックを示します。 CREG 属性を使用し、 C 入力データパスのパイプラ

イン数を選択します。


図 2-7: C ポートロジック

DEN

RST

CEC

RSTC

C C Input toW, Y and ZMultiplexers and Pattern Detector

48

48

48

X16760-042617





OPMODE、 ALUMODE、および CARRYINSEL ポートロジック

OPMODE、 ALUMODE、および CARRYINSEL ポートのロジックは、フロースルーまたはレジスタを介する入力制

御信号をサポートします。コンフィギュレーションビットで制御されるマルチプレクサーが、オプションとしての

レジスタ使用を選択します。制御ポートレジスタにより、クロック周波数を増加 (パフォーマンス向上) させること

が可能になりますが、データレイテンシというトレードオフが生じます。レジスタには独立したクロックイネーブ

ルとリセット信号があります。 OPMODE および CARRYINSEL レジスタは RSTCTRL でリセットされ、 ALUMODE は RSTALUMODE でリセットされます。図 2-8 に、クロックイネーブルと OPMODE、 ALUMODE、および CARRYINSEL ポートロジックを示します。


図 2-8: OPMODE、 ALUMODE、および CARRYINSEL ポートロジック

DEN

RST

CECTRL

RSTCTRL

OPMODE To the W, X, Y, ZMultiplexers and3-Input Adder/Subtracter

9

9

1

DEN

RST

CEALUMODE

RSTALUMODE

ALUMODETo Adder/Subtracter

4

4

1

1

DEN

RST

CARRYINSELTo Carry InputSelect Logic

3

31

X16761-042617





W、 X、 Y、および Z マルチプレクサー

OPMODE (動作モード ) 制御入力には W、 X、 Y、および Z マルチプレクサー選択用のフィールドがあります。

OPMODE 入力によって、クロックサイクルの切り替えに伴い、 DSP48E2 の機能を動的に変更できます (与えられた

計算シーケンスに基づく、 DSP48E2 スライスの内部データパスコンフィギュレーションの変更など)。

OPMODE ビットは、 OPMODEREG 属性を使用してオプションのレジスタを設定できます (表 3-4 参照)。

表 2-3、表 2-4、表 2-5、および表 2-6 に、 OPMODE で使用可能な値および 4 つのマルチプレクサー (W、 X、 Y およ

び Z) の出力結果を示します。マルチプレクサー出力は 4 つのオペランドを加算器/減算器へ送信します。マルチプレ

クサーセレクトビットのすべての組み合わせが可能ではありません。「違反セレクション」と記載されている組み

合わせは不定結果が生じます。乗算出力が選択されている場合は、 X および Y マルチプレクサーを使用して乗算部

分積が加算器/減算器へ送信されます。

表 2-3: OPMODE の制御ビットによる W マルチプレクサー出力の選択

W OPMODE[8:7]

Z OPMODE[6:4]

YOPMODE[3:2]

XOPMODE[1:0]

W マルチプレクサー出力

説明

00 xxx xx xx 0デフォルト。論理演算の場合

に選択する必要がある

01 xxx xx xx P PREG = 1 とする必要がある

10 xxx xx xx RND -

11 xxx xx xx C -

表 2-4: OPMODE の制御ビットおよび X マルチプレクサー出力

W OPMODE[8:7]

Z OPMODE[6:4]

YOPMODE[3:2]

XOPMODE[1:0]

X マルチプレクサー出力

説明

xx xxx xx 00 0 デフォルト

xx xxx 01 01 M OPMODE[3:2] = 01 で選択する

必要がある

xx xxx xx 10 P PREG = 1 とする必要がある

xx xxx xx 11 A:B 48 ビット幅

表 2-5: OPMODE の制御ビットおよび Y マルチプレクサー出力

W OPMODE[8:7]

Z OPMODE[6:4]

YOPMODE[3:2]

XOPMODE[1:0]

Y マルチプレクサー出力

説明

xx xxx 00 xx 0 デフォルト

xx xxx 01 01 M OPMODE[1:0] = 01 で選択す

る必要がある

xx xxx 10 xx 48'FFFFFFFFFFFF

主に X および Z マルチプレ

クサー上での論理ユニット

のビット単位操作で使用さ

れる

xx xxx 11 xx C





ALUMODE 入力

4 ビットの ALUMODE は、 2 段目の加算器/減算器/論理ユニットの動作を制御します。 ALUMODE = 0000 では、加

算動作 Z + (W + X + Y + CIN) が選択されます。 CIN は CARRYIN マルチプレクサーの出力です (図 2-9 参照)。ALUMODE = 0011 では、減算動作 Z – (W + X + Y + CIN) が選択されます。 ALUMODE = 0001 では、 –Z + (W + X + Y + CIN) – 1 をインプリメントできます。 ALUMODE = 0010 では –(Z + W + X + Y + CIN) – 1 をインプリメントでき、

これは not (Z + W + X + Y + CIN) と等価です。 2 の補数は、ビット単位で反転して 1 を加算することで負の値に変換

できます (例: –k = not (k) + 1)。強化された加算/減算/論理ユニットを使用してその他の減算動作やロジック動作もイ

ンプリメント可能です。表 2-7 を参照してください。

2 入力 ALUMODE 演算については、 36 ページの表 2-10 および 67 ページの表 5-3 を参照してください。

表 2-6: OPMODE の制御ビットおよび Z マルチプレクサー出力

W OPMODE[8:7]

Z OPMODE[6:4]

YOPMODE[3:2]

XOPMODE[1:0]

Z マルチプレクサー出力

説明

xx 000 xx xx 0 デフォルト

xx 001 xx xx PCIN -

xx 010 xx xx P PREG = 1 とする必要がある

xx 011 xx xx C -

00 100 10 00 P MACC 拡張にのみ使用する。

PREG = 1 とする必要がある

xx 101 xx xx 17 ビットシフト (PCIN) -

xx 110 xx xx 17 ビットシフト (P) PREG = 1 とする必要がある

xx 111 xx xx xx 違反セレクション

表 2-7: 4 入力 ALUMODE 演算

DSP の動作 OPMODE[8:0]ALUMODE[3:0]

3 2 1 0

Z + W + X + Y + CIN 任意の有効な OPMODE 0 0 0 0

Z – (W + X + Y + CIN) 任意の有効な OPMODE 0 0 1 1

–Z + (W + X + Y + CIN) – 1 = not (Z) + W + X + Y + CIN

任意の有効な OPMODE 0 0 0 1

not (Z +W + X + Y + CIN) = –Z – W - X – Y – CIN - 1

任意の有効な OPMODE 0 0 1 0

注記:1. 2 の補数では、 –Z = not (Z) + 1 です。





キャリー入力ロジック

キャリー入力ロジックの結果は、 3 ビット幅の CARRYINSEL 信号の関数として決まります。図 2-9 に、キャリー入

力ロジックの入力を示します。加算器および減算器用の結果を生成するキャリー入力は、常にクリティカルパス上

にあります。このロジックをシリコン上に実装することで、高性能が実現します。キャリーロジックへのキャリー

入力は、常に W、 X、 Y、および Z マルチプレクサーの出力の前に集められるため、 CARRYIN は OPMODE の選択

の影響を受けません。

図 2-9 に、 3 ビット CARRYINSEL 制御で選択された 8 入力を示します。初の入力である CARRYIN (CARRYINSEL はバイナリ 000 に設定) は、汎用ロジックから得られます。このオプションにより、ユーザーロジックに基づいた

キャリーファンクションの実装が可能になります。 CARRYIN はオプションでレジスタを付けることが可能です。

2 番目の入力 (CARRYINSEL はバイナリ 010 に設定) は、隣接する DSP48E2 スライスから接続される CARRYCASCIN 入力です。 3 番目の入力 (CARRYINSEL はバイナリ 100 に設定) は、同じ DSP48E2 スライスから接

続されてフィードバックされる CARRYCASCOUT です。キャリーロジックに関する内部レジスタの説明は、

54 ページの表 3-4 を参照してください。

4 番目の入力 (CARRYINSEL はバイナリ 110 に設定) は対称丸め乗算器の出力の A[26] XNOR B[17] です。この信号に

は、 MREG パイプライン遅延と一致するようにオプションでレジスタを追加できます。 5 番目と 6 番目の入力 (CARRYINSEL はバイナリ 111 および 101) は、 P 出力の対称丸めのために正の P 出力 MSB P[47] または反転した P 出力 MSB P[47] を選択します。 7 番目と 8 番目の入力 (CARRYINSEL はバイナリ 011 および 001) は、 P 入力の対称

丸め込みを実行するため、正のカスケード P 入力 MSB PCIN[47] または反転したカスケード P 入力 MSB PCIN[47] を選択します。


図 2-9: CARRYINSEL ポートロジック

RST

CED

RSTALLCARRYIN

CECARRYIN

CARRYCASCIN

CARRYIN

Large Add/Sub/Acc(Parallel Op)

Large Add/Sub/Acc(Seq Op)

000

010

100

110

111

101

011

001

CARRYCASCOUT

A[26] XNOR B[17]

Inverted P[47]

Inverted PCIN[47]

3

RST

CED

RSTALLCARRYIN

CEM

Round A * B

Round Output

CARRYINSEL

CIN

X16762-042617





表 2-8 に、 3 つのキャリー入力セレクトビット (CARRYINSEL) および結果のキャリー入力またはソースを示します。

表 2-8: CARRYINSEL 制御のキャリーソース

CARRYINSELセレクト説明

2 1 0

0 0 0 CARRYIN 汎用インターコネクト

0 0 1 ~PCIN[47] PCIN の丸め (無限大の方向へ丸め)

0 1 0 CARRYCASCIN 大規模な加算/減算/累算 (パラレル動作)

0 1 1 PCIN[47] PCIN の丸め (0 の方向へ丸め)

1 0 0 CARRYCASCOUT 桁数の多い加算/減算/累算 (内部フィードバッ

クを介した順次演算)。 PREG = 1 とする必要

がある

1 0 1 ~P[47] P の丸め (無限大の方向へ丸め)。 PREG = 1 とする必要がある

1 1 0 A[26] XNOR B[17] AxB の丸め

1 1 1 P[47] P の丸め (0 の方向へ丸め)。 PREG = 1 とする

必要がある





出力ポート

このセクションでは、 DSP48E2 スライスの出力ポートについて詳しく説明します。図 2-10 に、 DSP48E2 スライスの

出力ポートを示します。

ACOUT および BCOUT を除くすべての出力ポートは、RSTP でリセットされ、CEP でイネーブルになります (図 2-11 参照)。 ACOUT と BCOUT は、 RSTA および RSTB (図 2-5 および図 2-6 参照) でそれぞれリセットされます。


図 2-10: DSP48E2 スライスの出力ポート


MULT27 X 18

X

17-Bit Shift

17-Bit Shift

0

Y

Z

0

0RND

48

48

4

48

BCIN* ACIN*

OPMODE

PCIN*

MULTSIGNIN*

PCOUT*CARRYCASCOUT*

MULTSIGNOUT*

CREG/C Bypass/Mask

CARRYCASCIN*

CARRYIN

CARRYINSEL

A:B

ALUMODE

B

A

C

M

PP

C

W

18

30

3

PATTERNDETECT

PATTERNBDETECT

CARRYOUT

XOR OUT

4

8

9

48

48

30

18

5

D 27

27

INMODE

BCOUT* ACOUT*

18

30

4 2

3018

180

U

V

1

Dual B Register


X16784-042617


図 2-11: 出力ポートのロジック

DEN Q

RST

CEP

RSTP

P/PCOUT/MULTSIGNOUT/CARRYCASCOUT/

CARRYOUT/PATTERNDETECT/

PATTERNBDETECT/XOROUT

DSP48E2Slice Output

X16763-042617





P ポート

各 DSP48E2 スライスには、 48 ビット幅の出力ポート P があります。この出力は、内部 PCOUT パスを使用して隣接

する DSP48E2 スライスへ接続 (カスケード接続) できます。 PCOUT は、隣接する DSP48E2 スライス内の Z マルチプ

レクサー (PCIN) の入力へ接続します。このパスにより、隣接する DSP48E2 スライス間で出力ストリームをカスケー

ド接続できます。

CARRYCASCOUT および CARRYOUT ポート

各 DSP48E2 スライスからのキャリーアウトは、 CARRYOUT ポートを介してロジックリソースに送信できます。

このポートは 4 ビット幅です。 CARRYOUT[3] は、 2 入力の 48 ビット加算器/減算器または 1 入力のアキュムレータ

の有効なキャリーアウトです。この場合、 USE_SIMD = ONE48 がデフォルト設定となり、 SIMD モードではないこ

とを示します。 2 入力加算器/減算器または 1 入力アキュムレータが、 TWO24 または FOUR12 などの SIMD モードで

使用される場合に有効なキャリーアウト信号を表 2-9 に示します。 3 入力 (または 4 入力) 加算器/減算器 (例: A:B + C + PCIN) または 2 入力 (または 3 入力) アキュムレータ (例: A:B + C + P) のコンフィギュレーションが使用される場合、

あるいは乗算器が使用される場合は、 CARRYOUT 信号は有効ではありません。

4 入力 ALUMODE 演算については、 28 ページの表 2-7 も参照してください。

CARRYOUT 信号は、 CARRYCASCOUT ポートを介して、隣接する次の DSP48E2 スライスにカスケード接続します。

CARRYCASCOUT 出力を使用すると、 DSP48E2 スライス内に桁数の多い加算、減算、 ACC、および MACC ファン

クションをインプリメントできます。 1 ビットの CARRYCASCOUT 信号は CARRYOUT[3] に対応しますが、両者は

同等ではありません。また、 CARRYCASCOUT 信号は CARRYINSEL マルチプレクサーを介して、同じ DSP48E2 スライスへフィードバックされます。

乗算器または 3 入力 (または 4 入力) 加算/減算動作が使用される場合、 CARRYOUT[3] 信号は無視されます。 MACC 演算ではアキュムレータステージに 3 入力の加算器が含まれるため、2 つの DSP48E2 スライスを結合した 96 ビット MACC を実行するには、 MULTSIGNOUT 信号と CARRYCASCOUT 信号が必要になります。 2 番目の DSP48E2 スラ

イスの OPMODE は、 CARRYCASCOUT と MULTSIGNOUT の両方を使用するために、 MACC_EXTEND (001001000) を設定する必要があります。これにより、上位 DSP48E2 スライスの 3 入力加算器キャリー制限がなく

なります。 CARRYOUT/CARRYCASCOUT の実際のハードウェアインプリメンテーションと、これらの違いについ

ては、第 5 章「カスケード接続: CARRYOUT、 CARRYCASCOUT、および MULTSIGNOUT」を参照してください。

表 2-9: 各種 SIMD モードと CARRYOUT ビットの対応

SIMD モード加算器のビット幅対応するキャリーアウト

FOUR12 P[11:0] CARRYOUT[0]

P[23:12] CARRYOUT[1]



TWO24 P[23:0] CARRYOUT[1]


ONE48 P[47:0] CARRYOUT[3]





MULTSIGNOUT ロジック

MULTSIGNOUT は、ハードウェア信号をソフトウェアで抽象化したものです。乗算器出力の MSB としてモデル化

されており、用途は 96 ビット MACC を構築するための MACC 拡張に限られます。 MULTSIGNOUT の実際のハード

ウェアインプリメンテーションについては、第 5 章「カスケード接続: CARRYOUT、 CARRYCASCOUT、および MULTSIGNOUT」を参照してください。

乗算器出力の MSB は、MULTSIGNIN 信号を介して次の DSP48E2 スライスへカスケード接続され、用途は 96 ビットアキュムレータを構築するための MACC 拡張に限られます。 MULTSIGNOUT の実際のハードウェアインプリメン

テーションについては、第 5 章「カスケード接続: CARRYOUT、 CARRYCASCOUT、および MULTSIGNOUT」を参

照してください。

PATTERNDETECT および PATTERNBDETECT ロジック

DSP48E2 スライス出力のパターン検出器は、 P バスと指定パターンの一致、またはパターンの補数との完全一致を

検出します。加算器の出力が指定パターンと一致する場合は、 PATTERNDETECT 出力が High になります。加算器の

出力が指定パターンの補数と一致する場合は、 PATTERNBDETECT 出力が High になります。

パターン検出器の特定ビット位置を隠すにはマスクフィールドを使用します。 PATTERNDETECT は、ビット単位で ((P == pattern)||mask) を計算し、結果を AND 演算してシングル出力ビットを出力します。同様に、

PATTERNBDETECT は、 ((P == ~pattern)||mask) かどうかを検出できます。パターンフィールドとマスクフィールド

は、それぞれ 48 ビットコンフィギュレーションフィールドの設定または (レジスタ付きの) C 入力の設定を用いるこ

とができます。 C 入力が PATTERN として使用される場合、 Z マルチプレクサーの入力で、 OPMODE が 0 を選択する

ように設定する必要があります。すべてのレジスタがリセットされると、 RESET ピンがディアサートされた直後か

ら 1 クロックサイクル間、 PATTERNDETECT は High になります。

パターン検出器により、 DSP48E2 スライスはカウントが上限に達したときに収束丸めとカウンター自動リセットを

実行できるほか、アキュムレータのオーバーフロー、アンダーフロー、および飽和もサポートしています。

オーバーフローおよびアンダーフローロジック

DSP48E2 スライスの専用の OVERFLOW および UNDERFLOW 出力は、パターン検出器を使用して、 DSP48E2 スラ

イス内の演算が P[N] ビット (N = 1 ～ 46) を超えてオーバーフローしたかを検出します。 OVERFLOW および UNDERFLOW の使用中は、 P レジスタを有効にする必要があります。詳細は、「エンベデッドファンクション」を

参照してください。





エンベデッドファンクション

デバイスに組み込まれたファンクションには、前置加算器、 27 x 18 乗算器、加算器/減算器/論理ユニット、およびパ

ターン検出器ロジックが含まれます (図 2-12 参照)。

前置加算器

DSP スライスには、 27 ビット前置加算器が搭載されています。前置加算器は、 A または B レジスタパス (図 2-12 およびその拡大図の 22 ページの図 2-5 参照) にあります。前置加算器を使用することで、乗算器への入力前に加算や減

算を実行することが可能になります。前置加算器は飽和演算ロジックを持たないため、演算中にオーバーフローま

たはアンダーフローしないよう、入力オペランドを 26 ビット (または B パスの場合 17 ビット ) の 2 の補数の符号拡

張データに制限する必要があります。また、前置加算器をバイパスして D を乗算器への入力パスにすることもでき

ます。 D パスを使用しない場合、 A または B パイプラインの出力は乗算器への入力前にネゲートできます。前置加

算器ブロックには、前置加算器の 2 乗機能を含む大 15 の動作モードがあり、きわめて柔軟に活用できます。


図 2-12: DSP48E2 スライスのエンベデッドファンクション


MULT27 X 18

X

17-Bit Shift

17-Bit Shift

0

Y

Z

0

0RND

48

48

4

48

BCIN* ACIN*

OPMODE

PCIN*

MULTSIGNIN*

PCOUT*CARRYCASCOUT*

MULTSIGNOUT*

CREG/C Bypass/Mask

CARRYCASCIN*

CARRYIN

CARRYINSEL

A:B

ALUMODE

B

A

C

PP

C

W

18

30

3

PATTERNDETECT

PATTERNBDETECT

CARRYOUT

XOR OUT

4

8

9

48

48

30

18

5

D 27

27

INMODE

BCOUT* ACOUT*

18

30

4 2

3018

Dual B Register18

0

U

V

1

M

Dual A, D, and Pre-adder

X16785-042617





式 2-2 では、A (または B) と D が前置加算器/減算器を介して初に加算されます。その結果が B (または A) に乗算さ

れた後、乗算結果が C 入力に加算されます。この論理式により、対称フィルターが効率化されます。

式 2-2

2 の補数乗算器

図 2-12 に示す DSP48E2 スライス内の 2 の補数乗算器は、 27 ビットの 2 の補数入力および 18 ビットの 2 の補数入力

を受け取ります。乗算器は 45 ビット部分積を 2 つ生成します。この 2 つの部分積が結合されて、図 2-13 に示すよう

に乗算器出力から 90 ビットの結果が出力されます。より大きな積を得るために乗算器をカスケード接続するには、

17 ビット右方向シフトするカスケード出力バスを使用します。右方向シフトを使用して、適切なビット数だけ部分

積をシフトして右揃えにします。このカスケードパスは、隣接する DSP48E2 スライスの加算器/減算器に接続して

いる Z マルチプレクサーへ接続します。入力オペランドの MSB を 0 に設定すると、乗算器は符号なしの演算をエ

ミュレートできます。

図 2-13 に、乗算器出力用のオプションのパイプラインレジスタ (MREG) を示します。レジスタを使用すると、 1 クロック分のレイテンシが生じますがパフォーマンスは向上します。

加算器/減算器または論理ユニット

加算器/減算器または論理ユニットの出力は、制御入力とデータ入力で決定されます (図 2-14 参照)。 OPMODE およ

び CARRYINSEL 信号で、加算器/減算器のデータ入力が選択されます。 ALUMODE 信号で、加算器/減算器に実装さ

れているファンクションが選択されます。このように、エンベデッド加算器/減算器/論理ユニットの機能は、

OPMODE、 ALUMODE、および CARRYSEL 信号で判断されます。論理ユニットを使用する場合、乗算器は使用でき

ません。 OPMODEREG と CARRYINSELREG の値は同一である必要があります。

入力マルチプレクサーも同様に、 OPMODE ビットによってファンクションの一部が選択されます。表中のシンボル

「±」は加算または減算を意味し、これは ALUMODE 制御信号のステートによって決定されます。シンボル「:」は連

結を意味し、 X、 Y マルチプレクサーの出力と CIN の値は常に合計されます。詳細は、 28 ページの「ALUMODE 入力」を参照してください。


図 2-13: 2 の補数乗算器とオプションの MREG

Final Adder/Subtracter Output C B D A±( )× W C+ IN+( )±=C A D B±( )× W C+ IN+( )±C B D B±( )× W C+ IN+( )±C A D A±( )× W C+ IN+( )±C D B±( )2 W C+ IN+( )±C D A±( )2 W C+ IN+( )±

XA or AD

Partial Product 1

Partial Product 2B or AD

OptionalMREG

90

45

45

X16764-042617





2 入力論理ユニットまたは 3 入力 XOR の特殊なケース

DSP48E2 スライス内の加算、減算、および単純なロジックファンクションは、 2 段目の 4 入力加算器を使用するこ

とで実現します。

表 2-10 に、 2 段目の 4 入力加算器/減算器/論理ユニットにインプリメント可能なロジックファンクションを示しま

す。また、 OPMODE および ALUMODE 制御信号の設定も示します。

OPMODE[3:2] を 00 に設定すると、 Y マルチプレクサー出力がデフォルトの 0 値になります。 OPMODE[3:2] を 10 に設定すると、 Y マルチプレクサー出力がすべて 1 になります。 OPMODE[1:0] は、 X マルチプレクサーの出力を選

択し、 OPMODE[6:4] は Z マルチプレクサーの出力を選択します。 2 入力論理演算の場合、 W マルチプレクサー出力

をすべてデフォルトの 0 値にするには、 OPMODE[8:7] を 00 に設定する必要があります。

OPMODE[3:2] を 11 に設定し、 Y マルチプレクサーの出力に C 入力を選択することで、 XOR3 を構成できます。

表 2-10 に示すとおり、 XOR3 が有効になるのは、 ALUMODE[3:0] = 0100 の場合のみです。

表 2-10: OPMODE および ALUMODE 制御ビットおよび論理ユニットの出力

論理ユニットモードOPMODE[3:2] ALUMODE[3:0]

3 2 3 2 1 0

X XOR Z 0 0 0 1 0 0

X XNOR Z 0 0 0 1 0 1

X XNOR Z 0 0 0 1 1 0

X XOR Z 0 0 0 1 1 1

X AND Z 0 0 1 1 0 0

X AND (NOT Z) 0 0 1 1 0 1

X NAND Z 0 0 1 1 1 0

(NOT X) OR Z 0 0 1 1 1 1

X XNOR Z 1 0 0 1 0 0

X XOR Z 1 0 0 1 0 1

X XOR Z 1 0 0 1 1 0

X XNOR Z 1 0 0 1 1 1

X OR Z 1 0 1 1 0 0

X OR (NOT Z) 1 0 1 1 0 1

X NOR Z 1 0 1 1 1 0

(NOT X) AND Z 1 0 1 1 1 1

X XOR Y XOR Z(1) 1 1 0 1 0 0

注記:1. Y マルチプレクサーで C 入力を選択した場合に有効です。





SIMD (単一命令複数データ ) モード

48 ビット加算器/減算器/アキュムレータを複数のデータセグメントに分割し、セグメント間の内部キャリー伝搬を

なくすことにより、各セグメントを独立して動作させることができます。加算器/減算器/アキュムレータは、 4 つの 12 ビット加算器/減算器/アキュムレータまたは 2 つの 24 ビット加算器/減算器/アキュムレータに分割することが可能

で、各セグメントにはキャリーアウト信号があります。ダイナミック OPMODE タイプ制御とは対照的に、 SIMD モード分割はスタティックコンフィギュレーションです (図 2-14 参照)。

• 4 つの 2 入力、 3 入力または 4 入力加算器 (各セグメントには 12 ビット入力、 12 ビット出力、およびキャリーア

ウトがある )

• ファンクションは ALUMODE[3:0] で動的に制御され、オペランドソースは OPMODE[8:0]

• 4 つすべての加算器/減算器/アキュムレータは同じファンクションを実行する

• 2 つの 2 入力、 3 入力、または 4 入力加算器 (各セグメントには、 24 ビット入力、 24 ビット出力、およびキャ

リーアウトがある ) の構築も可能 (非表示)

図 2-14 に示す SIMD 機能は、 48 ビットの論理ユニットを複数の小規模論理ユニットに分割できます。各小規模論理

ユニットは同じファンクションを実行します。このファンクションは、 ALUMODE[3:0] および OPMODE 制御入力を

使用して動的に変更可能です。


図 2-14: 4 つの 12 ビット SIMD 加算器コンフィギュレーション

X

Y

W

Z

P[11:0], CARRYOUT[0]




0

P

[47:36]

[35:24]

[23:12]

[11:0]

0

1

PCIN

P

C

A:B

C

0

P

RND

CQ

0

ALUMODE[3:0]

[47:0]

[47:0]

X16765-042617





パターン検出ロジック

パターン検出器は、 DSP48E2 スライスの加算器/減算器/論理ユニットの出力に接続されています (図 2-12 参照)。

パターン検出器とは、 P 出力と同じサイクルで結果を生成する加算器/減算器/論理ユニットの出力に対する同一性

チェックです。パターン検出出力と DSP48E2 スライスの P 出力の間には、追加のレイテンシはありません。パターン

検出器を使用する場合、パターン検出パスにロジックが追加されるため、スピードが多少低減します (図 2-15 参照)。

パターン検出器を使用して実行可能なアプリケーションを次に示します。

• オプションのマスク付きパターン検出

• ダイナミック C 入力と A x B パターンの一致

• P[46] を超えるオーバーフロー /アンダーフロー /飽和

• A:B == C およびダイナミックパターンマッチ。例: A:B OR C == 0、 A:B AND C == 1

• A:B {function} C == 0

• CEP の優先度をオプションで指定可能な 48 ビットカウンターの自動リセット (ターミナルカウント検出)

• 丸め動作用の中間ポイント検出


図 2-15: パターン検出器ロジック

C (Register)

PATTERN

P

C (Register)

MASK

C Shift by 2, 00 (Mode 2)

C Shift by 1, 0 (Mode 1)

SEL_MASK

PATTERNMASK

= 48' B00000000...= 48' B00111111...

SEL_MASK

SEL_PATTERN

PATTERNBDETECTPAST(1)

PATTERNBDETECT

PATTERNDETECT

Notes:1. Denotes an internal signal.

P

PATTERNDETECTPAST(1)

X16766-042617





パターン検出器を使用しない場合、次のようにその他の機能の実装に利用できます。

• ファンアウトを低減してスピードを向上させるためにピン (符号ビットなど) を複製する。

• CLB への外部配線なしで 1 ビット (例: 符号ビット ) に対する内蔵インバーターをインプリメントする。

• 浮動小数点のスティッキービットのチェック、特殊なケースへの対応、または DSP48E2 スライス出力のモニタ

リング。

• 特殊条件が満たされたときに、または特殊条件が満たされないときにフラグする。

マスクフィールドを使用して、パターン検出器で特定のビット位置をマスクすることも可能です。パターンフィー

ルドおよびマスクフィールドには、 48 ビットのコンフィギュレーションフィールドの値、または C 入力で設定した

値を使用します。

オーバーフローおよびアンダーフローロジック

ここで説明するオーバーフロー /アンダーフローの内容は、 1 つの DSP48E2 スライスにインプリメントされたシーケ

ンシャルアキュムレータ (MACC または加算器/アキュムレータ ) に当てはまります。アキュムレータには 1 ビット以

上のガードビットが必要です。パターン検出器がマスク 0011111 …1 (デフォルト設定) でパターン = 00000…0 を検出するように設定されている場合、DSP48E2 スライスは 00111 … 1 を超えるオーバーフロー、または 11000… 0 を下回るアンダーフローをフラグします。 USE_PATTERN_DETECT 属性を PATDET に設定すると、パターン検出ロ

ジックの使用が有効になります。このオーバーフロー /アンダーフローの実装は冗長符号ビットを使用し、出力ビッ

ト幅を 47 に削減します。

マスク値を 0000111 …1 に変更すると、オーバーフローが検出されるビット値 P[N] を変更できます。このロジック

は、2N - 1 の正の値への飽和および 2 の補数表現での 2N の負の値への飽和をサポートします (N はマスクフィールド

内の値 1 の桁数)。

N = 2 の場合、オーバーフロー /アンダーフロー条件を確認するには、次の例を使用します。

• マスクが 0...11 に設定されている

• (N) LSB ビットは、比較には考慮されない

• N = 2 の場合、合法的な値 (パターン) は、 22-1 ～ –22 または 3 ～ -4


図 2-16: パターン検出のオーバーフロー /アンダーフローロジック

PATTERNBDETECTPAST(1)

PATTERNBDETECTPATTERNDETECT

Notes:1. Denotes an internal signal.

Underflow

PATTERNDETECTPAST(1)

PATTERNBDETECTPATTERNDETECT

Overflow

PATTERNMASK

= 48' B00000000...= 48' B00111111...

X16767-041219





図 2-17 および図 2-18 は、それぞれオーバーフローとアンダーフローの例を示しています。

• P == pattern または mask の場合、 PATTERNDETECT は 1

• P == patternb または mask の場合、 PATTERNBDETECT は 1

オーバーフローは、加算によって加算器/減算器/論理ユニットの出力値が 3 を超えると発生します。終値 0..0011 に 1 を加算すると 0..0100 となり、これにより PATTERNDETECT 出力は 0 になります。

PATTERNDETECT 出力が 1 から 0 になると、オーバーフローがアサートされます。

アンダーフローは、減算によって値が –4 未満になると発生します。 1..1100 から 1 を減算すると 1..1010 (–5) となり、これにより PATTERNBDETECT 出力は 0 になります。 PATTERNBDETECT 出力が 1 から 0 になると、アン

ダーフローがアサートされます。

オーバーフローとアンダーフローは、直前の値 (オーバーフローの場合は正、アンダーフローの場合は負) を基準に

します。オーバーフローは正の値から有効範囲外の値を減算した結果として発生する場合があります。同様に、ア

ンダーフローが負の値に有効範囲外の値を加算した結果として発生することもあります。


図 2-17: パターン検出のオーバーフロー条件


図 2-18: パターン検出のアンダーフロー条件

x x x x x 0 .. 0000 0 .. 0001 0 .. 0010 0 .. 0011 0 .. 0100

PATTERNDETECT Caused by OverflowHigh to Low

OverflowX16768-042617

x x x x 1 .. 1111 1 .. 1110 1 .. 1101 1 .. 1100 1 .. 1010

PATTERNBDETECT Caused by UnderflowHigh to Low

Underflow

0 .. 0000

X16769-042617





多ビット XORDSP48E2 スライスの新機能として、 96 ビット幅の XOR ファンクションの実行が可能になりました。 XOR には入力

として X、 Y、 Z マルチプレクサーを使用します。 W マルチプレクサーは出力としてすべて 0 を選択します。 ALU ロジックは、表 2-10 に示すように、適切な OPMODE および ALUMODE 信号を選択することによって、多ビットの XOR の 1 段目に使用され、 X XOR Z または X XOR Y XOR Z をインプリメントします。次に、信号は専用出力を持

つ XOR ロジックツリーに分岐します。マルチプレクサーにより、 8 個の 12 ビット幅 XOR、 4 個の 24 ビット幅 XOR、 2 個の 48 ビット幅 XOR、 1 個の 96 ビット幅 XOR のいずれかを選択できます。図 2-19 を参照してください。

図 2-19 の S[47:0] 内部バスは、 P[47:0] 出力バスではなく、 4:2 コンプレッサーバスの 1 つです。


図 2-19: ALU で多ビット XOR ファンクションを作成

+–

0PCIN

PC

0A:B

P

[47:0]X

Z[47:0]

ALUMODE[3:0]

S[47:0]

S[47:42]

S[41:36]

S[23:18]

S[17:12]

S[11:6]

S[5:0] XOR12A

XOR12B

XOR12C

XOR12D

XOR12E

XOR12F

XOR12G

XOR12HXOROUT[7]

XOROUT[6]

XOROUT[5]

XOROUT[4]

XOROUT[3]

XOROUT[2]

XOROUT[1]

XOROUT[0]

XOR24D

XOR24C

XOR24B

XOR24A

XOR48B

XOR96

XOR48A

S[29:24]

S[35:30]

01C

[47:0]Y

X16770-042617





XOR ファンクションの幅を 96 ビットまたは 12/24/48 ビットのいずれにするかは、表 2-11 に示す XORSIMD 属性に

よって選択します。

専用の XOR ロジックにより、前方エラー訂正や CRC アルゴリズムをインプリメントする際の性能が向上します。

また、多ビット XOR ファンクションが不要な場合は、電力削減モードを有効にする USE_WIDEXOR 属性もありま

す (50 ページの表 3-3 参照)。

1 段目の XOR は、 XOR2 または XOR3 のいずれかです。いずれの場合も、 ALU の XOR ファンクションに対して ALUMODE[3:0] = 0100 です。 Y マルチプレクサーで 0 を選択すると、 XOR2 が構成されます。 Y マルチプレクサー

で C レジスタを選択すると、 XOR3 が構成され、 ALU で大 48 の XOR3 をサポートします。第 3 の入力には P 出力

か PCIN カスケード接続を使用できます。この入力は、さらに幅の広い XOR ファンクションを可能にする XOR の累

算およびカスケード機能を提供します。

表 2-11: XOR9_XOR SIMD モードビット

XORSIMD属性

XOR幅

XOR 入力ビット (A:B^C)

対応するXOROUT

XOR12 12 ビット

S[5:0] XOROUT[0]

S[11:6] XOROUT[1]

S[17:12] XOROUT[2]

S[23:18] XOROUT[3]

S[29:24] XOROUT[4]

S[35:30] XOROUT[5]

S[41:36] XOROUT[6]

S[47:42] XOROUT[7]

XOR24_48_96

24 ビット

S[11:0] XOROUT[0]

S[23:12] XOROUT[2]

S[35:24] XOROUT[4]

S[47:36] XOROUT[6]

48 ビットS[23:0] XOROUT[1]

S[47:24] XOROUT[5]

96 ビット S[47:0] XOROUT[3]





DSP48E2 の動作モード

表 2-12 は、 1 つの DSP48E2 スライスで可能な主な動作モードをまとめたもので、主要な機能と使用されるソースが

記載されています。表 2-13 から表 2-17 には、それぞれ 2、 3、 4、 6、 8 個のカスケード接続されたスライスに拡張し

た場合の動作モードを示します。

表 2-12: DSP48E2 の動作モード : 1 スライス

動作モード前置加算器 A/B/P カスケード 48 ビット C ポート RND のサポート

27x18 + C 乗算/MACC 17/26 ビット N/A 使用あり

27x18 複素数シーケンシャル MACC オプション N/A オプションあり

27x19 または 28x18 N/A N/A 使用制限あり

前置加算器出力の 2 乗 17 ビット N/A オプションオプション

SIMD 加算/減算/カウンター /累算 N/A N/A 使用なし

48 ビット加算/減算/カウンター /累算 N/A N/A 使用あり

48 ビット 2:1 バス多重化 N/A N/A 使用 N/A

XOR96/48/24/12 N/A N/A 使用 N/A

AND96/NOR96 N/A N/A 使用 N/A

48 の 2 入力論理演算 N/A N/A 使用 N/A



27x18 + C MACC96 26 ビット P を使用使用あり

35x27 + C 26 ビットあり使用あり

35x28 または 36x27 N/A あり使用制限あり


44x19 または 45x18 N/A あり使用なし

27x18 + C シストリック乗算/加算 2 タップフィルター

17/26 ビットあり使用あり

2 つの前置加算器出力の 2 乗の和 17 ビット P を使用オプションオプション


18 ビットバレルシフター N/A あり N/A N/A

34 ビットバスシフター N/A あり N/A N/A

48 ビット 4:1 バス多重化 N/A P を使用使用 N/A

XOR192/96/48/24 N/A P を使用使用 N/A

AND144/NOR144 N/A P を使用使用 N/A

48 の 3 入力論理演算 (48 XOR4) N/A P を使用使用 N/A







18x18 複素数乗算/MACC 18 ビット A を使用使用あり

26x17 複素数演算/MACC 26 ビット A/B を使用使用あり















27x19 複素数乗算 N/A P を使用使用あり

27x18 + C 複素数乗算/MACC 17 ビット P を使用使用あり

44x35 + C N/A B/P を使用使用あり

44x36 または 45x35 N/A B/P を使用使用あり



















27x18 + C 複素数 MACC96 17 ビット P を使用使用あり


61x36 または 62x35 N/A B/P を使用使用あり





53x53 符号なし N/A あり使用なし






XOR576/288/144/72 N/A P を使用使用 N/A





35x27 + C 複素数乗算 26 ビット B/P を使用使用あり


78x36 または 79x35 N/A B/P を使用使用制限あり


69x45 または 70x44 N/A B/P を使用使用制限あり






XOR768/384/192/96 N/A P を使用使用 N/A






第 3 章

DSP48E2 のデザイン入力

概要

ザイリンクスは、ハードウェア、アルゴリズム、そして従来プロセッサベースの DSP それぞれの設計者が抱える固

有ニーズに応じる、統合 DSP デザインフローを提供しています。このフローは、あらゆる主要 DSP デザイン入力を

サポートし、デザインの生産性を確保するものです。

DSP 向けの Vivado™ Design Suite System Generator for DSP は、高度なモデルベースのデザインを、 MathWorks MATLAB や Simulink を用いて作成できるようにします。また、固定小数点または浮動小数点のハードウェア生成、

ハードウェア協調シミュレーション、 RTL またはエンベデッドシステムへのシステム統合をサポートします。詳細

は、『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG958) [参照 4] を参照してください。

Vivado 高位合成 [参照 5] は C、 C++、およびシステム C 仕様を直接プログラマブルロジックでターゲットにできる

ため、手作業による RTL 作成が不要となり、デザインのインプリメンテーションが加速されます。

Vivado Design Suite には、 RTL または System Generator/Vivado HLS に対応し、デバイスに適化された DSP IP の充実

したライブラリが含まれており、 DSP デザインを簡単に構築できます。これにより、 FPGA 設計に豊富な経験のな

い設計者であっても高い QoR (結果の品質) が得られます。 RTL によってインプリメントされた DSP アルゴリズム

は、 MATLAB/Simulink または C/C++ などの DSP 固有シミュレーション環境で検証可能です。

合成ツールでは、ほとんどの DSP ファンクションおよび多くの演算ファンクションに対して、 DSP48E2 スライスを HDL コードから自動的に推論されます (詳細は合成ツールのマニュアル参照)。特定の機能に直接アクセスする場合

や、より高度なユーザー制御が必要な場合は、 DSP48E2 のプリミティブをインスタンシエートできます。

表 3-1: デザイン入力の方法

方法サポート

インスタンシエーションあり

推論推奨

Vivado IP カタログあり

マクロあり




第 3 章: DSP48E2 のデザイン入力

DSP48E2 スライスのプリミティブ

図 3-1 に、 DSP48E2 のプリミティブを示します。この図では、 DSP48E2 スライスの入力および出力ピンを示し、各

ポートのビット幅も示しています。各ピンの定義は、表 3-2 で説明しています。インスタンシエーションの例につ

いては、『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 6] および Vivado 言語テンプレートを参照して

ください。


図 3-1: DSP48E2 スライスのプリミティブ

A[29:0]B[17:0]C[47:0]

OPMODE[8:0]ALUMODE[3:0]CARRYINCARRYINSEL[2:0]

CEA 1CEA 2CEB 1CEB 2CECCEDCEMCEPCEAD

RSTARSTB

ACOUT[29:0]BCOUT[17:0]PCOUT[47:0]

P[47:0]

CARRYOUT[3:0]CARRYCASCOUT

MULTSIGNOUT

PATTERNDETECTPATTERNBDETECT

OVERFLOWUNDERFLOW

RSTC RSTDRSTMRSTPRSTCTRLRSTALLCARRYIN

CLK

RSTALUMODERSTINMODE

ACIN[29:0]BCIN[17:0]PCIN[47:0]CARRYCASCINMULTSIGNIN

CEALUMODECECTRLCECARRYINCEINMODE

301848

D[26:0]27

301848

4894

3

INMODE[4:0]5

4

301848

XOROUT[7:0] 8

X16771-042617





表 3-2: DSP48E2 のピンの説明

名前方向ビット幅説明

A(1) 入力 30 A[26:0] は、乗算器または前置加算器の A 入力。 A[29:0] は、 2 段目の加

算器/乗算器またはロジックファンクションへの A:B 連結入力の MSB ( 上位ビット )。

ACIN(2) 入力 30 カスケード接続されている上位 DSP48E2 スライス (A とマルチプレクス) の ACOUT と接続するデータ入力。

ACOUT(2) 出力 30 カスケード接続されている下位 DSP48E2 スライスの ACIN へ接続する

データ出力。

ALUMODE 入力 4 DSP48E2 スライス内のロジックファンクションの選択を制御する。

B(1) 入力 18 乗算器の B 入力。 B[17:0] は、 2 段目の加算器/乗算器またはロジックファンクションへの A:B 連結入力の LSB ( 下位ビット )。

BCIN(2) 入力 18 カスケード接続されている上位 DSP48E2 スライス (B とマルチプレクス) の BCOUT と接続するデータ入力。

BCOUT(2) 出力 18 カスケード接続されている下位 DSP48E2 スライスの BCIN へ接続する

データ出力。

C(1) 入力 48 2 段目の加算器/減算器、パターン検出器、またはロジックファンク

ションへのデータ入力。

CARRYCASCIN(2) 入力 1 カスケード接続されている上位 DSP48E2 スライスの CARRYCASCOUT と接続するキャリー入力。

CARRYCASCOUT(2) 出力 1 カスケード接続されている下位 DSP48E2 スライスの CARRYCASCIN へ接続するキャリーアウト。この信号は、同じ DSP48E2 スライスの CARRYINSEL マルチプレクサー入力へ内部フィードバックされる

CARRYIN 入力 1 ロジックからのキャリー入力。

CARRYINSEL 入力 3 キャリーソースを選択する。

CARRYOUT 出力 4 アキュムレータ /加算器/論理ユニットの各 12 ビットフィールドからの 4 ビット CARRYOUT 信号。通常の 48 ビット演算には CARRYOUT3 だけが使用される。 SIMD 演算では 4 ビットキャリーアウト (CARRYOUT[3:0]) が使用可能。

CEA1 入力 1 1 段目の A (入力) レジスタ用のクロックイネーブル。A1 は、AREG = 2 または INMODE[0] = 1 の場合のみ使用します。

CEA2 入力 1 2 段目の A (入力) レジスタ用のクロックイネーブル。A2 は、AREG = 1 または 2、および INMODE[0] = 0 の場合のみ使用します。

CEAD 入力 1 前置加算器出力 AD パイプラインレジスタ用のクロックイネーブル。

CEALUMODE 入力 1 ALUMODE (制御入力) レジスタ用のクロックイネーブル。

CEB1 入力 1 1 段目の B (入力) レジスタ用のクロックイネーブル。 B1 は、 BREG = 2 または INMODE[4] = 1 の場合のみ使用します。

CEB2 入力 1 2 段目の B (入力) レジスタ用のクロックイネーブル。 B2 は、 BREG = 1 または 2、および INMODE[4] = 0 の場合のみ使用します。

CEC 入力 1 C (入力) レジスタ用のクロックイネーブル。

CECARRYIN 入力 1 CARRYIN (ロジックからの入力) レジスタ用のクロックイネーブル。





CECTRL 入力 1 OPMODE および CARRYINSEL (制御入力) レジスタ用のクロックイネーブル。

CED 入力 1 D (入力) レジスタ用のクロックイネーブル。

CEINMODE 入力 1 INMODE 制御入力レジスタ用のクロックイネーブル。

CEM 入力 1 乗算後の M (パイプライン) レジスタおよび内部乗算丸め CARRYIN レジスタ用のクロックイネーブル。

CEP 入力 1 P (出力) レジスタ用のクロックイネーブル。

CLK 入力 1 DSP48E2 入力クロック (すべての内部レジスタおよびフリップフロップ

で共通)。

D(1) 入力 27 前置加算器への 27 ビットデータ入力または乗算器への代替入力。前置

加算器は INMODE3 信号で指定される D + A を実行する。

INMODE 入力 5 前置加算器、 A、 B、 D 各入力、および入力レジスタの機能を選択する 5 つの制御ビット。未使用の場合は GND に固定します。

MULTSIGNIN(2) 入力 1 MACC 拡張用に上位 DSP48E2 スライスから渡される乗算結果の符号。

MULTSIGNOUT(2) 出力 1 MACC 拡張用に、カスケード接続されている下位 DSP48E2 スライスに

渡す乗算結果の符号。

OPMODE 入力 9 DSP48E2 スライス内の W、 X、 Y、および Z マルチプレクサーへの入力

を制御する。

OVERFLOW 出力 1 適切に設定したパターン検出器を使用した場合、オーバーフローを示

す出力。

P 出力 48 2 番目の加算器/減算器またはロジックファンクションからのデータ出力。

PATTERNBDETECT 出力 1 P[47:0] とパターンの補数の一致を示す出力。

PATTERNDETECT 出力 1 P[47:0] とパターンの一致を示す出力。

PCIN(2) 入力 48 カスケード接続されている上位 DSP48E2 スライスの加算器 PCOUT と接続するデータ入力。

PCOUT(2) 出力 48 カスケード接続されている下位 DSP48E2 スライスの PCIN へ接続する

データ出力。

RSTA 入力 1 両方の A (入力) レジスタ用のリセット。

RSTALLCARRYIN 入力 1 キャリー (内部パス) および CARRYIN レジスタ用のリセット。

RSTALUMODE 入力 1 ALUMODE (制御入力) レジスタ用のリセット。

RSTB 入力 1 両方の B (入力) レジスタ用のリセット。

RSTC 入力 1 C (入力) レジスタ用のリセット。

RSTCTRL 入力 1 OPMODE および CARRYINSEL (制御入力) レジスタ用のリセット。

RSTD 入力 1 D (入力) レジスタおよび前置加算器 (出力) AD パイプラインレジスタ用

のリセット。

RSTINMODE 入力 1 INMODE (制御入力) レジスタ用のリセット。

RSTM 入力 1 M (パイプライン) レジスタ用のリセット。

表 3-2: DSP48E2 のピンの説明 (続き)






DSP48E2 スライスの属性とレジスタ

このセクションでは、 DSP48E2 スライスの合成属性について説明します。属性は制御およびデータパス上のパイプ

ラインレジスタを呼び出し、属性値はパイプラインレジスタの段数を示します。属性の説明は表 3-3、内部レジス

タの説明は表 3-4 を参照してください。

RSTP 入力 1 P (出力) レジスタ用のリセット。

UNDERFLOW 出力 1 適切に設定したパターン検出器を使用した場合に、アンダーフローを

示す出力。

XOROUT 出力 8 XORSIMD 属性に基づく多ビットの XOR の出力。図 2-19 を参照してく

ださい。

注記:1. これらのデータピンが使用されていないとき、リーク電力の損失を抑えるには、データピン入力信号を High、入力レジスタを選択、そ

して CE および RST 入力制御信号を Low にする必要があります。未使用の C 入力の推奨される設定例は、 C[47:0] = すべて 1、 CREG = 1、CEC = 0、および RSTC = 0 とすることです。

2. これらの信号は、 DSP48E2 カラム内の専用配線パスです。汎用配線リソースからは、これらの信号にアクセスできません。

3. 信号はすべてアクティブ High です。

表 3-2: DSP48E2 のピンの説明 (続き)


表 3-3: 属性設定の説明

属性名設定 (デフォルト ) 属性の説明

レジスタ制御属性

ACASCREG 0、 1、 2 (1) AREG と併用し、A カスケードパス (ACOUT) 上の A 入力レジス

タ数を選択します。値は AREG と同じか 1 つ少なくなります。

AREG が 0 の場合: ACASCREG は必ず 0AREG が 1 の場合: ACASCREG は必ず 1AREG が 2 の場合: ACASCREG は 1 または 2 に設定可能

ADREG 0、 1 (1) AD パイプラインレジスタ数を選択します。

ALUMODEREG 0、 1 (1) ALUMODE 入力レジスタ数を選択します。

AREG 0、 1、 2 (1) ALU への X マルチプレクサーの A 入力レジスタ数を選択し

ます。 1 を選択すると、 A2 レジスタが使用されます。乗算器

の INMODE[0] およびカスケードパスの ACASCREG と併用

します。

BCASCREG 0、 1、 2 (1) BREG と併用し、B カスケードパス (BCOUT) 上の B 入力レジス

タ数を選択します。値は BREG と同じか 1 つ少なくなります。

BREG が 0 の場合: BCASCREG は必ず 0BREG が 1 の場合: BCASCREG は必ず 1BREG が 2 の場合: BCASCREG は 1 または 2 に設定可能

BREG 0、 1、 2 (1) ALU への X マルチプレクサーの B 入力レジスタ数を選択し

ます。 1 を選択すると、 B2 レジスタが使用されます。乗算器

の INMODE[4] およびカスケードパスの BCASCREG と併用

します。

CARRYINREG 0、 1 (1) CARRYIN 入力レジスタ数を選択します。





CARRYINSELREG 0、 1 (1) CARRYINSEL 入力レジスタ数を選択します。

CREG 0、 1 (1) C 入力レジスタ数を選択します。

DREG 0、 1 (1) D 入力レジスタ数を選択します。

INMODEREG 0、 1 (1) INMODE 入力レジスタ数を選択します。

MREG 0、 1 (1) M パイプラインレジスタ数を選択します。

OPMODEREG 0、 1 (1) OPMODE 入力レジスタ数を選択します。

PREG 0、 1 (1) P 出力レジスタ数を選択します (CARRYOUT、PATTERNDETECT、 PATTERNBDETECT、 OVERFLOW、

UNDERFLOW、 XOROUT、 CARRYCASCOUT、MULTSIGNOUT、 PCOUT にも使用)。

機能制御属性

A_INPUT DIRECT、 CASCADE (DIRECT)

A 入力をパラレル入力 (DIRECT)、または前のスライスとカス

ケード接続された入力 (CASCADE) から選択します。

B_INPUT DIRECT、 CASCADE (DIRECT)

B 入力をパラレル入力 (DIRECT)、または前のスライスとカス

ケード接続された入力 (CASCADE) から選択します。

PREADDINSEL A、 B (A) 前置加算器の D に加算する入力を選択します。

AMULTSEL A、 AD (A) 乗算器の 27 ビットの A 入力を選択します。 7 シリーズの DSP48E1 プリミティブでは、この属性を USE_DPORT と呼ん

でいましたが、前置加算器の柔軟性が強化されたため名称を

変更しました (デフォルトの AMULTSEL = A は、USE_DPORT = FALSE と等価)。

BMULTSEL B、 AD (B) 乗算器の 18 ビットの B 入力を選択します。

USE_MULT NONE、 MULTIPLY、

DYNAMIC (MULTIPLY)乗算器の使用法を選択します。加算器または論理ユニットの

みを使用する場合は、消費電力削減のために NONE に設定し

ます。

A*B 演算と A:B 演算を動的に切り替えるために、 2 つのパス

のワーストケースのタイミングを特定する必要がある場合

は、 DYNAMIC を使用します。

RND 48 ビットフィールド (00...00)

この 48 ビットの値は、 WMUX への丸め定数として使用します。

USE_SIMD ONE48、 TWO24、FOUR12 (ONE48)

加算器/減算器の動作モードを選択します。属性設定には、

1 つの 48 ビット加算器モード (ONE48)、 2 つの 24 ビット加算

器モード (TWO24)、および 4 つの 12 ビット加算器モード (FOUR12) があります。 ONE48 は Virtex-6 デバイスの DSP48 動作と互換性があり、実際は、 SIMD モードではありません。

標準的な乗算/加算動作は、 ONE48 モードで設定されている場

合にサポートされます。

TWO24 または FOUR12 モードのいずれかを選択した場合は、

乗算器を使用しないでください。 USE_MULT は NONE に設定

する必要があります。

表 3-3: 属性設定の説明 (続き)






USE_WIDEXOR TRUE、 FALSE (FALSE) 多ビットの XOR を使用するかどうかを決定します。

XORSIMD XOR12、 XOR24_48_96 (XOR24_48_96)

多ビットの XOR の動作モードを選択します。 1 個の 96 ビッ

ト、 2 個の 48 ビット、 4 個の 24 ビット XOR モード (XOR24_48_96) または 8 個の 12 ビット XOR モード (XOR12) に設定できます。

パターン検出属性

AUTORESET_PATDET NO_RESET、RESET_MATCH、

RESET_NOT_MATCH (NO_RESET)

パターン検出イベントが現在のクロックサイクルで発生した

場合に、 P レジスタ (累積値またはカウンター値) を次のク

ロックサイクルで自動的にリセットします。 RESET_MATCH および RESET_NOT_MATCH は、 DSP48E2 スライスが次のク

ロックサイクルで P レジスタを自動リセットする条件を指定

します。

• パターンが一致する場合

または

• 直前のサイクルで一致していたパターンが現在のクロックサイクルで一致しなくなった場合

AUTORESET_PRIORITY RESET、 CEP (RESET) AUTORESET_PATDET 機能を使用する場合に CEP に設定する

と、 P レジスタはクロックイネーブルの値をリセットペン

ディング状態にするだけです。それ以外の設定では、自動リ

セットが優先されます。

MASK 48 ビットフィールド (0011...11)

パターン検出中に特定ビットをマスクするために使用される 48 ビット値です。値が 1 の MASK ビットに対応するパターンビットは無視され、値が 0 の MASK ビットに対応するパター

ンビットが照合されます。

PATTERN 48 ビットフィールド (00...00)

パターン検出器で使用される 48 ビット値です。

SEL_MASK MASK、 C、ROUNDING_MODE1、ROUNDING_MODE2

(MASK)

パターン検出器に使用されるマスクを選択します。 C および MASK は、標準的なパターン検出 (カウンター、オーバーフ

ロー検出など) の設定です。 ROUNDING_MODE1 (C バーを 1 ビット左シフト ) および ROUNDING_MODE2 (C バーを 2 ビット左シフト ) は、オプションでレジスタに保持する C 入力を基準とする特殊なマスクを選択します。これらの丸め

モードは、パターン検出器を使用して DSP48E2 スライスに収

束丸めをインプリメントする場合に使用できます。

SEL_PATTERN PATTERN、 C (PATTERN)

マスクフィールド用の入力ソースを選択します。この入力

ソースには、 48 ビットの動的「C」入力または 48 ビットの静

的な属性値項目のいずれかを使用できます。

USE_PATTERN_DETECT NO_PATDET、 PATDET (NO_PATDET)

パターン検出器および関連する機能が使用されている場合は PATDET、使用されていない場合は NO_PATDET に設定しま

す。この属性は、スピード仕様およびシミュレーションモデ

ルにのみ使用されます。







オプションの反転属性

IS_ALUMODE_INVERTED 4 ビットバイナリ

(4'b0000)DSP スライス内で ALUMODE[3:0] の反転オプションを適用す

るかどうかを示します。デフォルトの 4'b0000 は、ALUMODE バスの全ビットが反転されないことを意味します。属性の各

ビットが、 ALUMODE バスの対応するビットを制御します。

IS_CARRYIN_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で CARRYIN の反転オプションを適用するか

どうかを示します。デフォルトの 1'b0 は CARRYIN が反転さ

れないことを意味します。

IS_CLK_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で CLK の反転オプションを適用するかどうか

を示します。デフォルトの 1'b0 は CLK が反転されないことを

意味します。

IS_INMODE_INVERTED 5 ビットバイナリ

(5'b00000)DSP スライス内で INMODE[4:0] の反転オプションを適用する

かどうかを示します。デフォルトの 5'b00000 は、 INMODE バスの全ビットが反転されないことを意味します。属性の各

ビットが、 INMODE バスの対応するビットを制御します。

IS_OPMODE_INVERTED 9 ビットバイナリ (9'b000000000)

DSP スライス内で OPMODE[8:0] の反転オプションを適用する

かどうかを示します。デフォルトの 9'b000000000 は、

OPMODE バスの全ビットが反転されないことを意味します。

属性の各ビットが、 OPMODE バスの対応するビットを制御し

ます。

IS_RSTA_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTA の反転オプションを適用するかどう

かを示します。デフォルトの 1'b0 は RSTA が反転されないこ

とを意味します。

IS_RSTALLCARRYIN_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTALLCARRYIN の反転オプションを適用

するかどうかを示します。デフォルトの 1'b0 は RSTALLCARRYIN が反転されないことを意味します。

IS_RSTALUMODE_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTALUMODE の反転オプションを適用す

るかどうかを示します。デフォルトの 1'b0 は RSTALUMODE が反転されないことを意味します。

IS_RSTB_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTB の反転オプションを適用するかどう

かを示します。デフォルトの 1'b0 は RSTB が反転されないこ


IS_RSTC_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTC の反転オプションを適用するかどう

かを示します。デフォルトの 1'b0 は RSTC が反転されないこ


IS_RSTCTRL_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTCTRL の反転オプションを適用するか

どうかを示します。デフォルトの 1'b0 は RSTCTRL が反転さ

れないことを意味します。

IS_RSTD_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTD の反転オプションを適用するかどう

かを示します。デフォルトの 1'b0 は RSTD が反転されないこ








IS_RSTINMODE_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTINMODE の反転オプションを適用する

かどうかを示します。デフォルトの 1'b0 は RSTINMODE が反

転されないことを意味します。

IS_RSTM_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTM の反転オプションを適用するかどう

かを示します。デフォルトの 1'b0 は RSTM が反転されないこ


IS_RSTP_INVERTED 1 ビットバイナリ

(1'b0)DSP スライス内で RSTP の反転オプションを適用するかどう

かを示します。デフォルトの 1'b0 は RSTP が反転されないこ




表 3-4: 内部レジスタの説明

レジスタ説明および関連する属性

2 段の A レジスタ A 入力の 2 つのオプションレジスタです。 AREG で選択され、それぞれ CEA1 および CEA2 で有効にでき、 RSTA で同期リセットされます。

2 段の B レジスタ B 入力の 2 つのオプションレジスタです。BREG で選択され、それぞれ CEB1 および CEB2 で有効になり、 RSTB で同期リセットされます。

AD レジスタオプションの前置加算器の結果用レジスタです。 ADREG で選択され、 CEAD で有効にな

り、 RSTD で同期リセットされます。

ALUMODE レジスタ ALUMODE 制御信号用のオプションのパイプラインレジスタです。 ALUMODEREG で選

択され、 CEALUMODE で有効にでき、 RSTALUMODE で同期リセットされます。

C レジスタ C 入力用のオプションレジスタです。 CREG で選択され、 CEC で有効になり、 RSTC で同

期リセットされます。

CARRYIN レジスタ CARRYIN 制御信号用のオプションのパイプラインレジスタです。 CARRYINREG で選択

され、 CECARRYIN で有効になり、 RSTALLCARRYIN で同期リセットされます。

CARRYINSEL レジスタ CARRYINSEL 制御信号用のオプションのパイプラインレジスタです。 CARRYINSELREG で選択され、 CECTRL で有効になり、 RSTCTRL で同期リセットされます。

D レジスタオプションの D 前置加算器入力用のレジスタです。 DREG で選択され、 CED で有効にな

り、 RSTD で同期リセットされます。

INMODE レジスタ前置加算器とそのモード、および乗算器に送られる A および B レジスタの符号とソースを

選択する 5 ビットのレジスタです。 INMODEREG で選択され、 CEINMODE で有効になり、

RSTINMODE で同期リセットされます。

Internal Multiplier Carry レジスタ

内部キャリー信号用 (乗算対称丸め込み専用) のオプションのパイプラインレジスタです。

CEM で有効になり、 RSTM で同期リセットされます。

M レジスタ 45 ビットの部分積 2 つで構成される乗算器出力用のオプションのパイプラインレジスタ

です。

これらの 2 つの部分積は X および Y マルチプレクサーへ送信され、終的に加算器/減算

器へ送られて出力を生成します。

MREG で選択され、 CEM で有効になり、 RSTM で同期リセットされます。





OPMODE レジスタ OPMODE 制御信号用のオプションのパイプラインレジスタです。 OPMODEREG で選択さ

れ、 CECTRL で有効になり、 RSTCTRL で同期リセットされます。

出力レジスタ P、 OVERFLOW、 UNDERFLOW、 PATTERNDETECT、 PATTERNBDETECT、 CARRYOUT、XOROUT 出力用のオプションのレジスタです。 PREG で選択され、 CEP で有効になり、

RSTP で同期リセットされます。 PCOUT、 CARRYCASCOUT、および MULTSIGNOUT も同じレジスタから同期出力されます。これらは、次の DSP48E2 スライスへのカスケード

接続出力です。

表 3-4: 内部レジスタの説明 (続き)

レジスタ説明および関連する属性




第 4 章

DSP48E2 の使用ガイドライン

概要

この章では、パフォーマンス向上、低消費電力、および低リソース使用率を実現するための設計手法とテクニック

について説明します。

この章には、次のセクションがあります。

• パフォーマンス向上のための設計

• 電力削減のための設計

• 加算器ツリーと加算器カスケード

• DSP48E2 スライスのカラム間接続

• DSP48E2 スライスの時分割多重化

• 備考および推奨

• 前置加算器ブロックの用途

• メモリマップされた I/O レジスタアプリケーション

パフォーマンス向上のための設計

DSP48E2 スライスの使用時に大限の性能を得るには、デザインを完全にパイプライン化する必要があります。

乗算器ベースのデザインでは、 DSP48E2 スライスに 3 段のパイプラインが必要です。乗算器ベース以外のデザイン

では、 2 段のパイプラインを使用します。パフォーマンスの詳細は、『UltraScale および UltraScale+ デバイスデータ

シート』 [参照 2] を参照してください。

重要: レイテンシが重要なデザインで、 DSP48E2 スライス内でレジスタを 1 つまたは 2 つしか使用できない場合は、

常に M レジスタを使用してください。




第 4 章: DSP48E2 の使用ガイドライン

電力削減のための設計

USE_MULT 属性は、乗算器の用法を選択します。加算器/論理ユニットのみ使用する場合は、この属性を NONE に設

定してください。 DSP48E2 スライス内にインプリメントしたファンクションは、ファブリック内のファンクション

よりも低消費電力です。ファブリックの配線リソースを使用する代わりに DSP48E2 スライス内のカスケードパスを

使用することによっても、消費電力が抑えられます。 M レジスタを使用する乗算器は、 M レジスタを使用しない乗

算器よりも消費電力が低くなります。 27 x 18 未満のオペランドの場合、オペランドを MSB 側に配置し、未使用の下

位ビットに 0 をパディングすることで、 FPGA ファブリックの消費電力を削減できます。乗算器入力オペランドの 1 つが定数の場合、これを B 入力に割り当てて Booth エンコードロジックの消費電力を低減します。

加算器ツリーと加算器カスケード

加算器ツリー

標準的な直接型 FIR フィルターの場合、一連の入力サンプルは、 DSP48E2 スライス内の乗算器の一方の入力に渡さ

れます。乗算器のもう一方の入力には、係数が渡されます。複数の乗算器からの出力を結合するために、加算器ツ

リーが使用されます (図 4-1 参照)。





従来の手法では、通常ファブリック加算器はパフォーマンス向上の障害となります。必要な加算器数および配線数

は、フィルターサイズによって異なります。加算器ツリーの深さは、フィルターのタップ数の log2 となります。

また、図 4-1 に示す加算器ツリーの構造は、コスト、ロジックリソース、および電力を増加させる可能性もあります。

UltraScale™ アーキテクチャの CLB では、 1 つのスライス内で 6 LUT とキャリーチェーンの両方を使用することで、

効率的な 3 入力加算器が構築できます。 CLB 内の 6 LUT は、デュアル 5 LUT として機能します。この 5 LUT は 3:2 コンプレッサーとして使用され、 3 つの入力値を加算して 2 つの出力値を生成します。図 4-2 に、 3:2 コンプレッ

サーを示します。


図 4-1: 従来型の FIR フィルターの加算器ツリー

+

×48

48

y(n-6)

18

1848

48

18

18

18

18

18

18

h0(n)

X(n)

h1(n)

48

48

18

1848

48

18

18

18

18

18

18

h2(n)

X(n)

h3(n)

h4(n)

X(n-2)

X(n-4)

h5(n)

h6(n)

h7(n)

Z-2

Z-2

Z-2

×

×

+

+

+

×

+

×

×

×

+

× +

The final stages of the postaddition in logic are the performance bottlenecks thatconsume more power.

X16772-042617





2 入力キャリーカスケード加算器と結合したデュアル 5 LUT (3:2 コンプレッサーとしてコンフィギュレーション) は、必要な数のスライスを縦方向に並べることにより、図 4-3 に示すように 3 つの N ビット値を加算して 1 つの N+2 ビット出力を生成します。


図 4-2: 3 入力加算器/減算器 (3:2 コンプレッサー )


図 4-3: 3 入力加算器

X(1)Y(1)

Z(1)

BBUS(0)SUB/

ADDB

BBUS(0)

SUB/ADDB

SUB/ADDB

AX

A5

A2

A3A4

IN5

00 1

O6A

CY(0)

CY(1)

GND

O5A

1

VCC

IN6

IN2

DAQ

AMUX

SUM(0)

BBUS(0)

Q

CK

IN3IN4

X(0)Y(0)

Z(0)

BX

B5

B2

B3B4

IN5

B1 IN1

00 1

O6B

O5B

1

VCC

IN6

IN2

DBQ

BMUX

SUM(1)

BBUS(1)

Q

CK

IN3IN4 ABUS(1)

ABUS(0)

X16773-042617

A

C

3:2 Compressor

ABUS

BBUS

SUM48

2-InputCascade

AdderB

Left Shift By 1

46

46

46

X16774-042617





3:1 加算器 (図 4-3 参照) は、大規模な加算器ツリー用の構築ブロックとして使用されます。追加される入力数しだい

で、複数の 5 LUT または 6 LUT を使用して CLB ロジック内に 5:3 または 6:3 コンプレッサーも構築できます。 6:3 コンプレッサーと 2 つの DSP48E2 スライスをシリアルに組み合わせると、 6 つのオペランドを加算して 1 つの出力を

生成します (図 4-4 参照)。初の DSP48E2 スライスの LSB ビットは、 Y バスと Z バスの左シフトにより空いたまま

になっているため、 0 の値を配置する必要があります。後の DSP48E2 スライスは、 2 段の A:B 入力レジスタを使

用して X バスを初の DSP48E2 スライスの出力に合わせて調整 (パイプラインマッチ) します。複数レベルの 6:3 コンプレッサーを使用すると、入力バス数を拡張できます。

図 4-4 の X、 Y、および Z バスの論理式は次のとおりです。

X(n) = A(n) XOR B(n) XOR C(n) XOR D(n) XOR E(n) XOR F(n) 式 4-1

式 4-2

式 4-3

コンプレッサーエレメントおよびカスケード加算器は、より大規模な加算器を構築するためにツリー状に配置でき

ます。後の加算段は DSP48E2 スライスにインプリメントします。デザインのタイミング条件を満たすように、パ

イプラインレジスタを追加する必要があります。これらの加算器は、加算器カスケードよりもエリア使用率や電力

が高くなります。


図 4-4: 6 入力加算器

A

F

6:3Compressor

Left Shift By 2

X

Y

Z

SUM48Left Shift By 1 DSP48E2

Slice

DSP48E2 Slice

45

45X16775-042617

Y(n) = A(n)B(n) XOR A(n)C(n) XOR A(n)D(n) XOR A(n)E(n) XOR A(n)F(n) XOR B(n)C(n) XOR B(n)D(n) XOR B(n)E(n) XOR B(n)F(n) XOR C(n)D(n) XOR C(n)E(n) XOR C(n)F(n)

XOR D(n)E(n) XOR D(n)F(n) XOR E(n)F(n)

Z(n) = A(n)B(n)C(n)D(n) OR A(n)B(n)C(n)E(n) OR A(n)B(n)C(n)F(n) OR A(n)B(n)D(n)E(n) OR A(n)B(n)D(n)F(n) OR A(n)B(n)E(n)F(n)OR A(n)C(n)D(n)E(n) OR A(n)C(n)D(n)F(n) OR A(n)C(n)E(n)F(n)OR A(n)D(n)E(n)F(n) OR B(n)C(n)D(n)E(n) OR B(n)C(n)D(n)F(n)OR B(n)C(n)E(n)F(n) OR B(n)D(n)E(n)F(n) OR C(n)D(n)E(n)F(n)





加算器カスケード

加算器カスケードのインプリメンテーションでは、 DSP48E2 スライスのカスケードパスを使用することによって、

小限のシリコンリソースで加算後処理を実現できます。図 4-5 に示すようなカスケード接続手法を使用する場合

は、加法演算結果をインクリメンタル (追加的) に計算する必要があります。

カスケード接続された加算器の場合、正しい結果を得るためには入力サンプルの遅延と係数遅延の均衡が重要とな

ります。係数は、時間の経過に従って不安定になります (ウェーブ係数)。


図 4-5: 加算器カスケード

Slice 7

No Wire Shift

Slice 8

Slice 6

Slice 5

48

48

48

18

1848

48

48

48

18

18

18

18

18

18

48Y(n–10)

h0(n)

X(n)

h1(n-1)

Slice 3

No Wire Shift

Slice 4

Slice 2

Slice 1

Zero

48

48

48

18

1848

48

48

48

18

18

18

18

18

18

h2(n-2)

h3(n-3)

h4(n-4)

h5(n-5)

h6(n-6)

h7(n-7)

No Wire Shift

No Wire Shift

No Wire Shift

No Wire Shift

48

No Wire Shift

The post adders arecontained entirely indedicated silicon forhighest performanceand lowest power.

×

×

×

×

+

+

+

+

× +

+

× +

× +

Sign Extended from 36 Bits to 48 BitsX16776-042617





DSP48E2 スライスのカラム間接続

カスケードパスを使用して加算器をインプリメントする場合、消費電力およびスピードが大幅に向上します。 1 つのパス上で使用できる大カスケード数は、チップのカラム内にある DSP48E2 スライスの合計数にのみ制限されま

す。 9 ページの「デバイスリソース」を参照してください。

重要: DSP カラムの高さはデバイス間で異なるため、デザインの移植時には注意が必要です。

複数のカラムにまたがる場合は、 DSP カラムの上位からのバス出力を使用し、隣接する DSP カラムの下位 DSP48E2 スライスの C 入力にこのバスを配線するために、 CLB スライスパイプラインレジスタを追加します。

また、このように複数の DSP カラムにまたがる場合は、入力オペランドのアライメントも必要になります。

DSP48E2 スライスの時分割多重化 DSP48E2 スライスの高速演算エレメントにより、 DSP デザインでは時分割多重化を使用できます。時分割多重化と

は、 1 つの DSP48E2 スライス内で複数のファンクションを異なる時間インスタンスで実行するプロセスです。サン

プルレートが低いデザインなどに使用されます。式 4-4 に、 1 つの DSP48E2 スライスにインプリメント可能なファ

ンクション数 (N) を求める式を示します。

N * チャネル周波数 ≤ DSP48E2 スライスの最大周波数式 4-4

時分割多重化した DSP デザインでは、オプションのパイプライン化で、 1 秒間に大 5 億サンプルまでのマルチ

チャネルを集約することが可能です。 DSP48E2 スライスを使用して時分割多重化したデザインをインプリメントす

ることは、結果としてリソース使用率と消費電力の削減に繋がります。

DSP48E2 スライスには、従来型 FIR フィルターの基本的なエレメントとして、乗算器、加算器、遅延/パイプラインレジスタがあり、汎用 CLB スライスを使用することなく入力ストリーム (B バス) および出力ストリーム (P バス) をカスケード接続できます。

マルチチャネルフィルタリングは、時分割多重化したシングルチャネルフィルターと見なすことができます。標準

的なマルチチャネルフィルタリングでは、各チャネルに対して個別のデジタルフィルターを使用して、複数の入力

チャネルがフィルタリングされます。デバイスの DSP48E2 スライスは高性能であるため、 8x クロックで 1 つのフィ

ルターをクロック駆動することで、 8 つの入力チャネルのすべてを 1 つのデジタルフィルターでフィルタリングで

きます。このインプリメンテーションでは、各チャネルを個別にインプリメントする方法と比較すると、合計リ

ソース数が 1/8 になります。





備考および推奨

• 4 x 4 乗算器のような小規模な乗算器と、ビット幅が小さい加算器およびカウンターのインプリメンテーション

には、 CLB ロジックの LUT およびキャリーチェーンを使用してください。小規模な加算器やカウンターを数

多く含むデザインは、 SIMD モードを使用して DSP48E2 スライスに演算をインプリメントします。 SIMD モー

ドのファンクションでは、 DSP48E2 スライス内に入力レジスタも含むことで、インターコネクトロジックを使

用する場合と比べて 1/2 のエリアおよび電力の削減になります。

• 少ビット幅ファンクションを実装する場合は、常に入力オペランドに符号を拡張します。ファブリックの消費

電力を低く抑える場合は、オペランド命令に MSB を使用し、 LSB はすべてグランド (GND) にします。

• 複数の DSP48E2 スライスをカスケード接続する場合は、それぞれの信号パスのパイプラインを同じ段数にする

必要があります。

• CARRYIN 入力を使用して、 1 ずつカウントアップするカウンターを DSP48E2 スライスにインプリメントしま

す。 N ずつカウントまたは可変のカウンターの場合は、 C または A:B 入力を使用できます。

• DSP48E2 カウンターを使用して、大限の速度で動作する制御ロジックを実装できます。

• CLB 内の SRL16/SRL32 およびブロック RAM は、フィルター係数の格納場所として使用するか、 DSP48E2 スラ

イスとの組み合わせでレジスタファイルまたはメモリエレメントとして使用してください。入力ビットのピッ

チは、 CLB およびブロック RAM のビットピッチと一致させる必要があります。

• DSP デザインの制御ロジックを駆動する高速有限ステートマシンとして、ブロック RAM を使用することも可

能です。

• DSP48E2 スライスは、 MicroBlaze™ や PicoBlaze™ などのプロセッサと組み合わせて、プロセッサファンク

ションのハードウェアアクセラレーションに利用できます。

• DSP48E2 スライスの入力へ接続する前に、 SRL16 やブロック RAM の出力にパイプラインレジスタを使用して

ください。これにより、 DSP48E2 スライスへ送信される入力オペランドのパフォーマンスが向上します。

• スライス内の SRL16 の出力に付いているレジスタにはリセットピンおよびクロックイネーブルピンがありま

す。 SRL をリセットするには、 16 サイクル間 SRL16 へ 0 を入力して、その間、出力レジスタのリセット信号を High に保持します。特に、 SRL16 を使用して入力データを格納するようなフィルターの実装には、この機能が

有効です。





前置加算器ブロックの用途

DSP48E2 スライスの前置加算器は、 LTE (Long-Term Evolution) 規格に含まれるアルゴリズムなどの無線アプリケー

ション、汎用フィルター (FIR、 IIR)、アルファブレンディングなどの動画処理を含む、さまざまな用途で効果的に

使用できます。前置加算器のも一般的な用途は、対称 FIR フィルターのタップ遅延ラインに対応する値の前置加

算です。

図 4-6 は、 8 タップの偶数対称シストリック FIR のデザインにおける前置加算器 (灰色の部分) の活用例を示してい

ます。

メモリマップされた I/O レジスタアプリケーション

DSP48E2 スライスをメモリマップされた I/O レジスタとして使用するには、この目的で使用するすべての DSP48E2 スライスに接続する書き込みデータバスをユーザーがブロードキャストする必要があります。読み出しアクセスを

ランダムにするには、多ビットマルチプレクサーが必要です。 DSP48E2 スライスを追加して多ビットマルチプレク

サーとしてコンフィギュレーションすると、配線密集を緩和できます。アドレスデコーダーはファブリックロジッ

クにインプリメントし、書き込みデータバスから適切な DSP 出力レジスタを読み込むように、各 PREG CE を制御

する必要があります。


図 4-6: 8 タップの偶数対称シストリック FIR

z-2

z-8

(SRL16)

z-1

z-1

z-1

z-1

z-1

+

x

+

z-2

z-1

z-1

z-1

z-1

z-1

+

x

+

z-2

z-1

z-1

z-1

z-1

z-1

+

x

+

z-2

z-1

z-1

z-1

z-1

+

x

+

DSP Slice DSP Slice DSP Slice DSP Slice

x(n)

h0 h1 h2 h3

y(n-8)

Duplicate Tap Delay

z-1

X16777-082020




第 5 章

カスケード接続: CARRYOUT、 CARRYCASCOUT、および MULTSIGNOUT

概要

この章では専用カスケード接続機能を説明し、主なカスケード信号について詳細に解説します。

CARRYOUT/CARRYCASCOUTDSP48E2 スライスとファブリックキャリーチェーンでは、減算ファンクションのインプリメンテーションスタイル

が異なります。 CLB スライス内のキャリーチェーンのインプリメンテーションでは、減算処理の間、 CLB のキャ

リー入力ピンを定数 1 に接続する必要があります。 DSP48E2 スライス内での標準的な減算 (ALUMODE = 0011) では、 CARRYIN ピンを 1 に設定する必要はありません。

2 の補数表現で負の値を得るには、 –B = ((not B) + 1) のようにビット単位で反転して 1 を加算します。 CLB で A-B は (A + (not B) + 1) としてインプリメントされます (図 5-1 参照)。2 入力減算器は図 5-2 に示すように、[not (B + (not A))] としてインプリメントすることもできます。この代替インプリメンテーションでは、加算器/減算器へのキャリー入

力を通常の用途にも使用できます。




第 5 章: カスケード接続: CARRYOUT、 CARRYCASCOUT、および MULTSIGNOUT


図 5-1: CLB ベースの加算器/減算器


図 5-2: オプションのキャリー入力を使用する加算器/減算器

+A

B

0

Carry Input

A + B

01

+A

B

Sub/Add = 1/0

(Carry input must be 1 for a subtract operation, so it is not available for other uses.)

A ± B

01

X16778-042617

+B

A

Sub/add

Optional carry input

01

01

(Carryin available as an input even for subtract operations)

A ± (B + optional carry input)

X16779-042617





DSP48E2 スライスは 2 番目のインプリメンテーションを、 CARRYIN 入力を加えた 4 入力加算器で拡張して使用しま

す (図 5-3 参照)。加算器は ALUMODE = 0000 を使用します。これにより DSP48E2 の SIMD 演算では、小さな加算/減算ユニットごとに CARRYIN を使用することなく減算処理を実行できます。

ALUMODE では、さらに次の減算処理もサポートされています。

ALUMODE = 0001 が (–Z + (W + X + Y + CIN) – 1) をインプリメントします。

• ほとんどの場合、 CIN は -1 を相殺するため 1 に設定されます。

ALUMODE = 0010 は、実際には –(Z + W + X + Y + CIN) – 1 をインプリメントします。

• ALUMODE 0010 を使用して得られた P 出力の反転をほかの DSP スライスにカスケード接続して、 2 の補数減

算をインプリメントできます。

減算演算の結果は ALUMODE[1:0] によって制御されます。 ALUMODE[0] は DSP 加算器への Z 入力を反転します。

ALUMODE[1] は DSP 加算器の出力を反転します。 ALUMODE[1:0] = 2'b11 の場合、 CARRYOUT ビットは反転され

ます。 W、 X、 Y、および CIN を単一の入力 (N) として扱うことを考えます。簡略化された ALUMODE 演算について

は、表 5-1 を参照してください。ここで、 P は DSP の出力であり、 CDSP は (内部で計算されたキャリー C によって

定義される ) DSP の CARRYOUT 出力です。


図 5-3: DSP48E2 スライス 4 入力加算器

+Y

Z

ALUMODE[0]

CIN

ALUMODE[1]

DSP48E2 Slice Add/Subtract

01

01

X

W

X16780-042617





加算演算の場合、 CARRYOUT[3] と CARRYCASCOUT は同一です。 CARRYOUT[3] は CLB 減算と同じ表現です。

したがって、 CLB の加算/減算ファンクションで CARRYOUT[3] ピンを直接使用し、 DSP48E2 スライスの 2 入力減算

を CLB まで拡張できます。 CARRYCASCOUT は、上方に位置するほかの DSP スライスへのカスケード接続に適

です。

CARRYOUT[3] 信号と CARRYCASCOUT 信号によって、複数の DSP48E2 スライスを使用するか、または DSP48E2 スライスと CLB の加算器/減算器を併用した、高精度の加算/減算ファンクションの構築が可能になります。

重要: 3 入力および 4 入力加算/減算ファンクションの場合、 CARRYOUT[3] と CARRYCASCOUT は無効です。

表 5-1: DSP ALUMODE のキャリーアウト

ALUMODE[3:0] DSP の動作 CLB への拡張 (入力 A、 B、 CI)

0000 P = Z + N、 CDSP = C A:N、 B:Z、 CI:CDSP

0001 P = not(Z) + N ≤ DSP の内部計算

= –Z + N – 1、CDSP = C

A:N、 B:!Z、 CI:CDSP

0010 P = not(Z + N) ≤ DSP の内部計算

= –Z – N – 1、CDSP = C

(出力のみが反転される )

A:N、 B:Z、 CI:CDSP

すべての和出力は反転される必要があ

り、すべてのキャリーは反転されずに

チェーンにされる必要がある

0011 P = not(not(Z) + N) ≤ DSP の内部計算

= –(–Z – 1 + N) – 1= Z – N、

CDSP = !C

(出力とキャリーアウトは反転され、キャリーは

内部計算に対する真の極性で次の DSP にカスケード接続される )

A:Z、 B:!N、 CI:CDSP





MULTSIGNOUT と CARRYCASCOUT推奨: CARRYOUT[3] は乗算に使用すべきではありません。 DSP48E2 スライスでは 1 段目の乗算器で 2 つの部分積が

生成され、 2 段目でそれらの和が求められるからです。

DSP のすべての 4 入力加算演算 (乗算/加算、累積乗算を含む) では、精度を完全に維持するために、 2 つの CARRYOUT ビットが生成されます。これを図 5-4 に示します。

MULTSIGNOUT と CARRYCASCOUT は、 MACC_EXTEND 演算用の 2 つのキャリービットとして機能します。

MULTSIGNOUT が乗算器の符号ビット、 CARRYCASCOUT がカスケード接続のキャリーアウトビットの場合、結果

は図 5-4 に示すソフトウェア/UNISIM モデルとして抽象化されます。

このシミュレーションモデルの MULTSIGNOUT と CARRYCASCOUT はハードウェアとは一致しませんが、出力 P ビットは MACC_EXTEND など、サポートされるファンクションと一致します。たとえば、上位 DSP スライス内で

すべて 0 を使用してロジックに配線した CARRYCASCOUT は、下位 DSP スライスの CARRYOUT[3] と一致しませ

ん。同様に、 CLB ロジックに配線した MULTSIGNOUT は、実際の乗算結果の符号ではありません。

この MULTSIGNOUT 信号と CARRYCASCOUT 信号によって、大精度 96 ビットのアキュムレータ用に累積され、

DSP48E2 スライスの大周波数で動作する 27 x 18 乗算器など、高精度の積和 (MACC_EXTEND) ファンクションの

構築が可能になります。

96 ビット積和演算のような大規模なアキュムレータを構築する場合は、 OPMODEREG と CARRYINSELREG を 1 に設定する必要があります。これにより、リセット発生時にシミュレーションモデルから上位の DSP48E2 スライスに

不明ステートが伝搬されなくなります。


図 5-4: DSP48E2 4 入力加算器

+Y

W

Z P[47:0]

CIN

One Bit Carry Out to FabricCARRYOUT[3]

Two CARRYOUT bits are produced in the hardware and are labeled as MULTSIGNOUT and CARRYCASCOUT in the simulation model.

X

X16781-042617





サマリ

加算器/減算器のみ

CARRYOUT[3]: ハードウェアとソフトウェアが一致します。

CARRYCASCOUT: ALUMODE = 0000、 0001、および 0010 の場合に一致し、 ALUMODE = 0011 の場合に反転します。

不一致は、 DSP48E2 スライスで減算に使用されるアルゴリズムが CLB ロジックで使用されるものと異なるために発生

します。したがって、 CLB ロジックからの CARRYOUT は、反転して DSP48E2 スライスに渡す必要があります。

MULTSIGNOUT は加算器だけの場合には無効です。

MACC 演算

CARRYOUT[3] は MACC 演算では無効です。

CARRYCASCOUT および MULTSIGNOUT: ハードウェアとソフトウェアは、モデルの違いにより一致しません。

ソフトウェアのシミュレーションモデルは、ハードウェアモデルを抽象化したものです。 CARRYCASCOUT と MULTSIGNOUT をソフトウェアで表す場合、 UNISIM モデルで高精度の MACC 機能を構築することが可能です。

これらはハードウェアの CARRYCASCOUT および MULTSIGNOUT と論理的に等価ではありません。ハードウェア

とソフトウェアの結果 (P 出力) だけが論理的に等価であり、内部信号 (CARRYCASCOUT および MULTSIGNOUT) は異なります。図 5-5 を参照してください。


図 5-5: MACC のソフトウェアとハードウェアのモデル

+A

B

Partial products from the multiply operation are added together in the second stage four-input adder.

CARRYCASCOUT

MULTSIGNOUT

x

Hardware Implementation

Software Model

+A

B

CARRYIN

Zmux (e.g., C, P, PCIN)

CARRYCASCOUT

MULTSIGNOUT

x

CARRYIN

Zmux (e.g., C, P, PCIN)

P[47:0]

P[47:0]

X16782-042617




付録 A

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https://japan.xilinx.com/support

https://japan.xilinx.com/support/solcenters.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav


付録 A: その他のリソースおよび法的通知

参考資料

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 『UltraScale アーキテクチャへの移行設計手法ガイド』 (UG1026: 英語版、日本語版)

2. 『UltraScale および UltraScale+ デバイスデータシート』 :

° 『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890: 英語版、日本語版)

° 『Zynq UltraScale+ MPSoC データシート : 概要』 (DS891: 英語版、日本語版)

° 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892: 英語版、日本語版)

° 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893: 英語版、日本語版)

° 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922: 英語版、日本語版)

° 『Zynq UltraScale+ MPSoC データシート : DC 特性および AC スイッチ特性』 (DS925: 英語版、日本語版)

3. UltraScale および UltraScale+ デバイスパッケージおよびピン配置ユーザーガイド

° 『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575: 英語版、日本語版)

° 『Zynq UltraScale+ デバイスパッケージおよびピン配置ユーザーガイド』 (UG1075: 英語版、日本語版)

4. 『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG958)

5. Vivado 高位合成

6. 『UltraScale アーキテクチャライブラリガイド』 (UG974: 英語版、日本語版)

7. 『Virtex-5 FPGA XtremeDSP ユーザーガイド』 (UG193: 英語版、日本語版)

8. 『Virtex-4 FPGA XtremeDSP ユーザーガイド』 (UG073)

9. 『7 シリーズ FPGA DSP48E1 スライスユーザーガイド』 (UG479: 英語版、日本語版)

10. 『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085: 英語版、日本語版)

11. UltraScale アーキテクチャ

12. DSP ソリューション

13. Vivado ビデオチュートリアル

14. ザイリンクス DSP トレーニング



https://japan.xilinx.com/cgi-bin/docs/rdoc?d=ug1026-ultrascale-migration-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?d=j_ug1026-ultrascale-migration-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds890-ultrascale-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds890-ultrascale-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1075-zynq-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1075-zynq-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug958-vivado-sysgen-ref.pdf

https://japan.xilinx.com/products/design-tools/vivado/integration/esl-design.html

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug193.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug193.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug073.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug479_7Series_DSP48E1.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug479_7Series_DSP48E1.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/products/technology/ultrascale.html

https://japan.xilinx.com/products/technology/dsp.html

https://japan.xilinx.com/products/design-tools/vivado.html#video

https://japan.xilinx.com/products/technology/dsp.html


付録 A: その他のリソースおよび法的通知

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害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補

助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

リケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの

製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。

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フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

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