ber tester.ppt medicion de datos

04/11/23 BER Tester - Rel. 2 1

Capacitación & Laboratorio

BER Tester


Agenda del curso

1. Mediciones empleando dos BER Testers2. Mediciones empleando un BER Tester3. Patrones4. Velocidades5. Interfases6. Simulación de DTE y DCE7. RS232 – V.358. G.7039. Timing10. Indicadores de calidad11. Presentación de los resultados


BER Tester inyectando datos

BER TESTER ENLACE


Verificación de un enlace con dos BER Testers

BER TESTER ENLACE BER TESTER

• Ventaja: se conoce en qué sentido ocurren los errores• Desventaja: Dos BER Testers, dos personas


Verificación de un enlace con un BER Tester

BER TESTER

ENLACE LOOP

• Desventaja: no se conoce en qué sentido ocurren los errores• Ventaja: Un BER Tester, una persona


Patrones de datos: Uso

Patrón Uso

63 (26 -1) Recomendado para pruebas sobre canales sincrónicos y sobre canales asincrónicos. Es el patrón seudoaleatorio menos exigente.

511 (29 - 1) Recomendado para pruebas a velocidades menores de 9.6 Kbps.

2047 (211 - 1) Adecuado para pruebas a velocidades entre 9.6 Kbps y 56 Kbps.

215 - 1 Compatible con la recomendación O.151 para velocidades de 64 Kbps, 1544 Kbps, 2048 Kbps, 3152 Kbps y 6312 Kbps. Es el

standard para el testeo de G.703.

220 - 1 Tiene una mayor exigencia que el patrón 215 - 1. No puede usarse en modo asincrónico.

223 - 1 Es el patrón seudoaleatorio con mayor exigencia. No puede usarse en modo asincrónico.

FOX Es el patrón asincrónico standard para las comunicaciones de teletipo.


Data RatesFireberd

6000HP37732

ARAD LBT RAD HBT HCT-6000

50 bps

75 bps

150 bps

600 bps

38.4 Kbps

48 Kbps

2048 Kbps

15 Mbps

04/11/23 BER Tester - Rel. 2 10

InterfasesFireberd

6000HP37732

ARAD LBT RAD HBT HCT-6000

RS232 DTE

I I I P I

RS232 DCE

I I N/A N/A I

V35 DTE P I N/A P I

V35 DCE P I N/A N/A I

G.703 P I N/A P P

RS449 P I N/A N/A I

T1 P N/A N/A P N/A

I = Incorporado; P = Plug-in; N/A = No disponible

04/11/23 BER Tester - Rel. 2 11

Selección de cada interfase

Fireberd 6000 HP37732A

RS232 DTE Conectar a “TO DCE” y Seleccionar “EMULATE

DTE”

Seleccionar por software “Interface DTE”

RS232 DCE Conectar a “TO DTE” y Seleccionar “EMULATE

DCE”

Seleccionar por software “Interface DCE”

V35 DTE Conectarse a la interfase V.35 (Plug in)

Seleccionar por software “Interface DTE”

V35 DCE Conectar a la interfase un cable conversor, el que la transforma en

DCE

Seleccionar por software “Interface DCE”

04/11/23 BER Tester - Rel. 2 12

Selección de cada interfase

HBT HCT-6000

RS232 DTE Usar módulo RS232 Seleccionar por software “Mode DTE” y el Switch en RS232

RS232 DCE N/A Seleccionar por software “Mode DCE” y el Switch en RS232

V35 DTE Usar módulo V.35 Seleccionar por software “Mode DTE” y el Switch en V.35

V35 DCE N/A Seleccionar por software “Mode DCE” y el Switch en V.35

04/11/23 BER Tester - Rel. 2 13

Señales importantes en RS232

Pin Nº Descripción Sentido

2 Transmitted Data DTEDCE

3 Received Data DTEDCE

15 Transmit Clock DTEDCE

24 External Transmit Clock DTEDCE

17 Receive Clock DTEDCE

04/11/23 BER Tester - Rel. 2 14

BER Tester simulando un DTE (1)

BER TESTER DCE

2 (Tx Data)

24 (Ext Tx Clk)

3 (Rx Data)

17 (Rx Clk)

BER TESTER GENERANDO LIBREMENTE EL CLOCK DE TRANSMISION- FIREBERD 6000: GEN CLK = SYNTH

- HP37732A: TX CLOCK SOURCE = INTERNAL- RAD LBT / HBT: CLOCK INTERNAL

04/11/23 BER Tester - Rel. 2 15

BER Tester simulando un DTE (2)

BER TESTER DCE

2 (Tx Data)

24 (Ext Tx Clk)

3 (Rx Data)

17 (Rx Clk)

15 (Tx Clk)

BER TESTER GENERANDO EL CLOCK DE TRANSMISION A PARTIR DE UN CLOCK RECIBIDO DESDE EL DCE

- FIREBERD 6000: GEN CLK = INTERFACE- HP37732A: TX CLOCK SOURCE = INTERFACE

- RAD LBT / HBT: CLOCK EXTERNAL

04/11/23 BER Tester - Rel. 2 16

BER Tester simulando un DCE (1)

BER TESTER DTE

2 (Tx Data)

24 (Ext Tx Clk)

3 (Rx Data)

17 (Rx Clk)

15 (Tx Clk)

FB: si Aux Fun 7 = STHP: si Rx Clk Source = Internal

FB: si Aux Fun 7 = TTHP: si Rx Clk Source=Intfce

En FB 6000: Si Aux Fun 7=AUTO, el FB busca el TT (24); si no lo encuentra toma el ST (15)

BER TESTER GENERANDO LIBREMENTE EL CLOCK DE RECEPCION- FIREBERD 6000: GEN CLK = SYNTH

- HP37732A:* TX CLOCK SOURCE = INTERNAL

04/11/23 BER Tester - Rel. 2 17

BER Tester simulando un DCE (2)

BER TESTER DTE

2 (Tx Data)

24 (Ext Tx Clk)

3 (Rx Data)

17 (Rx Clk)

15 (Tx Clk) (no usado)

(HP)

BER TESTER GENERANDO EL CLOCK DE RECEPCION A PARTIR DEL RECIBIDO DESDE EL DTE

- FIREBERD 6000: GEN CLK = INTFC- HP37732A:

* TX CLOCK SOURCE = INTERFACE* RX CLOCK SOURCE = INTERFACE

04/11/23 BER Tester - Rel. 2 18

Señales en RS232 y Señales en V.35

RS-232 V.35

Pin 2 (Transmit Data) Par P-S (Send Data)

Pin 3 (Receive Data) Par R-T (Receive Data)

Pin 15 (Transmit Clock) Par Y-AA (Serial Clock Transmit)

Pin 17 (Receive Clock) Par V-X (Serial Clock Receive)

Pin 24 (External Transmit Clock)

Par U-W (Serial Clock Transmit External)

04/11/23 BER Tester - Rel. 2 19

BER Tester con interfase G.703 (1)

Tx DataBER TESTER

Rx Data

BER TESTER GENERANDO LIBREMENTE EL CLOCK DE TRANSMISION, A PARTIR DE UN OSCILADOR INTERNO

- FIREBERD 6000: GEN CLK = SYNTH- HP37732A: TX CLOCK SOURCE = INTERNAL

- RAD LBT / HBT: CLOCK INTERNAL

04/11/23 BER Tester - Rel. 2 20


Tx DataBER TESTER

Rx Data

BER TESTER GENERANDO LIBREMENTE EL CLOCK DE TRANSMISION, A PARTIR DE UN OSCILADOR DE LA INTERFASE (PLUG IN)

- FIREBERD 6000: GEN CLK = INTF & XTAL/RECOV=XTAL

04/11/23 BER Tester - Rel. 2 21


Tx DataBER TESTER

Rx Data

BER TESTER GENERANDO EL CLOCK DE TRANSMISION A PARTIR DE UN CLOCK RECIBIDO DESDE EL EQUIPO CONECTADO A EL

- FIREBERD 6000: GEN CLK = INTERFACE & XTAL/RECOV SW=RECOV- HP37732A: TX CLOCK SOURCE = LOOP TIMED

- RAD LBT / HBT: CLOCK EXTERNAL

04/11/23 BER Tester - Rel. 2 22


Tx DataBER TESTER

Rx Data

FB: BNC InputHP: Clock In

FIGURA 18BER TESTER GENERANDO EL CLOCK DE TRANSMISION A PARTIR DE

UN CLOCK RECIBIDO A TRAVES DE UN CONECTOR ESPECIAL- FIREBERD 6000: GEN CLK = BNC

- HP37732A: TX CLOCK SOURCE = EXTERNAL

04/11/23 BER Tester - Rel. 2 23

HP 37732A: Timing (DTE) (1)

Tx Output Clock Sense: determina con qué flanco (ascendente ó descendente) del clock puesto por el BER Tester (pin 24) cambia el dato. Este seteo no se ve afectado

por la selección de “Tx Clock “

2 (Td)

24 (Ext Tx Clk)

2 (Td)

24 (Ext Tx Clk)

04/11/23 BER Tester - Rel. 2 24


2 (Td)

15 (Tx Clk)

2 (Td)

15 (Tx Clk)

Tx Clock Source: determina con qué flanco (ascendente ó descendente) del clock recibido por el BER Tester (pin 15) cambia el dato

04/11/23 BER Tester - Rel. 2 25


3 (Rd)

17 (Rx Clk)

3 (Rd)

17 (Rx Clk)

Rx Clock Source: determina con qué flanco (ascendente ó descendente) del clock de recepción (pin 17) se lee el dato.

04/11/23 BER Tester - Rel. 2 26

Fireberd 6000: Timing (DTE) (1)Auxiliary Function 1: Normal / Inverted: determina con qué flanco (ascendente ó

descendente) del clock puesto por el BER Tester cambia el dato.

2 (Td)

24 (Ext Tx Clk)

2 (Td)

24 (Ext Tx Clk)Normal

Inverted

04/11/23 BER Tester - Rel. 2 27

Fireberd 6000: Timing (DTE) (2)

3 (Rd)

17 (Rx Clk)

3 (Rd)

17 (Rx Clk)

Rx Clock Polarity: determina con qué flanco (ascendente ó descendente) del clock de recepción (pin 17) se lee el dato.

Normal

Inverted

Auto: elige el flanco correcto automáticamente

04/11/23 BER Tester - Rel. 2 28

HP 37732A: Timing (DCE) (1)

Tx Output Clock Sense: determina con qué flanco (ascendente ó descendente) del clock puesto por el BER Tester (pin 17) cambia el dato. Este seteo no se ve afectado

por la selección de “Tx Clock Source”

3 (Rd)

17 (Rx Clk)

3 (Rd)

17 (Rx Clk)

04/11/23 BER Tester - Rel. 2 29


3 (Rd)

24 (Ext Tx Clk)

3 (Rd)

24 (Ext Tx Clk)

Tx Clock Source: determina con qué flanco (ascendente ó descendente) del clock recibido por el BER Tester (pin 24) cambia el dato

04/11/23 BER Tester - Rel. 2 30


2 (Td)

2 (Td)

24 (Ext Tx Clok) ó 15 (Tx Clk)

Rx Clock Source: determina con qué flanco (ascendente ó descendente) del clock de recepción (pin 24 ó 15) se lee el dato.

24 (Ext Tx Clok) ó 15 (Tx Clk)

04/11/23 BER Tester - Rel. 2 31

Fireberd 6000: Timing (DCE) (1)Auxiliary Function 1: Normal / Inverted: determina con qué flanco (ascendente ó

descendente) del clock puesto por el BER Tester (pin 17) cambia el dato.

3 (Rd)

17 (Rx Clk)

3 (Rd)

17 (Rx Clk)Normal

Inverted

04/11/23 BER Tester - Rel. 2 32

Fireberd 6000: Timing (DCE) (2)

2 (Td)

2 (Td)

24 (Ext Tx Clk) ó 15 (Tx Clk)

Rx Clock Polarity: determina con qué flanco (ascendente ó descendente) del clock de recepción (pin 24 ó 15) se lee el dato.

Normal

Inverted

Auto: elige el flanco correcto automáticamente

24 (Ext Tx Clk) ó 15 (Tx Clk)

04/11/23 BER Tester - Rel. 2 33

HCT-6000

LEDs

Power switch

Backlight sw.

Interface sw.

DC 9V

Test Port Remote Control

Port

Printer Port

Contrast

Display

Keyboard

04/11/23 BER Tester - Rel. 2 34

HCT-6000: LEDs

04/11/23 BER Tester - Rel. 2 35

HCT-6000: Setup

04/11/23 BER Tester - Rel. 2 36

HCT-6000: Configuración - Patrones

• Modo 128 KB BERT:– Mark, Space, ALT, FOX, 63, 511, 2047.

• Modo 2M BERT:– 63/127/511/2047, MARK (all 1's),

SPACE (all 0's), ALT(0101), 2e15-1, 2e20-1, 2e23-1, and QRSS. In SYNC mode only.

04/11/23 BER Tester - Rel. 2 37

HCT-6000: Config - Velocidades

• Speeds available under 2M BERT:– 48k– N64 values of 64k:

• 128k, 192k, 256k, 320k, 384k, 448k, 512k, 576k, 640k, 704k, 768k, 832k, 896k, 960k, 1024k, 1088k, 1152k, 1216k, 1280k, 1344k, 1408k, 1472k, 1536k, 1544k, 1600k, 1664k, 1728k, 1792k, 1856k, 1920k, 1984k, 2048k

– N56 values of 56k:• 112k, 168k, 224k, 280k, 336k, 392k, 448k, 504k,

560k, 616k, 672k, 728k, 784k, 840k, 896k, 952k, 1008k, 1064k, 1120k, 1176k, 1232k, 1288k, 1344k, 1400k, 1456k, 1512k, 1568k, 1624k, 1680k, 1736k, and 1792kbps.

04/11/23 BER Tester - Rel. 2 38

HCT-6000: Config - Clocks

04/11/23 BER Tester - Rel. 2 39

HCT-6000: Setup – Tx Error

• La tasa de inserción de errores puede ser seteada en:– Single (cada vez que se presiona una tecla)– 10e-1– 10e-2– 10e-3– 10e-4– 10e-5– 10e-6– 10e-7

04/11/23 BER Tester - Rel. 2 40

HCT-6000: Resultados

04/11/23 BER Tester - Rel. 2 41

Indicadores de la calidad del enlace (1)FIREBERD 6000 HP 37732A SIGNIFICADO

CATEGORIA “ERROR”

Bit Errors Bit Errors Número de bits erróneos contados desde el inicio de la prueba

Average BER BER Bit Errors / Bits examinados desde el inicio de la prueba

BER Bit Errors en el último intervalo de prueba / Bits examinados en el último intervalo de prueba

Blocks Block Count Número de bloques recibidos desde el inicio de la prueba. El tamaño del bloque es seteable.

Block Errors Block Errors Número de bloques recibidos desde el inicio de la prueba que contiene uno ó más bits erróneos.

Average Block Error Ratio (BLER)

Block error Ratio

Block Errors / Número de bloques examinados desde el inicio de la prueba.

Pattern Slips Clock Slips Número de ocasiones desde el inicio de la prueba en las que se encontró que bits de datos se han agregado o borrado con

respecto al patrón a recibir.

04/11/23 BER Tester - Rel. 2 42


CATEGORIA “PERFORMANCE”

Available seconds, % Available Seconds

Availability (%) Según la recomendación G.821 de la C.C.I.T.T., un sistema se transforma en “disponible” luego que la tasa de error medida en intervalos de 1 segundo es

menor ó igual que 10-3- por 10 ó más segundos consecutivos. Esos 10 segundos son considerados “tiempo disponible”. En %, se mide con relación al Nº de

segundos desde la sincronización.

Unavailable seconds Unavailable seconds

Según la recomendación G.821 de la C.C.I.T.T., un sistema se transforma en “indisponible” luego que la tasa de error medida en intervalos de 1 segundo es mayor ó igual que 10-3 por 10 ó más segundos consecutivos. Esos 10 segundos

son considerados “tiempo indisponible”.

Severely Errored Second

Severely Errored Second

Número de segundos disponibles durante el cual el BER es mayor que 10-3

G.821 Errored seconds (GERR SEC)

Error Seconds Número de segundos disponibles en los cuales se ha encontrado uno ó más bits erróneos

Degraded minutes Degraded minutes Número de bloques de 60 segundos disponibles, no severamente errados, en los cuales la tasa de error fue peor que 10-6. Resultan de restar de la cantidad

total de segundos los segundos de indisponibilidad y los segundos severamente errados, y agrupar los segundos que quedan en bloques de 60. El BER promedio se calcula para el bloque de 60 segundos, y si es peor que 10-6,

el bloque se cuenta como un minuto degradado.

04/11/23 BER Tester - Rel. 2 43


CATEGORIA “ALARM”

Pattern Synchronization

Loss Count (PATT LOSS)

Pattern Sync Loss

Número de veces que se detectó un Pattern Sync Loss. Ver slide más adelante (“SYNC LOSS”)

Receiver Data Loss Count (DAT LOSS)

Número de veces que una pérdida de sincronismo se debe a la pérdida de datos.

Receiver Clock Loss Count (CLK

LOSS)

Data Loss Número de veces que una pérdida de sincronismo se debe a la pérdida de clock. (En el HP, Data Loss significa que no se

recibieron clocks en modo sincrónico, y que no se recibieron caracteres en modo asincrónico)

Clock - Data Phase Change (C-D CHA)

Número de veces que la relación de fase entre datos y clock cambió desde el inicio de la prueba

Power Loss(PWR LOSS)

Número de pérdidas de energía desde el último reinicio manual de la prueba ó último cambio importante de un switch.

Signal Loss(SIG LOSS)

Número de veces que se perdió la señal recibida

04/11/23 BER Tester - Rel. 2 44


CATEGORIA “TIME”

Pattern Sync Loss Seconds (PATL

SEC)

Pattern Loss Número de segundos durante el cual el receptor no estuvo en constante sincronización al patrón

Elapsed Seconds (ELAP SEC)

Elapsed Time Número de segundos transcurridos desde el último cambio de switch importante ó reinicio de la prueba

Error Analysis Seconds (EA SEC)

Tiempo durante el cual se realizó el análisis de error. Este tiempo depende de la sincronización del receptor al patrón y del seteo de

la función auxiliar Nº 3 (Receiver Action Upon Sync Loss)

Time of day (TIME) Time Hora del día, en horas, minutos y segundos

Calendar Date (DATE)

Date Fecha (día, mes y año)

04/11/23 BER Tester - Rel. 2 45


CATEGORIA “SIGNAL”

Delay (DELAY) Delay Ultimo intervalo medido entre el inicio y fin de eventos específicos. Estos eventos se seleccionan en la función auxiliar

31.

Receiver Frequency (RCV

FREQ)

Receive frequency

Frecuencia del clock de recepción

Generator Frequency (GEN

FREQ)

Transmit Frequency

Frecuencia del clock del generación

04/11/23 BER Tester - Rel. 2 46

Resultados: qué es SYNC LOSS? (FB 6000)

• Motivos de SYNC LOSS:– Muchos errores en los datos recibidos

(ver slide siguiente)– Pérdida de datos (no se reciben datos

por 63 períodos)– Pérdida de reloj (no se recibe reloj por

más de 50 milisegundos)

04/11/23 BER Tester - Rel. 2 47

Umbrales para declarar SYNC LOSS a causa de errores

• Se definen umbrales:– LOW – Se declara sync loss cuando

100 bit errors son contados en menos de 1000 bits.

– MED – Se declara sync loss cuando 250 bit errors son contadosen menos de 1000 bits.

– HIGH – Se declara sync loss cuando 25,000 bit errors son contados en menos de 100,000 bits.

04/11/23 BER Tester - Rel. 2 48

Presentación de los resultadosHP 37732A FIREBERD 6000 RAD HBT HCT-6000

Panel frontal X X X X

Histograma en pantalla

X

Impresora serie X X X

Control remoto X X X

ber tester.ppt medicion de datos

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