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CAPITOLO 4
Simulazioni pre-layout e post-layout
4.1 Introduzione
La realizzazione del layout complessivo del deskewer è lo stadio
successivo alla definizione dell’architettura, all’analisi di fattibilità degli algoritmi
di correzione e alla simulazione elettrica del dispositivo realizzato come
schematico.
La simulazione elettrica dello schematico complessivo ha evidenziato la
validità del metodo di correzione e ha permesso di effettuare una serie di misure,
quali i ritardi introdotti dalle linee di ritardo nelle diverse condizioni di carico
inserito, la potenza dissipata e quindi le correnti medie assorbite, in tutte le
condizioni di funzionamento: Typical (T = 27oC; vdd = 3.3 V), Worst Speed
(T = 70oC; vdd = 3 V), Worst Power (T = 0oC; vdd = 3.6 V). La misura delle
correnti medie assorbite è importante per il dimensionamento delle piste di metal,
in quanto la loro larghezza deve essere opportunamente fissata in base alla
corrente media che le attraversa.
Le simulazioni elettriche sul modello schematico degli shunt-capacitor
hanno permesso di calibrare ciascun condensatore di carico in base al valore del
ritardo che si voleva introdurre con ciascuno di essi. Dalla loro calibrazione sono
state fissate le dimensioni e la forma del layout dei condensatori adottati nella
realizzazione delle celle di ritardo. Verificate tutte queste grandezze elettriche e
temporali, passo successivo del flusso progettuale del dispositivo è stato la
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realizzazione di ciascun componente costituente il deskewer a livello di layout.
Definite le istanze di ciascun componente si è passati al richiamo di queste ultime
per la realizzazione del layout complessivo del dispositivo. Verificato il rispetto
delle regole di layout attraverso il tool DRC di CADENCE sul disegno del
circuito complessivo, si è passati all’estrazione delle grandezze elettriche
(attraverso l’estrattore DIVA di CADENCE) e alla generazione della netlist per la
simulazione post-layout del deskewer. Nel capitolo corrente vengono presentati e
commentati i risultati ottenuti dalle simulazioni elettriche sullo schematico e i
successivi risultati ottenuti dalle simulazioni elettriche sul modello estratto dal
layout complessivo in modo da verificarne il corretto funzionamento. Ricordiamo
purtroppo che i valori dei ritardi misurati sono ottenibili solo in simulazione in
quanto in un sistema reale intervengono errori di mismatch circuitale che
peggiorano le prestazioni ottenibili in simulazione. Questi errori sono stati limitati
avendo utilizzato particolari tecniche nel progetto del layout come citato nel primo
capitolo. Nonostante la tecnologia a nostra disposizione sia superata rispetto a
quelle oggi usate per i circuiti integrati più complessi, in cui le tecniche di
deskewing trovano applicazione, il metodo proposto è invece valido per tutte le
tecnologie e applicazioni.
4.2 Simulazioni pre-layout
In Figura 4.1 viene mostrato lo schema circuitale realizzato con lo
schematic editor di CADENCE del deskewer in cui è possibile notare: le due linee
di ritardo, superiore e inferiore, costituite rispettivamente da tre celle di ritardo;
l’offset e i multiplexer a due vie per la commutazione su percorsi opposti dei due
segnali di sincronismo, in base al segno del loro sfasamento rilevato dal phase
detector, come ampiamente già descritto nei capitoli precedenti.
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Figura 4.1 Schematico del deskewer
Capitolo 4: Simulazioni pre-layout e post- layout 106
4.2.1 Misura dei ritardi introdotti dalle capacità
In condizioni di funzionamento nominale, cioè in assenza di carichi inseriti
su entrambe le linee e offset disinserito, ambedue le linee di ritardo del deskewer
introducono un ritardo pari a 1294.9 ps. Questo fa sì che i segnali di sincronismo
distribuiti dalle due linee ai diversi punti del chip siano soggetti allo stesso ritardo
di propagazione (ritardo a modo comune), in tal modo la misura dello skew tra i
due segnali non viene alterata da un ulteriore skew introdotto dalla differenza di
ritardo presente tra le due linee di distribuzione. Ciò è possibile realizzando il
layout del dispositivo in maniera tale che le due linee di distribuzione dei segnali
di sincronismo siano perfettamente simmetriche e tutte le piste di interconnessione
abbiano la stessa lunghezza. L’unico mismatch sui ritardi introdotti tra le due
linee deve essere imposto dalla modifica della configurazione dei condensatori
sulle due linee per recupero dello skew.
In queste condizioni di funzionamento sono stati dimensionati i
condensatori (di bisezione e differenziali) in modo tale che ognuno di essi
introducesse il ritardo da noi desiderato. Le misure ottenute dalle simulazioni
sullo schematico per le due linee sono riportate nelle pagine successive. Dai
risultati conseguiti nelle condizioni di funzionamento Typical si nota che il ritardo
complessivo introdotto da tutte le capacità di bisezione è di 114.9 ps, mentre
quello ideale è di 114.3 ps, quindi l’errore relativo percentuale commesso è
senz’altro trascurabile.
L’inserimento dell’offset sulla linea inferiore introduce un ritardo sul
segnale di sincronismo, che si propaga attraverso quest’ultima, pari a 116.3 ps. Il
ritardo introdotto dall’offset dovrebbe essere uguale a quello totale introdotto da
tutte le capacità di bisezione, cioè 114.9 ps, quindi l’errore percentuale commesso
è di 1.22%. In condizioni di solo offset inserito il ritardo prodotto dalla linea
inferiore è pari a 1411.2 ps. Osserviamo che l’inserimento dell’offset sulla linea
inferiore non altera il ritardo introdotto da ciascuna capacità di bisezione nel caso
in cui questo sia assente, garantendo che i ritardi introdotti per la correzione con
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l’algoritmo di bisezione doppio per entrambe le linee siano identici, come
richiesto dalle specifiche progettuali.
Nel caso di funzionamento Worst Power le simulazioni sullo schematico
hanno messo in evidenza un peggioramento dal punto di vista della potenza
dissipata e una riduzione dei ritardi introdotti dalle capacità e dalle linee. Infatti il
ritardo nominale di entrambe le linee si riduce ad un valore pari a 711.1 ps rispetto
ai 1294.9 ps del caso Typical. Sebbene i ritardi introdotti da ciascuna capacità di
bisezione si siano ridotti rispetto al caso Typical è possibile notare che viene
rispettata la proporzionalità tra di esse come era stato stabilito, infatti si nota che
continuano a crescere come la potenza di due. Questo dimostra che, il progetto
nella sua realizzazione, anche in queste condizioni di funzionamento rispetta le
specifiche richieste effettuando la correzione seppur in un range di skew più
ristretto rispetto al caso Typical.
Le ultime simulazioni sullo schematico per la misura dei ritardi introdotti
dalle capacità sono state eseguite nelle condizioni di funzionamento Worst Speed.
Il caso Worst Speed mette in evidenza un miglioramento dal punto di vista della
potenza dissipata rispetto al caso di funzionamento Typical ma un notevole
aumento dei ritardi introdotti sia dalle capacità che dalle linee. In queste
condizioni il ritardo nominale è di 2463 ps rispetto ai 1294.9 ps del caso Typical.
Comunque anche in questo caso come in quello Worst Power la proporzionalità
tra i ritardi introdotti continua ad essere rispettata garantendo la corretta
applicazione degli algoritmi per la correzione dello skew tra i due segnali di
sincronismo.
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Simulazione schematico-Misura dei ritardi
Typical LINEA SUPERIORE
Ritardo (ps) Ritardo simulato Ritardo ideale Errore(%) Cap. Bisezione (ps) Cap. Bisezione (ps) 1294.9 Ritardo nominale 1295.8 0.9 0.9 0 1296.7 1.8 1.8 0 1298.5 3.6 3.6 0 1302.2 7.3 7.2 Err.Simulaz 1309.5 14.6 14.4 1.38% 1324.2 29.3 28.8 1.73% 1352.3 57.4 57.6 0.35% LINEA INFERIORE
Ritardo (ps) Ritardo simulato Ritardo ideale Errore(%) Cap. Bisezione (ps) Cap. Bisezione (ps) 1411.2 Ritardo nominale più ritardo introdotto dall’offset 1412.1 0.9 0.9 0 1413 1.8 1.8 0 1414.8 3.6 3.6 0 1418.5 7.3 7.2 Err.Simulaz 1425.8 14.6 14.4 1.38% 1440.5 29.3 28.8 1.73% 1468.6 57.4 57.6 0.35% Ritardo Cap.Differenziali Ritardo Cap.Differenziali linea superiore (ps) linea inferiore (ps) 1294.9 1411.2 1296.4 1.5 1412.9 1.7 1297.9 1.5 1414.5 1.6 1299.3 1.4 1416.2 1.7 1300.8 1.5 1417.8 1.6 1302.3 1.5 1419.4 1.6 1303.7 1.4 1421.1 1.7 1305.2 1.5 1422.7 1.6 1306.7 1.5 1424.3 1.6 1308.1 1.4 1425.9 1.6 1309.6 1.5 1427.5 1.6
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Simulazione schematico-Misura dei ritardi
Worst Power LINEA SUPERIORE
Ritardo (ps) Ritardo simulato Ritardo ideale Cap. Bisezione (ps) Cap. Bisezione (ps) 711.1 Ritardo nominale 711.7 0.6 0.9 712.4 1.3 1.8 713.6 2.5 3.6 716.1 5 7.2 721.1 10 14.4 731.3 20.2 28.8 751.3 40.2 57.6 LINEA INFERIORE
Ritardo (ps) Ritardo simulato Ritardo ideale Cap. Bisezione (ps) Cap. Bisezione (ps) 775.8 Ritardo nominale più ritardo introdotto dall’offset 776.4 0.6 0.9 777 1.3 1.8 778.3 2.5 3.6 780.8 5 7.2 785.8 10 14.4 796 20.2 28.8 816 40.2 57.6 Ritardo Cap.Differenziali Ritardo Cap.Differenziali linea superiore (ps) linea inferiore (ps) 711.1 775.8 712.1 1 776.9 1.1 713.1 1 778 1.1 714 0.9 779.1 1.1 715 1 780.2 1.1 716 1 781.3 1.1 716.9 0.9 782.4 1.1 717.9 1 783.5 1.1 718.9 1 784.6 1.1 719.8 0.9 785.7 1.1 720.8 1 786.7 1
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Simulazione schematico-Misura dei ritardi
Worst Speed LINEA SUPERIORE
Ritardo (ps) Ritardo simulato Ritardo ideale Cap. Bisezione (ps) Cap. Bisezione (ps) 2463 Ritardo nominale 2464.3 1.3 0.9 2465.6 2.6 1.8 2468.3 5.3 3.6 2473.6 10.6 7.2 2484.2 21.2 14.4 2505.4 42.4 28.8 2544.5 81.5 57.6 LINEA INFERIORE
Ritardo (ps) Ritardo simulato Ritardo ideale Cap. Bisezione (ps) Cap. Bisezione (ps) 2673.6 Ritardo nominale più ritardo introdotto dall’offset 2674.9 1.3 0.9 2676.2 2.6 1.8 2678.9 5.3 3.6 2684.2 10.6 7.2 2694.8 21.2 14.4 2716 42.4 28.8 2755.1 81.5 57.6 Ritardo Cap.Differenziali Ritardo Cap.Differenziali linea superiore (ps) linea inferiore (ps) 2463 2673.6 2465.3 2.3 2676.1 2.5 2467.7 2.4 2678.7 2.6 2470 2.3 2681.2 2.5 2472.3 2.3 2683.7 2.5 2474.6 2.3 2686.2 2.5 2476.3 2.3 2688.7 2.5 2481.6 2.4 2691.3 2.6 2483.9 2.3 2693.8 2.5 2486.2 2.3 2696.3 2.5 2488.5 2.3 2698.8 2.5
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4.2.2 Misura della potenza dissipata
Passo successivo alla misura dei ritardi introdotti dai condensatori di
carico è stata la misura delle correnti medie assorbite dall’alimentazione (vdd) da
entrambe le linee per il calcolo della potenza dissipata dal circuito nelle diverse
condizioni di carico inserito e nelle diverse condizioni di funzionamento (Typical,
Worst Power, Worst Speed). Inoltre sono state valutate le correnti medie nei nodi
delle linee (vedi Figura 4.1) in cui vengono inserite le batterie di condensatori di
carico in modo da poter dimensionare opportunamente le piste di metal in base
alle informazioni fornite dalla fonderia sul processo tecnologico.
Il calcolo di queste grandezze elettriche è stato ricavato in fase di
simulazione con il tool CALCULATOR di CADENCE. Per il calcolo della
potenza media dissipata è stato necessario misurare la corrente media assorbita
dalla tensione di alimentazione da ciascuna linea. Il tool ci ha permesso di
misurare la media della corrente assorbita nel periodo e successivamente,
moltiplicandola per il valore della tensione di alimentazione (3.3 V), di calcolare
la potenza media dissipata.
( )
DDDDdiss
ddDD
VIPT
dttiI
⋅=
= ∫
.
Nel caso Typical, con tutte le capacità di carico disattivate su entrambe le linee e
offset per il ritardo fisso non inserito, è stata misurata una corrente media di
89.9 µA per la linea superiore e una corrente media di 92.28 µA per quella
inferiore per una potenza dissipata totale pari a 601.19 µW. La leggera differenza
di corrente assorbita tra le due linee è dovuta alla presenza dell’offset sulla linea
inferiore. La stessa misura nel caso Worst Power ha prodotto una corrente media
di 103.6 µA per la linea superiore e di 106.4 µA per quella inferiore e una potenza
complessiva dissipata pari a 756 µW. Mentre nel caso Worst Speed i valori
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ottenuti sono di 85.82 µA e di 88.18 µA rispettivamente per la linea superiore e
inferiore e una potenza media dissipata di 522 µW.
Nel caso in cui sulla linea superiore tutti i condensatori di bisezione sono
inseriti e quelli differenziali sono spenti mentre sulla linea inferiore tutti i
condensatori sono disinseriti e solo l’offset per il ritardo fisso è inserito, nel caso
Typical il valore della corrente media misurata sulle due linee, superiore e
inferiore, è rispettivamente pari a 110.4 µA e 92.98 µA con una potenza totale
dissipata pari a 671.15 µW. La stessa misura nel caso Worst Power ha prodotto
una corrente media di 129.2 µA per la linea superiore e di 107.1 µA per quella
inferiore e una potenza complessiva dissipata pari a 850.68 µW. Mentre nel caso
Worst Speed i valori ottenuti sono di 102.4 µA e di 88.92 µA rispettivamente per
la linea superiore e inferiore e una potenza media dissipata di 573.96 µW.
Nel caso in cui sulla linea superiore tutti i condensatori differenziali sono
accesi e quelli di bisezione sono spenti e sulla linea inferiore tutti i condensatori di
bisezione e differenziali e l’offset per il ritardo fisso sono inseriti, nel caso Typical
abbiamo misurato una corrente media di 91.56 µA per la linea superiore e di
115.4 µA per quella inferiore e una potenza totale dissipata di 682.97 µW. Nel
caso Worst Power è stata misurata una corrente media di 105.6 µA per la linea
superiore e di 135 µA per quella inferiore e una potenza complessiva dissipata
pari a 866.16 µW. Mentre nel caso Worst Speed i valori ottenuti sono di
87.19 µA e di 107 µA rispettivamente per la linea superiore e inferiore e una
potenza media dissipata di 582.57 µW. Infine nel caso in cui i condensatori di
bisezione e differenziali sono tutti accesi sulla linea superiore e sulla linea
inferiore i condensatori di bisezione sono tutti spenti, quelli differenziali sono tutti
accesi e l’offset per il ritardo fisso è inserito, abbiamo ottenuto nel caso typical
una corrente media di 112.1 µA per la linea superiore e di 94.85 µA per la linea
inferiore che hanno prodotto una potenza dissipata complessiva di 682.97 µW.
Nel caso Worst Power la misura ha prodotto una corrente media di 131.1 µA per
la linea superiore e di 109.4 µA per quella inferiore e una potenza complessiva
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dissipata pari a 865.8 µW. Mentre nel caso Worst Speed i valori ottenuti sono di
103.8 µA e di 90.44 µA rispettivamente per la linea superiore e inferiore e una
potenza media dissipata di 582.72 µW. I casi appena analizzati nelle condizioni di
carico inserito sulle linee corrispondono alle situazioni limite che si possono
verificare nell’applicazione degli algoritmi di correzione. Tutte le grandezze
elettriche misurate sono riportate nelle pagine a seguire. Per le correnti riportate di
seguito facciamo riferimento alla Figura 4.1.
Capitolo 4: Simulazioni pre-layout e post- layout 114
CORRENTI MEDIE
TYPICAL 1) Tutto spento su entrambe le linee e rit_fisso non inserito Linea superiore Linea inferiore Idd_media 89.9 uA Idd_media 92.28 uA I_M 548.3 nA I_M 548.3 nA I_out_1 547.9 nA I_out_1 547.9 nA I_M_1 3.51 uA I_M_1 3.51 uA I_out_2 3.554 uA I_out_2 3.554 uA I_M_2 3.618 uA I_M_2 3.618 uA I_vout_1 3.64 uA I_vout_1 3.64 uA I_vout_buff 3.5 uA I_vout_buff 3.5 uA PM 296.67 uW PM 304.52 uW PM_Totale 601.19 uW 2) Linea superiore:bisezione tutte accese,nonio tutte spente; Linea inferiore:bisezione tutte spente,nonio tutte spente,rit_fisso inserito Linea superiore Linea inferiore Idd_media 110.4 uA Idd_media 92.98 uA I_M 548.3 nA I_M 548.3 nA I_out_1 547.8 nA I_out_1 547.9 nA I_M_1 13.45 uA I_M_1 3.51 uA I_out_2 13.51 uA I_out_2 3.554 uA I_M_2 13.04 uA I_M_2 3.618 uA I_vout_1 13.06 uA I_vout_1 3.64 uA I_vout_buff 3.496 uA I_vout_buff 3.5 uA PM 364.32 uW PM 306.83 uW PM_Totale 671.15 uW 3) Linea superiore:bisezione tutte spente,nonio tutte accese; Linea inferiore:bisezione tutte accese,nonio tutte accese,rit_fisso inserito Linea superiore Linea inferiore Idd_media 91.56 uA Idd_media 115.4 uA I_M 2.331 uA I_M 2.563 uA
Capitolo 4: Simulazioni pre-layout e post- layout 115
I_out_1 2.328 uA I_out_1 2.558 uA I_M_1 3.507 uA I_M_1 13.54 uA I_out_2 3.549 uA I_out_2 13.51 uA I_M_2 3.616 uA I_M_2 13.04 uA I_vout_1 3.64 uA I_vout_1 13.06 uA I_vout_buff 3.5 uA I_vout_buff 3.496 uA PM 302.15 uW PM 380.82 uW PM_Totale 682.97 uW 4) Linea superiore:bisezione tutte accese,nonio tutte accese; Linea inferiore:bisezione tutte spente,nonio tutte accese,rit_fisso inserito Linea superiore Linea inferiore Idd_media 112.1 uA Idd_media 94.86 uA I_M 2.331 uA I_M 2.563 uA I_out_1 2.328 uA I_out_1 2.558 uA I_M_1 13.44 uA I_M_1 3.506 uA I_out_2 13.5 uA I_out_2 3.548 uA I_M_2 13.04 uA I_M_2 3.616 uA I_vout_1 13.06 uA I_vout_1 3.64 uA I_vout_buff 3.496 uA I_vout_buff 3.5 uA PM 369.93 uW PM 313.04 uW PM_Totale 682.97 uW
Capitolo 4: Simulazioni pre-layout e post- layout 116
CORRENTI MEDIE
WORST POWER 1) Tutto spento su entrambe le linee e rit_fisso non inserito Linea superiore Linea inferiore Idd_media 103.6 uA Idd_media 106.4 uA I_M 494.5 nA I_M 494.5 nA I_out_1 491.9 nA I_out_1 491.9 nA I_M_1 3.124 uA I_M_1 3.124 uA I_out_2 3.169 uA I_out_2 3.169 uA I_M_2 3.234 uA I_M_2 3.234 uA I_vout_1 3.252 uA I_vout_1 3.252 uA I_vout_buff 3.245 uA I_vout_buff 3.245 uA PM 372.96 uW PM 383.04 uW PM_Totale 756 uW 2) Linea superiore:bisezione tutte accese,nonio tutte spente; Linea inferiore:bisezione tutte spente,nonio tutte spente,rit_fisso inserito Linea superiore Linea inferiore Idd_media 129.2 uA Idd_media 107.1 uA I_M 494.5 nA I_M 494.5 nA I_out_1 491.9 nA I_out_1 491.9 nA I_M_1 14.56 uA I_M_1 3.124 uA I_out_2 14.63 uA I_out_2 3.169 uA I_M_2 14.33 uA I_M_2 3.234 uA I_vout_1 14.34 uA I_vout_1 3.252 uA I_vout_buff 3.239 uA I_vout_buff 3.245 uA PM 465.12 uW PM 385.56 uW PM_Totale 850.68 uW 3) Linea superiore:bisezione tutte spente,nonio tutte accese; Linea inferiore:bisezione tutte accese,nonio tutte accese,rit_fisso inserito Linea superiore Linea inferiore Idd_media 105.6 uA Idd_media 135 uA I_M 2.497 uA I_M 2.812 uA
Capitolo 4: Simulazioni pre-layout e post- layout 117
I_out_1 2.489 uA I_out_1 2.803 uA I_M_1 3.122 uA I_M_1 14.55 uA I_out_2 3.162 uA I_out_2 14.62 uA I_M_2 3.231 uA I_M_2 14.33 uA I_vout_1 3.252 uA I_vout_1 14.34 uA I_vout_buff 3.245 uA I_vout_buff 3.239 uA PM 380.16 uW PM 486 uW PM_Totale 866.16 uW 4) Linea superiore:bisezione tutte accese,nonio tutte accese; Linea inferiore:bisezione tutte spente,nonio tutte accese,rit_fisso inserito Linea superiore Linea inferiore Idd_media 131.1 uA Idd_media 109.4 uA I_M 2.497 uA I_M 2.811 uA I_out_1 2.489 uA I_out_1 2.803 uA I_M_1 14.55 uA I_M_1 3.122 uA I_out_2 14.62 uA I_out_2 3.162 uA I_M_2 14.33 uA I_M_2 3.231 uA I_vout_1 14.34 uA I_vout_1 3.252 uA I_vout_buff 3.239 uA I_vout_buff 3.245 uA PM 471.96 uW PM 393.84 uW PM_Totale 865.8 uW
Capitolo 4: Simulazioni pre-layout e post- layout 118
CORRENTI MEDIE
WORST SPEED 1) Tutto spento su entrambe le linee e rit_fisso non inserito Linea superiore Linea inferiore Idd_media 85.82 uA Idd_media 88.18 uA I_M 590.5 nA I_M 590.5 nA I_out_1 593.1 nA I_out_1 593.1 nA I_M_1 3.809 uA I_M_1 3.809 uA I_out_2 3.851 uA I_out_2 3.851 uA I_M_2 3.918 uA I_M_2 3.918 uA I_vout_1 3.942 uA I_vout_1 3.942 uA I_vout_buff 3.709 uA I_vout_buff 3.709 uA PM 257.46 uW PM 264.54 uW PM_Totale 522 uW 2) Linea superiore:bisezione tutte accese,nonio tutte spente; Linea inferiore:bisezione tutte spente,nonio tutte spente,rit_fisso inserito Linea superiore Linea inferiore Idd_media 102.4 uA Idd_media 88.92 uA I_M 590.5 nA I_M 590.5 nA I_out_1 593.3 nA I_out_1 593.3 nA I_M_1 12.27 uA I_M_1 3.809 uA I_out_2 12.32 uA I_out_2 3.851 uA I_M_2 11.76 uA I_M_2 3.918 uA I_vout_1 11.78 uA I_vout_1 3.942 uA I_vout_buff 3.706 uA I_vout_buff 3.709 uA PM 307.2 uW PM 266.76 uW PM_Totale 573.96 uW 3) Linea superiore:bisezione tutte spente,nonio tutte accese; Linea inferiore:bisezione tutte accese,nonio tutte accese,rit_fisso inserito Linea superiore Linea inferiore Idd_media 87.19 uA Idd_media 107 uA I_M 2.149 uA I_M 2.324 uA
Capitolo 4: Simulazioni pre-layout e post- layout 119
I_out_1 2.15 uA I_out_1 2.325 uA I_M_1 3.806 uA I_M_1 12.26 uA I_out_2 3.847 uA I_out_2 12.31 uA I_M_2 3.917 uA I_M_2 11.76 uA I_vout_1 3.942 uA I_vout_1 11.78 uA I_vout_buff 3.709 uA I_vout_buff 3.706 uA PM 261.57 uW PM 321 uW PM_Totale 582.57 uW 4) Linea superiore:bisezione tutte accese,nonio tutte accese; Linea inferiore:bisezione tutte spente,nonio tutte accese,rit_fisso inserito Linea superiore Linea inferiore Idd_media 103.8 uA Idd_media 90.44 uA I_M 2.149 uA I_M 2.324 uA I_out_1 2.15 uA I_out_1 2.325 uA I_M_1 12.26 uA I_M_1 3.805 uA I_out_2 12.32 uA I_out_2 3.846 uA I_M_2 11.76 uA I_M_2 3.916 uA I_vout_1 11.78 uA I_vout_1 3.942 uA I_vout_buff 3.706 uA I_vout_buff 3.709 uA PM 311.4 uW PM 271.32 uW PM_Totale 582.72 uW
Capitolo 4: Simulazioni pre-layout e post- layout 120
4.3 Simulazioni post-layout
Realizzato il layout del deskewer con il tool VIRTUOSO di CADENCE,
verificato che le regole di layout fossero rispettate si è passati all’estrazione dei
parametri elettrici e alla creazione della netlist per la simulazione post-layout del
dispositivo. La simulazione elettrica sull’estratto è stata condotta nelle stesse
condizioni di lavoro del caso schematico per poter verificare il corretto
funzionamento del circuito in base alle specifiche richieste. In Figura 4.2 è
mostrato lo schema a blocchi utilizzati dallo schematic editor di CADENCE per la
simulazione post-layout. I blocchi dello schematico contengono la vista estratta
del deskewer tranne per i blocchi costituenti i carichi capacitivi, in quanto come si
è già detto non possono essere simulati con il loro estratto poiché l’estrattore
DIVA non riconosce gli shunt-capacitor come transistori-capacitori e comunque
non userebbe il modello che meglio li rappresenta per il simulatore.
Le simulazioni sono state fatte nelle diverse condizioni di funzionamento e
nelle diverse configurazioni di carichi inseriti sulle linee come nella simulazione
pre-layout. Le misure nel caso Typical hanno fornito i seguenti risultati: un ritardo
nominale per entrambe le linee di 1224.7 ps misurato nel caso in cui entrambe le
linee sono chiuse su carichi perfettamente bilanciati; il ritardo totale introdotto
con tutte le capacità di bisezione accese pari a 117.4 ps contro i 114.3 ps del caso
ideale quindi commettendo un errore relativo del 2.71%; il ritardo introdotto
dall’inserimento dell’offset di 116.7 ps che rispetto ai 117.4 ps misurati nel caso
in cui tutte le capacità di bisezione sono accese produce un errore pari allo 0.6%;
il ritardo introdotto dalla linea superiore quando tutte le capacità di bisezione sono
accese pari a 1342 ps e un ritardo introdotto dalla linea inferiore quando l’offset è
inserito di 1341.4 ps da cui si nota che effettivamente si introduce un errore
piccolissimo. Abbiamo verificato inoltre che, deviando i due segnali di
sincronismo che percorrono le due linee attraverso i Mux (a due vie), i ritardi
nominali introdotti dalle linee non cambiano e hanno messo in evidenza che il
ritardo di attraversamento dei Mux è di 40.5 ps per entrambe le vie. Tutte le altre
Capitolo 4: Simulazioni pre-layout e post- layout 121
grandezze, temporali ed elettriche, sono riportate in modo dettagliato nelle tabelle
delle pagine successive dove sono presenti anche le misure ottenute dalle
simulazioni nel caso Worst Power e Worst Speed.
Figura 4.2 Schema a blocchi del deskewer estratto
Capitolo 4: Simulazioni pre-layout e post- layout 122
Simulazione post-layout: Misura dei ritardi
Typical LINEA SUPERIORE
Ritardo (ps) Ritardo post-layout Ritardo ideale Errore(%) Cap. Bisezione (ps) Cap. Bisezione (ps) 1224.7 Ritardo nominale 1225.6 0.9 0.9 0 1226.5 1.8 1.8 0 1228.3 3.6 3.6 0 1231.9 7.2 7.2 0 1239.2 14.5 14.4 Err.Simulaz. 1253.7 29 28.8 0.69% 1282.4 57.7 57.6 Err.Simulaz. LINEA INFERIORE
Ritardo (ps) Ritardo post-layout Ritardo ideale Errore(%) Cap. Bisezione (ps) Cap. Bisezione (ps) 1341.4 Ritardo nominale più ritardo introdotto dall’offset 1342.3 0.9 0.9 0 1343.2 1.8 1.8 0 1345 3.6 3.6 0 1348.6 7.2 7.2 0 1355.9 14.5 14.4 Err.Simulaz. 1370.4 29 28.8 0.69% 1399.1 57.7 57.6 Err.Simulaz. Ritardo Cap.Differenziali Ritardo Cap.Differenziali linea superiore (ps) linea inferiore (ps) 1224.7 1341.4 1226.2 1.5 1343.1 1.7 1227.8 1.6 1344.8 1.7 1229.3 1.5 1346.5 1.7 1230.8 1.5 1348.2 1.7 1232.4 1.6 1349.9 1.7 1233.9 1.5 1351.5 1.6 1235.4 1.5 1353.2 1.7 1236.9 1.5 1354.8 1.6 1238.4 1.5 1356.5 1.7 1239.9 1.5 1358.2 1.7
Capitolo 4: Simulazioni pre-layout e post- layout 123
Ritardo introdotto quando tutte le capacità differenziali sono introdotte sulla linea
superiore………………………………………………………………... 1239.9 ps;
Ritardo introdotto quando tutte le capacità differenziali sono introdotte sulla linea
inferiore………………………………………………………………….1358.4 ps;
Ritardo netto introdotto da tutte le capacità differenziali sulla linea
superiore…………………………………………………………….……...15.2 ps;
Ritardo netto introdotto da tutte le capacità differenziali sulla linea
inferiore…………………………………………………………….………...17 ps;
Simulazione Post_Layout Deskewer (Typical)
Ritardo a vuoto introdotto dalla linea superiore 1224.4 ps Ritardo a vuoto introdotto dalla linea inferiore 1224.4 ps Corrente media assorbita a vuoto 177 uA Potenza media dissipata a vuoto 584 uW Ritardo fisso su linea superiore e Capacita di Bisezione su linea inferiore
Ritardo introdotto da Linea superiore 1342 ps ∆e = 0.6 ps Err = 0.045 % Ritardo introdotto da Linea inferiore 1341.4 ps Corrente media assorbita 198 uA Potenza media dissipata 653.4 uW Ritardo fisso su linea inferiore, Cap. di Bisezione accese su linea superiore,
Cap. di Bisezione spente su linea inferiore, Cap. Nonio accese sulle 2 linee.
Ritardo introdotto da Linea superiore 1357.5ps (1357 ps) ∆ = 0.5 ps Err=0.037% Ritardo introdotto da Linea inferiore 1358.1 ps (1359 ps) ∆ = 0.9 ps Err = 0.066% Corrente media assorbita 201.5 uA Potenza media dissipata 664.9 uW
Capitolo 4: Simulazioni pre-layout e post- layout 124
Ritardo fisso su linea inferiore, Cap. di Bisezione accese su linea inferiore,
Cap. di Bisezione spente su linea superiore, Cap. Nonio accese sulle 2 linee.
Ritardo introdotto da Linea superiore 1239.7 ps ∆e = 236.2 ps (Max Skew recuperabile) Ritardo introdotto da Linea inferiore 1475.9 ps Corrente media assorbita 201.5 uA Potenza media dissipata 664.9 uW
Dati Phase_Detector
Corrente max assorbita dall’alimentazione 1.165 mA Corrente media assorbita dall’alimentazione 8.212 uA Potenza media dissipata 27.1 uW Nota: I risultati misurati non includono il controllore.
Capitolo 4: Simulazioni pre-layout e post- layout 125
Worst Power Post_Layout T = 0 C Vdd = 3.6 V (Tmin;Vsupply_max) Ritardi introdotti dalle Capacita' di Bisezione sulle due linee di ritardo Ritardo Nominale 677 ps Cb0 677.6 ps 0.6 ps Cb1 678.2 ps 1.2 ps Cb2 679.5 ps 2.5 ps Cb3 682 ps 5 ps Cb4 686.9 ps 9.9 ps Cb5 697 ps 20 ps Cb6 717.1 ps 40.1 ps Ritardo introdotto dalle linee con tutte le Cap. di Bisezione accese 758 ps Ritardo netto introdotto 81 ps Ritardi introdotti dalle Capacita' per la correzione Differenziale (Nonio) Linea di ritardo superiore C0 678 ps 1 ps C1 679 ps 1 ps C2 680 ps 1 ps C3 681 ps 1 ps C4 682 ps 1 ps C5 683 ps 1 ps C6 683.9 ps 0.9 ps C7 684.9 ps 1 ps C8 685.9 ps 1 ps C9 686.9 ps 1 ps Linea di ritardo inferiore C0 678.2 ps 1.2 ps C1 679.3 ps 1.1 ps C2 680.4 ps 1.1 ps C3 681.5 ps 1.1 ps C4 682.7 ps 1.2 ps C5 683.8 ps 1.1 ps C6 684.9 ps 1.1 ps C7 686 ps 1.1 ps C8 687.1 ps 1.1 ps C9 688.2 ps 1.1 ps Caso A Idd_media 205.6 uA P_media 740.2 uW
Capitolo 4: Simulazioni pre-layout e post- layout 126
Caso B Idd_media 231.8 uA P_media 834.5 uW Caso C Idd_media 236 uA P_media 849.6 uW Nota: Il caso D in termini di Potenza Dissipata e' uguale al caso C
♦♦♦
Worst Speed Post_Layout T = 70 C Vdd = 3 V (Tmin ; Vsupply_max) Ritardi introdotti dalle Capacita' di Bisezione sulle due linee di ritardo Ritardo Nominale 2315.9 ps Cb0 2319.5 ps 1.3 psCb1 2320.8 ps 2.6 psCb2 2323.4 ps 5.2 psCb3 2328.7 ps 10.5 psCb4 2339.3 ps 21.1 psCb5 2360.4 ps 42.2 psCb6 2400.8 ps 82.6 ps Ritardo introdotto dalle linee con tutte le Cap. di Bisezione accese 2485.1 ps Ritardo netto introdotto 169.2 ps Ritardi introdotti dalle Capacita' per la correzione Differenziale (Nonio) Linea di ritardo superiore C0 2318.3 ps 2.4 psC1 2320.7 ps 2.4 psC2 2323.1 ps 2.4 psC3 2325.6 ps 2.5 psC4 2328 ps 2.4 psC5 2330.4 ps 2.4 psC6 2332.8 ps 2.4 psC7 2335.2 ps 2.4 psC8 2337.6 ps 2.4 psC9 2340 ps 2.4 ps Linea di ritardo inferiore C0 2318.5 ps 2.6 psC1 2321.2 ps 2.7 ps
Capitolo 4: Simulazioni pre-layout e post- layout 127
C2 2323.8 ps 2.6 psC3 2326.4 ps 2.6 psC4 2329.1 ps 2.7 psC5 2331.7 ps 2.6 psC6 2334.3 ps 2.6 psC7 2336.9 ps 2.6 psC8 2339.5 ps 2.6 psC9 2342.1 ps 2.6 ps Caso A Idd_media 163.1 uA P_media 489.3 uW Caso B Idd_media 180.2 uA P_media 540.6 uW Caso C Idd_media 183 uA P_media 549 uW Nota: Il caso D in termini di Potenza Dissipata e' uguale al caso C
I casi A, B, C e D nel funzionamento Worst Power e Worst Speed corrispondono
rispettivamente alle seguenti condizioni di configurazione di carichi:
Caso A: tutte le capacità di carico sono spente e l’offset per il ritardo fisso non è
presente;
Caso B: capacità di bisezione tutte accese e capacità differenziali tutte spente
sulla linea superiore, capacità di bisezione e differenziali tutte spente sulla linea
inferiore e offset inserito;
Caso C: capacità di bisezione tutte spente e differenziali tutte accese sulla linea
superiore, capacità di bisezione tutte accese e differenziali tutte accese sulla linea
inferiore e offset inserito;
Caso D: capacità di bisezione tutte accese e differenziali tutte accese sulla linea
superiore, capacità di bisezione tutte spente e differenziali tutte accese sulla linea
inferiore e offset inserito;
Capitolo 4: Simulazioni pre-layout e post- layout 128
I casi C e D, producendo una configurazione di carichi inseriti perfettamente
simmetrica, forniscono un valore di corrente media assorbita dall’alimentazione e
quindi una potenza media dissipata dalle due linee perfettamente uguale.
4.4 Simulazione di correzione dello skew sull’estratto
In questo paragrafo riportiamo un esempio di correzione dello skew tra
due segnali di sincronismo presenti in due punti qualsiasi del chip. Per simulare
un diverso ritardo introdotto ad esempio da due piste di interconnessione diverse
le uscite del deskewer sono state chiuse su due carichi bilanciati attraverso due
coppie di buffer di dimensioni diverse in modo da introdurre uno sfasamento tra i
due segnali. Sono state introdotte due coppie di buffer, come mostrato in Figura
4.3, dove Out_1 e Out_2 sono le uscite del deskewer e in particolar modo
corrispondono alle uscite delle due linee di ritardo superiore e inferiore. Clk_A e
Clk_B rappresentano i segnali di sincronismo al termine delle due piste di
interconnessione e quindi soggette a sfasamento di fase a causa del diverso ritardo
introdotto. Ricordiamo che Clk_A e Clk_B sono anche i segnali che giungono in
ingresso al phase detector per il rilevamento del segno dello sfasamento.
Bu3 Bu1
PATH_B
PATH_A
Clk_B
Clk_AOut_1
Out_2
Bu1 Bu1
Figura 4.3 Configurazione dei ritardi
Capitolo 4: Simulazioni pre-layout e post- layout 129
0__
__
>−=
>
BClkAClkSKEW
PDPD
TTTBPATHAPATH
ττ
L’introduzione del buffer Bu3 ha permesso di produrre uno sfasamento tra i due
segnali pari a 35.9 ps. Tale configurazione ha determinato che Clk_A si trovi in
ritardo di fase rispetto al segnale Clk_B. Ricordiamo che se Clk_A è in anticipo di
fase rispetto a Clk_B i segnali prodotti dal phase detector rispettivamente Trig e
/Trig assumono il seguente valore logico: Trig = 1; /Trig = 0. Bisogna in questo
caso agire sui Mux di uscita per invertire i percorsi. Nel caso in cui è il segnale
Clk_B a trovarsi in anticipo di fase (come il caso preso in esame nella
simulazione) rispetto al segnale Clk_A i segnali Trig e /Trig assumono il valore
logico 0 e 1 rispettivamente e non è necessario invertire i percorsi di distribuzione
dei segnali attraverso le due linee di ritardo in quanto il segnale in anticipo è
correttamente distribuito dalla linea che ha ritardi differenziali maggiori quindi la
linea inferiore. Introduciamo allora l’offset per il ritardo fisso sulla linea inferiore
e accendiamo tutte le capacità di bisezione sulla linea superiore. Di seguito
vengono mostrati i risultati ottenuti dalla simulazione elettrica e la configurazione
delle parole digitali prodotte dal controllore di fase per il recupero del sincronismo
del segnale di clock.
Recupero con bisezione doppia
b1=[1111111] (Trig = 0 ; Trig_ = 1)
b2=[0000000] TSkew = 35.9 ps
b1=[0111111] (Trig = 1 ; Trig_ = 0)
b2=[1000000] TSkew = 81.63 ps
b1=[1011111] (Trig = 1 ; Trig_ = 0)
b2=[0100000] TSkew = 23.67 ps
Capitolo 4: Simulazioni pre-layout e post- layout 130
b1=[1101111] (Trig = 0 ; Trig_ = 1)
b2=[0010000] TSkew = 6.141 ps
b1=[1100111] (Trig = 1 ; Trig_ = 0)
b2=[0011000] TSkew = 8.793 ps
b1=[1101011] (Trig = 1 ; Trig_ = 0)
b2=[0010100] TSkew = 1.332 ps
b1=[1101101] (Trig = 0 ; Trig_ = 1)
b2=[0010010] TSkew = 2.407 ps
b1=[1101100] (Trig = 0 ; Trig_ = 1)
b2=[0010011] TSkew_Residuo = 0.539 ps
Al termine della correzione grossolana notiamo come la configurazione dei
segnali prodotti dal phase detector coincida con quella di partenza, mentre lo skew
residuo si è ridotto a un valore inferiore ai 2 ps come richiesto dalle specifiche di
progetto.
Recupero Differenziale al Nonio Terminata la correzione grossolana il blocco di bisezione abilita il blocco
differenziale, come spiegato nella descrizione del controllore di fase semicustom,
dando inizio alla correzione fine con il metodo del nonio. La configurazione
iniziale delle uscite del blocco differenziale è C = [0000000000].
(Trig = 0 ; Trig_ = 1) C(0) = 1 ; TSkew = 0.376 ps
Capitolo 4: Simulazioni pre-layout e post- layout 131
(Trig = 0 ; Trig_ = 1) C(1) = 1 ; TSkew = 0.223 ps
(Trig = 0 ; Trig_ = 1) C(2) = 1 ; TSkew = 0.064 ps
(Trig = 1 ; Trig_ = 0) C(3) = 1 ; TSkew = 0.09 ps
La configurazione delle uscite del blocco differenziale al nonio, al termine della
correzione, risulta essere: C= [0 0 0 0 0 0 1 1 1 1] .
Come è possibile notare la correzione termina quando la configurazione
dei segnali Trig e /Trig si è invertita rispetto alla situazione di partenza. Lo skew
al termine della correzione risulta notevolmente ridotto (0.09 ps) rispetto al suo
valore iniziale, pari a 35.9 ps.
La stessa simulazione è stata eseguita nel caso in cui Clk_B sia in ritardo
rispetto a Clk_A (stesso ritardo ma con fase invertita) in modo da verificare che
l’inversione di percorso attraverso i due multiplexer non alteri la correzione. I
risultati ottenuti sono esattamente uguali al caso precedente, dimostrando come il
dispositivo sia perfettamente simmetrico.
La configurazione dei segnali (Trig; /Trig) prodotti dal phase detector
ottenuti dalla simulazione precedente sono stati utilizzati come testbench per la
simulazione post sintesi del controllore di fase in ambiente SYNOPSYS per
verificare che il controllore produca esattamente le stesse parole digitali b1, b2 e
C necessarie per ottenere la correzione sopra mostrata. La simulazione post sintesi
del controllore ha prodotto le parole digitali desiderate come mostrato nella
temporizzazione di Figura 3.37 in cui ritroviamo la configurazione dei bit di
controllo dei ritardi delle linee usate nella simulazione elettrica in ambiente
CADENCE. Nella Figura 4.4 viene mostrato lo sfasamento iniziale tra i due
segnali di clock, mentre in Figura 4.5 ritroviamo i due segnali dopo la correzione.
Capitolo 4: Simulazioni pre-layout e post- layout 132
AB
In Figura 4.4 no
pari a 35.9 ps.
Figura 4.4 Skew prima della correzione
tiamo come i cursori di misura rilevino lo sfasamento iniziale
Capitolo 4: Simulazioni pre-layout e post- layout 133
AB
La Figura 4.5 mo
segnali di sincron
sovrapposti.
Figura 4.5 Skew dopo la correzione
stra come i cursori di misura rilevino uno sfasamento tra i due
ismo pari a 90 fs, infatti i due segnali risultano essere pressoché
Capitolo 4: Simulazioni pre-layout e post- layout 134
4.5 Confronto dei risultati delle simulazioni pre e post
layout
Dai risultati ottenuti dalle simulazioni pre e post-layout, di cui abbiamo
riportato in modo dettagliato tutti i risultati nei paragrafi precedenti, abbiamo
potuto riscontrare che i ritardi introdotti dalle linee nella simulazione post-layout
sono migliorati rispetto a quelli della simulazione pre-layout apportando dei
benefici al funzionamento globale del deskewer. Infatti i singoli ritardi introdotti
dai condensatori di bisezione si avvicinano di più al valore ideale rispetto a quelli
ottenuti nella simulazione pre-layout, il ritardo introdotto dall’offset è migliorato
avvicinandosi al ritardo introdotto dalle capacità di bisezione quando sono tutte
accese ed è leggermente migliorato anche il ritardo introdotto dalle capacità per la
correzione con il metodo del nonio. Per finire, anche in termini di potenza
dissipata abbiamo ottenuto dei lievi miglioramenti, infatti, nel caso di maggiore
carico inserito, nella simulazione sullo schematico viene misurata una potenza
media totale dissipata di 682.97 µW contro i 664.9 µW ottenuta con la
simulazione dell’estratto. Questi miglioramenti sono attribuibili al modo in cui è
stato realizzato il layout, in quanto si è rispettata la simmetria circuitale il più
possibile, e in particolare alla struttura degli inverter che costituiscono le celle di
ritardo. Infatti la struttura ad anello dei transistori degli inverter diminuisce le
capacità parassite viste sull’uscite di ciascuno di essi, in quanto l’area e il
perimetro di drain risultano inferiori rispetto ad una soluzione rettangolare.