Computerorientierte Physik VORLESUNG und Übungen

• Vorlesung

Zeit: Mo., 10.15 – 11.45 UhrOrt: Hörsaal 5.01, Institut für Physik,

Universitätsplatz 5, A-8010 Graz

• Übungen: als Projektarbeiten in Gruppen (ca. 5 Studierende)

allg. Besprechung nach der Vorlesung (11.45-12.00 Uhr)

detaillierte Projektbesprechungen: wöchentlich ca. 1 Stunde, Vereinbarung mit jeder Projektgruppe einzeln.

Grundlagen der Hardware

• Die wichtigsten Hardwaregruppen

• Kommunikation über Daten-, Control- undAdressbus

• Aufbau des Memory

• Einige Schnittstellen (parallel, seriel)

• Aufbau der Prozessorbefehle

GrundlagenHardwaregruppen und ihre Kommunikation

CPU

Control Bus

Daten Bus

Adress Bus

Clock

Memory Peripherie

Interrupt DMA PIA SIA

MemoryRAM: Random Access Memory

statisch: Flip-Flopdynamisch: (Ladung eines Kondensators) refresh

Datenbreite: 1-Bit1-Byte (8 Bit), unteres/oberes Halbbyte(4 Bit)1-Word (16 Bit)double Word (32 Bit)quad Word (64 Bit)

Adressierung: Speicherchips unterschiedlicher Organisation(1Bit x 64k, 8Bit x 8k)Ansprechen über Adressbus, Chip-Select (CS)und Read-Write (RW) Signale

Memory Organisation 8 x 32k

8 x 8k

8-Bit bidirektionaler Datenbus (Tri-State-Buffer)

8 x 8k 8 x 8k 8 x 8k

Adressbus

A0-

A12

A0-

A12

A0-

A12

A0-

A12

Ena

ble,

R/W

Controlbus

Ena

ble,

R/W

Ena

ble,

R/W

Ena

ble,

R/WCodierung

CS

CS

CS CS

A13

-A14

Memory ManagementAufgabe: Verwaltung des Speichers, virtueller Speicher

Einteilung: Segmente (Selektor, Offset, Descriptor) abh. ob Real-Mode oder Protected ModeCode-SegmenteDaten-SegmenteStack-Segmente

Paging (DIR, TABLE,OFFSET)DIR: Page DirectoryTABLE: Page tableOFFSET: Adresse in der Page (4kB)

Speichermodelle: flacher-, segmentierter-, virtueller Adressraum

PeripherieMemory mapped:

Vorteil: Adressierung wie Memory großer Adressierraumalle Adressierungsarten der CPU

Nachteil: schlechte Strukturierung, höhere Anforderungen an Systemdesign

(Memory Management)

Eigene I/O Adressierung: (Input/Output)Vorteil: Übersichtliches Systemdesign

Spezifische HardwarebehandlungNachteil: Mehr Aufwand für CPU

Eigene Befehle, mehr Signalleitungen

Interrupt SystemAufgabe: Beeinflussung des Programmablaufes durch

äußere Ereignisse.

NMI: non maskable Interrupt: nicht vom Programm ignorierbarer Interruptz.B. Reset

MI: maskable Interruptvom Programm kann entschieden werden, ob Interrupt ermöglicht werden soll.z.B. Tastaturbetätigung

Interrupt Controller: intelligenter BausteinMaskierung einzelner Interrupts, Prioritäten,Kaskadierbar

DMA: Direct Memory Access

Aufgabe: Externer schreib-lese-Zugriff aufs Memory

Ablauf: Nach Anforderung Stillstand der CPUFreigabe von Adress-, Daten- und ControlbusÜbernahme der externen Kontrolle

Anwendung: schnellere externe Hardware (früher)(Multiprozessor Anwendungen)

Controller: Intelligenter BausteinMaskierbar, Kaskadierbar, ähnlich Interruptcontroller

PIA: Parallel Interface Adapter

Aufgabe: Übergang vom internen Bussystem auf externemehr-Bit (8 Bit, 16 Bit) Datenverbindungz.B. parallele Druckerverbindung

Controller: Intelligenter Bausteinindividuelle uni-direktionale und bidirektionaleProgrammierung einzelner LeitungenHand-shake-logik

LPT Ports (IEEE 1284)

8 bit Data Leitungen (Ausgänge, bidirektional)5 bit Status Leitungen (Eingänge)4 bit Control Leitungen (Ausgänge)

Basis Adresse (Data): 3BC (LPT1:) 378 (LPT2:) 278 (LPT3:)Status: 3BD 379 279

Control: 3BE 37A 27A

LPT Versionen: StandardPS/2 (bidirektional)Enhanced Parallel Port (EPP) (neu Control, Adressierung)Extended Capability Port (ECP) (bis128 Geräte, Kompr.)

25 pin Sub-D Buchsenleiste2-9 Data, 18-25 ground, ca. 2,5mA

SIA: Seriel Interface Adapter

Aufgabe: Verbindung des internen Busses zu externer1-Bit serieller Leitungz.B. RS232 (COM1:, COM2:, etc.)

USB,

Controller: Intelligenter BausteinBaudrate, Stop-Bits, Synchronisation, ParityHand-shake Leitungen (Hardware, Software)

COM Schnittstelle (RS-232)

9 pol. Sub-D Steckerleiste

1: in DCD (Data Carrier Detect)2: in RxD (Recieve Data3: out TxD (Transmit Data)4: out DTR (Data Terminal ready)5: ground6: in DSR (Data set ready)7: out RTS (Request to send)8: in CTS (Clear to send)9: in RI (Ring indicator)

(25 pol. Sub-D Steckerleiste)

Spannung: -12V ..... +12VSchwelle: ~ 1,1VStrombegrenzt:~ 10mA-20mA Eingangswiderstand: ~ 10k

Central Processor Unit (CPU)

Registers

Arithmetic/LogicUnit (ALU)

Execution-Control

Inte

rfac

e

Floating PointUnit (FPU)

Prozessorarten nach Aufbau

• Auf mehrere elektronische Bauteile (und Platinen) verteilt (Großrechner)

• Integriert auf einem Chip: Microprozessoren, Microcontroler (+Memory und Peripherie), DSP‘s (Digitale Sound Prozessoren) (SpezialCPU‘s)

ProzessorbefehleRechenbefehle: AND, OR, ADD, TEST, CMP, NOP

Datenverschieben: MOV, POP, PUSH, IN, OUT,

Kontrollbefehle: JMP, CALL, INT, RET, IRET, LOOPals unbedingte und bedingte Verzweigungen

Prefix Code1 Code2 Daten Daten

RISC: Reduced instruction set (besonders schnelle optimierte CPU´s)

(1 Befehl pro Taktzyklus)DSP: Digitale Signal Prozessoren: besonders schnelle realtime Verarbeitung von Sprache, Musik, Video (oft nur 1 Bit Daten)

Beispiel: Befehlsaufbau bei Standard Pc: Intel 80xxx

AdressierungsartenRegister-Adressierung

Memory-Adressierung: direkte, indirekte, indizierte

Indiziert: Basis

Index Skalierung

Displacement

x +

RegisterRechenregister: AX, BX, CX, (AH, AL, EAX, etc.)

Indexregister: BP, SI, DI, SP

Flagregister: oder Statusregister

Instruction Pointer

Segment Register: für Memory Management

Control Register: z.B. für Paging

ALU-Geschwindigkeit von Prozessoren

Inte

l Cel

eron

433

MH

z 12

8L2/

Inte

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Konfiguration

CPU - ALU

FPU Geschwindigkeit von Prozessoren

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Konfiguration

CPU - FPU

Übertragungsgeschwindigkeit CPU-RAM heutiger Pc‘s

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GH

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Üb

ert

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un

gsg

esc

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ind

igke

it [M

B/s

]

Konfiguration

CPU - Memory

Übertragungsgeschwindigkeit abhängig von Blockgröße heutiger Pc‘s

21 22 23 24 25 26 27 28 29 210 211 212 213 214 215 216

1000

10000

Netzbetrieb Akkubetrieb

Üb

ert

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un

gsg

esc

hw

ind

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]

Blockgröße [kB]

CPU - Memory

Transferrate heutiger Festplatten

AT

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5.4

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0GB

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Tra

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[kB

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Konfiguration

Festplatte

Preisentwicklung CPU Celeron 2GHz

Preisentwicklung Memory 256MB

Preisentwicklung Festplatte 40GB

Miniaturisierung in der Halbleitertechnologie

1960 1970 1980 1990 2000 2010 2020 2030 204010-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

10-2

Abm

ess

ung

[m]

Jahr

1. Moore´sches Gesetz Daten von Prozessoren

1. Moore´sche Gesetz (G.Moore, IEDM Tech. Dig.11, 1975)

J.Birnbaum, R.S.Williams in Phys.Today 53, 38(2000)http://www.aip.org/web2/aiphome/pt/vol-53/iss-1/captions/p38cap3.html

Miniaturisierung in der Halbleitertechnologie

2. Moore´sches Gesetz (G.Moore, 1975)

1960 1970 1980 1990 2000 2010 2020 2030 204010-3

10-2

10-1

100

101

102

103

104

105

Mill

iard

en

US

$

Jahr

Markt Investitionen

2.Moore´sches Gesetz

J.Birnbaum, R.S.Williams in Phys.Today 53, 38(2000)http://www.aip.org/web2/aiphome/pt/vol-53/iss-1/captions/p38cap4.html

Wirtschaftliche Grenzen

1960 1970 1980 1990 2000 2010 2020 2030 20400

20

40

60

80

100

Ge

win

n [%

]

Jahr

Erzielbarer Gewinn: %100.

[%]

Markt

InvestMarktGewinn

Grenzen konventioneller Halbleitertechnologie

K.L.Wang, J.Nanosci.Nanotech. 2002, 2, 235

Übungen: Projekte• STM: Bildaufnahme, Mo. 12 - 13 Uhr• Computersteuerung eines Modellfahrzeuges

Mi. 11 - 12• Segelboot: Datenerfassung von GPS und

Echolot, Di. 11 – 13 Uhr• Automatische Erfassung des Lichteinfalles und

Kontrastregelung eines Displays,Mi. 15 – xx Uhr